View
2
Download
0
Category
Preview:
Citation preview
ฟลปฟลอป
ฟลปฟลอป เปนวงจรดจตอลชนดหนง คอ มเอาพตทสามารถคงสถาณะได มดวยกน 2 เอาตพต คอ 𝑄 และ 𝑄 เอาตพต 𝑄 เรยกวาเอาตพตปรกต และเอาตพต 𝑄 เรยกวาเอาตพตกลบคา (inverted Output)
ฟลปฟลอปถกใชงานในระบบดจตอล ซงใชส าหรบเปนสวนประกอบของหนวยความจ า และในวงจร Counter เพอใชส าหรบเกบขอมลทอยในรปของเลขฐาน 2
ส าหรบการเปลยนสถาณะเอาตพต ของฟลปฟลอปจากสภาวะหนงไปยงอกสภาวะหนงขนอยกบ สภาวถทางอนพต โดยมเงอนไขแตกตางกนไปตามคณสมบตของฟลปฟลอปแตละชนด
ตวฟลปฟลอป สามารถสรางขนมาจากเกตพนฐานได และยงม IC ใหใชงาน และยงมฟลปฟลอปหลายชนด
ชนดของฟลปฟลอป
RS Flipflop
T Flipflop
D Flip Flop
JK Flip Flop
RS FlipFlop
RS ฟลปฟลอป มอนพต 2 อนพตคอ R (Reset) และ S (Set) และมเอาตพต 2 เอาตพตคอ 𝑄 และ 𝑄ซงเอาตพต Q จะเปนตรงกนขามกบ 𝑄 เสมอ จะเหมอนกนไมได
การสราง RS flipflop โดยใช NAND Gate แสดงดงรป โดยหามใชงานในสภาวะท S และ R เปน 0 ทงค
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/16-flipflops/10-srff/srff.html
RS FlipFlop
การสราง RS flipflop โดยใช NAND Gate แสดงดงรป โดยหามใชงานในสภาวะท S และ R เปน 0 ทงค
เมอปอน S เปน 1 และ R เปน 0 คาเอาพต Q จะถก Set ใหเปน 1 และเมอให R เปน 1 และ S เปน 0 จะรเซตเอาตพต Q เปน 0
และเมอ ปอน S และ R เปน 1 ทงค FlipFlop คาเอาพตจะอยในสภาวะคงคา คอไมมการเปลยนแปลงคา ขนอยกบสภาวะกอนหนาวามคาเปนอะไร
RS FlipFlop
การท างานของ RS-FlipFlop
ถาใหขา SET ไดรบลอจก 1 และขา Reset ไดลอจก 0 จะเรยกวา สถานะเซต ซงท าใหคา Q มคาเปน 1 และ ~Q มคาเปน 0
และเมอใหขา SET ไดรบลอจกเปน 0 คาของ Q จะไมมการเปลยนแลง จะเรยกสถานะนวา Latch คอไมมการเปลยนคาของ Q
กลบกนหาใหขา Reset มคาเปน 1 และขา Set มคาเปน 0 จะเรยกวาสถานะ Reset
และหากใหอนพต Set และ Reset มคาเปน 1 ทงค สภาวะนจะไมมการน ามาใชงาน
S R Q ~Q Description
0 0 Q ~Q Latch
0 1 0 1 Reset
1 0 1 0 Set
1 1 - - Prohibited
RS- Timeing Analysis
การใชงานฟลปฟลอบสวนใหญมกเกยวกบสญญาณอนพตในดานของเวลา เชนตวอยางตอไปน
ฟลปฟลอป RS แบบ สญญาณควบคม
เนองจาก RS ท างานเมอไดรบระดบสญญาณจากทาง อนพตและเปลยนแปลงทนท
ไมสามารถน าไปใชกบวงจรแบบท าตามสญญาณเวลาได
ดงนนจงพฒนาฟลปฟลอปแบบมสญญาณควบคมเขามาดงรป
โดยท าการเพม AND ทางอนพตอก 2 ตว โดยขา CLK จะเปนสญญาณควบคมการเปลยนสถานะของ RS หาก ขา CLK ไมมลอจกเปน 1 อนพตทจะเขาไปยง RS แบบปรกตจะมสถาวะเปน 0 หมายถงอยในสถานะLatch
ฟลปฟลอป RS แบบ สญญาณควบคม
จากรปเราจะเหนวาม Input 3 Input คอ R S และ Clock แตยงคงม 2 เอาตพตเชนเดม
เมอมสญญาณ นาฬกาควบคมแลว RS FlipFlop จะไมท าการเปลยนแปลงในทนท จะท าการเปลยนกตอเมอมอนพต Clk เขามา ตามตารางความจรง
จะเหนวา การท างานของ RS ยงคงเปนเชนเดม
เพยงแตมสญญาณ CLK มารวม
ตวอยาง สภาวะรเซต ( Q = 0 ) จะเกดเมอ R เปน 1 และ
S เปน 0 แตFlipflop จะใหเอาพตตในสภาวะรเซตกตอเมอ
ไดรบสญญาณ CLK เปน 1
ฟลปฟลอป RS แบบ สญญาณควบคม
ตวอยางการท างานของ RS แบบม CLK
D FlipFlop
D ฟลปฟลอป ท างานเมอมสญญาณนาฬกาเขามาจะท าใหฟลปฟลอปชนดนใหเอาตพตออกมาโดยเปนไปตามขอมลทถกปอนเขาทขา D (Data input) ในขณะนน มสญลกษณดงรป
D FlipFlop
ประกอบดวย Input 2 ขา คอขา Clock และ ขา D (data)
ใหเอาพต 2 ขา คอ Q และ ~Q
การท างานจะท างานตามสญญาณ นาฬกา หมายความวา เมอมสญญาณ นาฬกาเขามา จงจะน าคาลอจกทอยในขา D สงออกไปยง Output Q
D ฟลปฟลอป ใชมากในการเลอนขอมลจาก Serial To Parallel
D ฟลปฟลอป อกประเภทหนงจะม ขาส าหรบควบคมการท างานของ D flipflop นนคอขา Set กบ Clear จะเรยกการท างานนวาการท างานแบบ อะซงโครนส
D FlipFlop
สงเกตการท างานแบบ ซงโครนส จ าตองให
ขา PS และ ขา CLR เปน 1 ทงคจงสามารถ
ท างานแบบ ซงโครนสได
แตเมอขา PS หรอ CLR เปลยนแปลงเปน 0 หรอ 1 จะเขาสโหมดการท างานแบบ อะซงโครนสทนท
สงเกตวามนคอการท างานคลายกบการน า RS FlipFlop มารวมกบ D FlipFlop
D Flipflop with Asynchronous
ฟลปฟลอบแบบกระตนดวยขอบสญญาณ
การท างานของฟลปฟลอป แบบ RS และ D ฟลปฟลอบ ตวฟลปฟลอบจะท างานเมอ ClK มสญญาณ เปน 1 การกระตนการท างานแบบนเรยกวา Level Trigger
การใชงานฟลปฟลอปบางกรณตองการใหฟลปฟลอบเปลยนสถานะแคชวงสนๆเทานน โดยจะใชการกระตงดวยขอบของสญญาณ จะเรยกวา Edge Trigger โดยฟลปฟลอปจะเปลยนสถานะ กตอเมอสญญาณ CLK มการเปลยนลอจกจาก 0 เปน 1 เรยกวากระตนดวยขอบขาขน
และหากฟลปฟลอปเปลยนสถานะเมอ CLK เปลยนจาก 1 เปน 0 เรยกวากระตนดวยขอบขาลง
D FlipFlop ทกระตนดวยขอบ
JK FlipFlop
JK FlipFlop เปนอปกรณประเภหนงทนยมใชกนมาก เนองจาก JK สามารถสรางทดแทนฟลปฟลอปชนดอนๆ ไดทงหมด
JK FlipFlop ประกอบดวย 3 อนพต คอ J K และ CLK และยงม output 2 output เชนเดม
สภาวะการท างานของ JK เปนดงตาราง แบงออกเปน 4 สภาวะ
1. สภาวะคงท หรอ เกบขอมลไมเปลยนแปลง Q และ ~Q จะมขอมลเหมอนเดม
2. สภาวะรเซต เกดเมอม คา J เปน 0 และ K เปน 1 คา Q มคา เปน 0
3. สภาวะเซต เกดเมอ J เปน 1 และ K เปน 0 คาของ Q มคาเปน 1
4. สภาวะทอกเกล (กลบคา) หมายความวา เมอลอจกอนพตของ J และ K เปน 1
ผลของ เอาพต Q จะมคาตรงขามจากเดม เชนถาเดมQ เปน 0 หลงจาก อยในการท างานแบบ Togle แลว คา Q จะเปลยนเปน 1
โดยการเปลยนสภาวะ JK FlipFlop จะตองไดรบคาระดบสญญาณ CLK กอนเสมอ
JK FlipFlop
JK FlipFlop ท างาน 2 สวนคอ
การท างานแบบ อะซงโครนส คอมขา สญญาณ PS และ CLR ท าหนาทควบคมการท างานของ JK อกชนหนง ลกษณะการท างานเหมอนกบ D FlipFlop ทกประการ
การท างานแบบ ซงโครนส คอ การท าการแบบปรกต ประกอบดวยการท างานของ Input ขา J K และ CLK
JK FlipFlop
T ฟลปฟลอป
ลกษณะการท างานของ T ฟลปฟลอป คอจะเปลยนสภาวะเปนตรงกนขามทกครงทมสญญาณนาฬกาปอนเขามาท Toggle Input (T) หมายความวา ถา T ฟลปฟลอป อยในสภาวะ "0" เมอมสญญาณนาฬกาปอนเขามาถกตอง ไมวาจะเปนขอบขาขนหรอขอบขาลง มนจะเปลยนสภาวะเปน "1" และจะกลบไปเปน "0" อกครง เมอมสญญาณลกใหมปอนเขามา T ฟลปฟลอป ม 2 แบบตามลกษณะของสญญาณนาฬกา คอแบบขอบขาขนและแบบขอบขาลง ซงมสญลกษณแสดง ดงรป
จะเหนวาการเปลยนสภาวะของเอาตพต Q จาก "0" เปน "1" หรอจาก "1" เปน "0" จะเปลยนตรงต าแหนงทสญญาณนาฬกาขอบขาขน สวนรปท 5.9 ข. จะเปลยนสภาวะตรงต าแหนงทสญญาณนาฬกาขอบขาลง
ตวอยาง
ตวอยาง
Recommended