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Conversores Analógico-Digital
para Controlo de Conversores CC-CC
Maria João Perdigão Barradas
Dissertação para obtenção do Grau de Mestre em
Engenharia Electrotécnica e de Computadores
Júri
Presidente Doutor Nuno Cavaco Gomes Horta
Orientador Doutor Marcelino Bicho dos Santos
Co-Orientador Doutora Maria Beatriz Mendes Batalha Vieira Vieira Borges
Vogal Doutor Jorge Manuel dos Santos Ribeiro Fernandes
Outubro de 2012
i
Agradecimentos
Para ser grande, sê inteiro: nada
Teu exagera ou exclui.
Sê todo em cada coisa. Põe quanto és
No mínimo que fazes.
Assim em cada lago a lua toda
Brilha, porque alta vive.
Fernando Pessoa
Agradeço primeiro que tudo aos meus pais, Joaquina e João Barradas, porque sem que eles primeiro me
tivessem formado como pessoa nunca me poderia ter formado como profissional. Por todo o apoio agradeço
da mesma forma aos meus avós Ermelinda Lopes e Manuel Barradas e aos saudosos Lídia e João Perdigão e
também à tia Didi. O vosso amor, confiança e dedicação são e sempre serão a maior inspiração.
Ao Pedro agradeço por ter sido a companhia mais presente destes anos de curso, o namorado mas também
amigo e colega que tornou mais suave esta caminhada, da mesma forma que trouxe mais luz ao caminho de
todos os dias.
Para a família Marçal o meu obrigado por sempre me terem feito sentir como parte da família.
Aos grandes amigos que souberam perdoar as minhas ausências durante os anos de cursos sem nunca deixar
de me tocar com a sua amizade. Obrigada Susana Monte, José Inverno, Elsa Laranjinho, Liliana Nunes, Janete
Ramos, José Luís Bailão e Joaquim César.
Aos meus colegas e acima de tudo amigos que me acompanharam nos últimos seis anos, agradeço-vos pelas
horas intermináveis de estudo e trabalho, sem as quais teria sido infinitamente mais difícil concluir o curso:
Pedro Domingos, José Carlos Santos, Ricardo Lucas, João Cabral, Rafael Ortega, Jean Mousinho, Guilherme
Fernandes, Ricardo Faria, Arleth Gonçalves, Marco Castanho e Carolina Moniz.
Não poderia esquecer os colegas do NEEC, das JEEC e dos Delegados do MEEC, junto com o Professor Leonel
Sousa, pela confiança que depositaram em mim para representar projectos que me proporcionaram
experiências organizativas e pessoais sem par durante todos os anos de curso.
Por fim, mas não menos importante, gostaria de deixar o meu agradecimento aos meus orientadores Professor
Marcelino Santos e Professora Beatriz Borges pelo profissionalismo e dedicação como docentes e orientadores
que inspirou a paixão Microelectrónica e Electrónica de Potência que fez com que esta tese fosse possível.
Agradeço de igual forma aos meus colegas do INESC-ID, Bruno Jacinto, Jorge Esteves, Carlos Moreira, Abílio
Parreira, Valter Sádio, João Pereira, Pedro Braga, Vítor Silva e Professor Júlio Paisana e aos engenheiros da
Silicon Gate, cujo apoio foi fundamental para construir este trabalho tal como está.
iii
Resumo
Este trabalho é motivado pela necessidade de procurar soluções eficientes no que toca a conversores A/D que
discretizem a diferença entre a tensão de saída do conversor CC-CC e a tensão de referência. Projectam-se dois
conversores A/D baseados cada um num único comparador com várias saídas, para integrar conversores CC-CC
a operar a 2 e 20MHz, com oito e duas saídas, respectivamente, e intervalos de discretização não-lineares.
Após o estudo de diversas topologias, opta-se por utilizar de um comparador baseado num pré-amplificador
seguido de andares de báscula, tantas quantas as saídas do comparador. As várias saídas são obtidas alterando
a capacidade dos nós de saída, seja alterando as dimensões da báscula seja ligando um transístor pMOS que
opera como capacidade à saída a deslocar. Obtêm-se assim conversores A/D implementados em tecnologia
UMC 130nm que permitem detectar variações na saída do CC-CC em menos 10% do período de relógio.
As especificações são cumpridas para ambos os comparadores. Obteve-se para o comparador com oito saídas a
2MHz um atraso máximo na detecção do transitório de carga de 4ns, com um consumo de13,21μA. Em regime
quase estacionário o consumo é de 11,85μA, sendo de 16,6μA para o pior corner. A tensão de desvio máxima é
de 6,52mV. Para o comparador com duas saídas a 20MHz obtém-se um atraso máximo de 2ns na detecção do
transitório de carga, com um consumo de 31,54μA. Em regime quase estacionário o consumo é 30,89μA,
consumindo 41,03μA no pior corner. A tensão de desvio máxima situa-se em 7,3mV.
Palavras-chave
Controlo digital de conversores CC-CC, Conversor A/D, Comparador, Comparador com múltiplas saídas
v
Abstract
This work is motivated by the research of efficient solutions for A/D converters that quantize the difference
between the output voltage of the DC-DC and the reference voltage. Two A/D converters, each one based on a
single comparator, were designed: one with eight outputs at 2MHz and other one at 20MHz with two outputs.
After studying several alternatives, the design of a clocked comparator was preferred. This comparator is based
on a pre-amplifier, followed by several latch stages, as many as the outputs of the comparator. The multiple
outputs were obtained by changing the capacity in the output nodes with two different alternatives: change
the dimensions in the latch stage or connecting a pMOS transistor working as capacity in the output where the
offset is created. This solution leads to the design of A/D converts in 130nm UMC technology that allow to
sense a DC-DC load transient in less 10% than a clock period.
Both circuits meet the specifications. The comparator with eight outputs at 2MHz has a maximum delay of 4ns
during the detection of a load transient with a current consumption of 13,21μA. In a steady-state the current
consumption is 11,85μA and 16,6μA in the worst corner. The maximum offset voltage is 6,52mV. For the
comparator with two outputs at 20MHz the detection of a load transient occurs in 2ns with a current
consumption of 31,54μA. In steady-state the power consumption is 30,89μA and 41,03μA for the worst corner.
The maximum offset voltage is 7,3mV.
Keywords
DC-DC Converters with digital control, A/D Converters, Comparators, Comparators with multiple outputs
Conteúdos
vii
Conteúdos
Lista de Figuras ........................................................................................................................................ xi
Lista de Tabelas ..................................................................................................................................... xvii
Lista de Acrónimos ................................................................................................................................ xxi
Capítulo 1 Introdução .............................................................................................................................. 1
1.1 Motivação ...................................................................................................................................... 2
1.2 Objectivos de Investigação e Principais Contribuições.................................................................. 3
1.3 Organização da Dissertação ........................................................................................................... 4
Capítulo 2 Conversores Analógico-Digital para Controlo de Conversores CC-CC .................................... 5
2.1 Introdução ..................................................................................................................................... 6
2.2 Conversor CC-CC Redutor .............................................................................................................. 6
2.3 Conversores Analógico-Digital e Comparadores ........................................................................... 9
2.3.1 Topologias Comuns de Conversores Analógico-Digital ........................................................... 9
2.3.2Topologias Comuns de Comparadores .................................................................................. 14
2.4 Estado da Arte ............................................................................................................................. 15
2.4.1 Conversores Analógico-Digital .............................................................................................. 16
2.4.2 Comparadores ...................................................................................................................... 20
2.5 Conversores Analógico-Digital para Controlo de Conversores CC-CC ......................................... 25
2.5.1 Comparador convencional rápido ........................................................................................ 27
2.5.2 Comparador misto ................................................................................................................ 27
2.5.3 Comparador comutado ........................................................................................................ 28
2.5.4 Comparador baseado num inversor ..................................................................................... 29
Capítulo 3 Implementação .................................................................................................................... 33
3.1 Fluxo de Projecto ......................................................................................................................... 34
3.2 Estudo de diversas topologias de comparadores ........................................................................ 34
3.2.1 Comparador convencional rápido ........................................................................................ 35
3.2.2 Comparador misto ................................................................................................................ 36
3.2.3 Comparador comutado ........................................................................................................ 37
3.2.4 Comparador baseado num inversor ..................................................................................... 39
3.2.5 Análise .................................................................................................................................. 43
3.3 Comparador para controlo a 20 MHz .......................................................................................... 43
3.4 Comparador para controlo a 2 MHz ............................................................................................ 45
Conteúdos
viii
Capítulo 4 Análise e Resultados ............................................................................................................ 49
4.1 Estudo de diversas topologias de comparadores ........................................................................ 50
4.1.1 Comparador convencional rápido ........................................................................................ 51
4.1.2 Comparador misto ................................................................................................................ 54
4.1.3 Comparador comutado ........................................................................................................ 56
4.1.4 Comparador baseado num inversor ..................................................................................... 59
4.1.5 Análise comparativa ............................................................................................................. 62
4.2 Comparador para controlo a 20 MHz .......................................................................................... 63
4.3 Comparador para controlo a 2 MHz ............................................................................................ 67
4.4 Análise ......................................................................................................................................... 71
Capítulo 5 Layout ................................................................................................................................... 73
5.1 Aspectos comuns ......................................................................................................................... 74
5.2 Comparador para controlo a 20 MHz .......................................................................................... 77
5.2 Comparador para Controlo a 2 MHz ........................................................................................... 80
Capítulo 6 Conclusão e Trabalho Futuro ............................................................................................... 83
6.1 Conclusões ................................................................................................................................... 84
6.2 Trabalho Futuro ........................................................................................................................... 85
Referências Bibliográficas ...................................................................................................................... 87
Apêndice A ............................................................................................................................................ 91
A.1 Estudo de diversas topologias de comparadores e circuitos comuns ......................................... 92
A.2 Comparador para controlo a 20 MHz .......................................................................................... 94
A.3 Comparador para controlo a 2 MHz ............................................................................................ 94
Apêndice B ............................................................................................................................................. 95
B.1 Estudo de diversas topologias de comparadores ........................................................................ 96
B.2 Comparador para controlo a 20 MHz .......................................................................................... 98
B.3 Comparador para controlo a 2 MHz ............................................................................................ 99
Apêndice C ........................................................................................................................................... 101
C.1 Comparador para controlo a 20 MHz ........................................................................................ 102
C.2 Comparador para controlo a 2 MHz .......................................................................................... 104
Lista de Figuras
xi
Lista de Figuras
Figura 2.1 Esquema eléctrico do Conversor CC-CC Redutor. 7
Figura 2.2 Estados do Conversor CC-CC Redutor: (a)estado Ligado; (b)estado Desligado. 8
Figura 2.3 Comportamento do CC-CC Redutor: (a)tensão na bobine em MCC; (b)corrente na bobine em MCC; (c)tensão na bobine na MCD; (d)corrente na bobine em MCD. 8
Figura 2.4 Corrente na bobine na fronteira entre os dois modos de condução. 9
Figura 2.5 Funcionamento do conversor de duplo declive: (a) esquema representativo; (b) diagrama temporal. 9
Figura 2.6 Esquema representativo do funcionamento do conversor de aproximações sucessivas. 10
Figura 2.7 Funcionamento do conversor algorítmico: (a) arquitectura; (b) fluxograma do algoritmo de procura binária. 10
Figura 2.8 Representação do conversor sigma-delta. 10
Figura 2.9 Esquema que representa a arquitectura do conversor flash. 11
Figura 2.10 Representação da arquitectura do conversor de dois passos. 11
Figura 2.11 Representação do conversor folding. 11
Figura 2.12 Conversor de interpolações: (a) arquitectura; (b) característica de transferência. 12
Figura 2.13 Esquema representativo do conversor pipelined. 12
Figura 2.14 Representação do conversor intervalado no tempo. 12
Figura 2.15 Representação do conversor de acompanhamento com contador. 13
Figura 2.16 Esquema representativo do conversor de acompanhamento com janela. 13
Figura 2.17 Par diferencial em malha aberta. 14
Figura 2.18 Característica em repouso do comparador: (a) sem tensão de desvio à entrada; (b) com tensão de desvio à entrada. 14
Figura 2.19 Característica temporal de um comparador com histerese. 14
Figura 2.20 Esquema eléctrico do comparador rápido. 15
Figura 2.21 Esquema representativo do comparador comutado. 15
Figura 2.22 Esquema simplificado do conversor A/D de aproximações sucessivas de Fotouhi e Hodges. 16
Figura 2.23 Esquema conceptual do conversor de 3 bits do conversor de aproximações sucessivas de Hamdé. 16
Figura 2.24 Ilustração do princípio de funcionamento do conversor de aproximações sucessivas com várias células. 17
Figura 2.25 (a) Arquitectura do conversor para aplicações de pó inteligente 8 bits; (b) Esquema do
conversor A/D de acompanhamento de 4 bits implementado por Allier et al. 17
Figura 2.26 Esquema do conversor A/D de acompanhamento de 4 bits implementado por Allier et al. 18
Figura 2.27 Conversor flash de elevada velocidade: (a) Esquema representativo da arquitectura; (b) Comparador. 18
Figura 2.28 Representação esquemática do A/D intervalado no tempo. 19
Figura 2.29 Arquitectura do conversor A/D de acompanhamento controlado por relógio. 19
Figura 2.30 Representação esquemática do conversor de acompanhamento assíncrono. 20
Figura 2.31 (a) Esquema eléctrico do comparador quantum; (b) característica de transferência do comparador quantum; (c) arquitectura do comparador TIQ; (d) característica de transferência do comparador TIQ. 21
Figura 2.32 Esquema do comparador dinâmico com clock booster: (a) comparador; (b) clock booster. 21
Figura 2.33 Esquema eléctrico do comparador dinâmico de elevada precisão. 21
Figura 2.34 Comparador para conversores A/D de alta velocidade: (a)pré-amplificador; (b)báscula. 22
Figura 2.35 Diagrama esquemático do comparador de correntes. 22
Figura 2.36 (a) Esquema eléctrico do comparador proposto por Schinkel et al.; (b) circuito implementado por Goll et al. 23
Figura 2.37 (a) Esquema eléctrico do comparador de Abbas et al.; (b) solução apresentada por Jeong e Kim. 23
Lista de Figuras
xii
Figura 2.38 Comparador com cancelamento de tensão de desvio à entrada. 24
Figura 2.39 Comparador proposto por Khosrov: (a)pré-amplificador; (b)báscula. 24
Figura 2.40 Topologia do Conversor CC-CC Redutor com controlo digital. 25
Figura 2.41 Conversor A/D baseado num comparador. 26
Figura 2.42 (a) Característica desejada para o conversor a 2 MHz; (b) característica pretendida para o conversor a 20 MHz. 27
Figura 2.43 Comparador convencional rápido: (a) esquema eléctrico; (b) corrente nos vários transístores e tensão de saída. 27
Figura 2.44 Esquema eléctrico do comparador misto. 28
Figura 2.45 Esquema eléctrico do latch de saída. 28
Figura 2.46 Comparador misto: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di; (c) tensão de saída da báscula; (d) tensão à saída do comparador. 28
Figura 2.47 Esquema eléctrico do conversor comutado. 29
Figura 2.48 Comparador comutado: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di. (c) tensão de saída da báscula; (d) tensão à saída do comparador. 29
Figura 2.49 (a) Dois andares de inversores; (b) característica de transferência (vermelho) tensão de
entrada; (azul) saída do primeiro inversor; (verde) saída do segundo inversor. 30
Figura 2.50 (a) Fenómeno de injecção de carga; (b) Cancelamento da injecção de carga por
introdução de transístores dummy. 30
Figura 2.51 Esquema eléctrico do comparador baseado num inversor. 31
Figura 2.52 Comparador baseado num inversor: (a) tensão de entrada e de referência; (b) tensão aos
terminais do condensador; (c) (d) sinais de relógio; (e) entrada do primeiro inversor;
(f) saída do primeiro inversor. 31
Figura 2.53 Comparador baseado num inversor: (a) saída do segundo inversor (b) (c) saídas do
comparador; (d) tensão de saída. 32
Figura 3.1 Metodologia de projecto. 34
Figura 3.2 Esquema eléctrico da solução proposta para o comparador convencional de dois níveis. 35
Figura 3.3 Comparador convencional: (a) corrente na saída do par diferencial; (b) corrente nos espelhos de corrente; (c) tensão na saída do circuito. 35
Figura 3.4 Esquema eléctrico da solução proposta para o comparador misto de dois níveis. 36
Figura 3.5 Comparador misto com dois níveis: (a) tensão de entrada e sinal de relógio; (b) saída do latch. 36
Figura 3.6 Comparador misto com dois níveis: (a) (b) tensão nos nós Di das básculas; (c) (d) tensão de saída das básculas. 37
Figura 3.7 Esquema eléctrico da solução proposta para o comparador comutado de 2 níveis. 38
Figura 3.8 Comparador comutado com dois níveis: (a)tensão de saída da báscula de -5mV; (b) tensão nos nós Di; (c) corrente nas básculas (d) tensão de saída da báscula de -5mV. 38
Figura 3.9 Comparador comutado com dois níveis: (a) tensão de saída da báscula de +5mV; (b) saída do latch. 38
Figura 3.10 Característica dos dois estágios de inversores que compõem o comparador. 39
Figura 3.11 Esquema eléctrico do comparador baseado num inversor com dois níveis. 40
Figura 3.12 Comparador baseado num inversor com dois níveis: (a) tensão de entrada e de referência; (b) tensão de saída. 40
Figura 3.13 Comparador baseado num inversor com dois níveis: (a) (b) sinais de relógio;
(c) (d) tensão aos terminais do condensador (+5mV); (e) tensão à saída do primeiro
inversor (+5mV); (f) tensão à saída do segundo inversor (+5mV). 41
Figura 3.14 Comparador baseado num inversor com dois níveis: (a) (b) saídas do comparador (+5mV); (c) (d) tensão aos terminais do condensador (-5mV); (e) tensão à saída do primeiro inversor (-5mV); (f) tensão à saída do segundo inversor (-5mV). 42
Figura 3.15 Comparador baseado num inversor com dois níveis: (a) (b) saídas do comparador (-5mV). 43
Figura 3.16 Diagrama de blocos do comparador a 20 MHz. 44
Lista de Figuras
xiii
Figura 3.17 Comparador a 20 MHz: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di; (c) (d) tensão de saída das básculas; (e) corrente nas básculas; (f) saída do circuito. 44
Figura 3.18 Diagrama de blocos do comparador a 2 MHz. 45
Figura 3.19 Esquema eléctrico do comparador com oito saídas. 46
Figura 3.20 Comportamento esperado para o comparador a 2 MHz: (a) tensões de entrada e de referência; (b) relógio; (c) (d) corrente nas básculas; (e) tensão de saída dos latchs. 47
Figura 4.1 Simulação DC do comparador convencional com duas saídas. 51
Figura 4.2 Simulação em corners do comparador convencional com duas saídas. 52
Figura 4.3 Consumo em corners do comparador convencional com duas saídas. 52
Figura 4.4 Simulação de Monte Carlo do comparador convencional com duas saídas. 52
Figura 4.5 Resposta do comparador convencional com duas saídas a um transitório de carga. 53
Figura 4.6 Resposta em regime quase estacionário do comparador misto com duas saídas. 54
Figura 4.7 Simulação em corners do comparador misto com duas saídas. 55
Figura 4.8 Consumo em corners do comparador misto com duas saídas. 55
Figura 4.9 Simulação de Monte Carlo do comparador misto com duas saídas. 55
Figura 4.10 Resposta a um transitório de carga do comparador misto com duas saídas. 56
Figura 4.11 Resposta do comparador comutado com duas saídas em regime quase estacionário. 57
Figura 4.12 Simulação em corners do comparador comutado com duas saídas em regime quase
estacionário. 57
Figura 4.13 Consumo em corners em regime quase estacionário do comparador comutado com duas saídas. 58
Figura 4.14 Simulação de Monte Carlo do comparador comutado com duas saídas em regime quase estacionário. 58
Figura 4.15 Resposta do comparador comutado quando na entrada existe um transitório de carga. 59
Figura 4.16 Resposta do comparador baseado num inversor com duas saídas em regime quase estacionário. 59
Figura 4.17 Simulação em corners do comparador baseado num inversor com duas saídas em regime quase estacionário. 60
Figura 4.18 Consumo em corners do comparador baseado num inversor com duas saídas em regime quase estacionário. 60
Figura 4.19 Simulação de Monte Carlo do comparador baseado num inversor com duas saídas em regime quase estacionário. 61
Figura 4.20 Resposta do comparador baseado num inversor com duas saídas ao transitório de carga. 61
Figura 4.21 Consumo dos diversos comparadores em estudo em regime estacionário. 62
Figura 4.22 Análise do pior corner dos vários comparadores. 62
Figura 4.23 Tensão de desvio dos vários comparadores. 63
Figura 4.24 Atraso nos vários comparadores. 63
Figura 4.25 Simulação em regime quase estacionário do comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz. 64
Figura 4.26 Consumo em corners do comparador comutado com duas saídas a 20 MHz e 200 MHz. 65
Figura 4.27 Simulação em corners do comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz. 65
Figura 4.28 Simulação de Monte Carlo do comparador comutado com duas saídas: (a)20 MHz; (b) 200 MHz. 66
Figura 4.29 Simulação do transitório de carga no comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz. 67
Figura 4.30 Simulação em regime quase estacionário para o comparador a 2 MHz. 68
Figura 4.31 Consumo em corners do comparador a 2 MHz com oito saídas. 69
Figura 4.32 Simulação em corners do comparador a 2 MHz com oito saídas. 69
Figura 4.33 Simulação de Monte Carlo para o comparador comutado com oito saídas a 2 MHz. 70
Figura 4.34 Resposta do comparador a 2 MHz a um transitório de carga. 70
Lista de Figuras
xiv
Figura 4.35 Desempenho dos circuitos em estudo: (a) consumo em regime quase estacionário; (b) consumo no pior corner; (c) tensão de desvio na pior saída (d) atraso da saída relativa ao relógio. 71
Figura 5.1 Organização do layout. 74
Figura 5.2 Interdigitação de transístores de carga do par diferencial. 75
Figura 5.3 Interdigitação dos transístores do par diferencial. 75
Figura 5.4 Dummy do par diferencial. 75
Figura 5.5 Desenho das pistas que transportam os sinais Di e de relógio. 76
Figura 5.6 Interruptor de polarização do par diferencial e inversores de regeneração do relógio. 76
Figura 5.7 Disposição espacial dos elementos de circuito. 77
Figura 5.8 Layout do comparador com duas saídas. 77
Figura 5.9 Simulação extraída do comparador com dois níveis em regime quase estacionário a 20 MHz. 78
Figura 5.10 Simulação extraída do comparador com dois níveis em regime quase estacionário a 200 MHz. 78
Figura 5.11 Resposta do comparador com duas saídas em condições de transitório de carga obtida
em simulação após layout a 20 MHz. 78
Figura 5.12 Resposta do comparador com duas saídas em condições de transitório de carga obtida
em simulação após layout a 200 MHz. 79
Figura 5.13 Comparação dos resultados pré e após layout a 20 MHz: (a) vFB-VREF para o qual as saídas comutam; (b) consumo do circuito; (c) atraso; (d) tensão de desvio em simulação de Monte Carlo. 79
Figura 5.14 Disposição espacial dos elementos de circuito no comparador com oito saídas. 80
Figura 5.15 Layout do comparador com oito saídas. 80
Figura 5.16 Simulação extraída em regime quase estacionário do comparador com oito saídas. 81
Figura 5.17 Resposta do comparador com oito saídas ao transitório de carga obtida em simulação após layout. 81
Figura 5.18 Comparação dos resultados pré e após layout a 2 MHz: vFB-VREF para o qual as saídas comutam. 81
Figura 5.19 Comparação dos resultados pré e após layout a 2 MHz: (a) consumo do circuito; (b) atraso; (c) tensão de desvio em simulação de Monte Carlo. 82
Figura 6.1 Característica do A/D baseado num comparador com oito níveis (azul) versus característica de um A/D de 4 bits (vermelho). 84
Figura A.1 (a) Inversor em tecnologia AMS 0,35μm; (b) Latch em tecnologia AMS 0,35μm. 92
Figura A.2 Comparador convencional com duas saídas. 92
Figura A.3 Comparador misto com duas saídas. 92
Figura A.4 Comparador comutado com duas saídas em tecnologia AMS 0,35μm. 93
Figura A.5 Comparador baseado num inversor (a) Inversor; (b) porta NAND. 93
Figura A.6 Comparador baseado num inversor com duas saídas. 93
Figura A.7 Comparador comutado com duas saídas em tecnologia UMC 130 nm. 94
Figura A.8 Esquema eléctrico da báscula. 94
Figura A.9 Comparador comutado com oito saídas. 94
Figura B.1 Simulação DC do comparador convencional. 96
Figura B.2 Simulação do transitório de carga do comparador convencional. 96
Figura B.3 Simulação em regime quase estacionário do comparador misto. 96
Figura B.4 Simulação do transitório de carga do comparador misto. 97
Figura B.5 Simulação em regime quase estacionário do comparador comutado a 2 MHz com duas saídas em AMS 0,35μm. 97
Figura B.6 Simulação do transitório de carga do comparador comutado a 2 MHz com duas saídas em AMS 0,35μm. 97
Figura B.7 Simulação em regime quase estacionário do comparador baseado num inversor a 2 MHz com duas saídas. 98
Lista de Figuras
xv
Figura B.8 Simulação do transitório de carga do comparador baseado num inversor a 2 MHz com duas saídas. 98
Figura B.9 Simulação em regime quase estacionário do comparador comutado a 20 MHz com duas saídas. 98
Figura B.10 Simulação do transitório de carga do comparador comutado a 20 MHz com duas saídas. 99
Figura B.11 Simulação em regime quase estacionário do comparador comutado a 2 MHz com oito saídas. 99
Figura B.12 Simulação do transitório de carga do comparador comutado a 2 MHz com oito saídas. 99
Figura C.1 Layout do comparador comutado com duas saídas. 102
Figura C.2 Detalhes do layout do comparador comutado com duas saídas. 103
Figura C.3 Layout do comparador comutado com oito saídas. 104
Figura C.4 Detalhes do layout do comparador comutado com oito saídas. 105
Lista de Tabelas
xvii
Lista de Tabelas
Tabela 1.1 Especificações do conversor A/D para o CC-CC a 2 MHz. 3
Tabela 1.2 Especificações do conversor A/D para o CC-CC a 20 MHz. 4
Tabela 2.1 Resumo do estado da arte no que aos Conversores A/D concerne. 20
Tabela 2.2 Resumo do estado da arte relativo aos comparadores. 25
Tabela 3.1 Dimensionamento do comparador convencional com duas saídas. 36
Tabela 3.2 Dimensionamento do comparador misto com duas saídas. 37
Tabela 3.3 Dimensionamento do comparador a 2 MHz. 39
Tabela 3.4 Dimensionamento do comparador a 2 MHz. 40
Tabela 3.5 Resultados do estudo preliminar. 43
Tabela 3.6 Dimensionamento do comparador com duas saídas a 20 MHz. 44
Tabela 3.7 Dimensionamento do comparador a 2 MHz. 46
Tabela 4.1 Definição dos corners de tensão, temperatura e processo dos transístores para a tecnologia AMS 0,35µm.
50
Tabela 4.2 Definição dos corners de tensão, temperatura e processo dos transístores e condensadores para a AMS 0,35µm.
50
Tabela 4.3 Definição dos corners de tensão, temperatura e processo dos transístores para a tecnologia UMC 130 nm.
51
Tabela 4.4 Resultados de simulação DC do comparador convencional com duas saídas. 51
Tabela 4.5 Resultados de simulação DC de Monte Carlo do comparador convencional com duas saídas.
53
Tabela 4.6 Resultados da resposta a um transitório de carga do comparador convencional com duas saídas.
53
Tabela 4.7 Atraso e consumo do comparador convencional com 2 saídas em função da corrente de polarização.
54
Tabela 4.8 Resultados de simulação em regime quase estacionário do comparador misto com duas saídas.
54
Tabela 4.9 Resultados de simulação de Monte Carlo em regime quase estacionário do comparador misto com duas saídas.
55
Tabela 4.10 Resultados de simulação de um transitório de carga do comparador misto com duas saídas.
56
Tabela 4.11 Resultados de simulação em regime quase estacionário do comparador comutado com duas saídas.
57
Tabela 4.12 Resultados de simulação de Monte Carlo do comparador comutado com duas saídas. 58
Tabela 4.13 Resultados de simulação do comparador comutado quando na entrada existe um transitório de carga.
59
Tabela 4.14 Resultados de simulação em regime quase estacionário do comparador baseado num inversor com duas saídas.
60
Tabela 4.15 Resultados de simulação de Monte Carlo em regime quase estacionário do comparador baseado num inversor com duas saídas.
61
Tabela 4.16 Resultados de simulação do comparador comutado quando na entrada existe um transitório de carga.
62
Tabela 4.17 Resultados de simulação em regime quase estacionário para o comparador a 20 MHz e 200 MHz.
64
Tabela 4.18 Resultados de simulação de Monte Carlo em regime quase estacionário do comparador a 20 MHz e 200 MHz.
66
Tabela 4.19 Resultados de simulação do comparador a 20 MHz quando na entrada existe um transitório de carga.
67
Tabela 4.20 Resultados de simulação em regime quase estacionário para o comparador a 2 MHz. 68
Tabela 4.21 Diferença entra saídas em simulação de Monte Carlo em regime quase estacionário do comparador a 2 MHz.
69
Tabela 4.22 Tensão de desvio das saídas do comparador. 69
xviii
Tabela 4.23 Resultados de simulação do comparador a 2 MHz quando na entrada existe um transitório de carga.
70
Tabela 6.1 Comparação dos resultados obtidos face ao estado da arte. 84
Lista de Acrónimos
xxi
Lista de Acrónimos
Acrónimo Significado
A/D Analógico-Digital
AMS Austria MicroSystems
ASIC Application-Specific Integrated Circuit
CC Corrente Contínua
CC-CC Conversor de Corrente Contínua para Corrente Contínua
CMOS Complementary Metal-Oxide Semiconductor
D/A Digital-Analógico
DRC Design Rule Checker
DSP Digital Signal Processor
FPGA Field-Programmable Gate Array
LSB Least Significant Bit
LVS Layout versus Schematic
MCC Modo de Condução Contínua
MCD Modo de Condução Descontínua
MOS Metal-Oxide Semiconductor
MLI Modelação de Largura de Impulso
MSB Most Significant Bit
ne Não especificado
nMOS MOS tipo-n
pMOS MOS tipo-p
RAS Registo de Aproximções Sucessivas
S & H Sample and Hold
S-R Set-Reset
TIQ Threshold Inverter Quantization
UMC United Microelectronics Corporation
1
Capítulo 1 Introdução
Conteúdos
1.1 Motivação 2
1.2 Objectivos de Investigação e Principais Contribuições 3
1.3 Organização da Dissertação 4
1. Introdução
2
1.1 Motivação
Nos anos mais recentes a indústria da Electrónica tem vindo a registar extraordinários avanços, motivados pela
satisfação das exigências constantes dos consumidores, ávidos pelas últimas novidades em telemóveis, tablets,
leitores de música e computadores. À medida que a sua utilização se massifica, cresce também a quantidade de
funcionalidades que os mesmos oferecem.
Veja-se o caso do telemóvel, que em menos de vinte anos passou de um aparelho para fazer chamadas com
quinhentos gramas de peso para um pequeno computador portátil com menos de cem gramas com uma
capacidade de processamento surpreendente. Para os consumidores é inaceitável que o aumento da
capacidade de processamento implique uma diminuição da portabilidade dos aparelhos. Como o mercado
requer que o tempo entre cargas da bateria não diminua, duas soluções se afiguram para os projectistas:
aumentar o tamanho da bateria ou diminuir a energia necessária à operação dos dispositivos. A primeira
solução é deveras desvantajosa dado que implicaria fabricar dispositivos mais caros e pesados. Sendo assim,
opta-se por gerir a energia da bateria de forma eficiente, o que conduz a uma redução da energia necessária ao
funcionamento dos circuitos que compõem os aparelhos aumentado a eficiência dos circuitos e o rendimento
dos conversores de energia que os alimentam. Nos circuitos projectados actualmente existe ainda a
necessidade de várias tensões de alimentação para vários circuitos, sendo que o dispositivo apenas possui uma
bateria.
A gestão da potência consumida pelos circuitos electrónicos fez surgir a necessidade de projectar fontes
comutadas com elevados rendimentos, que convertam a tensão da bateria numa outra tensão. Um dos
circuitos mais utilizados neste contexto é o Conversor de Corrente Contínua para Corrente Contínua (CC-CC),
nomeadamente o Conversor CC-CC Redutor, que como o próprio nome indica converte a tensão de entrada
numa tensão de saída de valor mais baixo. Este tipo de conversor é bastante eficiente, podendo atingir
rendimentos que vão dos 80% até aos 98%.
A complexidade do projecto dos conversores CC-CC em geral, e do conversor redutor em particular, deriva em
parte da necessidade de circuitos de controlo que comandem a condução dos dispositivos de potência. O
controlo dos conversores CC-CC surge como resposta às variações sofridas pela bateria e pela carga. As
variações associadas à tensão da bateria prendem-se com a descarga da mesma bem como com o facto de esta
reagir a condições ambientais e de carga. Pretende-se então que a tensão na saída dos conversores se
mantenha constante, independentemente das perturbações existentes na bateria.
Os controladores de fontes comutadas existentes são maioritariamente circuitos analógicos, no entanto, devido
às vantagens que apresentam, cada vez mais se utilizam circuitos electrónicos digitais para efectuar o controlo.
Apesar das saídas do conversor serem analógicas, motivo pelo qual se tem vindo a preferir o domínio analógico
no que toca a controladores, a exigência crescente ao nível de desempenho e custo dita a preferência pelo
digital, já que apresenta inúmeras vantagens [1]. O domínio digital torna-se desde logo vantajoso devido à
quantidade e qualidade da informação disponível neste tipo de circuitos, o que permite implementar
algoritmos avançados de controlo. Por outro lado os circuitos digitais apresentam maior flexibilidade que os
analógicos, sendo fácil ajustar os parâmetros de controlo do conversor. A flexibilidade é igualmente notória
quando se trata de migrar os circuitos para uma outra tecnologia, bastando reprogramar o dispositivo caso o
circuito seja implementado em Processador Digital de Sinais (DSP) ou Field Programmable Gate Array (FPGA)
ou recorrer às ferramentas de síntese para redesenhar o circuito em circuitos integrados de aplicação específica
(ASIC). Os circuitos digitais são ainda menos sensíveis às variações de processo, sendo os níveis lógicos
facilmente preservados [1]. Apesar das suas inúmeras vantagens, este tipo de controladores apresenta algumas
desvantagens, desde logo o facto de não ter disponível o valor de controlo ao longo do tempo, ao contrário do
analógico. Necessita também de uma fonte de tensão separada, cuja tensão ao atingir valores abaixo de
determinado limiar compromete a operação do controlador. Os circuitos digitais implicam conversores
analógico-digital (A/D) e digital-analógico (D/A) para fazer a interface entre os dois tipos de circuitos, o que por
si traz várias implicações, como o erro associado à conversão e o facto de ser necessário redesenhar estes
circuitos cada vez que se faz a migração para outra tecnologia.
1 Introdução
3
Interessa portanto projectar os conversores A/D e D/A por forma a que o desempenho destes, nomeadamente
ao nível da precisão, rapidez e consumo, não comprometam o desempenho do controlador [2]. Este tipo de
circuitos têm vindo a sofrer, tal como o conversor CC-CC, inúmeros avanços fruto das exigências do mercado.
1.2 Objectivos de Investigação e Principais Contribuições
O objectivo deste trabalho é a busca de soluções eficientes no que toca a Conversores A/D que permitam
discretizar a diferença entre a tensão medida à saída do conversor CC-CC redutor e a tensão de referência, que
corresponde ao valor desejado na saída. Pretende-se seguir uma metodologia de projecto que conduza à
concepção de conversores A/D optimizados para serem utilizados no controlo de conversores CC-CC com
controlo digital.
O desempenho dos referidos conversores A/D prende-se com diversos aspectos. Desde logo procura-se uma
solução de baixo consumo, contribuindo assim para que o rendimento desejado para o conversor CC-CC seja
atingido. Por outro lado interessa uma comparação tão rápida quanto possível, de forma a permitir uma
resposta rápida do circuito de controlo a perturbações na tensão de saída. Outro aspecto chave que dita o
desempenho da conversão analógico-digital está relacionado a distinção inequívoca entre níveis convertidos,
minimizando o erro associado. Pretende-se igualmente projectar um conversor A/D tão preciso quanto
desejado para ser capaz de reagir a pequenas variações na tensão de saída relativamente à referência. Este
último aspecto está directamente relacionado com a tensão de desvio de entrada dos comparadores utilizados.
Há ainda a salientar os desafios impostos pelas variações possíveis quer na lei de controlo quer na frequência
de relógio do conversor CC-CC, que ditarão diferentes metodologias e diferentes especificações no que toca à
implementação do conversor A/D. Pretende-se assim implementar dois tipos de soluções diferentes, que
consistem em dois conversores A/D distintos para operar em conversores CC-CC a operar às frequências de 2 e
20 MHz.
A implementação de soluções que vão ao encontro dos objectivos impostos pela aplicação pressupõe em
primeiro lugar um estudo e caracterização de diversas topologias de comparadores, com recurso ao software
Virtuoso® da Cadence e o simulador Spectre, utilizando a tecnologia AMS 0,35µm. Tal estudo conduz à escolha
dos conversores A/D para ambos os CC-CC, implementados em tecnologia UMC 130 nm e utilizando igualmente
o software Virtuoso e o simulador HSpice. Após a validação do funcionamento de ambos os circuitos projectou-
se o layout dos mesmos, com vista a integração futura.
A Tabela 1.1 descreve as especificações de projecto para o circuito a operar a 2 MHz, enquanto que a Tabela 1.2
apresenta as especificações para 20 MHz.
Tabela 1.1 Especificações do conversor A/D para o CC-CC a 2 MHz.
Frequência Símbolo Parâmetro Mínimo Típico Máximo Unidade
2 MHz
VDD avdd
Tensão de alimentação 3.0 3.3 3.7 V
Temp Temperatura -10 25 125 oC
VREF Tensão de Referência - 1.2 - V
Iqq Consumo de Corrente - - 20 μA
N Número de níveis de discretização - 8 - -
VOS Tensão de desvio em cada uma das saídas - - 8 mV
- Intervalo entre níveis 5 10 15 mV
TP Atraso de propagação - - 50 ns
1 Introdução
4
Tabela 1.2 Especificações do conversor A/D para o CC-CC a 20 MHz.
Frequência Símbolo Parâmetro Mínimo Típico Máximo Unidade
20 MHz
VDD avdd
Tensão de alimentação 3.0 3.3 3.7 V
Temp Temperatura -10 25 125 oC
VREF Tensão de Referência - 1.2 - V
Iqq Consumo de Corrente - - 50 μA
N Número de níveis de discretização - 2 - -
VOS Tensão de desvio em cada uma das saídas - - 8 mV
- Intervalo entre níveis - 10 - mV
TP Atraso de propagação - - 10 ns
1.3 Organização da Dissertação
O presente documento está organizado de acordo com a seguinte estrutura:
Capítulo 1 – Introdução
Apresentam-se as motivações, especificações e objectivos que regem este trabalho.
Capítulo 2 – Conversores Analógico-Digital para Controlo de Conversores CC-CC
No Capítulo2 é abordada em maior detalhe a problemática dos conversores A/D para controlo de conversores
CC-CC, primeiramente de forma introdutória, depois apresentando o conversor CC-CC. Discutem-se ainda
diversas topologias de conversores A/D e comparadores como seus constituintes, desde as mais comuns até às
que constituem o estado da arte. Por fim descreve-se a solução proposta para conversores A/D a serem
aplicados em conversores CC-CC a operar a diferentes frequências.
Capítulo 3 – Implementação
Neste capítulo descreve-se primeiramente o fluxo de projecto. Depois disso apresentam-se os detalhes sobre a
implementação de cada um dos comparadores em estudo, detalhando por fim acerca da implementação dos
circuitos escolhidos com base no estudo prévio.
Capítulo 4 – Análise e Resultados
Apresentam-se neste capítulo os resultados de simulação para os diversos conversores A/D implementados,
começando por analisar os resultados obtidos aquando do estudo prévio, para depois discutir acerca dos
resultados obtidos na simulação dos circuitos a implementar.
Capítulo 5 – Layout
Abordam-se neste capítulo os detalhes do desenho do layout dos circuitos projectados, apresentando ainda os
resultados obtidos em simulação após-layout.
Capítulo 6 – Conclusões e Trabalho Futuro
Este capítulo resume os resultados obtidos, bem como as vantagens e inconvenientes da solução
implementada. Apresenta-se ainda o trabalho futuro requerido para integrar o sistema projectado no conversor
CC-CC e poder adaptar o circuito a novas exigências de projecto.
5
Capítulo 2 Conversores Analógico-Digital para
Controlo de Conversores CC-CC
Conteúdos
2.1 Introdução 6
2.2 Conversor CC-CC Redutor 6
2.3 Conversores Analógico-Digital e Comparadores 9
2.3.1 Topologias Comuns de Conversores Analógico-Digital 9
2.3.2 Topologias Comuns de Comparadores 14
2.4 Estado da Arte 15
2.4.1 Conversores Analógico-Digital 16
2.4.2 Comparadores 20
2.5 Conversores Analógico-Digital para Controlo de Conversores CC-CC 25
2.5.1 Comparador convencional rápido 27
2.5.2 Comparador misto 27
2.5.3 Comparador comutado 28
2.5.4 Comparador baseado num inversor 29
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
6
2.1 Introdução
As técnicas de controlo aplicadas aos conversores CC-CC têm vindo a evoluir de forma a adaptar o
funcionamento dos conversores para que o desempenho destes aumente. Um contributo significativo para tal
evolução prende-se com a preferência dos controlos digitais em detrimento dos analógicos. Tal solução traz
consigo a necessidade de projectar conversores A/D, conversores estes cujas topologias mais utilizadas têm
como elemento chave o comparador.
Os comparadores constituem uma das principais limitações ao nível de velocidade e precisão de sistemas de
processamento de dados, nos quais se incluem os conversores A/D. Em particular nas topologias flash e de dois
estágios os comparadores constituem o principal factor que restringe os conversores A/D [3].
Relativamente aos conversores A/D, estes podem ser implementados de acordo com diversos tipos de
arquitecturas. Tais arquitecturas apresentam inúmeras limitações e compromissos que podem inviabilizar o tão
desejado desempenho dos circuitos de controlo do conversor CC-CC [4] [3].
Desde logo verifica-se que a velocidade de conversão limita cada vez mais a resolução dos conversores. Este
facto deve-se à incerteza no instante de comutação do relógio (aperture jitter) e faz com que numa gama entre
os 2 MS/s e os 4GS/s, de cada vez que se aumenta a velocidade para o dobro, a resolução deva ser reduzida em
cerca de 1 bit [4]. A preocupação com a redução da potência dissipada pelos conversores é outro factor que
limita a resolução. Esta é uma limitação principalmente das topologias tipo flash, uma vez que o aumento da
resolução para N bits pressupõe que o circuito tenha 2N-1 comparadores. Isto traz um compromisso entre
consumo e resolução, pois um aumento da resolução conduz a um aumento da potência dissipada que
inviabiliza praticamente o uso deste tipo de soluções para aplicações com resoluções acima de 8 bits. Aumentar
o ritmo de processamento de dados implica também um aumento do consumo. Mais uma vez no caso de
topologias que usam técnicas de conversão em paralelo, como os conversores flash verifica-se que o tempo de
conversão pode ser reduzido, no entanto o seu consumo é elevado. No caso de conversores que utilizam
algoritmos de conversão sequenciais, como o de aproximações sucessivas, reduz-se o número de comparadores
mas são precisas várias iterações para concluir a operação de conversão, podendo tornar estes demasiado
lentos para aplicações com elevado ritmo de processamento de dados. As diferenças em relação ao valor
convertido face ao caso ideal são outra das preocupações quando se desenham este tipo de circuitos.
Os comparadores constituem também um factor limitativo da eficiência da conversão analógico digital, já que à
medida que o ritmo de conversão aumenta verifica-se que os comparadores têm decisões cada vez mais
ambíguas. No que toca aos comparadores existem vários tipos de circuitos a considerar, desde o mais simples,
constituído por um par diferencial com um andar de saída em malha aberta, até outras topologias mais
complexas, como por exemplo os comparadores com báscula. No caso da primeira alternativa, este tipo de
comparadores sofrem de uma elevada tensão de desvio à entrada, desvantagem à qual acresce o facto de
serem lentos a efectuar a comparação. Os comparadores com báscula, constituídos por um pré-amplificador e
um andar de báscula, ambos comandados por um sinal de relógio, surgem como resposta a tais limitações. Este
é um dos motivos que torna este tipo de comparadores preferíveis quando se projectam conversores A/D. Uma
outra vantagem que decorre da utilização de comparadores comutados é que o instante em que a decisão é
tomada é definido pelo sinal de relógio, o que permite dispensar o uso de circuitos de amostragem e retenção
[5] [3].
Todos estes aspectos levam a que se procurem soluções alternativas de modo a lidar com as exigências de
maior velocidade e resolução dos conversores sem que estes dissipem elevada potência. Tais preocupações
conduziram a um estudo cuidado de diversas técnicas de conversão A/D e de comparação que permitem a
definição de topologias que implementam conversores A/D cujas saídas são as entradas que comandam a
operação do controlo do conversor CC-CC.
2.2 Conversor CC-CC Redutor
A importância do uso de conversores CC-CC integrados, mais à frente designado apenas por CC-CC, prende-se
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
7
com diversos aspectos, desde logo porque é necessário converter a tensão das baterias dos equipamentos
portáteis na tensão adequada para alimentação dos circuitos analógicos e digitais dos actuais sistemas
integrados. A importância do estudo deste tipo de circuitos está relacionada, de acordo com [6], com os
desafios que o projecto destes conversores encerra, tais como a necessidade de regular a tensão de saída para
responder a variações quer na tensão de alimentação quer na potência na carga, a redução da componente de
tremor na tensão de saída e ainda a protecção não só dos circuitos alimentados mas também da fonte de
alimentação de entrada contra Interferência Electromagnética.
Das diversas topologias de conversores CC-CC prefere-se neste trabalho o conversor redutor, uma vez que as
baterias de iões de lítio que alimentam a maioria dos dispositivos portáteis fornece um tensão superior do que
a suportadas pelos circuitos digitais actuais. A Figura 2.1 mostra um conversor CC-CC redutor, em que sw1 e sw2
são os interruptores de potência (tipicamente dois transístores), C é um condensador e L uma bobine,
constituindo os últimos dois o filtro de saída, sendo Z a carga do conversor. A carga do conversor Z é na maioria
das aplicações um circuito electrónico alimentado pelo conversor. A corrente requerida pela carga pode variar
entre zero, situação em que o circuito está desligado, e um valor máximo que em funcionamento normal
depende da carga. A tensão VIN é fornecida por uma bateria e pode variar ao longo do tempo.
Figura 2.1 Esquema eléctrico do Conversor CC-CC Redutor.
A necessidade de minimizar a potência consumida faz com que a solução usada em implementações discretas,
para tensões superiores, de utilizar um transístor e um díodo seja preterida em detrimento do uso de dois
transístores, uma vez que, para tensões de saída baixas, o consumo de potência no díodo não é desprezável
face ao nível de potência entregue à carga. Por outro lado o facto de o díodo ser lento a comutar poderia
originar fenómenos de condução simultânea entre ambos os dispositivos de potência, originando picos de
corrente e provocando um curto-circuito entre a fonte de alimentação e a massa, o que pode danificar
significativamente o conversor. Uma vez que a condução de ambos os transístores é controlada, é possível
através do circuito de controlo limitar os fenómenos de condução simultânea.
A operação do Conversor CC-CC Redutor pode reger-se por dois modos diferentes:
Modo de Condução Contínua (MCC) – o circuito está em MCC desde que durante o período de relógio
a corrente na bobine seja sempre superior a zero.
Modo de Condução Descontínua (MCD) – este modo de operação é caracterizado por um período em
que a corrente na bobine se anula. Neste ponto a tensão de saída depende apenas da energia
armazenada no condensador. Neste modo identificam-se três estados, ao invés de dois, como ocorre
em MCC: sw1 ligado e sw2 desligado, entre t=0 e t=DT; sw1 desligado e sw2 ligado, entre t=DT e
t=D2T; ambos sw1 e sw2 desligados, entre t=D2T e t=T.
Em cada período de comutação o circuito tem dois estados, no modo de condução contínua, conforme se ilustra na Figura 2.2:
Estado Ligado – sw1 está à condução e sw2 ao corte, permitindo que a corrente na bobine aumente
devido à tensão de alimentação. Em cada período ocorre entre t=0 e t=DT, sendo D o factor de ciclo,
que varia entre 0 e 1, e T o período de relógio.
Estado Desligado – sw1 passa ao corte, conduzindo sw2, fazendo com que a corrente na bobine
decresça. Ocorre entre t=DT e t=T.
Na Figura 2.3 apresentam-se as formas de onda da corrente e tensão na bobine em cada um dos modos de
condução.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
8
(a) (b)
Figura 2.2 Estados do Conversor CC-CC Redutor: (a) estado ligado; (b) estado desligado.
(a) (b)
(c) (d)
Figura 2.3 Comportamento do CC-CC Redutor: (a) tensão na bobine em MCC; (b) corrente na bobine em MCC; (c) tensão na bobine na MCD; (d) corrente na bobine em MCD.
As equações 2.1 e 2.2 representam a tensão na bobine e o factor de ciclo em regime permanente, respectivamente, em MCC, enquanto que na equação 2.3 é expressa a corrente na bobine, também em MCC:
(2.1)
(2.2)
(2.3)
Para o conversor a operar em MCD representam-se as mesmas grandezas, nas equações de 2.4 a 2.6.
(2.4)
onde e representa a corrente de fronteira entre os dois modos de condução.
(2.5)
com
(2.6)
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
9
A fronteira entre os dois modos de condução ocorre quando a corrente na bobine iL se anula, sendo que nesse
ponto o valor médio da corrente na saída Io é igual ao valor fronteira , como se mostra na Figura 2.4.
Figura 2.4 Corrente na bobine na fronteira entre os dois modos de condução.
O valor da corrente na bobine para o qual ocorre a fronteira entre os dois modos é expresso na equação 2.7.
com
(2.7)
2.3 Conversores Analógico-Digital e Comparadores
Apresentam-se nesta secção realizações comuns quer de conversores A/D quer de comparadores, introduzindo
o funcionamento dos mesmos.
2.3.1 Topologias Comuns de Conversores Analógico-Digital
Conversores de Duplo Declive
Os conversores integradores são bastante utilizados quando se trata de aplicações que requerem elevada
precisão sem preocupações relativas à velocidade.
(a) (b)
Figura 2.5 Funcionamento do conversor de duplo declive: (a) esquema representativo; (b) diagrama temporal.
A realização mais comum deste tipo de conversores é o conversor de duplo declive [5], cuja arquitectura é
ilustrada na Figura 2.5.O circuito funciona de acordo com duas fases. Na primeira fase, que ocorre durante um
intervalo de tempo fixo T1 determinado pela contagem do contador durante 2N ciclos, tal que T1 = 2
N TCLK, o
interruptor S1 está ligado a -Vin, de modo a que Vx sobe proporcionalmente a Vin. Na segunda fase, que decorre
num tempo variável T2., o contador é reiniciado e efectua uma nova contagem. Aí S1 é ligado a Vref, sendo que
Vx diminui com um declive constante. Para obter o valor digital na saída basta obter esta segunda contagem
que termina quando Vx atinge o valor zero.
Conversores de Aproximações Sucessivas
Esta é uma das realizações mais comuns de conversores A/D devido à sua rapidez, apesar da complexidade que
apresenta. Utiliza um algoritmo de procura binária para obter a conversão desejada. A Figura 2.6ilustra o
funcionamento genérico do conversor, que consiste em determinar sucessivamente o valor dos vários bits
começando pelo mais significativo. O sistema começa por colocar unicamente o MSB a 1 no registo e a
convertê-lo para a forma analógica através do conversor D/A, comparando-o com Vin. Este bit será fixado a 1 se
o resultado da comparação determinar que Vin é menor do que a saída do D/A nessas condições. Procedimento
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
10
semelhante é realizado para os diferentes bits, sendo que a conversão ocupa N ciclos de relógio, sendo N o
número de bits.
Figura 2.6 Esquema representativo do funcionamento do conversor de aproximações sucessivas.
Conversor Algorítmico
Este opera de forma semelhante ao conversor de aproximações sucessivas, sendo que o algoritmo de procura
se processa de acordo com o fluxograma da Figura 2.7 (b) [5], enquanto que a Figura 2.7 (a) [5] ilustra a
arquitectura do conversor.
(a) (b)
Figura 2.7 Funcionamento do conversor algorítmico: (a) arquitectura; (b) fluxograma do algoritmo de procura binária.
Conversor Sigma-Delta
Um conversor sigma-delta corrige a quantificação do sinal de entrada com base na integração do erro.
Geralmente é convertido a um ritmo elevado, mas com um número de bits menor que o necessário, usando um
conversor flash após o integrador. O sinal resultante, que inclui o erro gerado pelos níveis discretos do
conversor flash, é realimentado e subtraído à entrada gerando um sinal de erro que é integrado. Esta
realimentação negativa tem o efeito de modelar o erro devido ao conversor flash para que este não apareça
nas frequências desejadas do sinal. Um filtro digital de decimação segue o flash, reduzindo o ritmo de
amostragem e filtrando o sinal de ruído indesejável, permitindo também um aumento da resolução na saída
[7]. Na Figura 2.8 é ilustrado o seu funcionamento.
Figura 2.8 Representação do conversor sigma-delta.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
11
Conversor Flash
Utilizam-se nesta arquitectura 2N comparadores em paralelo, como se mostra na Figura 2.9 [8], sendo que a
entrada negativa de todos eles é ligada a Vin e a entrada positiva a um divisor resistivo que transforma a tensão
de referência em Vr (2n-i). A conversão é concluída num ciclo de relógio. Como se verá mais adiante, apesar de
simples e rápido, este comparador dissipa elevada potência devido ao número de comparadores que utiliza.
Figura 2.9 Esquema que representa a arquitectura do conversor flash.
Conversor de Dois Passos
A Figura 2.10 [8] mostra o diagrama de blocos deste conversor. Consiste em dois sub-A/Ds, um para os bits mais
significativos, outro para os bits menos significativos. Primeiro são convertidos os bits mais significativos e é
armazenado o resultado, sendo que esse mesmo resultado entra num conversor D/A e é subtraído à entrada.
Esta diferença é depois amplificada e aplicada ao sub-conversor dos bits menos significativos. A conversão dos
bits menos significativos só poderá começar uma vez concluída a conversão dos mais significativos, o que é feito
à custa de um circuito de amostragem e retenção. Isto faz com que a conversão ocupe dois ciclos de relógio, no
entanto diminui o número de comparadores para cerca de metade quando comparado com o conversor flash.
Figura 2.10 Representação da arquitectura do conversor de dois passos.
Conversor Folding
Este tipo de arquitectura é semelhante à do conversor de dois passos, no entanto neste caso os LSB são
determinados usando processamento analógico, enquanto os MSB são determinados ao mesmo tempo. Em
primeiro lugar determina-se a quantidade de bits a serem convertidos pelo sub-A/D dos MSB e determina-se
em que nível de tensão estes se encontram. Os LSB são calculados no sub-A/D correspondente e geram um
código termómetro diferente consoante os níveis detectados, como se ilustra na Figura 2.11 [8].
Figura 2.11 Representação do conversor folding.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
12
Conversor de Interpolações
Para reduzir o número de comparadores utilizados no conversor flash surge esta topologia que quantifica a
diferença entre a entrada analógica e a tensão de referência na saída de cada pré-amplificador. Assumindo que
cada pré-amplificador não tem tensão de desvio à entrada, verifica-se na Figura 2.12 [9] que se Vin=Vr1 então
Vx1=VY1 e Vx2=VY2 quando Vin=Vr2. Mais importante ainda, quando Vin=(Vr1+Vr2)/2 a diferença entra Vx1 e Vy1 tem
a mesma polaridade que a diferença entre Vin e Vm.
Conversor Pipelined
A topologia mais básica de tipo de conversor, apresentada na Figura 2.13, utiliza um estágio por cada bit, sendo
que no primeiro estágio é convertido o bit mais significativo num conversor de 1 bit. Este valor é armazenado
num registo e também convertido num Conversor D/A, conversor esse cuja saída é a entrada do estágio
seguinte e assim sucessivamente até ao último estágio em que se converte o bit menos significativo [8].
Figura 2.13 Esquema representativo do conversor pipelined.
Conversor Intervalado no Tempo
No caso da Figura 2.14 [8], em que se apresenta um conversor de 4 canais, este opera segundo 4 fases
diferentes, sendo que cada um dos circuitos de amostragem e retenção operam com sinais de relógio
diferentes: Ф0 tem quatro vezes a frequência de Ф1 a Ф4. Estes últimos quatro sinais controlam a operação de
cada um dos conversores A/D. Cada conversor processa individualmente um quarto da gama do sinal.
Figura 2.14 Representação do conversor intervalado no tempo.
Conversor de Acompanhamento com Contador
Apresenta-se agora o conversor de acompanhamento baseado num contador. O seu funcionamento rege-se de
(a) (b)
Figura 2.12 Conversor de interpolações: (a) arquitectura; (b) característica de transferência.
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13
acordo com o seguinte: o contador, actuado pelo sinal de relógio, irá ser incrementado ou decrementado,
conforme a saída do comparador tenha o valor lógico “1” ou “0”, respectivamente, sendo a sua saída a saída do
conversor A/D e também a entrada do conversor D/A, como ilustra o diagrama da Figura 2.15 [9]. Este
conversor é, segundo [9], bastante rápido quando se trata de acompanhar pequenas variações do sinal de
entrada. No entanto, se estas variações se tornarem acentuadas entre sucessivas operações de conversão, a
rapidez da sua resposta degrada-se bastante.
Figura 2.15 Representação do conversor de acompanhamento com contador.
Conversor de Acompanhamento com Janela
Este tipo de conversor é baseado geralmente num comparador que estabelece em que janela se encontra a
tensão de entrada em relação à tensão de saída, para que, e sabendo os seus níveis superior e inferior, possa
ajustar a característica do comparador, permitindo que a janela de saída deste acompanhe as variações da
tensão de entrada. Isto é geralmente realizado à custa de uma lógica de controlo assíncrono e de um
quantizador que quantifica a diferença entre a tensão de entrada e o valor de referência, permitindo que,
através do conversor D/A, a característica do comparador seja alterada [10] [11]. A Figura 2.16 ilustra uma
realização comum para este tipo de conversor.
Figura 2.16 Esquema representativo do conversor de acompanhamento com janela.
Análise comparativa
As várias realizações apresentadas diferem entre si de acordo com vários critérios. As topologias do tipo
paralelo, como por exemplo o flash, são bastante rápidas e apresentam uma latência baixa, isto é, não
necessitam de um número elevado de ciclos de relógio para processar cada conversão. No entanto, devido ao
elevado número de elementos de circuito que necessitam, maioritariamente comparadores, o seu consumo é
elevado, o que é deveras desvantajoso para a aplicação ao conversor CC-CC com controlo digital, uma vez que o
consumo dos circuitos de controlo terá que ser baixo para não comprometer o rendimento. Conversores que
utilizam técnicas de conversão sequenciais, como o pipelined e o conversor de aproximações sucessivas,
permitem atingir resoluções médias a elevadas, no entanto a sua latência pode comprometer a utilização neste
tipo de aplicações. O conversor de acompanhamento com janela pode ser uma alternativa válida para a
aplicação em estudo, já que tratando-se de um conversor assíncrono pode atingir um ritmo de conversão
adequado.
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14
2.3.2Topologias Comuns de Comparadores
Os comparadores são, depois dos amplificadores, dos circuitos mais utilizados no mundo da electrónica. São
circuitos utilizados para discriminar se uma determinada tensão é maior ou menor que uma outra [5]. Uma das
suas maiores aplicações é em conversores analógico-digital. Segue-se uma abordagem a diversas arquitecturas
de comparadores.
Par diferencial como Comparador
Uma perspectiva bastante simples sobre a forma como se podem realizar comparadores prende-se com o uso
de um par diferencial simples tal como se mostra na Figura 2.17. O comparador pode ser inversor ou não
inversor, conforme a tensão de referência VREF esteja ligada à entrada positiva ou à entrada negativa do
amplificador, respectivamente. Este circuito apesar de bastante simples sofre de dois problemas que podem
comprometer a sua utilização nos conversores A/D de uso comum hoje em dia: sofre de tensão de desvio à
entrada e tem um ganho muito baixo.
No caso de um comparador com par diferencial MOS e carga activa, como o da Figura 2.17, a tensão de desvio à
entrada deve-se a dois tipos de assimetrias: variação das tensões de limiar (Vt) ou da razão W/L (em que W
representa o comprimento de canal e L a largura do canal) dos transístores do par diferencial; variação da razão
W/L nos transístores da carga [9].
Um outro efeito que, dependendo da aplicação, pode ser indesejado não só neste tipo de comparadores,
prende-se com a histerese. No entanto este efeito pode ser propositadamente adicionado para garantir maior
imunidade ao ruído. A existência de histerese faz com que a característica do comparador passe a ser de acordo
com a Figura 2.18, significando isto que a decisão do comparador nem sempre ocorre no mesmo valor da
tensão de entrada e depende do declive da tensão de entrada em relação ao tempo.
Figura 2.17 Par diferencial em malha aberta.
Figura 2.18 Característica em repouso do comparador: (a) sem tensão de desvio; (b) com tensão de desvio à entrada.
Figura 2.19 Característica temporal de um comparador com histerese.
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15
Para aumentar o ganho deste tipo de comparadores pode optar-se por uma solução que consiste em ligar a
carga a espelhos de corrente conforme a Figura 2.20, de forma a efectuar a saída do par diferencial em
corrente. O circuito baseia-se num amplificador de transcondutância simétrico [12] em malha aberta. O mesmo
propósito pode justificar o uso de inversores na saída [13].
Figura 2.20 Esquema eléctrico do comparador rápido.
Comparadores com báscula
Este tipo de comparadores surge como resposta à baixa velocidade de decisão dos comparadores ditos
convencionais, analisados na sub-secção anterior. Tipicamente estes comparadores têm três andares: um de
pré-amplificação, um de báscula e finalmente um registo de saída, e a sua operação é comandada por um sinal
de relógio, conforme a Figura 2.21 [9].
Figura 2.21 Esquema representativo do comparador comutado.
O seu funcionamento decorre de acordo com duas fases, tal que numa primeira fase, chamada de fase de
amplificação, pré-carga ou reset, o relógio está a 0 e os nós de saída são ligados a 1 ou 0, conforme a
arquitectura, e a diferença entre Vin e Vref é amplificada e armazenada na entrada da báscula. Na fase posterior,
de decisão ou comparação, quando o relógio vem a 1, a báscula (latch), geralmente constituída por dois
inversores costas-com-costas, tenderá a comutar no sentido que reforça a diferença da pré-carga recebida,
devido à forte realimentação positiva. Este tipo de circuitos requer normalmente o uso de latchs do tipo S-R
para manter o valor comparado na saída durante a fase de pré-carga seguinte.
Relativamente aos comparadores convencionais, os comparadores com báscula são consideravelmente mais
rápidos., No entanto o seu consumo pode ser mais elevado devido ao elevado número de comutações ditadas
pelo relógio do circuito. Um requisito importante nestes comparadores consiste em garantir que não haja
fenómenos de condução simultânea quando se comuta o circuito entre as diferentes fases. No que toca à
tensão de desvio à entrada, os comparadores comutados continuam a sofrer de tal limitação, sendo necessário
na maioria das aplicações efectuar a sua compensação, acontecendo o mesmo com os comparadores
convencionais. Em algumas aplicações a principal desvantagem do comparador comutado face ao convencional
decorre do facto de o primeiro necessitar de um relógio com uma frequência tal que permita efectuar
comparações com o ritmo desejado [14].
2.4 Estado da Arte
Nesta secção discutem-se diversas implementações de conversores A/D e comparadores que constituem o
estado da arte em ambas as matérias. Saliente-se que as topologias apresentadas são realizações das
arquitecturas apresentadas anteriormente.
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16
2.4.1 Conversores Analógico-Digital
Diferentes realizações têm vindo a ser exploradas, como é o caso do conversor de aproximações sucessivas com
12 bits, de Fotouhi e Hodges [15]. Este combina um paralelo de K condensadores e outro de M resistências para
atingir uma resolução de M+K bits, sendo cada um destes elementos controlado por um interruptor, tal como é
sugerido na Figura 2.22. Segue-se um interruptor e o circuito digital que controla os interruptores. A tensão de
entrada é primeiro amostrada e retida nos condensadores. Depois é realizada através das resistências a procura
sucessiva, até que a sequência obtida é armazenada nas placas dos condensadores, no final da conversão.
Figura 2.22 Esquema simplificado do conversor A/D de aproximações sucessivas de Fotouhi e Hodges.
Figura 2.23 Esquema conceptual do conversor de 3 bits do conversor de aproximações sucessivas de Hamdé.
Hamadé [16] projecta um conversor de 8 bits utilizando uma série de duzentas e cinquenta e seis resistências
de igual valor seguidas de uma matriz de quinhentos e dez interruptores analógicos e por fim um comparador.
Este circuito pretende implementar um conversor A/D de aproximações sucessivas. A condução dos
interruptores é controlada por 8 sinais de controlo e pelos mesmos sinais negados. A conversão ocorre numa
sequência de 8 operações que permite seleccionar a adequada de entre todas as 512 combinações possíveis
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17
das várias resistências. A Figura 2.23 [16] ilustra o funcionamento de um conversor de 3 bits utilizando a mesma
técnica. Comparando ambas as técnicas verifica-se que em [15] consegue-se uma economia ao nível da área
ocupada pelo conversor face a [16], acrescendo o facto de o conversor projectado em [15] dispor de uma
resolução superior.
Com vista a conseguir um aumento de velocidade e tirar partido das vantagens do processamento paralelo, não
abdicando de uma resolução média, é projectado em [17] um conversor de aproximações sucessivas que dispõe
de várias células que implementam cada uma um Conversor A/D de aproximações sucessivas com 10 bits, tal
como se mostra na Figura 2.24. Combinando várias células em paralelo a velocidade do comparador aumentará
proporcionalmente ao número de células colocadas em paralelo. Cada célula é constituída por um circuito de
amostragem e retenção, que evita tensões de desvio nas fontes, um comparador e um registo de
deslocamento. É necessário ainda um conversor D/A de dois passos, um de conversão fina e um outro de
conversão com menor resolução, que consistem num divisor resistivo, servindo para gerar a tensão de
referência. Quando comparada esta solução com as apresentadas em [16] e [15] verifica-se que o aumento da
velocidade de processamento conduz a um aumento do consumo.
Figura 2.24 Ilustração do princípio de funcionamento do conversor de aproximações sucessivas com várias células.
Em [18] concebe-se um Conversor A/D de aproximações sucessivas ilustrado na Figura 2.25(a). Como este
conversor será usado numa aplicação de pó inteligente, a maior preocupação é o consumo de energia que deve
ser bastante reduzido, podendo-se sacrificar a rapidez de conversão em função disso, pelo que o
processamento pode ser sequencial, ao contrário de [17]. O conversor utiliza um único comparador que é
ligado a um microprocessador e uma rede de interruptores que permite através de um circuito digital
implementar o algoritmo de procura binária. O circuito compreende ainda um conjunto de condensadores,
cada um com o peso binário correspondente, que permite converter o valor de cada aproximação numa tensão
que será depois comparada na iteração seguinte com a referência.
(a) (b)
Figura 2.25 (a) Arquitectura do conversor para aplicações de pó inteligente 8 bits; (b) arquitectura do conversor sigma-delta contínuo no tempo.
O conversor sigma-delta contínuo no tempo, com 4 bits, é apresentado em [19]. Este conversor dispõe de um
filtro de terceira ordem que suprime o ruído de quantização na fronteira da banda do sinal, dispondo ainda de
um conversor A/D de acompanhamento com três comparadores, cujo esquema simplificado se apresenta na
Figura 2.25 (b). Este último contém três comparadores, um divisor resistivo, um contador e uma matriz de
interruptores. Para pequenas variações do sinal de entrada apenas o comparador do meio reage e não há
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
18
qualquer variação no contador nem nas tensões de referência dos restantes comparadores. Para variações
maiores todos os comparadores actuarão, sendo incrementado ou decrementado o contador, fazendo com que
as tensões de referência, controlados por interruptores, sigam a variação do sinal de entrada, permitindo nova
conversão.
Em [11] utiliza-se uma técnica de acompanhamento desta vez baseada num quantizador de diferença, sendo o
conversor A/D assíncrono. O quantizador de diferença que determina a diferença entre a tensão de entrada e a
referência, determinado se o contador incrementa ou decrementa. O resultado de cada contagem determina
em que nível se encontra o sinal de entrada face à referência, sendo este depois convertido num conversor D/A,
para que o resultado de cada conversão possa ser compatível com o quantizador. Face aos conversores
projectados em [18] e [19] este conversor permite uma maior eficiência no que toca ao consumo. A
arquitectura utilizada representa-se na Figura 2.26.
Figura 2.26 Esquema do conversor A/D de acompanhamento de 4 bits implementado por Allier et al.
(a) (b)
Figura 2.27 Conversor flash de elevada velocidade: (a) esquema representativo da arquitectura; (b) comparador.
Em [20] projecta-se um Conversor A/D flash de elevada velocidade. Este conversor de 5 bits utiliza um divisor
resistivo e comparadores de elevada velocidade. A sua implementação ilustra-se na Figura 2.27. O comparador
funciona ora como pré-amplificador ora como báscula, utilizando apenas transístores nMOS, o que permite um
aumento da rapidez do circuito, uma vez que o limiar de comparação se situa mais próximo da tensão de
alimentação do que do zero. Juntamente com cada comparador existe um circuito que permite a calibração das
tensões de referência para cancelar a tensão de desvio à entrada. Quando comparado com outros apresentados
acima torna-se evidente o compromisso entre velocidade, resolução e consumo, dado que este conversor
apesar de bastante rápido tem um elevado consumo e baixa resolução. Por sua vez em [21] apresenta-se um
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
19
conversor intervalado no tempo de baixo consumo com 7 bits, representado na Figura 2.28. Este utiliza sete
conversores de aproximações sucessivas, sendo a sua operação desfasada no tempo. Comparando as duas
técnicas de processamento paralelo verifica-se que a velocidade de conversão é consideravelmente mais baixa
em [21] face a [20], o que conduz naturalmente a um consumo de potência muito menor.
Figura 2.28 Representação esquemática do A/D intervalado no tempo.
No que toca a conversores de acompanhamento consideram-se ainda os projectados em [22]e [10]. Um novo
Conversor A/D de acompanhamento é proposto em [22] e está representado na Figura 2.29. Esta topologia faz
uso de uma transcondutância que converte a tensão de entrada em corrente, sendo que esta é depois
comparada com a referência, que é feita em corrente através de espelhos. À custa de quatro comparadores, de
um contador up/down e de um Conversor D/A são ajustados os espelhos de corrente para que a referência siga
a tensão de entrada. Apesar de permitir um processamento mais rápido face a [10] o acompanhamento não é
permanente pois é controlado por um relógio, como está patente na Figura 2.29.
Figura 2.29 Arquitectura do conversor A/D de acompanhamento controlado por relógio.
Por oposição [22], o Conversor A/D com seguimento assíncrono [10], representado na Figura 2.30 e projectado
para aplicações de controlo de Conversores CC-CC utiliza um controlo digital assíncrono que combinado com
um gerador de código termómetro permite controlar os limiares de comparação de um comparador com dois
níveis, que delimitam o intervalo em que se encontra a tensão de saída do conversor CC-CC. A cada vez que
existe uma variação da referida tensão os limiares de comparação, ou seja, a característica do comparador é
ajustada de modo a seguir o comportamento da tensão de saída.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
20
Figura 2.30 Representação esquemática do conversor de acompanhamento assíncrono.
A Tabela 2.1 abaixo resume os resultados obtidos nas várias implementações apresentadas:
Tabela 2.1 Resumo do estado da arte no que aos Conversores A/D concerne.
Referência Implementação Alimentação
[V]
Número
de Bits Atraso
Ritmo de
conversão Consumo
[16] All-MOS ne 8 20 μs ne ne
[15] All-MOS ne 12 50 μs ne 40 mW sem SAR
[17] CMOS 1.2 μm ne 10 ne 70 MS/s 267 mW
[11] CMOS 0.18 μm 1,8 4 93 ns 114 KS/s 1.716 mW
[18] CMOS 0.25 μm 1,0 8 10 μs 100 KS/s 31 pJ por amostra
[19] CMOS 0.13 μm 1,5 4 ne 104 MS/s 3 mW
[20] CMOS 90 nm ne 5 ne 3.5 GS/s 227 mW
[21] CMOS 0.18 μm 1,2 12 ~ 230 ns 700KS/s 40 μW
[22] CMOS 90 nm 1,0 6 ne 130MS/s 0.63 mW (estático)
[10] CMOS AMS 0.35 μm 2,3 4 700 ns 5.5 MS/s 119 μA
Analisando a Tabela 2.1 verifica-se que as problemáticas abordadas na secção anterior, e que condicionam o
desempenho dos Conversores A/D estão patentes nas soluções analisadas. No caso do projecto de Conversores
A/D para controlo de Conversores CC-CC para uma gama de frequências de comutação entre os 2 e os 20 MHz,
interessa minimizar o consumo dos circuitos de controlo. Por outro lado pretende-se para o Conversor A/D uma
resolução média. Assim verifica-se que os resultados obtidos não satisfazem os requisitos da aplicação, no
entanto tal poderia ser possível utilizando os princípios em estudo e efectuando as necessárias adaptações.
2.4.2 Comparadores
A par do desenvolvimento dos Conversores A/D, o domínio dos comparadores tem vindo a sofrer inúmeras
evoluções ao longo dos anos, começando desde logo com o desenvolvimento de novas topologias de
comparadores comutados e de novas técnicas para minimizar efeitos não desejados.
Em [23]é proposto um comparador quantum, baseado no comparador convencional contínuo (par diferencial
de entrada com carga activa) e que utiliza a ideia de controlar o tamanho dos transístores de carga do par
diferencial de forma sistemática, criando desequilíbrios intencionais no par diferencial que permitem
implementar um conversor A/D do tipo flash com recurso a um único comparador e dispensando o divisor
resistivo. O funcionamento deste circuito ilustra-se na Figura 2.31 (a), (b). Uma ideia semelhante é seguida por
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
21
[24]. Este tipo de arquitectura é denominado de TIQ e consiste na ligação em cascata de duas células, cada uma
constituída por um inversor CMOS, tal como é sugerido pela Figura 2.31 (c), (d). O primeiro deles é aquele cuja
característica de tensão em repouso é alterada por alteração dos tamanhos dos transístores dos inversores,
nomeadamente o comprimento do canal. O segundo inversor é usado para aumentar o ganho e manter os
níveis lógicos. As dimensões dos transístores são controladas por quantizadores. A maior desvantagem do
comparador quantum relativamente a uma estrutura TIQ prende-se com uma menor independência dos
parâmetros do processo de fabrico, nomeadamente do emparelhamento entre dispositivos, bem como maior
consumo e rapidez.
(a)
(b)
(c)
(d)
Figura 2.31: (a)Esquema eléctrico do comparador quantum; (b) característica de transferência do comparador quantum; (c)
arquitectura do comparador TIQ; (d) característica de transferência do comparador TIQ.
Em [25] propõe-se um comparador dinâmico susceptível de ser utilizado em conversores A/D pipeline. Este
comparador é alimento por um clock booster, que gera uma tensão de alimentação que oscila entre os valores
lógicos 0 e 1. Os esquemas eléctricos de ambos os circuitos são apresentados na Figura 2.32.
(a) (b)
Figura 2.32 Esquema do comparador dinâmico com clock booster: (a) comparador; (b) clock booster.
Figura 2.33 Esquema eléctrico do comparador dinâmico de elevada precisão.
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22
Em [26] é discutido um comparador dinâmico de elevada precisão, ilustrado na Figura 2.33. Este comparador
consiste num pré-amplificador com entrada e referência diferenciais que carregam a báscula. A diferença deste
comparador para a estrutura comum reside no uso do sinal de relógio para ligar os transístores pMOS de pré-
carga da báscula, M9 e M12, e o sinal de relógio negado para ligar o par diferencial, garantindo que durante a
fase de decisão os transístores do par diferencial se mantêm saturados.
(a) (b)
Figura 2.34 Comparador para conversores A/D de alta velocidade: (a) pré-amplificador; (b) báscula.
Um outro comparador para conversores A/D de alta velocidade é apresentado em [27]. O seu funcionamento é
ilustrado na Figura 2.34. Este usa igualmente uma arquitectura do tipo comutado, contendo um pré-
amplificador e uma báscula, seguida de um amostrador na saída. O pré-amplificador é diferencial e neste caso
permite que quer a tensão de entrada quer a tensão de referência sejam diferenciais. À báscula são ligados dois
transístores de pré-carga (M3 e M4 na Figura 2.34 (b)), cujas portas estão ligadas à saída do pré-amplificador.
Quando o relógio está a “1”, na fase de decisão, a báscula é activada. Na fase de reset ambos os inversores
estão no ponto médio da gama do sinal, devido a um transístor que liga os dois inversores. O circuito de
amostragem na saída é constituído por um interruptor analógico e dois inversores e permite efectuar uma
ténue amplificação em conjunto com a amostragem e retenção do sinal de saída. Comparando ambas as
realizações verifica-se que a principal diferença entra elas centra-se no cancelamento da tensão de desvio à
entrada efectuado por [27] bem como a utilização do amostrador de saída, que permite baixar o consumo, não
esquecendo que no caso de [27] a velocidade de processamento é superior quando comparada com [26].
Em [28] é projectado um comparador de alta velocidade e baixa potência com um comparador de corrente
comutada, ilustrado na Figura 2.35. O funcionamento do circuito baseia-se na comparação de correntes,
conseguida através da injecção corrente num andar de corrente de Classe AB. Num primeiro passo o andar de
corrente gera variações nas tensões à entrada do comparador proporcionais à diferença entra as tensões a
comparar, sendo que depois o andar de comparação, também de Classe AB, é responsável pela decisão. O facto
de a comparação ser feita em corrente faz com que este circuito tire partido de vantagens como maior precisão,
eficiência energética e imunidade ao ruído, quando comparado com circuitos que efectuam a comparação em
tensão.
Figura 2.35 Diagrama esquemático do comparador de correntes.
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23
Os autores de [29] apresentam um sensor de tensão para ser utilizado como comparador, utilizando um pré-
amplificador que efectuará a carga de uma báscula constituída por dois inversores costas-com-costas,
carregados pelos dois transístores M5 e M8 na Figura 2.36 (a). Este circuito opera em duas fases: quando o sinal
de relógio tem o valor “0” o circuito está na fase de amplificação, em que o pré-amplificador, constituído por
um par diferencial, carregará as portas dos transístores de pré-carga; na fase de decisão, quando o relógio
comuta para “1” o inversor com maior carga acumulada conduz e o outro passa ao corte.
(a) (b)
Figura 2.36 (a) Esquema eléctrico do comparador proposto por Schinkel et al.; (b) circuito implementado por Goll et al.
Com vista a reduzir o tempo de atraso na comparação em [30] é proposto um comparador de baixa potência
para operar com tensões de alimentação baixa. Neste caso o comparador é expandido em dois caminhos, o que
faz com que durante a fase de comparação os transístores de entrada estejam ligados aos dois transístores
nMOS, M9 e M10 na Figura 2.36 (b), sendo que estes dois últimos ajudarão a amplificar o sinal de entrada. Face
a [29] este comparador permite obter um melhor compromisso entre velocidade, sensibilidade e tensão de
desvio à entrada mesmo trabalhando com tensões de alimentação abaixo dos 0.65 V.
(a) (b)
Figura 2.37 (a) Esquema eléctrico do comparador de Abbas et al.; (b) solução apresentada por Jeong e Kim.
Em [31] mostra-se um comparador para aplicações de alta velocidade. Este circuito sugere algumas
modificações face aos comparadores comutados convencionais, dado que o pré-amplificador é apenas
constituído por um par diferencial, sendo que cada um dos ramos do par diferencial está ligado a cada uma das
saídas da báscula. Os transístores pMOS dos inversores costas-com-costas, juntamente com os transístores de
pré-carga, M6 e M7na Figura 2.37 (a), em paralelo, constituem a carga do par diferencial na fase de pré-carga.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
24
Na fase de decisão são desligados os transístores de pré-carga e o par diferencial, sendo activada a báscula,
permitindo comutar os nós de saída. Comparando este circuito com o proposto em [29] a principal vantagem
reside no tempo de atraso reduzido que resulta do uso de um estágio de amplificação, que faz com que, ao
invés de [29], este circuito tenha dissipação estática de potência durante a fase de amplificação. No entanto em
[31] é possível atingir uma velocidade maior, o que pode tornar aceitável o consumo adicional.
Jeon e Kim [32] projectam um comparador comutado semelhante ao apresentado em [29], sendo que este
circuito apresenta um pré-amplificador semelhante e duas fases de operação, além da báscula, sendo que a
diferença reside nos transístores de carga da báscula, tal como se mostra na Figura 2.37 (b). A carga da báscula
é comandada pelos transístores M13 e M14, sendo o desequilíbrio entre cada um dos ramos amplificado
através de um conjunto de inversores e interruptores ligados à báscula. A vantagem deste último face a [29]
reside no tempo de atraso e consumo de energia menores.
Em [33]é apresentado um comparador de baixa tensão de desvio à entrada para Conversores A/D de elevada
velocidade., representado na Figura 2.38. Este comparador utiliza duas resistências negativas em paralelo com
duas resistências positivas como carga do pré-amplificador, o que permite aumentar o ganho reduzindo a
tensão de desvio. O pré-amplificador recebe a entrada diferencial e a referência, para depois a báscula
comparar os sinais de entrada através da realimentação positiva.
O comparador proposto por Khosrov [34] contém uma técnica de cancelamento da tensão de desvio à entrada,
cujo esquema eléctrico consta da Figura 2.39. A sua operação começa com o cancelamento da tensão de
desvio, feito à custa de um par diferencial com carga activa e a sua tensão de modo comum é definida por
resistências que fazem a realimentação. Em seguida dá-se a pré-amplificação à custa do par diferencial de
entrada, seguida da fase de comparação, à custa de dois inversores costas-com-costas com a pré-carga a ser
efectuada por transístores pMOS.
Figura 2.38 Comparador com cancelamento de tensão de desvio à entrada.
(a) (b) Figura 2.39 Comparador proposto por Khosrov: (a)pré-amplificador; (b) báscula.
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25
Resumem-se na Tabela 2.2 as características apresentadas pelos autores dos comparadores apresentados.
Tabela 2.2 Resumo do estado da arte relativo aos comparadores.
Referência Implementação Alimentação
[V]
Tempo de
comparação
Tensão de
desvio
Frequência
do Relógio Consumo
[23] CMOS 0.07 μm 0,7 ne ne - 19 mW(8 bits)
[25] CMOS 0.25 μm 1,0 1 ns ne 50 MHz 100 μW
[24] 2 μm n-well CMOS 5,0 ne ne 100 MHz 0.4 mW
[27] CMOS 0.35 μm 3,3 ne Cancelado 1.3 GHz 2 mW
[26] CMOS TSMC 0.18μm ne 10 ps < 10 mV 100 MHz ne
[28] CMOS TSMC 0.25μm 1,8 ne 182 nA 100 MHz 153 μW
[29] CMOS 90 nm 1,2 37 ps/dec 8 mV 1 GHz 113 μA
[30] CMOS 65 nm 0,65 104 ps 6.1 mV 0.6 GHz 108 μW
[33] CMOS TSMC 0.18μm 1,8 60 ps 0.9 mV 1 GHz ne
[31] CMOS 65 nm 1,2 ne ne 7.2 GHz 461 μW
[34] CMOS 0.18μm 1,8 ne 0.2 mV 500 MHz 600 μW
[32] CMOS 90 nm 1,0 17 ps/dec 16.3 mV 3 GHz 59.2 fJ/decisão
Analisando as várias topologias apresentadas verifica-se que o projecto de comparadores cada vez se centra
mais nos comparadores comutados devido á sua rapidez na comparação e também ao facto de funcionarem
para frequências elevadas. Tal facto poderá justificar a utilização de uma topologia deste tipo para aplicar aos
conversores A/D para controlo de conversores CC-CC, mantendo presente a importância para este tipo de
aplicação de garantir que o consumo seja baixo, sem esquecer a precisão que será necessária neste tipo de
aplicações, para permitir que sejam aplicadas ao conversor CC-CC leis de controlo refinadas, como será
explorado na secção seguinte.
2.5 Conversores Analógico-Digital para Controlo de Conversores CC-CC
De acordo com o referido anteriormente, o conversor A/D é um elemento chave quando se projectam
conversores CC-CC controlados digitalmente, sendo que os comparadores desempenham por sua vez um papel
fundamental quando se implementam conversores A/D. Quando se trata do projecto de conversores A/D para
integrar conversores CC-CC existem diversos aspectos que, por influenciarem de forma significativa o
desempenho em particular do controlo e em geral de todo o sistema, condicionam de forma significativa o
projecto deste tipo de conversores de dados. A Figura 2.40 representa o diagrama de blocos de um conversor
CC-CC com controlo digital.
Figura 2.40 Topologia do Conversor CC-CC Redutor com controlo digital.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
26
De cada vez que se projecta um Conversor CC-CC uma das maiores preocupações é atingir um elevado
rendimento. O cumprimento de tal objectivo passa inevitavelmente pela gestão de potência em cada um dos
blocos que compõem o CC-CC, não sendo o conversor A/D excepção. Assim, e recordando quer as topologias
tradicionais apresentadas anteriormente quer os circuitos que compõem o estado da arte na matéria,
facilmente se compreende que circuito que utilizem elevado número de comparadores e geradores de tensão
de referência, nomeadamente divisores resistivos, serão sempre de evitar pois necessitam de um número
elevado de elementos de circuito e cada um deles requer um consumo apreciável de potência.
Ao contrário dos conversores A/D tipo paralelo, em conversores que usam técnicas sequenciais para efectuar a
conversão analógico-digital o número de comparadores é reduzido, no entanto a conversão pode no limite
demorar tantos ciclos de relógio quantos o número de bits do conversor. Este facto faz com que a sua utilização
seja desvantajosa nos conversores CC-CC, pois fazem com que a velocidade de actuação dos circuitos de
controlo se degrade. Os modernos circuitos de controlo implementados no domínio digital exigem conhecer a
cada ciclo de operação do CC-CC o valor da tensão de saída relativamente à referência num tempo curto para
que o controlo possa efectuar o ajuste necessário ao factor de ciclo do circuito, permitindo assim limitar os
picos de tensão na saída do CC-CC e aumentar a rapidez com que o controlo recoloca a tensão de saída no valor
desejado. A rapidez da conversão analógico-digital é ainda de extrema importância para permitir ao controlo
actuar no factor de ciclo quando ocorre um transitório rápido no menor tempo possível, evitando que a tensão
na saída do CC-CC atinja valores elevados que podem conduzir à destruição do CC-CC.
O controlo digital acarreta uma outra exigência quando se projectam conversores A/D, que se prende com a
resolução do A/D. Mais do que determinar se a tensão de referência se encontra abaixo ou acima de uma
referência, as leis de controlo baseiam-se na quantificação da diferença entre o valor da tensão na saída do CC-
CC e a tensão de referência em diversos intervalos, para que a actuação do controlo possa ser diferenciada de
acordo com o intervalo em que esta se encontra. Isto exige o projecto de conversores com resoluções variar
significativamente com o controlador do CC-CC.
Há ainda a considerar dois aspectos adicionais que condicionarão o desempenho dos conversores a projectar,
que se prendem quer com variações nos transístores ao nível do desempenho, variações de processo de fabrico
e desemparelhamentos entre dispositivos, sem esquecer as variações sofridas pela bateria que alimenta o CC-
CC, bem como na temperatura do dispositivo. Interessa projectar um conversor A/D que seja suficientemente
robusto para que a sua operação não se degrade com estes parâmetros.
Analisando as restrições acima mencionadas facilmente se conclui que é necessário adaptar as tradicionais
técnicas para projectar conversores A/D. É necessário ir ao encontro de soluções que gozem das vantagens ao
nível de rapidez de conversão das topologias paralelo, reduzindo os elementos de circuito que consomem uma
potência significativa para um número equiparado ao das topologias sequenciais, permitindo ao mesmo tempo
que a resolução dos conversores se adapte facilmente para servir os propósitos de diversos circuitos de
controlo. Neste sentido este projecto visa implementar um conversor A/D baseado num único comparador, de
modo a que esse comparador possa ter várias saídas, sendo este por si só um conversor A/D com um
comportamento semelhante ao comparador flash. A implementação de várias saídas será sempre efectuada à
custa da mudança do limiar de comparação de vIN-vREF=0 para um valor desejado.
Figura 2.41 Conversor A/D baseado num comparador.
Partindo do princípio de utilizar apenas um comparador, a obtenção de várias saídas poderá ser feita à custa de
replicar o andar de saída do comparador tantas vezes quantas as saídas necessárias, fazendo com que cada
andar de saída estabeleça o limiar de condução adequado para se obter o nível desejado na saída, tal como
ilustra a Figura 2.41. Nesta solução estão disponíveis no circuito em permanência os valores das diversas saídas
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
27
digitais. Note-se que neste documento e daqui em diante a tensão medida à saída do CC-CC será designada
como tensão de feedback (vfb), caso se refira o CC-CC e vIN caso se refira o conversor A/D.
Neste trabalho projectam-se dois conversores A/D distintos: um com dois níveis para integrar um conversor CC-
CC a comutar a 20 MHz e um outro com oito níveis para um conversor CC-CC com frequência de comutação de
2 MHz. A Figura 2.42 mostra a característica dos dois circuitos a implementar em função da diferença entre a
tensão na saída do CC-CC e a tensão de referência, estabelecendo a localização das diversas saídas.
(a) (b)
Figura 2.42 (a) Característica desejada para o conversor a 2 MHz; (b) característica pretendida para o conversor a 20 MHz.
É assim relevante para este trabalho proceder ao estudo de diversas topologias, a fim de permitir estabelecer a
solução preferível para cada um dos casos em estudo. Descrevem-se assim de seguida cada uma das topologias
em estudo.
2.5.1 Comparador convencional rápido
Trata-se de um comparador de dois andares, baseado na topologia apresentada em [13] em que o andar de
saída, através do espelhamento da corrente efectuado pelos transístores de M4 a M7, tal como sugere a Figura
2.43, permite um aumento da largura de banda, garantindo que o comparador tem uma resposta rápida. O
aumento da velocidade é também potenciado pelo uso de dois inversores de saída.
(a) (b)
Figura 2.43 Comparador convencional rápido: (a) esquema eléctrico; (b) corrente nos vários transístores e tensão de saída.
2.5.2 Comparador misto
Este circuito, adaptado do comparador de [3], baseia-se em três blocos distintos, como se ilustra na Figura 2.44.
O pré-amplificador, constituído por um par diferencial com carga activa, que permite amplificar a diferença
entre vIN e vREF. O andar seguinte consiste em dois inversores com realimentação positiva mas cuja alimentação
(do lado de gnd) é limitada por um par diferencial, sendo a decisão da báscula decidida pelo lado do par
diferencial que permite baixar mais rapidamente a fonte de M9 ou de M10. Este segundo andar será
posteriormente referido como level shifter pois pode desempenhar essa função uma vez que a tensão que o
alimenta define o nível da tensão de saída e pode ser diferente da tensão que alimenta o primeiro andar. . Na
fase de reset (CLK=0), os transístores de M13 a M16 estão ligados, fazendo com que os nós de saída e as fontes
de M9 e de M10 estejam em VDD. Quando CLK=1, o transístor M6 liga os transístores M7 e M8, que amplificam
a diferença entre as entradas. A descarga dos nós DiN e DiP é proporcional à razão entre a corrente no ramo
correspondente e a capacidade vista do nó, pelo que o nó Di cuja descarga for mais rápida fará com que o
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
28
respectivo inversor conduza, tal como ilustra a Figura 2.46.O latch de saída, representado na Figura 2.45, têm
como função de manter o valor da comparação.
Figura 2.44 Esquema eléctrico do comparador misto.
Figura 2.45 Esquema eléctrico do latch de saída.
(a) (b)
(c) (d)
Figura 2.46 Comparador misto: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di; (c) tensão de saída da
báscula; (d) tensão à saída do comparador.
2.5.3 Comparador comutado
O comparador comutado, representado na Figura 2.47 [29], opera de acordo com duas fases, comandadas pelo
sinal CLK. Quando CLK=0 os transístores M2 e M3 efectuam a pré carga dos nós Din e Dip elevando ambos a
VDD, fazendo com que os transístores M5 e M8 (transístores de pré carga) efectuem a descarga dos nós de
saída para GND. Na fase de decisão, com CLK=1, M4 e M11 em condução, a tensão nos nós Din e Dip decresce
monotonicamente de acordo com o rácio entre a corrente e a capacidade nos nós referidos. A diferença nas
velocidades de descarga dos nós Din e Dip, através de M5 e M8, faz com que a diferença entre vIN e vREF se
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
29
reflicta na subida das tensões nas entradas dos inversores costas-com-costas, fazendo com que o inversor cuja
entrada carregue mais rapidamente imponha na saída o valor lógico 0, tal como é ilustrado na Figura 2.48.A
velocidade de descarga de cada um dos nós Di é, de acordo com [29], proporcional ao rácio entre a corrente em
cada um dos ramos da báscula e a capacidade vista de cada um dos referidos nós. Utiliza-se neste circuito um
latch de saída semelhante ao utilizado no comparador misto.
Figura 2.47 Esquema eléctrico do conversor comutado.
(a) (b)
(c) (d) Figura 2.48 Comparador comutado: (a) tensão de entrada e sinal de relógio;
(b) tensão nos nós Di.(c) tensão de saída da báscula; (d) tensão à saída do comparador.
2.5.4 Comparador baseado num inversor
De acordo com [8] qualquer circuito que apresente ganho pode ser utilizado como comparador. Um desses
casos é o inversor CMOS, que compara a tensão de entrada com a tensão de threshold do inversor, tal como se
mostra na Figura 2.49, que ilustra a característica de transferência de um circuito constituído por dois andares
de inversores.
Há, contudo, dificuldades de ordem prática para a utilização directa do inversor como comparador: o facto da
tensão de threshold não ser a tensão de referência pretendida e as variações da tensão de threshold com a
tecnologia, tensão de alimentação e temperatura. Ambas as limitações são resolvidas combinando o inversor
com um circuito de cancelamento de tensão de desvio baseado numa técnica de auto-zero, tal como é descrita
em [8].
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
30
(a) (b)
Figura 2.49 (a) Dois andares de inversores; (b) característica de transferência: (vermelho) tensão de entrada; (azul) saída
do primeiro inversor; (verde) saída do segundo inversor.
O comparador da Figura 2.50, baseado num comparador, na sua versão mais simples opera em duas fases:
Fase φ1 – o condensador é carregado com a diferença entre a tensão de referência e a tensão de
threshold. Esta última é obtida curtocircuitando a entrada à saída do inversor e inclui as variações
possíveis que podem ser consideradas uma tensão de desvio. A tensão no condensador vem:
vC=VREF-(vOINV+VOS)
(2.8)
Fase φ2 – a tensão de entrada é amostrada e subtraída da tensão guardada no condensador na
primeira fase, sendo amplificado no inversor a diferença entre a tensão de entrada e a tensão de
referência:
vO=vIN-vC-VOS vO=vIN-VREF+vOINV
(2.9)
A operação deste circuito implica que a maior parte do tempo os inversores estejam na saturação uma vez que
na primeira fase a entrada é ligada à saída a fim de posicionar a tensão de saída na tensão de threshold,
fazendo com que o seu consumo seja elevado, pelo que se adiciona uma fase φ3 que é complementar a φ1+φ2
em que os inversores são desligados, reduzindo substancialmente o consumo do circuito. A utilização de um
latch implementado com portas NAND permite que a saída seja actualizada durante a fase φ2 e após a resposta
do estágio de inversores, daí a inclusão de uma fase auxiliar φ2a, como se poderá verificar na Figura 2.51, em
que se ilustra o comportamento do circuito.
Uma preocupação neste tipo de circuito é a injecção de carga causada pela comutação dos interruptores, uma
vez que os interruptores ao desligar conservam a carga do canal nos terminais de fonte e dreno, desviando a
característica do inversor. Para cancelar este fenómeno foi necessário colocar transístores dummy em cada um
dos terminais de fonte e de dreno dos interruptores, tal como se mostra na Figura 2.50, para que estes
transístores possam cancelar a carga injectada pelos interruptores, usando-a para formal canal. Os
interruptores que cancelam a injecção de carga não são representados Figura 2.51 por simplificação.
(a) (b)
Figura 2.50 (a)Fenómeno de injecção de carga; (b) Cancelamento da injecção de carga por introdução de transístores
dummy.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
31
Figura 2.51 Esquema eléctrico do comparador baseado num inversor.
As Figuras 2.52 ilustram o funcionamento do circuito.
(a) (b)
(c) (d)
(e) (f)
Figura 2.52 Comparador baseado num inversor: (a) tensão de entrada e de referência; (b) tensão aos terminais do
condensador (c) (d) sinais de relógio; (e) entrada do primeiro inversor; (f) saída do primeiro inversor.
2 Conversores Analógico-Digital para Controlo de Conversores CC-CC
32
(a) (b)
(c) (d)
Figura 2.53 Comparador baseado num inversor: (a) saída do segundo inversor (b) (c) saídas do comparador; (d) tensão de
saída.
33
Capítulo 3 Implementação
Conteúdos
3.1 Fluxo de Projecto 34
3.2 Estudo de diversas topologias de comparadores 34
3.2.1 Comparador convencional rápido 35
3.2.2 Comparador misto 36
3.2.3 Comparador comutado 37
3.2.4 Comparador baseado num inversor 39
3.2.5 Análise 43
3.3 Comparador para controlo a 20 MHz 43
3.4 Comparador para controlo a 2 MHz 45
3 Implementação
34
3.1 Fluxo de Projecto
Para realizar este projecto partiu-se da escolha das vários circuitos a estudar com vista ao cumprimento das
especificações para cada um dos conversores A/D a projectar. Estes circuitos foram inicialmente projectados,
para selecção das topologias a usar, na tecnologia da AMS 0,35µm no programa Virtuoso da Cadence, tendo-se
procedido à sua simulação com recurso ao simulador Spectre. Posteriormente à escolha das topologias a
implementar, decidiu-se que a implementação teria lugar na tecnologia UMC de 130 nm, tendo sido feito o
projecto final nesta nova tecnologia com recurso ao Virtuoso, sendo utilizado o simulador HSpice® para
efectuar análises DC, análises no tempo, corners e Monte Carlo com o objectivo de validar os resultados obtidos
em diversas condições de funcionamento. Concluída a fase de simulação desenhou-se o layout do circuito e
efectuou-se a respectiva verificação com recurso à ferramenta Calibre, após o qual se realizou a simulação pós-
layout, de modo a garantir que o cumprimento das especificações do circuito não foi comprometido com a
inclusão dos dispositivos parasitas associados à implementação do circuito. Na Figura 3.1 apresenta-se o
fluxograma que espelha a metodologia de projecto utilizada.
Figura 3.1 Metodologia de projecto.
3.2 Estudo de diversas topologias de comparadores
Partindo das quatro topologias apresentadas no capítulo anterior procede-se neste ponto à implementação de
cada um dos comparadores. Este estudo prévio de cada topologia foi efectuado assumindo que para cada uma
das soluções o comparador teria que ter duas saídas apenas, correspondentes a uma diferença entre a entrada
e a referência de ±5 mV. Pretende-se assim estabelecer critérios de dimensionamento que possam ser aplicados
para soluções com maior número de níveis. Em todos os circuitos o estudo foi orientado no sentido de ir ao
3 Implementação
35
encontro dos objectivos estabelecidos no capítulo anterior: baixo consumo, rapidez de resposta, e robustez em
condições de simulação de corners e Monte Carlo.
3.2.1 Comparador convencional rápido
Este comparador, baseado no amplificador de transcondutância simétrico, não é por definição um circuito de
dois andares, mas considerando que o espelhamento de correntes da carga do par diferencial pode conter um
ganho adicional, este circuito pode ser visto como tendo um andar diferencial de entrada e um andar de saída.
Nesta perspectiva a opção mais simples para obter um desvio na característica do comparador será replicar o
andar de saída, fazendo com que o comparador passe a ter duas saídas, como se mostra na Figura 3.2.
Figura 3.2 Esquema eléctrico da solução proposta para o comparador convencional de dois níveis.
O desequilíbrio na característica surge devido à diferença no espelhamento de correntes introduzido pelos
excessos ΔWn e ΔWp, nos transístores M6 e M8, respectivamente. A esta diferença no espelhamento das
correntes, a transcondutância do par diferencial (M0, M1) faz corresponder uma diferença entre VIN e VREF. A
Figura 3.3 apresenta uma simulação do circuito.
(a) (b)
(c)
Figura 3.3 Comparador convencional: (a) corrente na saída do par diferencial; (b) corrente nos espelhos de corrente; (c)
tensão na saída do circuito.
O dimensionamento do circuito foi efectuado essencialmente para permitir que o circuito tivesse uma resposta
rápida, limitando ao mesmo tempo a tensão de desvio à entrada. Nesse sentido os transístores M0 e M1 do par
diferencial foram dimensionados de forma a terem uma área suficientemente grande para limitar a tensão de
desvio à entrada de acordo com as especificações (8 mV), o mesmo acontecendo com os restantes transístores.
Para permitir um melhor emparelhamento entre dispositivos optou-se por dividir os transístores em várias
unidades (fingers), sendo deste modo possível aplicar técnicas de projecto em circuito integrado que serão
explicitadas mais à frente neste projecto. A corrente de polarização do par diferencial foi fixada em 5 µA. Já os
inversores de saída têm dimensões mínimas, para que o seu atraso não influencie significativamente o atraso
global do circuito. Na Tabela 3.1 mostram-se as dimensões dos vários transístores que compõem o circuito.
3 Implementação
36
Tabela 3.1 Dimensionamento do comparador convencional com duas saídas.
Transístor W [µm] Fingers L[µm]
Par diferencial M0, M1 40 1 0,5
Transístores pMOS de carga do par diferencial
M2, M3, M5, M8 8 5 2
M7 9,6 6 2
Transístores nMOS de carga do par diferencial
M4, M6 16 20 1
M9 18,8 21 1
Espelho de Corrente - 3,2 4 1
- 16 20 1
Inversores Transístor pMOS 1,6 1 0,35
Transístor nMOS 0,4 1 0,35
3.2.2 Comparador misto
A implementação de duas saídas neste circuito passa por ligar à saída do level shifter dois andares de báscula ao
invés de um só, fazendo com que a saída de cada um desses andares seja ligado a um latch de saída distinto.
Esta opção deriva do facto de neste tipo de circuitos o consumo mais significativo se dever aos andares
analógicos, que além de necessitarem de corrente suficiente para obrigar o andar de báscula a comutar,
amplificando a diferença entre as entradas têm ainda um consumo estático, ao contrário da báscula. O
esquema eléctrico do circuito apresenta-se na Figura 3.4.
Figura 3.4 Esquema eléctrico da solução proposta para o comparador misto de 2 níveis.
O deslocamento da característica do comparador é conseguido em cada uma das básculas à custa dos
transístores M15 e M24. No caso do transístor M15 o seu comprimento de canal é maior que o dos restantes
transístores de pré-carga da báscula, fazendo com que a capacidade vista do nó DiP(vin=+5mV) seja superior à do nó
DiN(vin=+5mV), o que faz com que a condução do inversor que carrega seja retardada. De modo análogo, o
aumento de capacidade vista de DiP(vin=-5mV) faz com que o comparador responda para vIN-vREF=-5mV. Nas Figuras
3.5 e 3.6 apresentam-se as formas de onda dos sinais mais importantes para ilustrar o funcionamento do
comparador.
(a) (b)
Figura 3.5 Comparador misto com dois níveis: (a) tensão de entrada e sinal de relógio; (b) saída do latch.
3 Implementação
37
(a) (b)
(c) (d)
Figura 3.6 Comparador misto com dois níveis: (a) (b) tensão nos nós Di das básculas; (c) (d) tensão de saída das básculas.
O dimensionamento do circuito foi efectuado seguindo critérios que visam permitir a implementação posterior
de boas práticas aquando do desenho do layout, tais como o dividir dos transístores em vários fingers. Na
báscula usaram-se transístores com dimensões próximas dos valores mínimos admitidos pela tecnologia. O pré-
amplificador tem uma área que permite minimizar a tensão de desvio, e tal como o level shifter e os espelhos
de corrente, o seu dimensionamento baseou-se no estabelecimento de um ponto de funcionamento adequado
para os transístores, permitindo que quer a carga do par diferencial quer o level shifter e os espelhos de
corrente se encontrassem na saturação.
Tabela 3.2Dimensionamento do comparador misto com duas saídas.
Transístor W [µm] Fingers L [µm]
Par diferencial M0, M1 60 8 0,5
Carga do par diferencial M2, M3 2,5 1 30
Level Shifter M4, M6 7,2 1 30
Par diferencial de carga da báscula M7, M8, M18, M19 10 2 1
Interruptores da báscula M6, M17 2 1 0,5
Pré-carga da báscula M13, M14, M16, M25, M26, M27 2,5 1 0,35
M15, M24 3,8 1 0,35
Inversores costas-com-costas M9, M10, M20, M21 1 1 0,35
M11, M12, M22, M23 3 1 0,35
Espelhos de Corrente
- 4 2 5
- 8 4 5
- 16 8 5
Latch de Saída Transístores pMOS 1 1 0,35
Transístores nMOS 0,4 1 0,35
3.2.3 Comparador comutado
Neste comparador, representado na Figura 3.7 e constituído por um par diferencial de entrada e um andar de
báscula, pelos mesmos motivos enunciados aquando da análise do comparador misto, a implementação dos
dois níveis de saída passa por ligar ao par diferencial duas básculas. As básculas são ligadas pelos transístores
M18 e M24. Para efectuar o deslocamento das respostas nos andares de báscula existem três hipóteses:
aumentar o tamanho de um dos transístores de pré-carga, aumentar a capacidade das saídas a deslocar
utilizando a capacidade porta-fonte de um transístor ou desequilibrar um dos inversores, deslocando o seu
3 Implementação
38
limiar de condução. Todas as soluções implicam a alteração da capacidade de um dos ramos da báscula face ao
outro, o que introduzirá velocidades de descarga diferenciadas nos nós Di. Nesta fase opta-se pela primeira por
se tratar de um andar intermédio e não um andar de saída, o que faz com que o desequilíbrio seja amplificado
para a saída pelo ganho do andar de báscula, não sendo necessário aumentar muito o comprimento de canal
dos transístores M5 e M14 da Figura 3.7, de modo a que o excesso introduzido não tenha um elevado impacto
no consumo do circuito.
Figura 3.7 Esquema eléctrico da solução proposta para o comparador comutado de 2 níveis.
O aumento da largura do canal dos transístores M5 e M14faz com que, para cada caso, as capacidades vistas do
nó DiN e DiP, respectivamente, aumentem devido ao aumento da capacidade da gate dos mesmos. Quando a
diferença entre a tensão de entrada e o valor de referência se encontra acima de +5 mV ou abaixo de -5 mV, o
comparador comporta-se como tendo apenas uma saída. Na zona entre os dois níveis, a diferença introduzida
pelas capacidades obriga a que a corrente no ramo desequilibrado seja menor, pondo em condução o inversor
oposto, tal como se sugere na Figura 3.8 e 3.9.
Os transístores M19 a M22 têm como função garantir que os nós de saída, após cada decisão, são ligados a
AGND, impedindo acumulação de carga nos mesmos nós. Os latchs de saída utilizados são idênticos aos
utilizados no comparador misto.
O dimensionamento do pré-amplificador foi mais uma vez efectuado com vista a ter uma área grande,
permitindo assim limitar a tensão de desvio à entrada a 8mV. Os transístores da báscula têm uma área
pequena, que permite minimizar o tempo de resposta. Os restantes transístores têm um comprimento de canal
que permite que estes efectuem a carga ou descarga dos nós a que estão ligados.
(a) (b)
(c) (d) Figura 3.8 Comparador comutado com dois níveis: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di; (c)
corrente nas básculas (d) tensão de saída na báscula de -5mV.
3 Implementação
39
(a) (b)
Figura 3.9 Comparador comutado com dois níveis: (a) tensão de saída na báscula de +5mV; (b) saída do latch.
Tabela 3.3 Dimensionamento do comparador comutado com duas saídas a 2 MHz.
Transístor W [µm] Fingers L[µm]
Par diferencial M0, M1 60 20 0,5
Interruptores do par
diferencial
M2, M3 5 5 0,35
M4 0,4 1 0,35
Interruptores da báscula M18, M24 2 2 0,35
Reset da báscula M19, M20, M21, M22 0,4 1 0,35
Pré-carga da báscula M5, M14 1,2 1 0,35
M8, M11 1,5 2 0,35
Inversores costas-com-
costas
M6, M7, M12, M13 0,4 1 0,35
M9, M10, M15, M16 1,2 1 0,35
Regeneração do relógio pMOS 1,6 2 0,35
nMOS 0,4 1 0,35
Latch de Saída pMOS 1 1 0,35
nMOS 0,4 1 0,35
3.2.4 Comparador baseado num inversor
Neste comparador a introdução de várias saídas passará obrigatoriamente pelo desequilíbrio do primeiro
estágio de inversão, fazendo com que a característica do inversor seja deslocada. Se se ligar à entrada um
segundo estágio de dois inversores é possível conseguir duas saídas. Sendo assim, na fase φ2 em que se dá a
decisão do comparador num dos estágios é ligado em paralelo um transístor pMOS em paralelo com o
transístor pMOS do primeiro inversor, o que, pelo aumento do pull-up, baixa o threshold do inversor. De modo
análogo, a inclusão de um transístor nMOS no segundo estágio em paralelo com o transístor nMOS do inversor
reforça o pull-down do inversor na segunda fase, deslocando o seu threshold para valores superiores da tensão
de entrada, como é ilustrado na Figura 3.10. Obtém-se assim um comparador com duas saídas com
cancelamento da tensão de desvio. O comportamento do circuito detalha-se na Figura 3.11 e o seu
dimensionamento é apresentado na Tabela 3.4.
Figura 3.10 Característica dos dois estágios de inversores que compõem o comparador.
3 Implementação
40
Figura 3.11 Esquema eléctrico do comparador baseado num inversor com dois níveis.
Tabela 3.4 Dimensionamento do comparador baseado num inversor.
Capacidade [fF]
Condensadores 89,44
W [µm] Fingers L [µm]
Interruptores vin e VREF 1 1 0,35
Desinjecção de carga dos interruptores vin e VREF 0,5 1 0,35
Inversores
nMOS 0,8 2 0,8
nMOS (desequilíbrio) 0,4 1 0,35
pMOS 0,8 2 0,8
pMOS (desequilíbrio) 0,6 1 0,35
Interruptores dos inversores 2 2 0,35
Interruptores de realimentação dos inversores 1,6 1 0,35
Desinjecção de carga dos interruptores de
realimentação dos inversores 0,8 1 0,35
Portas NAND pMOS 1,2 1 0,35
nMOS 0,4 1 0,35
Nas Figuras 3.12 a 3.15 ilustra-se o funcionamento do circuito.
(a) (b)
Figura 3.12 Comparador baseado num inversor com dois níveis: (a) tensão de entrada e de referência; (b) tensão de saída.
3 Implementação
41
(a) (b)
(c)
(d)
(e)
(f)
Figura 3.13 Comparador baseado num inversor com dois níveis: (a) (b) sinais de relógio; (c) (d) tensão aos terminais do condensador (+5mV); (e) tensão à saída do primeiro inversor (+5mV); (f) tensão à saída do segundo inversor (+5mV).
3 Implementação
42
(a)
(b)
(c)
(d)
(e)
Figura 3.14 Comparador baseado num inversor com dois níveis: (a) (b) saídas do comparador (+5mV); (c) (d) tensão aos terminais do condensador (-5mV); (e) tensão à saída do primeiro inversor (-5mV); (f) tensão à saída do segundo inversor
(-5mV).
3 Implementação
43
(a)
(b)
Figura 3.15 Comparador baseado num inversor com dois níveis: (a) (b) saídas do comparador (-5mV).
3.2.5 Análise
A escolha dos comparadores a utilizar foi baseada em simulações em regime estacionário, corners, Monte Carlo
e da resposta a um transitório de carga na saída do CC-CC. Os principais resultados obtidos resumem-se na
Tabela 3.5. Esses mesmos resultados ditam que o comparador a utilizar será o comparador comutado, já que o
seu desempenho é globalmente superior aos outros circuitos. As simulações efectuadas serão detalhadas mais
à frente na Secção 4.1.
Tabela 3.5 Resultados do estudo preliminar.
Comparador Consumo [µA] Tensão de
Desvio [mV] Atraso
[ns] Estacionário Pior corner Transitório
Convencional 20,17 44,17 18,16 7,9 126,9
Misto 6,24 6,82 6,09 7,4 501,0
Comutado 4,81 9,35 4,80 5,2 4,1
Baseado num inversor 7,33 18,91 8,42 2,0 8,3
3.3 Comparador para controlo a 20 MHz
De acordo com os resultados obtidos no estudo preliminar, para cumprir as especificações impostas para o
comparador que implementa um conversor A/D de duas saídas com um controlo a 20 MHz, verificou-se que
melhor solução é o comparador comutado. Esta escolha baseia-se essencialmente na sua rapidez de resposta.
Nesse sentido opta-se por utilizar o mesmo circuito que já havia sido utilizado para o estudo comparativo, cujo
esquema eléctrico está documentado na Figura 3.7. Saliente-se que quer os latchs de saída quer o circuito de
regeneração do relógio não são representados na Figura 3.7 por simplificação. A Figura 3.16 mostra o diagrama
de blocos do circuito a projectar, enquanto que o comportamento esperado do circuito se descreve na Figura
3.17, estando descritas na Tabela 3.6 as dimensões de cada um dos seus dispositivos.
3 Implementação
44
Figura 3.16 Diagrama de blocos do comparador a 20 MHz.
(a) (b)
(c) (d)
(e) (f)
Figura 3.17 Comparador a 20 MHz com duas saídas: (a) tensão de entrada e sinal de relógio; (b) tensão nos nós Di;
(c) (d) tensão de saída das básculas; (e) corrente nas básculas; (f) saída do circuito.
Tabela 3.6 Dimensionamento do comparador com duas saídas a 20 MHz.
W [µm] Fingers L [µm]
Par diferencial 100 40 0,5
Dummy 12 4 0,5
Interruptores do
par diferencial
nMOS 5,0
5 0,3
pMOS 4 0,34
Interruptores da Báscula 4 1 0,3
Reset da Báscula 0,4 1 0,34
Pré-carga da
báscula
M5, M14 1,2 1 0,34
M6, M11 1 1 0,34
Inversores costas-
com-costas
nMOS 0,4 1 0,34
pMOS 1,2 1 0,34
3 Implementação
45
W [µm] Fingers L [µm]
Regeneração do
relógio
pMOS 1,6 2 0,34
nMOS 0,4 1 0,34
Latch de Saída pMOS 1,2 1 0,34
nMOS 0,4 1 0,34
3.4 Comparador para controlo a 2 MHz
Quando se considera uma solução para implementar um comparador que satisfaça as especificações a 2 MHz, a
solução passará inevitavelmente pelo comparador comutado, uma vez que este permite efectuar comparações
a um ritmo que vai de encontro aos critérios estabelecidos. Parte-se então do comparador comutado já
estudado neste projecto, fazendo com que o circuito passe a ter oito básculas, permitindo que a cada báscula
corresponda um dos oito níveis necessários, tal como se ilustra na Figura 3.18.
Figura 3.18 Diagrama de blocos do comparador a 2 MHz.
Pelo facto de o pré-amplificador ter que carregar um número considerável de capacidades no andar de báscula,
o par diferencial do pré-amplificador neste caso terá que ser maior relativamente ao par diferencial com dois
níveis. Durante a implementação deste circuito em particular um outro aspecto teve que ser tomado em conta,
aspecto esse que se prende com a dispersão da característica do circuito em corners, nomeadamente com a
variação da temperatura. Implementando uma solução que, tal como a 20 MHz, visaria aumentar o
comprimento de canal dos transístores de pré-carga, para as básculas correspondentes às saídas com maior
desvio, o excesso no comprimento de canal teria que ser consideravelmente maior que o introduzido para os
níveis mais próximos de zero. Assim, em condições de corners, o aumento da temperatura conduziria a um
aumento de corrente na báscula, aumento esse que se traduziria no aumento do ganho intrínseco (gm) dos
transístores associados. Tal aumento no gm conduziria a um aumento na capacidade dos transístores de pré-
carga devido a efeitos de Miller, provocando um aumento significativo da capacidade equivalente vista dos nós
Di para o caso em que existe desequilíbrio. Um aumento excessivo de capacidade face à situação típica levaria
pois a que a característica do transístor se deslocasse para valores de tensão diferencial bastante acima do
pretendido, pelo que a solução de utilizar os transístores de pré-carga para fazer o desequilíbrio foi
abandonada. Por simplificação, na Figura 3.19, representa-se apenas o pré-amplificador e duas das básculas,
deixando por representar os inversores de regeneração do relógio, restantes básculas e latchs.
Opta-se neste cenário por uma outra solução, tal como sugere a Figura 3.19, que se baseia igualmente em
variar a capacidade vista dos nós Di, desta feita com a inclusão de transístores pMOS com a fonte e o dreno
ligados a AVDD e a gate ligada à saída negativa, caso se trate de um desequilíbrio negativo, ou à saída positiva
caso se trate de um desequilíbrio positivo. A capacidade porta-fonte (Cgs) será responsável pelo aumento de
corrente no ramo da báscula a que está ligada, obrigando a característica do comparador a deslocar-se. Esta
solução vem atenuar a dispersão para os níveis mais afastados de zero, uma vez que faz com que o efeito de
Miller apenas afecte os transístores de pré-carga, iguais em todos os casos. A Tabela 3.7 contém as dimensões
3 Implementação
46
dos diversos transístores que compõem o circuito, enquanto que a Figura 3.20 espelha o comportamento da
corrente nas diversas básculas do circuito.
Figura 3.19 Esquema eléctrico do comparador com oito saídas.
Tabela 3.7 Dimensionamento do comparador a 2 MHz.
W [µm] Fingers L [µm]
Par diferencial 100 40 0,5
Dummy 12 4 0,5
Interruptores do
par diferencial
nMOS 5,0
5 0,3
pMOS 4 0,34
Interruptores da Báscula 4 1 0,3
Reset da Báscula 0,4 1 0,34
Pré-carga da báscula 1 1 0,34
Capacidades
± 5 mV 1 1 0,5
± 10 mV 1 1 1,2
± 20 mV 1 1 2,7
- 35 mV 1,1 1 4
+ 35 mV 1 1 4
Inversores costas-
com-costas
nMOS 0,4 1 0,34
pMOS 1,2 1 0,34
Regeneração do
relógio
pMOS 1,6 2 0,34
nMOS 0,4 1 0,34
Latch de Saída pMOS 1,2 1 0,34
nMOS 0,4 1 0,34
3 Implementação
47
(a)
(b)
(c)
(d)
(e)
Figura 3.20 Comparador a 2 MHz: (a) tensões de entrada e de referência; (b) relógio;
(c) (d) corrente nas básculas; (e) tensão de saída dos latchs.
49
Capítulo 4 Análise e Resultados
Conteúdos
4.1 Estudo de diversas topologias de comparadores 50
4.1.1 Comparador convencional rápido 51
4.1.2 Comparador misto 54
4.1.3 Comparador comutado 56
4.1.4 Comparador baseado num inversor 59
4.1.5 Análise Comparativa 62
4.2 Comparador para controlo a 20 MHz 63
4.3 Comparador para controlo a 2 MHz 67
4.4 Análise 71
4 Análise e Resultados
50
4.1 Estudo de diversas topologias de comparadores
Apresenta-se nesta secção a análise do desempenho dos diversos circuitos testados, com vista a estabelecer
qual deles é mais vantajoso para as aplicações em estudo. Foram efectuadas simulações em regime
estacionário, para ajustar as diversas saídas e simulações no tempo, para verificar a resposta de cada
comparador quando na saída do CC-CC existe um transitório de carga. Ambas as simulações permitem
caracterizar o consumo e o atraso na resposta dos circuitos em estudo. O desempenho de cada um dos quatro
comparadores é avaliado em simulações de corners de processo, tensão de alimentação e temperatura e a
tolerância à dispersão dos parâmetros tecnológicos dentro do circuito é estudada por análise Monte Carlo
(mismatch). Saliente-se que em todas as simulações, à excepção da simulação de corners, foram utilizadas as
condições de tensão e temperatura típicas, que correspondem a uma tensão de alimentação de 3,3V e
temperatura de 25oC, representando este o corner 0. Importa ainda referir que para os comparadores
comandados por sinais de relógio, por não serem passíveis de serem linearizados em torno de um ponto de
funcionamento em repouso, optou-se por verificar a característica estática simulando o circuito em regime
quase estacionário, regime esse assegurado pela variação lenta do sinal de entrada de 200 µV por cada período
de relógio. A simulação do transitório de carga foi efectuada considerando os efeitos da indutância série do
condensador de saída do CC-CC, sendo que a componente de tremor da tensão de saída tem uma amplitude de
3,5mV. Durante o transitório a tensão de saída do CC-CC varia exponencialmente, atingindo 100mV em 3µs e
sofrendo uma inflexão depois disso. Em todas as simulações a carga de cada comparador é um inversor CMOS
que simula os circuitos a jusante do comparador.
Tabela 4.1 Definição dos corners de tensão, temperatura e processo dos transístores para a tecnologia AMS 0,35 µm.
Corner VDD [V] Temperatura [oC] Processo Corner VDD [V] Temperatura [
oC] Processo
1 3,0 -10 worst power 9 3,0 -10 worst one
2 3,0 125 worst power 10 3,0 125 worst one
3 3,7 -10 worst power 11 3,7 -10 worst one
4 3,7 125 worst power 12 3,7 125 worst one
5 3,0 -10 worst speed 13 3,0 -10 worst zero
6 3,0 125 worst speed 14 3,0 125 worst zero
7 3,7 -10 worst speed 15 3,7 -10 worst zero
8 3,7 125 worst speed 16 3,7 125 worst zero
Tabela 4.2 Definição dos corners de tensão, temperatura e processo dos transístores e condensadores para a AMS 0,35 µm.
Corner VDD [V]
Temp [
oC]
Processo Cap
Processo CMOS
Corner VDD [V]
Temp [
oC]
Processo Cap
Processo CMOS
1 3,0 -10 worst power worst power 17 3,0 -10 worst power worst one
2 3,0 125 worst power worst power 18 3,0 125 worst power worst one
3 3,7 -10 worst power worst power 19 3,7 -10 worst power worst one
4 3,7 125 worst power worst power 20 3,7 125 worst power worst one
5 3,0 -10 worst speed worst power 21 3,0 -10 worst speed worst one
6 3,0 125 worst speed worst power 22 3,0 125 worst speed worst one
7 3,7 -10 worst speed worst power 23 3,7 -10 worst speed worst one
8 3,7 125 worst speed worst power 24 3,7 125 worst speed worst one
9 3,0 -10 worst power worst speed 25 3,0 -10 worst power worst zero
10 3,0 125 worst power worst speed 26 3,0 125 worst power worst zero
11 3,7 -10 worst power worst speed 27 3,7 -10 worst power worst zero
12 3,7 125 worst power worst speed 28 3,7 125 worst power worst zero
13 3,0 -10 worst speed worst speed 29 3,0 -10 worst speed worst zero
14 3,0 125 worst speed worst speed 30 3,0 125 worst speed worst zero
15 3,7 -10 worst speed worst speed 31 3,7 -10 worst speed worst zero
16 3,7 125 worst speed worst speed 32 3,7 125 worst speed worst zero
4 Análise e Resultados
51
Tabela 4.3 Definição dos corners de tensão, temperatura e processo dos transístores para a tecnologia UMC 130 nm.
Corner VDD [V] Temperatura [oC] Processo Corner VDD [V] Temperatura [
oC] Processo
1 3,7 125 fast-fast 9 3,7 125 fastN-slowP
2 3,0 125 fast-fast 10 3,0 125 fastN-slowP
3 3,7 -10 fast-fast 11 3,7 -10 fastN-slowP
4 3,0 -10 fast-fast 12 3,0 -10 fastN-slowP
5 3,7 125 slow-slow 13 3,7 125 slowN-fastP
6 3,0 125 slow-slow 14 3,0 125 slowN-fastP
7 3,7 -10 slow-slow 15 3,7 -10 slowN-fastP
8 3,0 -10 slow-slow 16 3,0 -10 slowN-fastP
4.1.1 Comparador convencional rápido
A Figura 4.1 apresenta a simulação do comparador após finda a fase de projecto em que se efectuou o ajuste
dos níveis de desvio na tensão de entrada para o valor pretendido. Os resultados apresentados nesta figura
foram obtidos com uma corrente de polarização IBIAS de 5µA e a tensão de entrada a variar entre 1,18V e 1,22V.
Figura 4.1 Simulação DC do comparador convencional com duas saídas.
Analisando a Figura 4.1verifica-se que a maior parte do consumo se situa nos pontos em que ambas as saídas
comutam, facto que se deve à condução simultânea principalmente no momento em que os transístores dos
inversores de saída estão a conduzir. No entanto, verifica-se que a rapidez do circuito é significativamente
melhorada com o uso de inversores, o que justifica a inclusão destes apesar do seu consumo . Os resultados
obtidos em simulação estão resumidos na Tabela 4.4.
Tabela 4.4 Resultados de simulação DC do comparador convencional com duas saídas.
Símbolo Parâmetro Valor Unidade
IBIAS Corrente de Polarização 5,00 µA
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -4,70 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 4,50 mV
Iqq Valor médio do consumo estático do circuito 20,17 µA
Iqq-inv Valor médio do consumo estático do conjunto de inversores 14,98 µA
O funcionamento do circuito foi de seguida validado em corners e Monte Carlo. Na simulação de corners
obtiveram-se os resultados que constam das Figuras 4.2 e 4.3. Verifica-se que a resposta do comparador se
aproxima da resposta em condições típicas ao nível do limiar (threshold) das saídas. No entanto, o consumo do
circuito atinge valores elevados, nomeadamente para os corners 3 e 4 em que são obtidos consumos que estão
além do especificado.
4 Análise e Resultados
52
Figura 4.2 Simulação em corners do comparador convencional com duas saídas.
Figura 4.3 Consumo em corners do comparador convencional com 2 saídas e corrente de polarização de 5µA.
Em simulação de Monte Carlo, efectuando cem iterações com variações de processo e mismatch, verifica-se
pelos resultados obtidos que existe um desvio significativo da característica do comparador nestas condições,
tratando-se apesar disso de valores que ainda permitem uma distinção clara entre os níveis de saída. Os valores
da tensão de desvio de ambas as saídas encontram-se dentro dos valores normais da tecnologia CMOS. Os
resultados estão documentados na Figura 4.4 e na Tabela 4.5.
Figura 4.4 Simulação de Monte Carlo do comparador convencional com 2 saídas e corrente de polarização de 5µA.
26,75 27,93
43,49 44,17
14,61 15,218,95 19,75 18,94 19,75
27,66 27,56
18,26 19,05
27,46 28,26
0
5
10
15
20
25
30
35
40
45
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Co
nsu
mo
[μ
A]
corner
4 Análise e Resultados
53
Tabela 4.5 Resultados de simulação DC de Monte Carlo do comparador convencional com duas saídas.
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 2,48 MINUS5 7,91
Típico 9,20 PLUS5 7,88
Máximo 14,58
A situação real em que se pretende avaliar o comportamento do comparador, quando na saída do conversor
CC-CC existe um transitório de carga, também foi simulado. Para esta situação obtiveram-se os resultados
ilustrados na Figura 4.5 e resumidos na Tabela 4.6.
Figura 4.5 Resposta do comparador convencional com duas saídas a um transitório de carga.
Tratando-se de um comparador convencional em que não é necessário que ocorra um flanco de um sinal de
relógio para que o sinal de saída seja actualizado, seria espectável que após as saídas atingirem o threshold o
valor na saída fosse actualizado. Tal não acontece devido ao atraso do circuito, que tem um máximo de 104,6
ns, que corresponde à comutação de PLUS5 de 0 para 1 após a ocorrência de um transitório de carga
ascendente. Apesar da resposta de MINUS5 se situar em -11,3 mV e a de PLUS5 se situar em 13,7 mV, o atraso
referido é primeiro que tudo superior ao período de relógio de um CC-CC a 20 MHz e em segundo lugar
superior ao atraso máximo admissível para o comparador a 2 MHz. O consumo do circuito situa-se dentro dos
parâmetros estabelecidos, no entanto, nestas condições continua-se a verificar que o consumo do conjunto de
inversores é significativo, representado cerca de 67% do total do consumo do circuito.
Tabela 4.6 Resultados da resposta a um transitório de carga do comparador convencional com duas saídas.
Símbolo Parâmetro Valor Unidade
IBIAS Corrente de Polarização 5,00 µA
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -11,30 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 13,70 mV
TP Atraso de propagação máximo na resposta das saídas 104,60 ns
Iqq Valor médio do consumo do circuito 18,16 µA
Iqq-inv Valor médio do consumo do conjunto de inversores 6,11 µA
Uma solução para aumentar a rapidez do circuito passaria por aumentar a corrente de polarização. Simulou-se
assim o circuito para vários valores de IBIAS, quando na entrada do comparador existe uma onda quadrada que
varia de 1,19V para 1,21V. Verifica-se que o atraso do circuito continua a ser significativo e em todas as
situações impeditivo de aplicar o circuito ao controlo de conversores CC-CC e como seria de esperar a
diminuição do atraso é acompanhado de uma subida significativa do consumo do circuito, tal como se mostra
na Tabela 4.7. De salientar que o atraso registado na comutação de PLUS5 de 0 para 1 e de MINUS 5 de 1 para
0, situação que corresponde à verificada no CC-CC quando ocorre um transitório de carga.
4 Análise e Resultados
54
Tabela 4.7 Atraso e consumo do comparador convencional com 2 saídas em função da corrente de polarização.
IBIAS [µA] TD-MINUS5[ns] TD-PLUS5[ns] Iqq[µA]
5 105,33 126,90 19,33
10 63,33 69,66 29,03
50 25,33 20,27 127,10
4.1.2 Comparador misto
Começa por verificar-se o desempenho do comparador misto através de uma simulação em regime quase
estacionário. Esta simulação, cujo resultado está patente da Figura 4.6, permite verificar os pontos de
funcionamento dos vários transístores, assim como avaliar as tensões de entrada que originam a comutação
das duas saídas, avaliando ainda os consumos do circuito.
Figura 4.6 Resposta em regime quase estacionário do comparador misto com duas saídas.
De acordo com a Tabela 4.8 verifica-se que o consumo da parte analógica do circuito (pré-amplificador e level
shifter) contribui de forma significativa para o consumo total do circuito, pelo que é justificada a opção de
replicar a báscula em detrimento de qualquer dos andares analógicos. Verifica-se que o circuito sofre de
latência, uma vez que a actualização do latch demora um ciclo de relógio após cada saída ter atingido o
threshold.
Tabela 4.8 Resultados de simulação em regime quase estacionário do comparador misto com duas saídas.
Símbolo Parâmetro Valor Unidade
IBIAS-PRE Corrente de polarização no pré-amplificador 1,00 µA
IBIAS-LS Corrente de polarização no level shifter 2,00 µA
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -4,80 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 5,20 mV
TP Atraso de propagação na resposta das saídas 501,20 ns
Iqq Valor médio do consumo do circuito 6,24 µA
Iqq-ANA Valor médio do consumo da parte analógica 4,49 µA
Iqq-DIG Valor médio da parte digital 1,75 µA
Em corners verifica-se que as saídas comutam próximo do esperado. Quanto ao consumo do circuito cumpre as
especificações para todas as iterações. Os resultados contam das Figuras 4.7 e 4.8.
4 Análise e Resultados
55
Figura 4.7 Simulação em corners do comparador misto com duas saídas.
Figura 4.8 Consumo em corners do comparador misto com duas saídas.
Através da simulação Monte Carlo verifica-se (Figura 4.9 e Tabela 4.9)que existe um desvio que garante que os
níveis continuam definidos, mostrando ainda valores da tensão de desvio condizentes com os valores típicos da
tecnologia CMOS.
Tabela4.9Resultados de simulação de Monte Carlo em regime quase estacionário do comparador misto com duas saídas.
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 5,00 MINUS5 7,386
Típico 10,00 PLUS5 7,101
Máximo 14,58
Figura 4.9 Simulação de Monte Carlo do comparador misto com duas saídas.
6,036
6,335
6,539
6,88
6,017
6,259
6,476
6,751
6,021
6,29
6,514
6,821
6,049
6,323
6,531
6,854
5,4
5,6
5,8
6
6,2
6,4
6,6
6,8
7
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Co
nsu
mo
[μ
A]
corner
4 Análise e Resultados
56
Figura 4.10 Resposta a um transitório de carga do comparador misto com duas saídas.
Apresenta-se ainda a simulação de um transitório de carga com condições idênticas àquelas que foram
simuladas para o comparador convencional. Verifica-se que as saídas comutam em 36,1 mV para PLUS5 e em -
46,9 mV no MINUS5. O atraso na resposta é devido a dois efeitos: a tensão na entrada cresce rapidamente e
quando atinge o valor para o qual o comparador devia comutar é necessária uma espera até ao próximo flanco
ascendente do relógio; por outro lado, como se constatará mais à frente, o circuito sofre de latência que faz
com que a decisão só se reflicta na saída um ciclo de relógio seguinte. Verifica-se, através dos resultados
apresentados na Tabela 4.10, que apesar de o consumo ser condizente com as especificações, o circuito tem
uma latência que corresponde a um período de relógio, O último efeito pode inviabilizar o seu uso neste tipo de
aplicação, já que faria retardar a regulação por parte do controlo, podendo implicar que nesse período de
latência a saída do CC-CC atingisse valores demasiado elevados. Um aumento da corrente de polarização não
garante que a resposta do circuito seja acelerada.
Tabela 4.10 Resultados de simulação de um transitório de carga do comparador misto com duas saídas.
Símbolo Parâmetro Valor Unidade
IBIAS-PRE Corrente de polarização no pré-amplificador 1,00 µA
IBIAS-LS Corrente de polarização no level shifter 2,00 µA
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -46,90 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 36,10 mV
TP Atraso de propagação máximo na resposta das saídas 501,20 ns
Iqq Valor médio do consumo do circuito 6,09 µA
Iqq-ANA Valor médio do consumo da parte analógica 4,49 µA
Iqq-DIG Valor médio da parte digital 1,60 µA
4.1.3 Comparador comutado
Analisa-se nesta secção o desempenho do comparador comutado com duas saídas. Observa-se, com base nos
dados apresentados na Tabela 4.11 e na Figura 4.11, que o circuito tem um consumo baixo, bem como um
atraso igualmente baixo, que corresponde ao atraso da lógica. Mais uma vez está patente a percentagem
significativa do consumo total que é devido ao andar de pré-amplificação, portanto à parte analógica do circuito
(cerca de 74% do consumo total do circuito).
4 Análise e Resultados
57
Figura 4.11 Resposta do comparador comutado com duas saídas em regime quase estacionário.
Tabela 4.11 Resultados de simulação em regime quase estacionário do comparador comutado com duas saídas.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -4,60 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 4,80 mV
TP Atraso de propagação máximo na resposta das saídas 4,10 ns
Iqq Valor médio do consumo do circuito 4,81 µA
Iqq-ANA Valor médio do consumo da parte analógica 3,43 µA
Iqq-DIG Valor médio da parte digital 1,38 µA
Em corners observa-se que os valores das tensões de limiar , apesar de sofrerem uma variação apreciável,
mantêm a monotonocidade , observando-se ainda que o consumo se situa dentro do especificado, tal como se
pode verificar na Figura 4.12 e na Figura 4.13. O maior desvio em relação à situação típica ocorre nos corners14
e 16, que correspondem ao processo worst zero com temperatura máxima, situação em que um aumento de
corrente provocado pelo aumento da temperatura, aliado à degradação do desempenho dos transístores
nMOS, faz com que o desequilíbrio na característica causado pelos transístores de pré-carga seja maior.
Figura 4.12 Simulação em corners do comparador comutado com duas saídas em regime quase estacionário.
4 Análise e Resultados
58
Figura 4.13 Consumo em corners em regime quase estacionário do comparador comutado com duas saídas.
Na simulação de Monte Carlo é evidente que, tal como nos circuitos anteriores, este continua a sofrer de
dispersão, no entanto para reduzi-la seria necessário aumentar muito as áreas do circuito, o que implicaria
desde logo um consumo maior no caso de se aumentar a largura do canal e uma degradação da velocidade de
resposta do circuito, caso se optasse por aumentar o comprimento do canal. Aceitam-se estes valores tendo em
conta que a distinção clara entre valores na saída não é posta em causa. A tensão de desvio situa-se mais uma
vez dentro de valores condizentes com o esperado para a tecnologia CMOS.
Figura 4.14 Simulação de Monte Carlo do comparador comutado com duas saídas em regime quase estacionário.
Tabela 4.12 Resultados de simulação de Monte Carlo do comparador comutado com duas saídas.
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 6,43 MINUS5 5,2
Típico 9,40 PLUS5 4,4
Máximo 13,60
Em condições de transitório de carga verifica-se que o circuito responde em -6,9 mV e 36,1 mV, para as saídas
MINUS5 e PLUS5, respectivamente. Tais valores devem-se, ao contrário do comparador misto, não à latência na
actualização da saída mas sim ao tempo que decorre entre o atingir do limiar de comutação e o flanco
ascendente do relógio. Esta é portanto uma limitação facilmente ultrapassável, uma vez que conhecendo o
comportamento do conversor CC-CC a controlar é possível ajustar o instante em que ocorre o flanco positivo do
relógio, introduzindo uma cadeia de atraso no relógio, para que o instante de comutação do comparador se
aproxime o mais possível do instante em que na saída do CC-CC se atinge o threshold desejado.
3,8574,721
5,2456,23
4,5645,253
6,6927,401
3,1263,843
4,2765,051
5,856,687
8,437 9,349
0
2
4
6
8
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Co
nsu
mo
[μ
A]
corner
4 Análise e Resultados
59
Figura 4.15 Resposta do comparador quando na entrada existe um transitório de carga.
Tabela 4.13 Resultados de simulação do comparador comutado quando na entrada existe um transitório de carga.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -6,80 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 36,10 mV
TP Atraso de propagação máximo na resposta das saídas 4,10 ns
Iqq Valor médio do consumo do circuito 4,80 µA
Iqq-PRE Valor médio do consumo do pré-amplificador 3,42 µA
Iqq-B Valor médio do consumo da báscula 1,38 µA
4.1.4 Comparador baseado num inversor
Simulando desta feita o comparador baseado num inversor verifica-se que o consumo deste é superior aos
restantes circuitos estudados, gozando no entanto de vantagens evidentes relativamente ao desempenho em
simulação de Monte Carlo. O consumo é quase na totalidade devido ao facto de os inversores se encontrarem a
funcionar na zona de saturação, portanto no meio da característica, zona onde o seu consumo é mais elevado.
Figura 4.16 Resposta do comparador baseado num inversor com duas saídas em regime quase estacionário.
4 Análise e Resultados
60
Tabela 4.14 Resultados de simulação em regime quase estacionário do comparador baseado num inversor com duas saídas.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -4,00 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 5,40 mV
TP Atraso de propagação máximo na resposta das saídas 8,42 ns
Iqq Valor médio do consumo do circuito 7,11 µA
Iqq-INV Valor médio do consumo dos ..6,95 µA
Em simulação de corners verifica-se que existe uma dispersão apreciável das saídas, acompanhada de variações
no consumo. Tal facto deve-se à alteração da capacidade que implica a deslocação da característica do
comparador.
Figura 4.17 Simulação em corners do comparador baseado num inversor com duas saídas em regime quase estacionário.
Figura 4.18 Consumo em corners do comparador baseado num inversor com duas saídas em regime quase estacionário.
10,9
9,925
18,91
15,99
10,86
9,899
18,85
15,96
3,5483,284
6,879
5,658
3,5423,283
6,873
5,6536,16
5,679
11,2
9,479
6,1375,667
11,16
9,458
6,2775,628
11,43
9,473
6,2575,62
11,4
9,457
0
2
4
6
8
10
12
14
16
18
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
Co
nsu
mo
[μ
A]
corner
4 Análise e Resultados
61
Como seria de prever, a tensão de desvio obtida em simulação de Monte Carlo é bastante baixa quando
comparada com os valores usuais para este tipo de circuitos. Tal facto deriva da compensação de tensão de
desvio feita à custa da capacidade.
Figura 4.19 Simulação de Monte Carlo do comparador baseado num inversor com duas saídas em regime quase
estacionário.
Tabela 4.15 Resultados de simulação de Monte Carlo em regime quase estacionário do comparador baseado num inversor
com duas saídas.
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 7,5 MINUS5 2,0
Típico 9,4 PLUS5 1,6
Máximo 11,8
No que toca ao transitório, verifica-se que a resposta do circuito se assemelha à dos comparadores comutados,
já que apesar de não apresentar latência na actualização do latch de saída, é necessário esperar que o sinal de
relógio seja activo, ou seja, que φ2 tenha uma transição ascendente. Disto resulta uma resposta em -6,9 mV e
44,2 mV para as saídas MINUS5 e PLUS5. Esta limitação poderia ser solucionada, à semelhança do comparador
comutado, introduzindo um atraso no relógio para poder optimizar o instante de resposta das várias saídas.
Note-se que o consumo referido para este circuito não inclui a lógica necessária à geração das várias fases φ.
Figura 4.20 Resposta do comparador baseado num inversor com duas saídas ao transitório de carga.
4 Análise e Resultados
62
Tabela4.16 Resultados de simulação do comparador baseado num inversor quando na entrada existe um transitório de
carga.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,00 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -6,90 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 44,20 mV
TP Atraso de propagação máximo na resposta das saídas 8,42 ns
Iqq Valor médio do consumo do circuito 8,42 µA
Iqq-PRE Valor médio do consumo do pré-amplificador 6,78 µA
4.1.5 Análise comparativa
Interessa agora comparar cada uma das soluções em estudo consoante o seu desempenho de acordo com os
critérios especificados.
No que toca ao consumo verifica-se em primeiro lugar que o consumo do comparador convencional é
excessivo, principalmente quando comparado com qualquer das soluções comutadas. Uma das razões para tal
acontecer deriva do facto de nos comparadores comutados não existir praticamente consumo estático e dos
picos de corrente ocorrerem apenas na comutação, que é bastante rápida quando comparada com o período
de relógio, pelo que na maior parte do tempo os circuitos têm um consumo bastante reduzido, a rondar os nA.
Na Figura 4.21 é possível comparar o consumo dos quatro comparadores em estudo em regime quase
estacionário.
Figura 4.21 Consumo dos diversos comparadores em estudo em regime estacionário.
Relativamente ao desempenho em corners, observa-se que os piores corners são o número 4 para o
comparador convencional, o 12 para o comparador misto, o 16 no caso do comparador comutado e finalmente
o corner número 3 para o comparador baseado num inversor. Verifica-se que no caso do pior corner, e tomando
como parâmetro mais relevante o consumo, que o comparador convencional é aquele cujo resultado é pior,
sendo que o consumo deste se situa em mais do dobro face à situação típica, excedendo as especificações. No
caso do comparador comutado os resultados também são insatisfatórios, apresentando no entanto valores de
consumo que se situam dentro do especificado. Na Figura 4.22 apresenta-se uma comparação entre o pior
corner de cada circuito.
(a) (b)
Figura 4.22 Análise do pior corner dos vários comparadores (a) consumo; (b) saídas;
20,17
6,244,81
7,33
0
5
10
15
20
Convencional Misto Comutado Inversor
Co
nsu
mo
[µ
A]
44,17
6,82
9,35
18,91
0
5
10
15
20
25
30
35
40
45
Convencional Misto Comutado Inversor
Co
nsu
mo
[μ
A]
-15
-10
-5
0
5
10
15
MINUS5 [mV] PLUS5[mV]
vfb
-VR
EF [
mV
]
Convencional Misto Comutado Inversor
4 Análise e Resultados
63
Analisando a resposta dos circuitos em condições de simulação de Monte Carlo, verifica-se que todos os
circuitos apresentam valores de dispersão que não comprometem o desempenho, salientando-se que o
comparador baseado num inversor, devido à compensação apresenta um resultado melhor que os restantes no
que toca à tensão de desvio. Apesar disso todos os comparadores apresentam valores de tensão de desvio que
cumprem o especificado.
Figura 4.23 Tensão de desvio dos vários comparadores.
Finalmente no que concerne ao atraso de cada um dos circuitos, há que considerar aspectos particulares que
influenciam o desempenho de cada um deles. Tomando por base a simulação da resposta de um dos circuitos
quando na entrada do comparador existe uma onda quadrada que varia entre 1,19V e 1,21V, verifica-se que o
atraso no comparador convencional sofre de um atraso que é ditado pelo tempo de carga da capacidade de
saída, enquanto que o comparador misto sofre do atraso correspondente à carga das capacidades de saída mais
um período de relógio, necessário para actualizar o latch de saída. Já os comparadores comutado e baseado
num inversor sofrem apenas do atraso correspondente ao carregar dos condensadores de saída. Importa referir
ainda que no caso dos comparadores comandados por relógio, a somar aos atrasos referidos, acresce o facto de
as saídas apenas serem actualizadas no flanco ascendente do relógio. A Figura 4.24 mostra o atraso dos vários
circuitos. Importa referir que os valores apresentados correspondem à pior das saídas de cada um dos
comparadores.
Figura 4.24 Atraso nos vários comparadores.
Analisando assim o desempenho dos quatro circuitos em estudo, verifica-se que o comparador convencional
tem um desempenho inferior ao esperado, nomeadamente ao nível do consumo em situação típica e em
corners e ao atraso. Já o comparador misto, apesar dos resultados nos outros campos, pelo atraso que
apresenta não é passível de ser utilizado nas aplicações em estudo. Restam então os comparadores comutado e
baseado num inversor, dos quais se prefere o comparador comutado devido ao baixo consumo que apresenta,
apesar do seu desempenho no pior corner e Monte Carlo ser inferior.
4.2 Comparador para controlo a 20 MHz
Uma vez escolhida a solução a implementar neste caso, procede-se mais uma vez às simulações de modo a
verificar o funcionamento do circuito. Apesar de se utilizar nesta fase o mesmo circuito que implementa um
comparador comutado com dois níveis a 2 MHz, impõe-se, devido à alteração da frequência de funcionamento,
a verificação dos parâmetros do circuito que permitirão validar a solução proposta. Saliente-se que se optou
por simular este circuito às frequências de funcionamento de 20 MHz e 200 MHz, uma vez que existe a
possibilidade de se optar por operar o circuito de controlo do CC-CC no qual este circuito será futuramente
7,9 7,4
5,2
2
7,8 7,1
4,4
1,6
0
2
4
6
8
Convencional Misto Comutado Inversor
Ten
são
de
des
vio
[m
V]
MINUS5
PLUS5
126,9
501
4,1 8,3
0
100
200
300
400
500
Convencional Misto Comutado Inversor
Atr
aso
[n
s]
4 Análise e Resultados
64
integrado a uma frequência dez vezes superior à frequência de comutação dos transístores de potência do
conversor CC-CC.
(a)
(b)
Figura 4.25 Simulação em regime quase estacionário do comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz.
Efectuando a simulação em regime quase estacionário, verifica-se que para ambas as frequências de operação
os níveis de saída se encontram próximo do esperado. Verifica-se ainda que, face à frequência de comutação do
comparador, o consumo se situa em valores aceitáveis que cumprem as especificações no que à simulação a 20
MHz concerne. Para o comparador a operar a 200 MHz verifica-se que o comparador consome cerca de dez
vezes mais, o que seria de esperar uma vez que também tem dez vezes mais comutações, e é nas comutações
do relógio que se verifica a maior parte do consumo por parte do circuito.
Tabela 4.17 Resultados de simulação em regime quase estacionário para o comparador a 20 MHz e 200 MHz.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 20,0 200,0 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -5,0 -5,0 mV
vfb -VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 5,2 4,5 mV
Iqq Valor médio do consumo do circuito 20,33 202,61 µA
Iqq-ANA Valor médio do consumo da parte analógica 14,10 140,45 µA
Iqq-DIG Valor médio do consumo da parte digital 6,23 62,16 µA
4 Análise e Resultados
65
No que à simulação em corners concerne, verifica-se que as saídas do comparador para ambos os casos não
sofrem um desvio muito significativo face ao esperado. Quanto ao consumo, para 20 MHz os valores situam-se
dentro do especificado, e o consumo a 200 MHz aumenta de forma coerente com o aumento que se havia
verificado no corner típico face ao comparador a 20 MHz.
Figura 4.26 Consumo em corners do comparador comutado com duas saídas a 20 MHz e 200 MHz.
(a)
(b)
Figura 4.27 Simulação em corners do comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz.
26,54 21,91 23,67 19,25 23,45 19,42 21,08 17,19 24,15 20,02 21,59 17,72 25,49 20,95 22,80 18,50
264,97236,56
216,56
191,03
234,24210,85
191,23170,61
241,32216,61
198,88176,85
255,21
228,61206,45
183,46
0,00
50,00
100,00
150,00
200,00
250,00
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Co
nsu
mo
[μ
A]
corner
20 MHz
200 MHz
4 Análise e Resultados
66
Relativamente à simulação de Monte Carlo verifica-se que a tensão de desvio se situa dentro de um intervalo
aceitável para circuitos baseados em pares diferenciais com tecnologia CMOS, situada tipicamente em 10 mV.
São ainda coerentes com o obtido aquando do estudo prévio para este circuito.
(a)
(b)
Figura 4.28 Simulação de Monte Carlo do comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz.
Tabela 4.18 Resultados de simulação de Monte Carlo em regime quase estacionário do comparador a 20 MHz e 200 MHz.
Comparador a 20 MHz
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 5,2 MINUS5 5,78
Típico 10,0 PLUS5 5,71
Máximo 15,2
Comparador a 200 MHz
Diferença entre saídas [mV] Tensão de Desvio [mV]
Mínimo 2,4 MINUS5 5,39
Típico 9,5 PLUS5 6,60
Máximo 16,8
Em condições de transitório de carga verifica-se que a resposta do comparador quando ocorre o transitório é
bastante rápida, pelo que as saídas comutam para -6,9 mV no caso de MINUS5 e em 15 mV para a saída PLUS5.
No que toca 20 MHz, consumo situa-se dentro dos parâmetros estabelecidos, tal como o atraso. A 200 MHz o
atraso cumpre o especificado para 20 MHz, o que atesta da possibilidade de utilizar este circuito caso o controlo
do CC-CC opere a 200 MHz.
4 Análise e Resultados
67
(a)
(b)
Figura 4.29 Simulação do transitório de carga no comparador comutado com duas saídas: (a) 20 MHz; (b) 200 MHz.
Relativamente ao efeito do ritmo variação temporal da tensão de entrada na resposta do circuito devido ao
facto de o instante de decisão ser determinado pelo relógio, verificou-se que para transitórios de carga com
ritmos de variação próximos do apresentado a resposta do comparador não se degrada.
Tabela 4.19 Resultados de simulação do comparador a 20 MHz quando na entrada existe um transitório de carga.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 20,0 200,0 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -8,6 -8,2 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 7,7 9,6 mV
TP Atraso máximo de propagação na resposta das saídas 1,0 1,0 ns
Iqq Valor médio do consumo do circuito 20,92 204,27 µA
Iqq-ANA Valor médio do consumo do pré-amplificador 14,53 139,17 µA
Iqq-DIG Valor médio do consumo da báscula 6,39 65,10 µA
4.3 Comparador para controlo a 2 MHz
Simulando o comparador proposto para funcionar a 2 MHz com oito níveis em regime quase estacionário,
verificam-se três resultados importantes. Primeiramente verifica-se que as saídas se encontram bastante
4 Análise e Resultados
68
próximas do esperado, devendo-se a diferença a limitações impostas pelas dimensões dos vários transístores.
Relativamente ao consumo, é de salientar que este se encontra de acordo com as especificações. Saliente-se
ainda que o atraso do circuito é bastante reduzido e deve-se apenas ao atraso da lógica do comparador, não
apresentando qualquer latência.
Figura 4.30 Simulação em regime quase estacionário para o comparador a 2 MHz.
Tabela 4.20 Resultados de simulação em regime quase estacionário para o comparador a 2 MHz.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,0 MHz
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS35 comuta -36,4 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS20 comuta -20,4 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS10 comuta -10,0 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -4,6 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 4,8 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS10 comuta 10,0 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS20 comuta 22,2 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS35 comuta 34,5 mV
Iqq Valor médio do consumo do circuito 8,02 µA
Iqq-ANA Valor médio do consumo da parte analógica 4,80 µA
Iqq-DIG Valor médio do consumo da parte digital 3,22 µA
Um dos maiores desafios do projecto deste comparador residiu na validação do circuito em corners. Após a
alteração do método de introdução de desequilíbrios verificou-se que os resultados em corners sofreram uma
notória melhoria, apesar de nas saídas dos extremos da característica ainda ser notório o efeito de Miller.
Apesar da dispersão acentuada que se verifica para as saídas de ±20 mV e ±35 mV, verifica-se que no pior caso
esse valor corresponde a 15 mV, o que para um transitório de variação rápida como o que está em causa para o
CC-CC em estudo, pode ditar que, devido ao flanco de relógio, a resposta pode ocorrer no mesmo instante que
ocorreria caso não houvesse qualquer dispersão.
4 Análise e Resultados
69
Figura 4.31 Consumo em corners do comparador a 2 MHz com oito saídas.
Figura 4.32 Simulação em corners do comparador a 2 MHz com oito saídas.
Na simulação de Monte Carlo realça-se não só que em todas as iterações o intervalo entre saídas é sempre
positivo como também que para cada saída a tensão de desvio se situa abaixo dos 10 mV. Verifica-se uma maior
dispersão para o caso das saídas mais afastadas de zero, fruto do aumento da transcondutância casada pelo
aumento da corrente necessária no par diferencial para, com uma maior capacidade, obter no mesmo tempo o
valor de limiar do andar de decisão. Nos casos de maior carga capacitiva do par diferencial, a corrente neste é
maior no ramo mais carregado capacitivamente quando o comparador decide. As variações impostas pela
simulação Monte Carlo impostas a um ramo do par diferencial com maior corrente, e por isso maior
transcondutância, reflectem-se em diferenças maiores na saída deste.
Tabela 4.21 Diferença entra saídas em simulação de Monte Carlo em regime quase estacionário do comparador a 2 MHz.
MINUS35,
MINUS20
MINUS20,
MINUS10
MINUS10,
MINUS5
MINUS5,
PLUS5
PLUS5,
PLUS10
PLUS10,
PLUS20
PLUS20,
PLUS35
Mínimo 8,8 5,4 0,72 4,4 0,8 6,6 4,6
Típico 16,0 10,4 5,4 9,4 5,2 12,2 12,3
Máximo 24,0 17,2 12,3 15,4 11,6 17,2 17,4
Tabela 4.22 Tensão de desvio das saídas do comparador.
Saída Tensão de desvio [mV] Saída Tensão de desvio [mV]
MINUS35 6,8 PLUS5 4,4
MINUS20 5,5 PLUS10 4,4
MINUS10 4,2 PLUS20 4,4
MINUS5 4,4 PLUS35 6,6
11,13
8,579,82
7,39
9,49
7,20
8,70
6,52
9,59
7,38
8,70
6,54
10,49
8,11
9,70
7,30
0,00
2,00
4,00
6,00
8,00
10,00
12,00
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
Co
nsu
mo
[μ
A]
corner
4 Análise e Resultados
70
Figura 4.33 Simulação de Monte Carlo para o comparador comutado com oito saídas a 2 MHz.
Simulando o circuito com a entrada a corresponder a um transitório de carga na saída do CC-CC, verifica-se que
o consumo do circuito se encontra dentro do estabelecido. Os valores para os quais se dá a comutação na saída,
medidos a partir do instante em que ocorre o transitório até que as saídas comutam, atestam do bom
funcionamento do circuito nestas condições, uma vez no primeiro flanco ascendente do relógio após o
transitório o valor na entrada do comparador é inferior a ±10 mV e no flanco seguinte a entrada já havia
ultrapassado os ± 35 mV relativamente ao valor de referência.
Figura 4.34 Resposta do comparador a 2 MHz a um transitório de carga.
Tabela 4.23 Resultados de simulação do comparador a 2 MHz quando na entrada existe um transitório de carga.
Símbolo Parâmetro Valor Unidade
fCLK Frequência do sinal de relógio do comparador 2,0 MHz
vfb-VREF Tensão diferencial de entrada para a qual as saídas-35,-20, -10 -45,0 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída MINUS5 comuta -8,9 mV
vfb-VREF Tensão diferencial de entrada para a qual a saída PLUS5 comuta 6,7 mV
vfb-VREF Tensão diferencial de entrada para a qual as saídas 10, 20, 35 comutam 45,2 mV
TP Atraso de propagação máximo na resposta das saídas 1,6 ns
Iqq Valor médio do consumo do circuito 8,94 µA
Iqq-ANA Valor médio do consumo da parte analógica 5,31 µA
Iqq-DIG Valor médio do consumo da parte digital 3,63 µA
4 Análise e Resultados
71
Para melhorar a resposta do circuito ao transitório de carga é possível, conhecendo a natureza do transitório,
ajustar o instante de comutação do relógio de modo a optimizar o instante de comutação das saídas, para que
ciclo a ciclo de relógio se obtenha uma maior possibilidade de regulação com o conhecimento de mais saídas.
4.4 Análise
Analisando o desempenho dos circuitos projectados para operar nos CC-CC a 2 e 20 MHz verifica-se que todos
eles cumprem o especificado. Ao nível do consumo verifica-se que em todas as situações, corners, condições
típicas em regime quase estacionário e transitório de carga. Ao nível da tensão de desvio obtida através da
simulação de Monte Carlo verifica-se que a dispersão das saídas é, mesmo no pior caso, inferior ao especificado
e sem ser necessário recorrer a qualquer circuito de calibração. A resposta ao transitório de carga poderá ser
optimizada introduzindo uma cadeia de atraso no circuito tal que este possa ser ajustável consoante as
características, nomeadamente ritmo de variação temporal, da tensão em condições de transitório de carga.
Verifica-se ainda que, uma vez tendo ocorrido o flanco positivo do relógio, o tempo que decorre entre a
resposta do circuito é bastante reduzido em todos os casos, permitindo ao circuito de controlo dispor do tempo
necessário para efectuar a regulação.
Os gráficos que constam da Figura 4.35 (a) e (b) demonstram um resultado importante, que se prende com o
facto de por um lado o aumento da frequência destes circuitos e por outro lado o incremento do número de
saídas acarretam um consumo adicional, que pode ser mitigado com recurso a outras técnicas de conversão
A/D e comparação.
(a) (b)
(c) (d)
Figura 4.35 Desempenho dos circuitos em estudo: (a) consumo em regime quase estacionário; (b) consumo no pior corner;
(c) tensão de desvio na pior saída; (d) atraso da saída relativa ao relógio.
0
50
100
150
200
2 MHz 20 MHz 200 MHz
Co
nsu
mo
[μ
A]
0
50
100
150
200
250
2 MHz 20 MHz 200 MHz
Co
nsu
mo
[μ
A]
5
5,5
6
6,5
7
2 MHz 20 MHz 200 MHz
Ten
são
de
des
vio
[m
V]
0
0,5
1
1,5
2
2 MHz 20 MHz 200 MHz
Atr
aso
[n
s]
73
Capítulo 5 Layout
Conteúdos
5.1 Aspectos comuns 74
5.2Comparador para controlo a 20 MHz 77
5.3Comparador para controlo a 2 MHz 79
5 Layout
74
5.1 Aspectos comuns
Após validadas as simulações de cada um dos circuitos foi necessário proceder ao desenho do layout de cada
um para que estes possam ser fabricados. Neste capítulo detalha-se assim o layout de cada um dos circuitos,
apresentando depois uma comparação entre a simulação após inclusão dos dispositivos parasitas extraídos do
layout de cada um dos circuitos e as simulações efectuadas anteriormente. Uma vez que os circuitos são
bastante semelhantes ao nível da sua estrutura (par diferencial, báscula e latch de saída), não faz sentido
detalhar o layout de cada um em separado, uma vez que as preocupações observadas foram as mesmas.
A primeira preocupação que se observou no desenho de ambos os layouts prendeu-se com a utilização dos
metais para efectuar o routing. Para permitir a integração do circuito no conversor CC-CC estabeleceu-se que,
apesar de a tecnologia dispor de oito metais, só seriam utilizados três metais neste circuito, permitindo assim
reservar um número aceitável de metais para os circuitos de topo. Estabeleceu-se ainda, e com o mesmo
propósito de facilitar a integração do circuito, que nas ligações verticais seriam utilizados os metais 1 e 3, sendo
o metal 2 destinado às ligações horizontais. Importa ainda referir que se optou por colocar as pistas de
alimentação a toda a altura do layout e de ambos os lados, de forma a poder intercalar zonas de transístores
pMOS e nMOS. Assim, ambas as alimentações agnd e avdd se encontram sobrepostas, sendo a primeira em
metal 1 e a segunda em metal3.
Figura 5.1 Organização do layout.
O layout foi elaborado de forma a acautelar efeitos não desejados, como desvios no processo de fabrico,
existência de elementos parasitas, emparelhamento entre dispositivos e interferência entre blocos e duplicação
de contactos e de vias, podendo aumentar assim o rendimento do processo de fabrico (yield). A primeira regra
estabelecida prendeu-se com a disposição dos vários blocos do circuito de forma a assegurar em primeiro lugar
uma separação entre zonas de transístores nMOS e pMOS e parte analógica e digital, e em segundo lugar para
permitir a simetria do circuito. Estabeleceu-se assim que o layout seria organizado como o ilustrado na Figura
5.1.
A separação entre partes analógica e digital garante maior imunidade do circuito analógico ao ruído, uma vez
que o circuito digital é uma fonte de ruído devido ao elevado número de comutações. Por outro lado a simetria
do circuito permite que um gradiente de desvio no processo de fabrico afecte de igual forma todos os
transístores que pertencem a um determinado bloco, por exemplo o par diferencial, assegurando ainda que
todos os constituintes de um bloco sejam igualmente afectados pelos mesmos elementos parasitas,
nomeadamente capacidade.
Os transístores do par diferencial bem como os interruptores que constituem a sua carga foram em ambos os
casos projectados de forma a terem um tamanho grande e ser passível reparti-los em fingers, que permitem
que os transístores sejam interdigitados quando o emparelhamento é necessário, fazendo com que estes
estejam nas mesmas condições perante o processo de fabrico. As Figuras 5.2 e 5.3 ilustram pormenores quer
dos transístores do par diferencial quer da sua carga.
5 Layout
75
Figura 5.2 Interdigitação de transístores de carga do par diferencial.
Figura 5.3 Interdigitação dos transístores do par diferencial.
A introdução de transístores dummy nas extremidades do par diferencial faz com que os fingers dos transístores
do par diferencial que se encontram na periferia estejam em igualdade de circunstâncias com os restantes
fingers, evitando as assimetrias que originariam velocidades diferentes na corrosão das camadas processadas.
Figura 5.4 Dummy do par diferencial.
Nas interligações entre pistas optou-se por utilizar pelo menos dois contactos, de modo a possibilitar um
aumento do yield, garantindo uma maior certeza no fabrico da via, baixando ainda a impedância entre camadas
do circuito. O propósito de limitar acoplamentos capacitivos entre camadas ditou que se evitasse fazer desenho
de pistas sobre os transístores.
Para garantir a polarização quer do substrato quer do poço n-Well e assim evitar fenómenos de latch-up,
introduziram-se anéis de guarda a rodear cada uma das zonas pMOS e nMOS do circuito, anéis esses
polarizados que a avdd quer a agnd, conforme polarizem o poço ou o substrato. Os anéis de guarda permitem
ainda limitar a propagação de ruído no substrato.
5 Layout
76
O desenho das pistas das pistas que interligam quer os transístores dentro de cada bloco quer os blocos entre si
obedeceu não só a regras de simetria mas a preocupações no que toca à minimização das diferenças nos
tempos de propagação dos nós emparelhados. O exemplo mais flagrante de tal preocupação foi o desenho dos
sinais Di, já que para cada báscula os nós DiN e DiP devem ter o mesmo tempo de propagação, para que a
diferença entre tempos de descida possa ditar o desequilíbrio de um ou outro ramo da báscula. Assim as pistas
horizontais que transportam tais sinais distam apenas da distância mínima ditada pelas regras de desenho da
tecnologia, de modo a poder minimizar diferenças temporais entre sinais que interfiram com a comutação da
báscula. As linhas de relógio são igualmente críticas, uma vez que a sua distribuição ao longo do circuito deverá
ser a mesma para cada circuito. Recomendar-se-ia para este circuito uma estrutura de distribuição de relógio
em H, mas uma vez que tal não foi possível optou-se por distribuir o relógio de forma a que os circuitos mais
críticos, nomeadamente interruptores do par diferencial e básculas recebessem o relógio primeiro e só depois
os transístores de reset da báscula, cuja operação não é tão crítica. A Figura 5.5 ilustra o esquema conceptual
de distribuição dos sinais Di e de relógio.
Figura 5.5 Desenho das pistas que transportam os sinais Di e de relógio.
Figura 5.6 Interruptor de polarização do par diferencial e inversores de regeneração do relógio.
Importa ainda referir que o cumprimento das regras de desenho (Design Rule Check ou DRC) e de
correspondência entre o esquema eléctrico e o layout (Layout Versus Schematic ou LVS) foi uma preocupação
constante que acompanhou o desenho do circuito, pelo que ambas as verificações foram efectuadas utilizando
a ferramenta Calibre. A mesma ferramenta foi utilizada para efectuar a extracção das capacidades parasitas
entre casa nó e a massa e entre os vários nós (designada de C+CC), permitindo assim utilizar o simulador
HSpice® para efectuar as simulações após layout do circuito.
5 Layout
77
5.2 Comparador para controlo a 20 MHz
A complexidade no desenho do layout do comparador a 20 MHz surge principalmente na interligação dos vários
elementos funcionais, nomeadamente entre os circuitos analógicos e digitais, bem como na distribuição das
linhas de relógio. Assim optou-se por respeitar a disposição de blocos que consta da Figura 5.7.
Figura 5.7 Disposição espacial dos blocos do circuito.
O layout deste bloco ocupa uma área de 0.0018 mm2, o que representa um valor bastante pequeno quando
comparado com os transístores de potência de um conversor CC-CC. A Figura 5.8 representa o layout do
comparador. Este pode ser verificado em maior detalhe no Anexo C.1.
Figura 5.8 Layout do comparador com duas saídas.
Após a realização do layout, foram realizadas as simulações post-layout, com vista a validar o funcionamento
do circuito. Para isso efectuou-se a simulação C+CC extraída a 20 e 200 MHz, que inclui nos parâmetros do
circuito as capacidades parasitas de cada nó para a referência e entre nós que se encontram próximos bem
como dos díodos extraídos dos poços. Verifica-se que após o layout os resultados correspondem aos obtidos
5 Layout
78
anteriormente, tendo-se verificado um aumento do consumo do circuito que resulta da inclusão no modelo do
circuito das capacidades parasitas, cuja carga requer uma corrente adicional. De seguida, nas Figuras 5.9a 5.12,
são apresentados os resultados da simulação após layout em regime quase estacionário e em transitório de
carga, respectivamente.
Figura 5.9 Simulação extraída do comparador com dois níveis em regime quase estacionárioa20 MHz.
Figura 5.10 Simulação extraída do comparador com dois níveis em regime quase estacionárioa200 MHz.
Figura 5.11 Resposta do comparador com duas saídas em condições de transitório de carga obtida em simulação após
layouta20 MHz.
5 Layout
79
Figura 5.12 Resposta do comparador com duas saídas em condições de transitório de carga obtida em simulação após
layout a 200 MHz.
As diferenças entre os resultados obtidos nas simulações antes e depois da extracção das capacidades parasitas
são ilustradas agora. Apresentam-se apenas os resultados obtidos a 20 MHz uma vez que a variação relativa
sofrida a 200 MHz é similar.
(a)
(b)
(c) (d)
Figura 5.13 Comparação dos resultados pré e após layout a 20 MHz: (a) vFB-VREF para o qual as saídas comutam; (b)
consumo do circuito; (c) atraso; (d) tensão de desvio em simulação de Monte Carlo.
-5
-8,6
5,2 7,7
-6,6-9,1
4,25,6
-9,5
-4,5
0,5
5,5
MINUS5 - regime quase estacionário
MINUS5 - transitório de carga
PLUS5 - regime quase estacionário
PLUS5 - transitório de carga
Pré-layout
Pós-layout
20,3326,54
20,92
30,89
41,03
31,54
0
10
20
30
40
Consumo estacionário Consumo do pior corner
Consumo em transitório
Pré-layout
Pós-layout
1
2
0
1
2
Pré-layout Pós-layout
Atr
aso
[n
s]
5,78
3,71
7,3
5,6
0
2
4
6
MINUS5 PLUS5Ten
são
de
des
vio
[m
V]
Pré-layout Pós-layout
5 Layout
80
5.2 Comparador para Controlo a 2 MHz
No que toca ao comparador com oito saídas para operar a 2 MHz, a principal preocupação prendeu-se com a
distribuição dos elementos do circuito digital, uma vez que era necessário que as pistas que transportam os
sinais mais críticos, nomeadamente os sinais Di e de relógio tivessem comprimentos aproximados para todos os
elementos do circuito a que estão ligados, conseguindo ao mesmo tempo colocar os latchs de saída na parte
central do circuito e fazer partir deles os pinos de saída para serem colocados nas extremidades laterais do
layout. Sendo assim, seguiu-se o esquema ilustrado na Figura 5.14, culminando no desenho do layout tal como
se apresenta na Figura 5.15. O layout poderá ser revisto em pormenor no Anexo C.2. Importa referir que, tal
como no comparador com duas saídas, a área ocupada é bastante diminuta quando comparada com as
dimensões dos transístores de potência do CC-CC, situando-se nos 0.0045 mm2.
Figura 5.14 Disposição espacial dos elementos de circuito no comparador com oito saídas.
Figura 5.15 Layout do comparador com oito saídas.
Tal como no comparador com duas saídas, uma vez finalizado o layout foi efectuada a extracção das
capacidades parasitas do circuito, validando deste modo o funcionamento do circuito após o layout. Verifica-se
que o desempenho do circuito sofre uma variação relativamente ao obtido em simulação antes do layout,
variações essas que surgem da inclusão dos elementos parasitas nos modelos do circuito. Verifica-se através
5 Layout
81
das Figuras 5.16 a 5.19 quer o desempenho do circuito nas referidas condições quer as diferenças face às
simulações antes do layout.
Figura 5.16 Simulação extraída em regime quase estacionário do comparador com oito saídas.
Figura 5.17 Resposta do comparador com oito saídas ao transitório de carga obtida em simulação após layout.
Figura 5.18 Comparação dos resultados pré e após layout a 2 MHz: vFB-VREF para o qual as saídas comutam.
-36,4
-20,4
-10
-4,6
4,810
22,234,5
-34,4
-20
-11
-5,4
4,29,2
19
34
-37
-17
3
23
MINUS35 MINUS20 MINUS10 MINUS5 PLUS5 PLUS10 PLUS20 PLUS35
Thre
sho
ld [
mV
]
Pré-layout Pós-layout
5 Layout
82
(a)
(b)
(c)
Figura 5.19 Comparação dos resultados pré e após layout a 2 MHz: (a) consumo do circuito; (b) atraso; (c) tensão de desvio
em simulação de Monte Carlo.
8,02
11,38,94
11,847
16,613,21
0
5
10
15
Consumo estacionário Consumo do pior corner Consumo em transitório
Co
nsu
mo
[μ
A]
Pré-layout Pós-layout
1
4
0
2
4
Pré-layout Pós-layout
Atr
aso
[n
s]
6,8
5,5
4,2 4,4 4,4 4,4 4,4
6,6
4,97 4,8 4,63,95
3,44
6,26,52
0
1
2
3
4
5
6
7
MINUS35 MINUS20 MINUS10 MINUS5 PLUS5 PLUS10 PLUS20 PLUS35
Pré-layout Pós-layout
6 Conclusões e Trabalho Futuro
84
6.1 Conclusões
Com a realização da presente Dissertação de Mestrado foi possível avaliar diferentes soluções para
implementação de conversores analógico-digital baseados num comparador que permitam quantificar a
diferença entre a tensão de saída do conversor CC-CC e o valor de referência.
Verificou-se com a realização deste trabalho e em particular com o estudo de diversas topologias de
comparadores que o desempenho de cada um dos circuitos na aplicação em estudo é diferente, e que apesar
das vantagens particulares que cada circuito poderá apresentar em determinado parâmetro, a topologia
escolhida deverá ser aquela cujo desempenho se encontra dentro dos limites do especificado para todos os
parâmetros em jogo.
Como contribuição original salienta-se a análise, para cada topologia de comparador analisada, da melhor
forma de forçar uma tensão de desvio na comparação. A avaliação das soluções foi efectuada tendo em atenção
o tempo de propagação, o consumo e a variação da tensão de desvio à entrada do comparador para variações
em corners e em análise Monte Carlo.
A escolha do comparador indicado para ser aplicado à conversão analógica-digital em conversores CC-CC
digitalmente controlados requereu a implementação em esquema eléctrico e posterior simulação de quatro
topologias distintas, após as quais se verificou que seria o comparador comutado aquele que melhor
desempenho apresenta em todos os parâmetros em estudo. Após o projecto dos conversores A/D baseados
ambos num único comparador, verifica-se que, em tecnologia UMC® de 130 nm, foi possível cumprir as
especificações do projecto. Para o comparador com oito saídas a 2 MHz obteve-se após o layout um atraso
máximo na detecção do transitório de carga de 4 ns partindo do instante em que surge o flanco ascendente do
relógio, com um consumo nessa situação de 13,21 μA, que corresponde a uma dissipação de potência para
valores de tensão de alimentação típicos de 43,6 μW. Em regime quase estacionário e em condições típicas o
consumo do circuito é de 11,85 μA, sendo que o consumo no pior corner é de 16,6 μA e a tensão de desvio
máxima se situa nos 6,52 mV. Já o comparador com duas e a saídas e a operar com uma frequência de 20 MHz
obtém-se um atraso máximo de 2 ns na detecção do transitório de carga, com um consumo de 31,54 μA nessa
situação, correspondendo numa situação nominal a 104 μW de potência dissipada. Em regime quase
estacionário verifica-se que em condições típicas o circuito consume 30,89 μA, consumindo 41,03 μA no pior
corner, com uma tensão de desvio máxima de 7,3 mV. As áreas dos circuitos, apesar de não especificadas,
representam valores bastante razoáveis quando comparados com a área do conversor CC-CC. Obtiveram-se
áreas de 0.0018 mm2 e 0.0045 mm
2, conforme se trate do comparador com duas ou oito saídas,
respectivamente.
Comparando o consumo e atraso dos circuitos que compõem o estado da arte verifica-se que face ao ritmo de
amostragem os conversores A/D projectados apresentam resultados superiores aos apresentados no estado da
arte ao nível do consumo e atraso.
Tabela 6.1 Comparação dos resultados obtidos face ao estado da arte.
Comparador Atraso Ritmo de Dados Consumo
[16] 20 μs - -
[15] 50 μs - 40 mW sem SAR
[17] - 70 MS/s 267 mW
[11] 93 ns 114 KS/s 1,716 mW
[18] 10 μs 100 KS/s 31 pJ por amostra
[19] - 104 MS/s 3 mW
[20] - 3.5 GS/s 227 mW
[21] ~ 230 ns 700KS/s 40 μW
[22] - 130MS/s 0,63 mW (estático)
6 Conclusões e Trabalho Futuro
85
Comparador Atraso Ritmo de Dados Consumo
[10] 700 ns 5,5 MS/s 119 μA
Baseado no comparador comutado com 2 saídas
2 ns 20 MS/s 104 μW
Baseado no comparador comutado com 8 saídas
4 ns 2 MS/s 43,6 μW
Caso se optasse por implementar um conversor A/D baseado numa das topologias comuns, como por exemplo
o flash para implementar o conversor A/D para 2 MHz, seriam necessários 4 bits para discretizar a informação
em dezasseis intervalos lineares, o que forneceria ao controlo digital informação que não seria necessária.
Tornando a característica do comparador não linear, como se pode verificar na Figura 6.1, fornece-se apenas a
informação necessária ao circuito de controlo. O facto de se ter tornado a característica do conversor A/D não
linear justifica o facto de neste trabalho não se terem definido métricas de linearidade dos conversores A/D
como os parâmetros de não-linearidade diferencial e integral e o número efectivo de bits.
Figura 6.1 Característica do A/D baseado num comparador com oito níveis (azul) versus característica de um A/D de 4 bits
(vermelho).
Os circuitos projectados no âmbito deste trabalho visam a possível integração em projectos da empresa
Silicongate Lda e o seu projecto foi feito com acompanhamento pontual de engenheiros desta empresa. As
análises efectuadas cumprem os requisitos de qualidade exigíveis num nível profissional e os resultados obtidos
são na generalidade melhores do que os obtidos nos circuitos que compõem o estado da arte quando
considerados todos os parâmetros especificados neste trabalho.
6.2 Trabalho Futuro
Após a conclusão desta dissertação pode verificar-se que é possível ainda melhorar o desempenho do circuito.
Nessa óptica surgem dois desafios, que se prendem com o aumento do número de saídas do comparador e a
redução da dispersão do mesmo em condições de corners e na análise Monte Carlo.
Relativamente à dispersão do circuito, a solução futura pode passar pelo projecto de circuitos de calibração que
permitam ajustar os desequilíbrios das básculas para que os thresholds de comparação possam ser auto-
ajustados de acordo com a variação das condições de operação do circuito.
O projecto de leis de controlo digital mais precisas para os conversores CC-CC, tipicamente com 1% de precisão,
exige a discretização da diferença entre a saída do CC-CC e a referência num número elevado de níveis, pelo
que no futuro pode ser necessário aumentar o número de saídas de cada um dos comparadores. Tal facto
exigirá a adaptação do funcionamento do circuito para que o aumento do número de saídas não acarrete o
aumento do número de básculas que conduziria a um inevitável aumento da dissipação de potência do circuito.
Assim, no futuro, o estudo da inclusão do comparador projectado num conversor analógico-digital de
acompanhamento com janela, que permite o ajuste constante da característica de comparação utilizando um
número reduzido de saídas.
6 Conclusões e Trabalho Futuro
86
A melhoria do desempenho dos comparadores poderá passar igualmente pela utilização de transístores que
requeiram tensões de alimentação mais reduzidas, podendo a eficiência do comparador no que toca ao
consumo.
Sendo que cada um dos comparadores projectados será integrado nos conversores CC-CC correspondentes, o
seu funcionamento deverá ser validado em simulação quando integrado no circuito final. Espera-se ainda a
validação do funcionamento dos comparadores pela obtenção de resultados experimentais, pelo que será
necessário integrar os circuitos projectados num testchip contendo o conversor CC-CC correspondente.
Referências Bibliográficas
87
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State Circuits Conference (A-SSCC), 2010. 2010, pp. 1-4.
32. Jeon, HeungJun e Kim, Yong-Bin. “A CMOS low-power low-offset and high-speed fully dynamic
latched comparator”. IEEE International SOC Conference (SOCC). IEEE, 2010, pp. 285-288.
33. Yongheng, Guo, Wei, Cai, Tiejun, Lu e Zongmin, Wang. “A Novel 1GSPS Low Offset Comparator
for High Speed ADC”. Fifth International Joint Conference on INC, IMS and IDC, 2009. (NCM '09). 2009,
pp. 1251 - 1254.
34. Khosrov, D.-S. “A new offset cancelled latch comparator for high-speed, low-power ADCs”. IEEE
Asia Pacific Conference on Circuits and Systems (APCCAS). IEEE, 2010, pp. 13-16.
35. Gao, Hao, Baltus, Peter e Meng, Qiao. “Low Voltage Comparator for High Speed ADC”.
International Symposium on Signals, Systems and Electronics (ISSSE). IEEE, 2010, Vol. 1, pp. 1-4.
91
Apêndice A Esquemas Eléctricos
Conteúdos
A.1 Estudo de diversas topologias de comparadores e circuitos comuns 92
A.2 Comparador para Controlo a 20 MHz 94
A.3 Comparador para Controlo a 2 MHz 94
A- Esquemas Eléctricos
92
A.1 Estudo de diversas topologias de comparadores e circuitos comuns
(a) (b)
Figura A.1 (a) Inversor em tecnologia AMS 0,35μm; (b) Latch em tecnologia AMS 0,35μm.
Figura A.2 Comparador convencional com duas saídas.
Figura A.3 Comparador misto com duas saídas.
A- Esquemas Eléctricos
93
Figura A.4 Comparador comutado com duas saídas em tecnologia AMS 0,35μm.
(a) (b)
A.5 Comparador baseado num inversor (a) Inversor; (b) porta NAND.
Figura A.6 Comparador baseado num inversor com duas saídas.
A- Esquemas Eléctricos
94
A.2 Comparador para controlo a 20 MHz
Figura A.7 Comparador comutado com duas saídas em tecnologia UMC 130 nm.
A.3 Comparador para controlo a 2 MHz
Figura A.8 Esquema eléctrico da báscula.
Figura A.9 Comparador comutado com oito saídas.
95
Apêndice B Circuitos de Simulação
B.1Estudo de diversas topologias de comparadores 96
B.2Comparador para Controlo a 20 MHz 98
B.3 Comparador para Controlo a 2 MHz 99
B Circuitos de Simulação
96
B.1 Estudo de diversas topologias de comparadores
Figura B.1 Circuito de simulação DC do comparador convencional.
Figura B.2 Circuito de simulação do transitório de carga do comparador convencional.
Figura B.3 Circuito de simulação em regime quase estacionário do comparador misto.
B Circuitos de Simulação
97
Figura B.4 Circuito de simulação do transitório de carga do comparador misto.
Figura B.5 Circuito de simulação em regime quase estacionário do comparador comutado a 2 MHz com duas saídas em
AMS 0,35μm.
Figura B.6 Circuito de simulação do transitório de carga do comparador comutado a 2 MHz com duas saídas em AMS
0,35μm.
B Circuitos de Simulação
98
Figura B.7 Circuito de simulação em regime quase estacionário do comparador baseado num inversor a 2 MHz com duas
saídas.
Figura B.8 Circuito de simulação do transitório de carga do comparador baseado num inversor a 2 MHz com duas saídas.
B.2 Comparador para controlo a 20 MHz
Figura B.9 Circuito de simulação em regime quase estacionário do comparador comutado a 20 MHz com duas saídas.
B Circuitos de Simulação
99
Figura B.10 Circuito de simulação do transitório de carga do comparador comutado a 20 MHz com duas saídas.
B.3 Comparador para controlo a 2 MHz
Figura B.11 Circuito de simulação em regime quase estacionário do comparador comutado a 2 MHz com oito saídas.
Figura B.12 Circuito de simulação do transitório de carga do comparador comutado a 2 MHz com oito saídas.
101
Apêndice C Layout
Conteúdos
C.1Comparador para Controlo a 20 MHz 102
C.2 Comparador para Controlo a 2 MHz 104
C Layout
102
C.1 Comparador para controlo a 20 MHz
Figura C.1 Layout do comparador comutado com duas saídas.
C Layout
103
Figura C.2 Detalhes do layout do comparador comutado com duas saídas.
Báscula -5mV
Latch -5mV
Báscula +5mV
Latch +5mV
M2 e M3
Par diferencial
M4
Regeneração do relógio
MINUS5 PLUS5
vfb
agnd
vref
iCLK
avdd
DIN DIP
CLK CLKZ
C Layout
104
C.2 Comparador para controlo a 2 MHz
Figura C.3 Layout do comparador comutado com oito saídas.
C Layout
105
Figura C.4 Detalhes do layout do comparador comutado com oito saídas.
M2 e M3
Par diferencial
M4
Regeneração do relógio
Báscula -5mV
MINUS5 a
MINUS35
A
MINUS35
vfb
agnd
vref
iCLK
avdd
DIN DIP
CLK CLKZ
Báscula -20mV
Báscula +5mV
Latch -20mV e
capacidade
Latch -5mV e
capacidade
Latch +5mV e
capacidade
Báscula +20mV
Latch +20mV e
capacidade
PLUS5 a
PLUS35
A
MINUS35
-10 mV
A
MINUS35
-10 mV
A
MINUS35
+10 mV
A
MINUS35
+10 mV
A
MINUS35
+20 mV
A
MINUS35
-20 mV
A
MINUS35
-20 mV
A
MINUS35
+20 mV
A
MINUS35
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