VLSI-Entwurf · Configurable Logic Blocks (CLB) (152.700) 6-input Look-Up Tables (LUTs)...

FAKULTÄT FÜR ELEKTROTECHNIK UND INFORMATIONSTECHNIK Lehrstuhl für Integrierte Systeme

VLSI-Entwurf

Vorlesung 2 25.10.2013

Pierre Mayr

VLSI-Entwurf (2) | 25.10.2013 Pierre Mayr | LS Integrierte Systeme 2

Ziel der Vorlesung

Probleme bei der Herstellung kennen

Den Weg vom Design zum Chip verstehen

Unterschiedliche Entwurfsvarianten kennenlernen

Entscheiden können, welche Entwurfsmethode zur Lösung des vorliegenden Problems geeignet ist

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Belichtung heute mittels Wafer Stepper

1. Justieroptik 2. Retikel 3. Linse 4. Vorjustieroptik 5. Laserinterferometer 6. Spiegelfläche 7. Wafer 8. Waferchuck 9. xy-Tisch 10. belichtetes Bildfeld 11. noch zu belichtendes Bildfeld 12. Objektiv

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Eigenschaften optische Lithographie

Gate Strukturen bereits deutlich kleiner als die Wellenlänge von ArF-Lasern (193 nm)

Vgl. lGate 45 nm … 32 nm … 28 nm … 22 nm … 14 nm

Beugung & Brechung an der Maske

Effekte auf Grund des Lacks und der Ätzprozesse

Besondere Maßnahmen nötig (Resolution Enhancement Techniques):

„Phase Shift“-Masken

Optical Proximity Correction

Immersionstechnik

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„Phase-Shift“-Maske

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OPC Ohne OPC Mit OPC

Generierte Struktur

Gewünschte Struktur

Quelle: IEEE Spectrum 2003, „A little light magic“

Optical Proximity Correction

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Optical Proximity Correction

Design

Mask

Wafer

Mask 1 Mask 2

250 nm 90 nm 28 nm

Double Patterning Technology

(DPT)

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Probleme:

Eckenabrundung

Linienverkürzung

Linienverschmälerung

Lösung:

Optical Proximity Correction, bzw. Optical and Process Correction

Berechnung der Serifen durch mathematische Modelle

Großer Rechenaufwand nötig

OPC

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Der Weg zu den Masken

Gute Idee für eine Schaltung haben (z.B. Mikrocontroller)

Diese Schaltung simulieren und optimieren (z.B. Cadence, ModelSim)

Die Endversion der Schaltung auf Transistorebene bringen (jeder einzelne Transistor muss gezeichnet sein; Layout)

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Der Weg zu den Masken

Dieses Layout wird dem Halbleiterhersteller übergeben (Tape-Out, einige 10 MByte)

Beim Halbleiterhersteller: Daten bearbeiten (Berücksichtigung von Resolution Enhancement Techniques; mehrere 10 GByte)

Herstellen der einzelnen Masken (Laser, Elektronenstrahl)

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Maskensatz

Je kleiner lmin

Desto höher ist die Anzahl der Masken

Desto höher die entsprechenden Kosten

Wie können Kosten eingespart werden? Welcher Prozess ist der richtige?

Technologie mit größerem lmin verwenden (wenn möglich)

Weniger Masken verwenden (Metallebenen weglassen; bereits gefertigte Transistoren verwenden)

Für TSMC 40nm: default 36 + opt. 14

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1. Entwurfsvariante: Full-Custom IC

Entwurf auf Transistorebene (Full-Custom IC)

Pro:

Optimierung jedes einzelnen Bauteils (w, l)

Optimierung der Verlustleistung / Schalt- geschwindigkeit

Minimierung der Chipfläche

Kontra:

Kompletter Maskensatz nötig

Lange Entwicklungszeiten (Simulation auf Transistorebene)

Eventuell Redesign nötig

Layout von Hand nur für geringe Anzahl von Transistoren möglich

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Rückblick: Technologie

Substrat

Source Source Drain

FEOL: Front End Of Line Alles, was keine metallische Verdrahtung ist, also auch das Poly-Gate

BEOL: Back End Of Line Alles, was metallische Verdrahtung ist

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2. Entwurfsvariante: Gate-Array

Polysiliziumgates n-Wanne

p-Diffusion

n-Diffusion

Metallisierung Ebene 1

VDD

VSS

FEOL BEOL

VDD

VSS

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2. Entwurfsvariante: Gate-Array

Polysiliziumgates n-Wanne

p-Diffusion

n-Diffusion

VDD

VSS

I1 I2 Q

I1 I2

Q

I1 I2

Q

2-fach NAND

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2. Entwurfsvariante: Gate-Array

Grundzelle (vereinfacht;

Gatteräquivalent)

Verdrahtungskanal

Padzelle (VDD, VSS, IOs)

Verwendete Grundzellen

Nicht Verwendete Grundzellen

Master

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2. Entwurfsvariante: Gate-Array

Vorteile:

Da FEOL bereits vorgefertigt ⇒ schnelle Verfügbarkeit (Geringe Turnaround time; Zeit zwischen Tapeout und den fertigen Chips)

Nur wenige Masken nötig ⇒ niedrige Kosten (NRE: Non-recurring engineering/expenses)

Nachteile:

Fest vorgegebene Anzahl von IO-Pads (wenn diese nicht ausreichen, muss größerer Master verwendet werden)

Fest vorgegebene Anzahl von Gatteräquivalenten

Keine optimale Gatterausnutzung (max. 85 %) durch feste Verdrahtungskanäle

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2. Entwurfsvariante: Gate-Array

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3. Entwurfsvariante: Sea-of-Gates

Vergleichbar zu Gate-Array jedoch ohne Verdrahtungs-kanäle

n-Wanne

p-Diffusion

n-Diffusion

VDD

VSS

VDD

Polysiliziumgates

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3. Entwurfsvariante: Sea-of-Gates

Grundstruktur

Verdrahtungskanal (nur wenn benötigt)

Padzelle (VDD, VSS, IOs)

Verwendete Grundzellen

Nicht Verwendete Grundzellen

Master

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VSS

Grundstruktur

3. Entwurfsvariante: Sea-of-Gates

n-Wanne

p-Diffusion

n-Diffusion

Polysiliziumgates

Metallisierung (Ebene 1)

2-fach NAND

VDD

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3. Entwurfsvariante: Sea-of-Gates

Vorteile:

Da FEOL bereits vorgefertigt ⇒ schnelle Verfügbarkeit

Nur wenige Masken nötig ⇒ niedrige Kosten (NRE)

Keine Verdrahtungskanäle ⇒ deutlich mehr Gatter verfügbar

Nachteile:

Fest vorgegebene Anzahl von IO-Pads (wenn diese nicht ausreichen, muss größerer Master verwendet werden)

Fest vorgegebene Anzahl von Gatteräquivalenten

Wenige Metallisierungsebenen ⇒ begrenzte Gatterausnutzung

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Standardzellen

VDD (Metal 1)

VSS (Metal 1)

Grundzelle

n-Wanne Signalanschlüsse (Metal 2)

(Clock, I1, I2, Q, etc.)

NMOS

PMOS

D-FlipFlop

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Standardzellen

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Standardzellen

Vorteile:

Optimiertes Zellen-Layout ⇒ verbesserte Flächenausnutzung / verringerte Verlustleistung / kürzere Gatterlaufzeiten

Frei wählbare Padanzahl

Geringere Chipfläche ⇒ geringere Produktionskosten (ohne NRE)

Nachteile:

Alle Masken (FEOL und BEOL) nötig ⇒ hohe NRE

Längere Herstellzeit (Prozessierungsdauer)

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Makrozellen

A1

B1

S1

C

VA

A1

B1

S1

C

VA An

Bn

Sn

1-Bit Volladdierer n-Bit Volladdierer

Automatische Generierung des Layouts (abhängig von n)

Variable Zellenhöhe / -breite (vgl. Standardzellen)

Unterstützung regelmäßiger Strukturen: RAM, ROM, Addierer, Multiplizierer

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Megazellen (IP-Cores)

Megazelle

Zellen komplexer Funktionen: z.B. Mikroprozessoren, DMA-Controller, ADU, DAU, USB-Schnittstelle, LAN, etc.

Bereits gegebenes Layout

Variable Zellenhöhe / -breite

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4. Entwurfsvariante: Application Specific IC (ASIC)

Megazellen

Makrozellen

Standardzellen

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4. Entwurfsvariante: Application Specific IC (ASIC)

Vorteile:

Optimiertes Zellen Layout (keine Rasterung für Makro- und Megazellen) ⇒ verbesserte Flächenausnutzung / verringerte Verlustleistung / kürzere Gatterlaufzeiten

Frei wählbare Padanzahl

Geringere Chipfläche ⇒ geringere Produktionskosten (ohne NRE)

Nachteile:

Alle Masken (FEOL und BEOL) nötig ⇒ hohe NRE

Längere Herstellzeit (Prozessierungsdauer)

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5. Entwurfsvariante: Field Programmable Gate Array (FPGA)

RAM

RAM

DSP

DSP

CLB CLB CLB CLB CLB CLB

CLB CLB CLB CLB

CLB CLB CLB CLB CLB CLB

CLB CLB CLB CLB CLB CLB

CLB CLB CLB CLB

CLB CLB CLB CLB CLB CLB

IO IO IO IO IO IO

IO IO

IO IO

IO IO

IO IO

IO IO

IO IO

IO IO IO IO IO IO

Konfigurierbare IO‘s:

Input, Output (Tri-State) (1200)

Programmierbare Verbindungsstellen

Configurable Logic Blocks (CLB) (152.700)

6-input Look-Up Tables (LUTs) Realisierung von Speicher

mittels LUT 8 FF konfigurierbar als

Schieberegister

DSP

25bit x 18bit Multiplizierer (2160)

Block RAM (max. 46.512 kBit)

Beispiel: Xilinx Vertex 7 (XC7V2000T)

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Switch Matrix

CLB

Slice

Slice

Slice

Slice

Switch Matrix

Switch Matrix

CLB

Slice

Slice

Slice

Slice

Switch Matrix

Switch Matrix

CLB

Slice

Slice

Switch Matrix

L U T

F X

G i n p u t s

F X I N A M U X F X

F X I N B

D F F / L A T

Q

R E V

D

C E C L K

S R

B Y

B X

C E

C L K

S R

Y

Y Q

F 5 M U X F 5

X L U T

F i n p u t s

D F F / L A T

Q

R E V

D

C E C L K

S R

X Q

Quelle: Xilinx

5. Entwurfsvariante: Field Programmable Gate Array (FPGA)

VLSI-Entwurf (2) | 25.10.2013 Pierre Mayr | LS Integrierte Systeme 32

Verdrahtungbeispiel

FPGA

Switch Matrix

M M

M M

M

M

Switch Matrix

Pass Transistor Logik

= Speicher M

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Vorteile:

Keine Masken nötig ⇒ geringe Kosten bei kleinen Stückzahlen

Funktion kann adhoc umprogrammiert werden ⇒ keine Prozessierungsdauer

Logikzellen können nahezu beliebige Funktionen erfüllen ⇒ Flexible Einsatzmöglichkeiten

Nachteile:

Begrenzter Funktionsumfang durch Anzahl der Logikzellen ⇒ Nicht jedes System ist synthetisierbar

Zellen sind auf Funktionsvielfalt und nicht auf eine bestimmte Anwendung optimiert ⇒ erhöhte Verlustleistung, geringere Taktfrequenz

5. Entwurfsvariante: Field Programmable Gate Array (FPGA)

VLSI-Entwurf (2) | 25.10.2013 Pierre Mayr | LS Integrierte Systeme 34

Vergleich

Quelle: D. Jansen, „The Electronic Design Automation Handbook“

VLSI-Entwurf (2) | 25.10.2013 Pierre Mayr | LS Integrierte Systeme 35

Vergleich

Quelle: D. Jansen, „The Electronic Design Automation Handbook“

VLSI-Entwurf (2) | 25.10.2013 Pierre Mayr | LS Integrierte Systeme 36

Vergleich

Mapping Time: Zeit zum Anpassen eines Systems, damit eine Anwendung darauf ausgeführt werden kann.

Flexibility: Fähigkeit, unterschiedliche Anwendungen auf einem System ausführen zu können.

Performance: Effektivität, mit der eine Anwen- dung auf einem System aus- geführt wird

Power Dissipation: Anfallende Verlustleistung beim Verarbeiten der Anwendung auf dem System

Map

ping

Tim

e Reconfigurable Hard-ware (FPGA / CPLD)

Performance

Power Dissipation

Flex

ibili

ty

CPLD: Complex Programmable Logic Device

ASIC

CPU