國立雲林科技大學電機工程系積體電路與系統設計組

混合訊號積體電路與系統實驗室Mixed-Signal Integrated Circuits and Systems Lab

緣由 由於積體電路 (Integrated Circuit, IC) 製造技術的精進，系統設計已由運用個別積體電路功能整合的方式進步至系統晶片 (System-on-a-Chip, SoC) 設計的世代。原本分屬不同設計範疇的類比 (Analog) 積體電路設計與數位 (Digital) 積體電路設計已經必須同時整合，而進入新的混合訊號 (Mixed-Signal) 積體電路設計的世代。

簡報內容 人員簡介 儀器設備 研究主題 研究計畫 研究成果

論文 專利 簡介

主持人簡介 黃崇禧 助理教授

國立臺灣大學電機工程學系 學士 , 碩士 , 博士 工作資歷

華夏技術學院電機工程系 崇貿科技股份有限公司 臺灣積體電路製造公司設計服務處 世大積體電路製造公司設計服務中心 大騰電子企業股份有限公司

研究生簡介 碩二 94 陳科含 碩一 95 余信宏 碩一 95 鄭惟陽 碩一 95 李家豪

研究主題 Mixed-Signal Integrated Circuits an

d Systems Design Time Digitizing System Design Hard IP in SoC

Phase-Locked Loop (PLL) Delay-Locked Loop (DLL) ADC, DAC, Filter, RF, …etc.

研究計畫 Research on the Integration of High-Speed Continuous Time In

terval Digitizing System Chip

具有高速連續轉換功能時距數位化系統晶片整合之研究 國科會 , 積體電路及系統設計學門 (NSC 95-2221-E-224-103-)

2006/8/1 ~ 2007/7/31 Research on Continuous Time Interval Digitizing System with

High Sampling Rate,

具高取樣率連續時距數位化系統電路之研究 國科會 , 積體電路及系統設計學門 (NSC 94-2215-E-224-011-)

2005/8/1 ~ 2006/7/31

儀器設備 現有

工作站 Sun Ultra-45 x 1 工作站 Sun Blade-150 x 1 個人電腦 (P4 3.0GHz 等級以上 ) x 6 網路印表機 HP LaserJet 2420 x 2

儀器設備 未來規劃

工作站 x 1, 個人電腦 x 3 測試設備

取樣示波器 (Sampling Scope) 高精度訊號產生器 (Signal Generator) 高速邏輯分析儀 (Logic Analyzer) 頻譜分析儀 (Spectrum Analyzer)

研究成果 期刊論文

1. Chen C.-C., P. Chen, C.-S. Hwang and W. Chang, 2005, “A precise cyclic CMOS time-to-digital converter with low thermal sensitivity”, IEEE Transactions on Nuclear Science, vol. 51, no. 4, pp.834-838, August 2005., (EI 、 SCI)

2. Hwang C.-S., P. Chen and H.-W. Tsao, 2004, “A high-precision time-to-digital converter using a two-level conversion scheme”, IEEE Transactions on Nuclear Science, vol.51, no.4, pp.1349-1352, August., (EI 、 SCI)

3. Liu S.-I. and C.-S. Hwang, 1997, “Realization of current-mode filters using single FTFN”, International Journal of Electronics, vol. 82, pp. 499-502, May., (EI 、 SCI)

研究成果 會議論文

1. Hwang C.-S., P. Chen, and H.-W. Tsao, 2004, “A wide-range and fast-locking clock synthesizer IP based on delay-locked loop”, IEEE International Symposium on Circuits and Systems, Canada Vancouver, vol.1, pp. 785-788, May 26-29.

2. Hwang C.-S., P. Chen, and H.-W. Tsao, 2003, “A high-precision time-to-digital converter using a two-level conversion scheme”, IEEE International Symposium on Circuits and Systems, Thailand Bankok, vol.1, pp. 25-28, May 25-28.

3. Hwang C.-S., P. Chen, and H.-W. Tsao, 2003, “A high-resolution and fast-conversion time-to-digital converter”, IEEE Nuclear Science Symposium, USA Portland, N10-1, October 19-25.

研究成果 會議論文

4. 張洧、黃崇禧、蔡志忠、曹恆偉、陳伯奇 , 2002, “ 應用於可攜式雷射測距儀之低變異金氧半時間至數位轉換器” , 2002臺灣光電科技研討會論文集 III, 臺灣 臺北市 , pp. 133-135, December 12-13.

5. Hwang C.-S., W.-C. Chung, C.-Y. Wang, H.-W. Tsao and S.-I. Liu, 2000, “A 2-V clock synchronizer using digital delay-locked loop”, 2nd IEEE Asia Pacific Conference on ASIC, Korea Cheju, pp. 91-94, August 28-30.

6. Hwang, C.-S., M.-H. Jiang, H.-W. Tsao and L.-C. Chen, 1999, “A novel differential mode time-to-digital converter”, 4th International Conference On Electronic Measurement and Instruments, China Harbin, pp. 576-580, August 18-21.

研究成果 專利

1. Chorng-Sii Hwang and Wen-Wei Chiu, “Internal offset-canceled phase locked loop-based deskew buffer”, US Patent No.6346838, from Feb. 12th, 2002 to Jan. 5th 2021.

2. 黃崇禧 , 邱文偉 “以鎖相迴路為基礎之去偏差緩衝電路及其產生方法” , 臺灣專利，專利字號 541800, 自 2003 年 7 月 11 日起至 2021 年 11 月 28 日止。

研究成果 簡介 1 : 使用數位延遲鎖定迴路的時脈同步器電路 Clock synchronizer using digital delay-locked loop

研究成果 簡介 2 : 基於鎖相迴路之內部誤差消除電路 Internal offset-canceled PLL-based deskew buffer

UPCLK_IN RCK

REFDivider

VCDL PFD CP

FBDivider

VCO

ClockTree

FixedDelay

VCDL

REF

FB

PDCP

DN

UP

DN

FCKCLK_FB

CLK_OUT

LoopFilter

VC

研究成果 簡介 3 : 基於延遲鎖定迴路之時脈合成器 Wide-range and fast-locking clock synthesizer based on DLL

研究成果 簡介 4: 二階段轉換 -時間至數位轉換器Time-to-digital converter using a two-level conversion scheme

1st Level :Multi-Phase Sampling

2nd Level :VDL Sampling

nINPUT

CLOCK

m

Dual DLLVBNF

VBNS

INPUT'

CLOCK'

(P'0~P'n-1) (V0~Vm-1)

研究成果 簡介 5 : 雙延遲鎖定迴路 Dual Delay-Locked Loop

Phase Detector

VBNF

fast DLL

slow DLL VBNS

CLOCK1 2 n n+1

1 2 n

Charge Pump

UP DOWN

tf tf tf tf

PhaseDetector

ChargePump

UP DOWN

ts ts ts

研究成果 簡介 6 : 平行取樣 -時間至數位轉換器 Parallel Sampling Time-to-Digital Converter

研究成果 簡介 7 : 使用兩級多相位取樣之快速連續時間至數位轉換器

High speed , continuous Time-to-Digital Converter using two-stage multiphase sampling technique