行政院國家科學委員會

子計畫四：可攜式低功率之視訊單晶片系統測試與可測試設計研發

Research of Portable Devices' Low Power Video SOC Testing and Design for Testability

計畫主持人：成功大學 張順志教授計畫日期： 2005年 8月 1日 ~2008年 7月 31日

一、計劃摘要

子計畫四主要目的是研究視訊單晶片系統的測試問題，開發相關之可測試設計技術，並實際應用於總計畫所開發之可攜式低功率之視訊單晶片系統，使該單晶片系統除了具有高效能、多功能、低功耗等特性外，同時兼具高可測試性的特點。

3. 視訊單晶片系統全電路障礙涵蓋率分析與易測試修正設計：完成總計畫所開發之視訊系統單晶片的測試

圖樣開發、測試涵蓋率分析、提高可測試能力之優化設計，圖四為針對整個 H.264解碼器所做的可測試性設計流程，而表四為其經過串scan電路及加入測試點後之結果比較表，最終測試涵蓋率提升到了 100%，而滿足可測試性之要求。

(a) (b)圖二：二維加法器陣列 (a) single Cin (b) four Cin

表一： Four Cin 測試圖樣

-

-1,2

-

x(0)

x(3)

x(2)

x(1)

X(0)

X(2)

X(1)

X(3)1/21,

2--1,

-1,1

1/21,

-

1

1

1

y33 y23x23

x30

x32

x31

x33

x00x01x02x03

y30

y32

y31

y10

y11

y12

y13

y20

y22

y21

y00

y01

y02

y03

x20

x22

x21

x10x11x12x13

1D HadamardTransform

1D HadamardTransform

CinA CinB CinC CinD CinA CinB CinC CinD

1 1 0 0 1 0 0 1

1 0 1 0 0 1 0 1

1 1 1 1 0 0 1 1

0 1 1 0 0 0 0 0

表二：加入可測試設計電路之實驗結果Original Single Cin Four Cin

Area (gates) 7557.9 9416.1 8437.7

Delay (ns) 11.59 13.58 12.24

Ckts LSC FC (%) TE (%) TPs TAT NTATR

(A) 2114 97.9730 100.000 1033 2185828 1

(B) 54 97.9730 100.000 1457 81592 0.04

註： (A) 加入單一條全掃瞄後之電路； (B) 同時應用降低測試輸入訊號總數之測試法及廣播測試法的電路。LSC：最長掃瞄鏈， FC：錯誤涵蓋率， TE：測試效率，TPs：測試樣本總數， TAT：測試實施時間 (週期 )， NTATR：正規化之測試實施時間減少比例。

2. 電路架構不具規則性之功能單元的測試技術開發：採用降低輸入訊號總數 (input reduction) 以

及廣播測試 (broadcast test) 法來開發高效率之測試圖樣及其相關機制，實驗結果發現其可有效地減少掃瞄鏈長度並降低整體測試所需時間。以內容適應性二位元算數編碼器(CABAC)為例，由表三所列之實驗結果，可發現整體測試所需時間會因為引進降低測試輸入訊號總數之測試法及廣播測試法而大大減少。

表三： CABAC電路之測試實驗結果

圖四：可測性設計流程

圖一： 1-D and 2-D Hadamard transform Read in behavioral HDLRead in behavioral HDL

Check behavioral HDL(nLint, Dft compiler)

Check behavioral HDL(nLint, Dft compiler)

ATPG for redundant/untestable

faults (Turboscan)

ATPG for redundant/untestable

faults (Turboscan)

endend

Enhance controllability by TPI

Enhance controllability by TPI

TPI automationTPI automation

Fault coveragemeets?

Fault coveragemeets?

Enhanceobservability

Enhanceobservability Y

N

StartStart

表四：錯誤涵蓋率等資料於三種測試模式結果比較Collapsed faults Scan

(pass 2) Scan + TPI

(pass 2)Scan + TPI

(pass 4)

Detected Faults 1201482 1204200 1204286

Hard Detected 1200329 1203360 1203360

Tied to VDD/GND 268 268 268

Forced node 0 73 73

Unobservable 414 472 558

Circuit design 266 17 27

Aborted Fault 205 10 0

Test Pattern 3682 1734 1747

Pin Counts (226/301) 228/302 230/303 230/303

Test Coverage 99.9829% 99.9992% 100.0000%

Fault Coverage 99.9263% 99.9525% 99.9454%

二、研究方法與成果1. 電路架構具有規則性之功能單元的可測試設計研究：針對應用於 H.264/AVC的移動向量估計

(motion estimation)電路以及二維正向、反向以及哈達碼 (Hadamard)轉換器等電路架構較具規則性之核心電路，採用類如 C-testable可測試設計技術，配合所提出之 Carry Assignment方法，開發出一個可合成且具有高測試效率之電路設計。該易於測試之轉換器設計只需要八個測試圖樣便可達到百分之百的定值障礙錯誤涵蓋率。以下僅以哈達碼轉換器(圖一 )為例。

A

A

B

B

AS

B

B

SA

Cin Cin

CinCin

B

A

S

SA

A

B

B

CC

D

D

DC

C inA C inC

C inDC inB

A

B