Upload
janus
View
34
Download
0
Embed Size (px)
DESCRIPTION
Πρόγραμμα Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης. Μάθημα Οργάνωση και Αρχιτεκτονική Υπολογιστών Κεφαλαίο Τρίτο Διάδρομοι Μεταφοράς Δεδομένων Καθηγητής: Α. Βαφειάδης 200 8. Διάδρομοι Διασύνδεσης Μονάδων. - PowerPoint PPT Presentation
Citation preview
1Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Πρόγραμμα Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης
Μάθημα
Οργάνωση και Αρχιτεκτονική Υπολογιστών
Κεφαλαίο Τρίτο
Διάδρομοι Μεταφοράς Δεδομένων
Καθηγητής: Α. Βαφειάδης
2008
2Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Διάδρομοι Διασύνδεσης Μονάδων
Οι Βασικές Αρχές λειτουργίας των διαδρόμωνΟι Βασικές Αρχές λειτουργίας των διαδρόμων Η ΙεραρχίαΗ Ιεραρχία Η ΔομήΗ Δομή Η ΔιαιτησίαΗ Διαιτησία Παράδειγμα ΛειτουργίαςΠαράδειγμα Λειτουργίας ΔιαδρόμουΔιαδρόμου Ασύγχρονος και σύγχρονος διάδρομος Ασύγχρονος και σύγχρονος διάδρομος
Οι μονάδες συνδέονται μεταξύ τους με ειδικά συστήματα μεταφοράς πληροφοριών τα οποία ονομάζονται δίαυλοι ή διάδρομοι(buses).
Στη παρούσα διάλεξη θα μελετηθούν:
3Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Βασική αρχή Λειτουργίας Διαδρόμων
Δίαυλος μοναδικής συναλλαγής
Μόνο μια μονάδα μπορεί να κατέχει το δίαυλο
Δίαυλος διαιρούμενων συναλλαγών
Περισσότερες μονάδες μπορούν να κατέχουν το δίαυλο
4Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Ένας και μοναδικός Διάδρομος
K.M.E
Cache
Δίαυλος
Μνήμη
Ελεγκτής Δίσκων IDE
Ελεγκτής Δίσκων SCSI
Ελεγκτής Οθόνης
Ελεγκτής Θυρών USB
Ελεγκτής Πληκτρολογίου
Σειριακές θύρες
Data
DataModem
Δίκτυο
CD-RW
ScannerΔιακοπές
5Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Εσωτερικοί Διάδρομοι Pentium II
L2 Cache
64 bits - to L2Cache
64 bits - to RAM
BusInterface
Unit
L1 Data cache
L1 Instructioncache
InstructionPrefetchbufferand decode Unit
Branch PredictorUnit
FPU
MMXIntegerALU
IntegerALU
Registers
256 Bits
32 Bits
32 Bits
32 Bits
32 Bits
64 bits
64 bits
6Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Pentium IV
7Οργάνωση και Αρχιτεκτονική
Υπολογιστών
8Οργάνωση και Αρχιτεκτονική
Υπολογιστών
System και Expansion Bus
K.M.E
CacheΜνήμη
System Bus
Διακοπές
Expansion Bus
BusAdapter
Ελεγκτής 4
Ελεγκτής 2 Ελεγκτής 3
Ελεγκτής 6Ελεγκτής 5
Διακοπές
9Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Ιεραρχία Διαδρόμων
K.M.E
CacheΜνήμη
System Bus
Διακοπές
PCI Bus (Ηιgh Speed)
BusAdapter
Ελεγκτής IDE
ΚάρταΔικτύου
ΚάρταΓραφικών
ΕλεγκτήςUSB
ΕλεγκτήςSCSI
Διακοπές
BusAdapter
Expansion Bus (Low Speed)
Ελεγκτής Πληκτολογίου
ΣειριακέςΘύρες
ΕλεγκτήςFloppy
ΠαράλληληΘύρα
Δ
10Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Πολλαπλοί διάδρομοι σε PC
11Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Δομή ΔιαδρόμουΠληροφορίες από / προς μνήμη
Data
Data
Address
Read Singal
Write Singal
DataΜΝΗΜΗ
12Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Δομή Διαδρόμου Πληροφορίες από/προς KME
Data
Instructions
Data
Control Singals
Address
Interrupt Singals
ΚΕΝΤΡΙΚΗΜΟΝΑΔΑ
ΕΠΕΞΕΡΓΑΣΙΑΣ
13Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Δομή Διαδρόμου Πληροφορίες από/προς Ι/Ο Controller
Address
Read Singal
Write SingalΕΛΕΚΤΗΣ
I/O
Διάυλος Περιφεριακή συσκευή
Data
Data
Interrupt Singals
Control Singals
Status Signal
14Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Ανάλυση Διαδρόμου
Control Bus
Bus Controler
MEMORY
I/O
Data Bus
Address Bus
BUS
KME
15Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Σήματα Ελέγχου (1/3)
Bus Request (BREQ):
Αίτηση προς το διαιτητή για την απόκτηση του διαύλου
Bus Grant(BGR):
Παραχώρηση του διαύλου από το διαιτητή
Interrupt Request (INTREQ):
Αίτηση διακοπής προς τη ΚΜΕ
Interrupt acknowledgment (INTACK):
Αναγνώριση μιας εκκρεμούσας διακοπής από τη ΚΜΕ
16Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Σήματα Ελέγχου (2/3)
Memory Request (MREQ):
Αίτηση προς την μνήμη για ανάγνωση η εγγραφή
I/O request (IOREQ):
Αίτηση προς ελεγκτή Ι/Ο για ανάγνωση η εγγραφή
Read Data(RD):
Σήμα έναρξής ανάγνωσης από μνήμη ή συσκευή Ι/Ο
Write Data(WD):
Σήμα έναρξης εγγραφής προς μνήμη ή συσκευή Ι/Ο
17Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Σήματα Ελέγχου (3/3)
Data Ready(DR):
Ένδειξη ότι τα ζητούμενα δεδομένα είναι στον δίαυλο Αcknowledgment (ACK):
Ένδειξη ότι μια διαδικασία διαδρόμου πραγματοποιήθηκε
Clock: Χρονισμός Reset:
Επαναφορά του διαύλου στην κενή θέση
18Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Διαιτησία Διαδρόμου
Κεντρική (centralized)
Διαιτησία του πλησιέστερου προς τη ΚΜΕ
Διαιτητής στη ΚΜΕ
Διαιτησία με προτεραιότητες
Διαιτητής ανεξάρτητος
Κατανεμημένη (distributed)
Ύπαρξη προτεραιοτήτων για κάθε μονάδα
Δεν υπάρχει κεντρικός διαιτητής
19Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Διαιτησία του πλησιέστερου προς ΚΜΕControl Bus
MEMORY
I/O
Data Bus
Address Bus
BUS
request line
grant line
Arbiter
KME
20Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Διαιτησία με Προτεραιότητες
CPU
Control Bus
MEMORY
I/O
Data Bus
Address Bus
BUS
Bus Controller orBus arbiter
request linesgrant lines
21Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Λειτουργία Διαδρόμου μιας συναλλαγής(1/3)
Εγγραφή αίτησης της ΚΜΕ στο Δίαυλο για ανάγνωση μνήμης
Bus Request στο διαιτητή
Bus Grand από το διαιτητή
Διεύθυνση στο Address bus
Memory Request στο control bus
Read Data στο control bus
CPU
Control Bus
MEMORY
Data Bus
Address Bus
BUS
MREQ-RD
Address
22Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Λειτουργία Διαδρόμου μιας συναλλαγής(2/3)
Τοποθέτηση δεδομένων από τη μνήμη στο δίαυλο
Ανάγνωση σημάτων MREQ και Data Read από το Control Bus
Ανάγνωση διεύθυνσης από το address Bus
Κύκλος μνήμης (ανάγνωση)
Τοποθέτηση του δεδομένου στο data bus
Data Ready στο control bus
CPU
Control Bus
MEMORY
Data Bus
Address Bus
BUS
Address
Address
MREQ-RD
DataReady
23Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Λειτουργία Διαδρόμου μιας συναλλαγής(3/3)
Ανάγνωση της KME δεδομένων από το Δίαυλο
Ανάγνωση του σήματος Data Ready (control Bus)
Ανάγνωση των Δεδομένων από τo Data Bus
CPU
MEMORY
Data Bus
Address Bus
BUS
Data
Data ready
24Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Χρονισμός Διαδρόμου
Σύγχρονος διάδρομος
Ύπαρξη Χρονισμού (clock Signal)
Λίγα σήματα ελέγχου
Ασύγχρονος διάδρομος
Πρωτόκολλο χειραψίας
Περισσότερα σήματα ελέγχου
25Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Σύγχρονος Διάδρομος
ClocK
MREQ
RD
Address
Data
T1 T2 T3 T4 T5
26Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Πρωτόκολλο Χειραψίας σε Ασύγχρονο Διάδρομο
MREQ
DR
AcK
Address
Data
4
5
5
67
7
89
9
10
t1
t2
t5
t6
t7
t3
t4
RD
5
t0
KME M KME M M KME M KME
27Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Πρωτόκολλο Χειραψίας σε Ασύγχρονο Διάδρομο με πολυπλεξία
MREQ
DR
AcK
AddressData
4
5
5
6
7
7
89
9
10
t1
t2
t5
t6
t7
t3
t4
RD
5
28Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Η εξέλιξη των Διαδρόμων
Bus TypeBus Width
(bits)Bus Speed
(MHz)Data /cycle Transfer Rate
(MB/sec)
ISA 16 8 1 16
EISA 32 8 1 32
VL-bus 32 25 1 100
VL-bus 32 33 1 132
AGP x 1 32 66 1 266
AGP x 8 32 66 8 2 GB
PCI 1.0 32 33 1 132
PCI 1.0 32 63 1 264
PCI 2.3 64 66 1 533
PCI-X 1.0 64 133 1 1 GB
PCI-X 2.0 64 133 2 2 GB
PCI-X 2.0 64 133 4 4 GB
PCI = Peripheral Component Interconnect
ISA = Industry Standard Architecture
AGP = Accelerated Graphic Port VESA-Local Bus
29Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI- Express
USB 2.0 60 MB/s
* Αμφίδρομη μετάδοση
30Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI-express X2
31Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI vs PCI express Αρχιτεκτονική
Source Dell
32Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI slots
Source Dell
33Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI-express connectors
34Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI Motherboard
35Οργάνωση και Αρχιτεκτονική
Υπολογιστών
Motherboard with Four Slots – PCIe x16, PCI, PCIe x8, and PCI-X
(from bottom to top)
36Οργάνωση και Αρχιτεκτονική
Υπολογιστών
PCI-express 2.0
Source Dell