– בקר ומסלול-נתונים9שאלה נתונה המערכת הבאה של בקר ומסלול נתונים.

ADDER. ה n הם ברוחב DPכל הקווים העבים בשרטוט ה .n2מחבר מודולו

COMPARE על 1 הוא רכיב צירופי המשדר EQ אםם שני הקלטים שלו שווים.

. B=2 ו A=1נתון שבמצב התחלתי ?END כאשר המערכת תגיע למצב Aמה יהיה ערכו של

ADDER

LDBB

EQ

LDA A

LDA

LDB

Start

LDBLDA

END

EQEQ

A+B

S1

S2

S4

S5

S3

http://webcourse.cs.technion.ac.il/234262/Spring2009/ho/WCFiles/tutorial%204%20-%20question9_run.doc

COMPARE

ADDER

LDB

BLDA

A

A+B

EQ

COMPARE

אות הסטטו

ס

LDA

LDB

Start

LDBLDA

END

EQEQ

S1

S2

S5

S3

S4

ADDER

LDB

BLDA

A

A+B

EQ

COMPARE

אות הסטטו

ס

LDA

LDB

Start

LDBLDA

END

EQEQ

S1

S2

S5

S3

S4

EQ תלוי B ו-Aבערכי

של המחזור הקודם

EQ תלוי B ו-Aבערכי

של המחזור הקודם

ADDER

LDBB

EQ

LDA A

A+B

הם DPכל הקווים העבים בשרטוט ה .n2 מחבר מודולו ADDER. ה nברוחב

COMPARE על 1 הוא רכיב צירופי המשדר EQ.אםם שני הקלטים שלו שווים

. B=2 ו A=1נתון שבמצב התחלתי כאשר המערכת תגיע Aמה יהיה ערכו של

?ENDלמצב

COMPARE

LDA

LDB

Start

LDBLDA

END

EQ

EQ

S1

S2

S5

S3

S4

EQ = (Aprev == Bprev) EQ = (Aprev == Bprev)

Aprev = __ Bprev =__

CycleCSLDALDBABA+BEQNS

1S1001230S22S2111230S43S4013361S54S5003690

LDA

LDB

Start

LDBLDA

END

EQEQ

S1

S2

S4

S5

S3

ADDER

LDBB

EQ

LDA A

A+B

http://webcourse.cs.technion.ac.il/234262/Spring2009/ho/WCFiles/tutorial%204%20-%20question9_run.doc

הם DPכל הקווים העבים בשרטוט ה .n2 מחבר מודולו ADDER. ה nברוחב COMP על 1 הוא רכיב צירופי המשדר

EQ.אםם שני הקלטים שלו שווים . B=2 ו A=1נתון שבמצב התחלתי

כאשר המערכת Aמה יהיה ערכו של ?ENDתגיע למצב

COMPARE

Latency = _________

Tcycle = _________

Throughput = _________

Latency ≥ Tcycle * Ncycles = Tcycle * Nregs

Tcycle ≤ = Tpd(A) + Tpd(Register)

Throughput ≤

קטע אטומי

?מהו אופן הפעולה כאן?מהי השפעת העובדה שהבורר אינו אדיש

Latency =

Throughputgen =

Tcycle =

חיבור במקביל 1טהור

2

3

Latency ≥ depends on our design of the controller and Tmax

Throughputgen ≤ ∑ {Throughput in each parallel chain}

Tmax = GCD{ in each section and } i.e: N

כולל גם Throughputgen

max

1

2

3

חיבור במקביל טהור

∀𝑇ℎ𝑟𝑜𝑢𝑔ℎ𝑝𝑢𝑡 ( 1𝑇ℎ𝑟𝑜𝑢𝑔ℎ𝑝𝑢𝑡/ 𝑇 ) ∈

gen

Latency ≥ Tcycle * Ncycles = Tcycle * Nregs = 5ns * 2 = 10ns

Tcycle ≤ = Tpd(A) + Tpd(Register) = 5 ns

Throughput ≤ = 1/5

פיתרון פרימיטיבי

מכניסים רגיסטר

Latency =

Tcycle =

Throughput =

חיבור בטור

Latency =

Tcycle =

Throughput =

חיבור בטור

צוור בקבוק

Latency ≥ Tmax * Ncycles

Tmax =

Throughput ≤ min{Throughput in each section }

צוור בקבוק

חיבור בטור

1

2

3

חיבור במקביל טהור

להזכירכם:

Latency ≥ depends on our design of the controller and Tmax

Throughputgen ≤ ∑ {Throughput in each parallel chain}

Tmax = GCD{ in each section and }

i.e: N כולל גם

Throughputgen

max

gen

Latency =

Throughputgen =

Tcycle =

?מהו אופן הפעולה כאן?איך אדישות הבורר באה לידי ביטוי?מהי ספיקת המערכת שבניתם?מהו זמן המחזור המקסימלי המאפשר ספיקה מקסימלית?מהי השהיית המערכת שבניתם

Latency ≥ Ncycles * Tmax = 14 ns

Throughputgen ≤

Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

Latency ≥ Ncycles * Tmax = 14 ns

Throughputgen ≤

Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

משווים את Latencyה-

משווים את Latency ה-

Latency = Ncycles * Tmax = 14 ns

Throughputgen =

Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

נשאר לבנות את FSMהבקר

Nstates = __________

Latency = Ncycles * Tmax = 14 ns

Throughputgen =

Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

Nstates = (LCM{ in each path and }) / Tmax

כולל גם Throughputgen

gen

statesכפולה משותפת מינימלית דהיינו:

N

Nstates = = LCM {6, 2, 3} / 1 = = 6 / 1 = 6

LCM כפולה משותפת = מינימלית

LCM כפולה משותפת = מינימלית

Throughputgen =

2ns ל-1חישוב

ld0ld0

ld0

ld0ld0

ld0

ld5ld6

ld0ld0

ld0

ld5ld6sel=1ld7

ld0ld0

ld0

ld5ld6sel=1ld7

sel=0ld7

sel=0ld7

ld0ld0

ld0

ld5ld6sel=1ld7

ld1 ld2ld3 ld4sel=0ld7

sel=0ld7

ld0ld0

ld0

ld5ld6sel=1ld7

ld1 ld2ld3 ld4sel=0ld7

sel=0ld7 ld1 ld2

ld3 ld4

!

!