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파워 IC 설계 기술

2011. 4. 27

박 시 홍

단국대학교 전자전기공학부

2목 차

- 파워 IC 설계 주의사항. 동부하이텍 BD350 BCD 공정기준

- Power IC Design Examples

. 24V/3A Synchronous Buck Converter

. 40V/1A Antenna Driver

핵심 기술

BCD

공정기술

파워컨버터설계기술

시스템응용및 평가기술

집적회로설계기술

• 0.35/0.18um 고전압BCDMOS 공정 최적화

• Low RDS(ON)

• 정전기보호 및 래치업방지

• 고효율 Buck, Boost,

Charge Pump

• 고주파수 구동 컨버터•New Topology

• Analog/Digital/Power

혼성모드 설계• High Speed OP Amps

• 고전압/고전류 구동기술• AD/DA, MCU

• 파워 IC 응용기술• 모바일/디스플레이/자동

차 시스템 응용기술• 실장적용 및 평가기술

파워ICControl

Logic

VinClock

Power IC Core Technology 3

4

파워 IC 설계 주의사항

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SOI Process

- 기생소자의 영향이 없다.

- 생산원가가 높다.

- 열방출 능력이 낮다.

고전압 공정의난제들

• 소자별/단자별 내압에 대한 자동체크 기능이 없다.

• 고전압 공정은 Epi 층이 두껍고 농도가 낮아 기생소자가 동작하기 쉽다.

• 기생 소자에 대한 모델링이 없다.

• 일부소자는 모델링이 없거나 정확하지 않다.

• 출력단 고전류 스위칭 노이즈의 영향이 크다.

• 공정이해를 통한 최적의 Layout이 반드시 필요하다. (Latch-up/Noise/효율감소)

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◆ 동부 BD350BA 0.35um 공정

- P-Epi process

- 3.3V, 8V CMOS and Isolated CMOS

- 12V ~ 60V DECMOS

- 8V ~ 60V High-side and Low-side NLDMOS with low Vgs option

- 6V ~ 36V PLDMOS with low Vgs option

- Bipolar NPNs & lateral PNPs

- well & poly resistors (optional high sheet poly resistor)

- well-poly/poly-metal/MiM/PiP capacitors

- zener diode & HV diode

- SCR for ESD

- Optional Poly fuse

대표적인 Power IC용 BCD공정

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적합한 소자의 선택 및 사용

- 소자의 내압

- Vds, Vgs, Vbs 내압

Diode

- Zener Diode

- Power Diode

LDMOS & 기생 소자- Parasitic NPN, PNP

- Parasitic Diode

- Parasitic Capacitor

BCD공정 소자별 주의사항

- PDK에서 제공되지 않는 메뉴얼 확인 사항임

- 경험에 의존한 설계

8적합한 소자의 선택 및 사용

• 사용 가능한 소자의 종류

- Low voltage CMOS

- High voltage DE-CMOS (Low Vgs)

- PLDMOS, NLDMOS

- Isolated CMOS

- Zener Diode

LDO Example

• Manual Check Point

- VGS (voltage limit)

- VDS (proper component)

- VBS (different layout)

- Zener 내압

- Capacitor 내압

R1

R2

Vin = 5.5 – 60V

Vreg(5.0V)

Vbg

Q1 Q2

Q3 Q4

Q5 Q6

Q10

Q7

Q8 Q9

Q11

VB

9Zener Diode

Integrated Zener Diode

- Surface zener (Low current capability, Zener Voltage Drift)

- Buried zener (High current capability, 1 option layer +)

Zener Diode 용도

- Simple Voltage Reference

- Voltage Clamp

- Automotive IC에 많이 사용됨

Internal

Blocks

Vin = 5.5 – 60V

Vz(5.9V)

R

Voltage Reference Input Voltage Clamp VGS Clamp

Surface Zener

Buried Zener

P+ N+

N-BL

DEEP-N

P-WELL

DEEP-N

N+

P-EPI P-EPI

P+

DEEP-N

N+

P-EPI

10Power Diode

- 고내압/저전류용으로 사용

- 대전류 컨버터용으로는 사용불가 (효율감소 및 Latch-up 발생)

- 정전기 보호 다이오드로 사용

HV Power Diode

Vin VoutVin Vout

D

L

P-EPI

DEEP-N

N+N+ P+

N-BL

DEEP-N

P-WELL

Power Diode

P-EPI

DEEP-N

P+

N-WELL

P+N+

Vin VoutVin Vout

D

L

N-Well

11Parasitic structure of Low-side NLDMOS - 1

- Forward 동작에는 기생 소자 동작 없음

- Dead time 동안 기생 NPN에 의한 Noise 및 Latch-up 위험

- Reverse 동작 시 기생 NPN 동작 억제 조건 : Rds,on × Iout < 0.3V

- Dead time 최소화 설계 필요 (Shoot-through 방지를 위한 최소 Dead time 필요)

기생 Diode 모델 기생 NPN 모델Rds,on

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

P-EPI

P-EPI

Iout

Adjacent N-well

Iout

Adjacent N-well

Iout

0.3V

Turn-off

VDC

Low-Side

High-Side

LOW

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

P-EPI

DEEP-P

N+

N-WELL

P-EPI

DEEP-P

P+

12Parasitic structure of Low-side NLDMOS - 2

- 기생 NPN 동작 억제를 위한 충분한 거리확보가 필요

(WB 증가에 따른 β감소, 거리별 β값 Foundry 제공필요 )

- P-Well Guard Ring도 제한적 효과 있음 (Base 농도 증가에 따른 β감소)

WB (Base Width)

Base 농도 ↑기생 NPN 동작 억제를 위한 Layout

13Parasitic structure of High-side NLDMOS

- Forward 동작 시에는 기생 소자 동작 없음

- Dead time 구간 Reverse 동작시 기생 PNP 동작

- 기생 동작 억제를 위한 조건 : Rds,on × Iout < 0.3 V

- Power Diode 와 같은 기생 PNP 형성 (N-BL Layer 반드시 필요)

- 기생 PNP에 의한 Noise 및 Latch-up 위험

- SUB 전압 상승을 방지하는 GND Guard Ring 필요

Repi

VDD

Iout

L

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPI

Latch-up 방지를 위한 Layout

P-EPIDEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPI

P+P+

P-WELLP-WELL

GND GND

14High-side vs. Low-side NLDMOS

- High-side LDMOS는 기생 PNP를 억제하는 N-BL 필요 (Base 농도 ↑ )

- Low-side LDMOS를 High-side에 사용할 경우:

Reverse 동작 시 Latch-up 발생 가능성 매우 높음 (N-BL이 없는 공정)

- High-side LDMOS를 Low-side에 사용할 경우

Reverse 동작 시 N-BL에 의해서 기생 NPN β가 증가함 (Emitter Injection Efficiency ↑ )

Repi

VDD

Iout L

Adjacent N-well

Iout

P-EPIDEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPI

P+P+

P-WELLP-WELL

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

P-EPI

DEEP-P

N+

N-WELL

P-EPI

DEEP-P

P+

15Parasitic structure of PLDMOS

- Forward 동작 시 기생동작은 없으며 모든 기생동작은 Reverse 동작 시 발생- 보통의 경우 DEEP-N을 Source에 연결하여 사용- Power Diode 와 같은 기생 PNP 형성 (Noise 및 Latch-up 위험)

- SUB 전압 상승을 방지하는 GND Guard Ring 필요- DEEP-N을 Source 보다 높은 전위에 연결할 경우 기생 NPN 동작

DEEP-N

N+ N+ N+P+P+P+ P+

GATE GATE

DEEP-N

DEEP-P

N-WELL

N-BL

P-EPIP-EPI

DEEP-N

N+ N+ N+P+P+P+ P+

GATE GATE

DEEP-N

DEEP-P

N-WELL

N-BL

P-EPIP-EPI

P+P+

Latch-up 방지를 위한 Layout

Repi

VDD

Iout

L

16Parasitic structure of ISO-DENMOS

- Forward 동작 시 기생동작은 없으며 모든 기생동작은 Reverse 동작 시 발생

- 기생 동작 억제 설계 조건 : Rds,on × Iout < 0.3 V

- 보통의 경우 DEEP-N을 가장 높은 전위에 연결 (기생 NPN 동작)

- DEEP-N을 N-WELL(Drain)에 연결할 경우 High-side LDMOS와 동일 기생동작

(기생 PNP에 의한 Noise 및 Latch-up 위험 GND Guard Ring 필요)

P+N+ N+ N+ N+

GATE

N-BL

DEEP-NDEEP-N

N-WELL P-WELLP-EPI

P-EPI

ISO-DECMOS

VIN

17Synchronous Buck Converter

40V

5V

LevelShift

INH

INL

CB

L

C

SH

SL

DB

- Dead time 동안 인덕터 전류 방향에 따라 기생 NPN/PNP 동작 : Dead time 최소화 필요

- Bootstrap Diode도 기생 PNP 동작

- 기생동작을 고려한 Layout 반드시 요구됨 (Noise/Latch-up 발생위험, 효율감소)

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

P-EPI

P-EPI

Low-side LDMOS (SL)

High-side LDMOS (SH)

18Synchronous Boost Converter

- SH 항상 Forward 동작 기생 동작 없음

- Dead time 동안 SH 기생 PNP 동작 : Dead time 최소화 필요

- SH의 기생동작을 고려한 Layout 반드시 요구됨 (High-side LDMOS와 동일 조건)

- 기생 PNP 동작에 따른 Noise/Latch-up 발생위험 및 효율감소

- SH용 Bootstrap Diode도 기생 PNP 동작

SL C

L

VIN

SH

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

P-EPI

P-EPI

Low-side LDMOS (SL) High-side LDMOS (SH)

19Synchronous Buck-Boost Converter with LDMOS

CLVIN VOUT

SLSH

- SH 항상 Forward 동작 기생 동작 없음

- Dead time 동안 SL 기생 PNP 동작 : Dead time 최소화 필요

- 기생 동작에 의해서 인덕터 전류의 출력 전달률 감소 (최대구동전류감소)

- 기생동작을 고려한 Layout 반드시 요구됨 (Noise/Latch-up 발생위험, 효율감소)

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

P-EPIDEEP-N

N+ N+ N+P+P+P+ P+

GATE GATE

DEEP-N

DEEP-P

N-WELL

N-BL

P-EPIP-EPI

High-side LDMOS (SL)PLDMOS (SH)

20

CLVIN VOUT

SLSH

VIN

Synchronous Buck-Boost Converter with ISO-DECMOS

- SH 항상 Forward 동작 기생 동작 없음

- Dead time 동안 SL 기생 NPN 동작 : Dead time 최소화 필요

- 기생 동작에 의해서 인덕터 전류의 출력 전달률 감소 (최대구동전류감소/효율감소)

- 기생 동작에 의한 효율은 감소하나 Latch-up 은 없음

P+N+ N+ N+ N+

GATE

N-BL

DEEP-NDEEP-N

N-WELL P-WELLP-EPI

P-EPI

ISO-DECMOS (SL)

21Parasitic Diode Junction Capacitor of LDMOS

- Idrv is a small current to reduce Pd

- Retrigger problem due to diode junction capacitor

- Careful design of level shift circuit required

Vbst = Vin + 5V

qb q

out

Vin = 40V

Cj*dv/dt

Idrv Idrv

22Synchronous Rectification (Active Rectification)

- All transistors operate under a reverse mode

(minimum dead time control and proper layout required)

- Poor performance and severe parasitic effect of integrated diodes

- Hard to make an integrated bridge diode rectifier without using SOI process

- Synchronous rectification increases the efficiency but hard to realize when VDC is high

Low voltage CMOS

(VDC < 8)

Medium voltage PLDMOS + NLDMOS

(VDC < 12 - 20V)

High voltage NLDMOS

(VDC > 20V)

VDC

VAC

VDC

VAC

VDC

VAC

23

파워 IC 설계예

24

. 24V/3A Synchronous Buck Converter

. 40V/1A Antenna Driver

25

- High-side LDMOS prevents the parasitic NPN operation

of low-side LDMOS

- No active devices near low-side LDMOS

- GND guard ring for high-side LDMOS and Bootstrap

diode

24V/3A Synchronous Buck Converter

40V

5V

LevelShift

INH

INL

CB

L

C

SH

SL

DB

Low-side LDMOS

High-side LDMOS

No a

ctiv

e d

evic

es

DB

2640V/1A Antenna Driver

- 40V/1A antenna driver (6 channels)

- 125Khz sine wave driver for low EMI

- Adaptive boost voltage control for low Pd

RS

Sine Wave

Generator

Boost

Converter

Peak

Current

Sense

Control

Class AB

Driver

Current

Command

An

ten

na

Driver

2740V/1A Antenna Driver

RS

Sine Wave

Generator

Boost

Converter

Peak

Current

Sense

Control

Class AB

Driver

Current

Command

- 3V

An

ten

na

Driver

- - 3V minimum return driver output (severe parasitic NPN operation)

- Additional distance and P+ guard ring to minimize parasitic NPN action

LD

MO

S

Additional distance & P+ guard ring

28

P-EPI

DEEP-N

P-WELL

N+N+N+N+ P+

GATEGATE

N-BL

N+ N+

N+ SINK N+ SINK

P+ P+

- NO parasitic NPN action with isolated LDMOS

- Chip size reduced but thicker epi and 2 more

optional masks required

- Both ICs work fine.

Isolated LDMOSThick epi BCD Process

Iso

late

d L

DM

OS

Standard BCD Process + additional distance

40V/1A Antenna Driver