Архитектура P6

Архитектура P6

Архитектура P6Начало разработки: 1990 годЦель: Достигнуть производительности

большей, чем процессоры архитектуры P5 и процессоры конкурентов.

Процессоры• Pentium Pro (1995) до 200 МГц• Pentium II (1997) до 450 МГц• Pentium III (1999) до 1.3 ГГц• Pentium M (2003) до 2.26 ГГц

Архитектура P6Начало разработки: 1990 годЦель: Достигнуть производительности

большей, чем процессоры архитектуры P5 и процессоры конкурентов.

Процессоры• Pentium Pro (1995) до 200 МГц• Pentium II (1997) до 450 МГц• Pentium III (1999) до 1.3 ГГц• Pentium M (2003) до 2.26 ГГц

Архитектура P6

Отличительные особенности ядра• 12-стадийный суперконвейер• Внешний интерфейс CISC, внутреннее ядро

RISC• Двойная независимая шина• Динамическое исполнение команд

– Предсказание ветвлений– Переименование регистров– Спекулятивное исполнение– Исполнение вне порядка– Суперскалярное исполнение

Возможно исполнение до 3-х команд за такт.

Упрощенная структура конвейера P6

• Входной блок упорядоченной обработки команд (In-order front end)

• Исполнительное ядро с изменением порядка исполнения (Out-of-order execution core)

• Блок упорядоченного завершения команд (In-order retirement)

Структура ядра P6

Стадии конвейера:1. BTB02. BTB13. IFU04. IFU15. IFU26. ID07. ID18. RAT9. ROB read10. RS11. Ex12. ROB write13. RRF



Определение адреса следующей команды (на основании BTB).



Чтение 2 кэш-строк, выборка пакета 16B, выравнивание пакета.



Декодирование: преобразование команд в uOPs.Обработка максимум 3-х команд x86 (6 uOPs: 4-1-1) за такт.



Декодирование: преобразование команд в uOPs. Максимум 1 команда перехода за такт. Информация о ветвлениях отправляется в BTB.



На входе очереди максимум 6 uOPs за такт (4-1-1).На выходе очереди максимум 3 uOPs за такт.



Создается запись в Reorder Buffer.Отображение программных регистров на физические.



Чтение операндов для uOP.



Когда операнды готовы, uOP помещается в станцию резервации (RS) и ждет исполнения.



В произвольном порядке uOP-ы запускаются на исполнение на различных исполнительных устройствах. Максимум 5 результатов за такт.



Операции чтения данных из памяти.



Операции записи данных в память.



Запись результатов в Reorder Buffer.



Завершение. Запись результатов в выводящий регистровый файл (RRF). Удаление uOPs из ROB. Запись данных в память. Максимум 3 uOPs за такт.

Блок неупорядоченного исполнения P6

Архитектура P7NetBurst

Архитектура NetBurst

Цель: Достигнуть большой производительности за счет повышения тактовой частоты.

Средства:• Большой конвейер с маленькими стадиями

– Уменьшение задержек на ветвления – кэш трасс, большой BTB– Уменьшение задержек на обращение к памяти – быстрый кэш

• Уменьшение команд, необходимых для выполнения задачи– Векторное расширение SSE2

Процессоры• Pentium 4

– Willamette до 2.4 ГГц– Northwood до 3.2 ГГц– Prescott до 3.х ГГц

Архитектура NetBurst

Отличительные особенности ядра• 20 или 31-стадийный гиперконвейер• Внешний интерфейс CISC, внутреннее ядро RISC• Динамическое исполнение команд

– Предсказание ветвлений– Переименование регистров– Спекулятивное исполнение– Исполнение вне порядка– Суперскалярное исполнение

• Кэш трасс (работает на половине частоты)• Небольшая кэш-память с быстрым доступом• Часть ядра работает на удвоенной частоте

Возможно исполнение до 3-х команд за такт.

Структура ядра архитектуры NetBurst

Кэш трасс

• Состоит из 2048 блоков по 6 ячеек(256 наборов по 8 блоков)

• Все блоке в каждой трассе связаны в двунаправленный список

• Темп чтения – 1 блок за 2 такта

Стадии конвейера P71. TC next IP 12. TC next IP 23. TC Fetch 14. TC Fetch 25. Drive6. Allocator7. Rename 18. Rename 29. Queue10. Schedule 111. Schedule 212. Schedule 313. Dispatch 114. Dispatch 215. Register file 116. Register file 217. Execute18. Flags19. Branch check20. Drive


Определение адреса следующей uOP в кэше трасс.


Выборка из кэша трасс в очередь предвыборки до 6 uOPs за 2 такта, подстановка MROM векторов.


Продвижение…


Выборка 3 uOPs из очереди. Выделение ресурсов процессора (места в очередях, буфере переупорядочивания, регистровом файле).


Отображение логических регистров на физические.


Размещение uOP-ов в 2-х очередях uopQ:для операций с памятью и для остальных операций.


5 планировщиков в зависимости от типа операции выбирают uOPы из очередей uopQ каждый в свою очередь schQ (аналог RS).


Распределение uOPs из 5-ти очередей schQ по 4-м портам исполнительных устройств в произвольном порядке.


Чтение операндов из регистрового файла.


Исполнение


Установка флагов.


Проверка правильности предсказания переходов.


Перенос результата проверки перехода в декодер.


Далее uOP ждет отставки для освобождения ресурсов и записи результатов. Отставка происходит последовательно над теми же тройками uOPs, которые были сформированы на стадии Allocator.

Конвейер NetBurst

Исполнение вне порядкаИсполнение в порядке поступления команд

Исполнительные устройства

Rapid Execution Engine

• Работает на удвоенной частоте ядра

• Включает:– 2 планировщика быстрых целочисленных

операций– Целочисленный регистровый файл– Порты запуска 0 и 1– Быстрые АЛУ.

NetBurst Replay

NetBurst Replay

Изменения в ядре Prescott

• Длина конвейера увеличилась до 31 стадии• Увеличился объем и латентность кэш-памяти• Добавилось расширение SSE3• Улучшенная предвыборка данных• Улучшенное предсказание ветвлений• Дополнительные буферы комбинированной

отложенной записи в память• Ускорение некоторых операций с целыми

числами (умножение, …)

Архитектура Core

Архитектура CoreРазработана на основе P6.Цель: увеличить производительность,

снизить энергопотребление и тепловыделение.

Процессорные ядра:• Merom, Conroe, Woodcrest• Kentsfield, Clovertown• …

Пока до 2.93 ГГц

Архитектура CoreРеализованы новые технологии:• Intel Wide Dynamic Execution

– выполнение до четырех инструкций за такт

• Intel Intelligent Power Capability– снижается энергопотребление системы

• Intel Advanced Smart Cache– общая для всех ядер кэш-память L2

• Intel Smart Memory Access– оптимизирует использование пропускной

способности подсистемы памяти

• Intel Advanced Digital Media Boost– позволяет обрабатывать все 128-разрядные

команды SSE, SSE2, SSE3, … за один такт

Intel Wide Dynamic Execution

Разрешение конфликтов (между операциями чтения и записи) по адресам обращения к памяти.

Documents

Архитектура P6