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1 장 . 디지털 논리 회로. 다루는 내용 논리 게이트 부울 대수 조합 논리회로 순차 논리회로. Section 01 논리 게이트. 디지털 컴퓨터에서 모든 정보는 ‘ 0’ 또는 ‘ 1’ 을 사용하여 표현 게이트 (gate) ‘0’, ‘1’ 의 이진 정보를 처리하는 논리회로 여러 종류가 존재 동작은 부울 대수를 이용하여 표현 입력과 출력의 관계는 진리표로 표시. AND 게이트. 모든 입력이 1 인 경우에만 1 을 출력 AND 게이트 기호와 진리표 AND 게이트의 대수적 표현. - PowerPoint PPT Presentation
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1
1 장 . 디지털 논리 회로
다루는 내용 논리 게이트
부울 대수
조합 논리회로
순차 논리회로
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Section 01 논리 게이트
디지털 컴퓨터에서 모든 정보는 ‘ 0’ 또는 ‘ 1’ 을 사용하여 표현
게이트 (gate)‘0’, ‘1’ 의 이진 정보를 처리하는 논리회로 여러 종류가 존재동작은 부울 대수를 이용하여 표현입력과 출력의 관계는 진리표로 표시
3
AND 게이트
모든 입력이 1 인 경우에만 1 을 출력AND 게이트 기호와 진리표
AND 게이트의 대수적 표현
A
BX
입력 (A) 입력 (B) 출력 (X)
0 0 0
0 1 0
1 0 0
1 1 1
BAX
4
OR 게이트
입력 중 최소한 한 개 이상의 입력이 ‘ 1’ 을 갖는 경우 1 을 출력OR 게이트 기호와 진리표
OR 게이트의 대수적 표현
A
BX
입력 (A) 입력 (B) 출력 (X)
0 0 0
0 1 1
1 0 1
1 1 1
BAX
5
NOT 게이트
입력에 대하여 반대 논리를 출력NOT 게이트 기호와 진리표
NOT 게이트의 대수적 표현
NOT 게이트의 기호
A X
입력 (A) 출력 (X)
0 1
1 0
AX
6
XOR 게이트
두 입력이 서로 반대되는 조건인 경우 1 을 출력XOR 게이트 기호와 진리표
XOR 게이트의 대수적 표현
A
BX
XOR
BABAX
BAX
입력 (A) 입력 (B) 출력 (X)
0 0 0
0 1 1
1 0 1
1 1 0
7
NAND 게이트
AND 와 NOT 게이트의 결합형태로 AND 게이트와 반대로 동작한다 .
NAND 게이트 기호와 진리표
NAND 게이트의 대수적 표현
BAX
A
BX
NAND
입력 (A) 입력 (B) 출력 (X)
0 0 1
0 1 1
1 0 1
1 1 0
8
OR 와 NOT 게이트의 결합형태로 OR 게이트와 반대로 동작NOR 게이트 기호와 진리표
NOR 게이트의 대수적 표현
NOR 게이트
BAX
A
BX
NOR
입력 (A) 입력 (B) 출력 (X)
0 0 1
0 1 0
1 0 0
1 1 0
9
XOR 와 NOT 게이트의 결합형태로 XOR 게이트와 반대로 동작NXOR 게이트 기호와 진리표
NXOR 게이트의 대수적 표현
NXOR 게이트
BA
BABAX
A
BX
NXOR
입력 (A) 입력 (B) 출력 (X)
0 0 1
0 1 0
1 0 0
1 1 1
10
NAND 와 NOR 게이트를 유니버셜 게이트라 한다 .모든 게이트의 구성이 가능
AND 게이트
유니버셜 게이트 (Universal Gate)
(a) NAND 게이트를 사용한 AND 게이트
(B) NOR 게이트를 사용한 AND 게이트
A
B
X = AB
A
B
X = AB
11
유니버셜 게이트 (Universal Gate)
OR 게이트 NOT 게이트
(a) NOR 게이트를 사용한 OR 게이트
(B) NAND 게이트를 사용한 OR 게이트
A
BX = A + B
A
B
X = A + B
A AX
A AX
(a) NAND 게이트를 사용한 NOT 게이트
(B) NOR 게이트를 사용한 NOT 게이트
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논리 회로의 형태와 구조를 기술하는데 필요한 수학적인 이론
부울 대수를 사용하면 변수들의 진리표 관계를 대수식으로 표현하기에 용이
동일한 성능을 갖는 더 간단한 회로를 만들기에 편리하다 .
Section 02 부울 대수 (Boolean Algebra)
13
교환법칙 (commutative Law)
결합법칙 (Associative Law)
분배법칙 (Distributive Law)
다중부정
부울 대수의 기본 법칙
14
교환법칙 (commutative Law)
A·B = B·A
A + B = B + A
A
B
A
B
B
A
B
A
X
X
X
X
=
=
A.B = B.A
A+B = B+A
A B A·B B·A A+B B+A
0 0 0 0 0 0
0 1 0 0 1 1
1 0 0 0 1 1
1 1 1 1 1 1
15
A·(B·C) = (A·B)·C
(A+B)+C = A+(B+C)
결합법칙 (Associative Law)
A B C (A·B)·C A·(B·C)(A+B)
+CA+
(B+C)
0 0 0 0 0 0 0
0 0 1 0 0 1 1
0 1 0 0 0 1 1
0 1 1 0 0 1 1
1 0 0 0 0 1 1
1 0 1 0 0 1 1
1 1 0 0 0 1 1
1 1 1 1 1 1 1
A
B
C
X =B
C
A
X
(A . B) . C A . (B . C)
A
B
C
X =B
C
A
X
(A + B) + C A + (B + C)
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분배법칙 (Distributive Law)
A·(B+C) = A·B + A·C
A
B
C
(A.B) + (A.C)
X=B
C
A
X
A . (B + C)
A B C A·(B+C) (A·B)+(A·C)
0 0 0 0 0
0 0 1 0 0
0 1 0 0 0
0 1 1 0 0
1 0 0 0 0
1 0 1 1 1
1 1 0 1 1
1 1 1 1 1
17
다중부정
A X
A AA
18
부울 대수의 기본 법칙
19
드모르강의 정리
BABA
BABA
A
B
A
B
A
B
A
B
X
X
X
X
=
=
BABA
BABA
20
입력과 출력을 가진 논리 게이트의 집합
출력은 현재의 입력에 의해 결정
순차 논리회로와 비교해 기억 능력이 없다
가산기 , 감산기 , 멀티플렉서 , 디멀티플렉서가 대표적인
조합 논리회로이다 .
Section 03 조합논리회로 (Combinational logic circuit)
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두 개 이상의 입력을 이용하여 이들의 합을 출력하도록 하는 조합 논리회로이다 .
반가산기 (Half Adder)두 개의 입력과 출력 합 (Sum) 과 올림수 (Carry) 가 사용 반가산기의 계산법과 진리표
가산기 (Adder)
A
B
SC
+
A B 올림수 (C) 합 (S)
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
[ 그림 2-3] 반가산기 [ 표 2-1] 반가산기의 진리표
22
올림수와 합에 대한 부울 대수식
반가산기의 논리 회로
반가산기 (Half Adder)
ABCarry BABABASum
A
B
C
S
[ 그림 2-4] 반가산기의 논리회로
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두 입력과 하나의 올림수를 사용하여 덧셈 수행전가산기의 계산과 진리표
전가산기 (Full Adder)
A
B
SC
+
C0하위 비트 Carry A B C0 C S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
[ 그림 2-5] 전가산기 [ 표 2-2] 전가산기의 진리표
24
전가산기의 올림수와 합에 대한 부울 대수식
전가산기의 논리 회로
전가산기 (Full Adder)
00 BCABACCarry 0000 CBAABCCBACBASum
AB S
CC0
[ 그림 2-6] 전가산기의 논리회로
25
두 개 이상의 입력의 차를 출력 반감산기 (Half Subtractor)
두 개의 입력과 출력 차 (difference) 과 빌림수 (borrow) 가 사용반감산기의 계산과 진리표
감산기 (Subtractor)
X
Y
DB
-
X Y 빌림수 (B) 차 (D)
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
[ 그림 2-7] 반감산기 [ 표 2-3] 반감산기의 진리표
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반감산기 (Half Subtractor)
반감산기의 빌림수와 차에 대한 부울 대수식
반감산기의 논리 회로
YXBorrow YXYXYXDiff
X
Y
B
D
[ 그림 2-8] 반감산기의 논리회로
27
두 개의 입력과 빌림수를 사용하여 뺄셈수행전감산기의 계산과 진리표
전감산기 (Full Subtractor)
X
Y
DB
-
B0상위비트 빌림수
X Y B0 B D
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
[ 그림 2-9] 전감산기 [ 표 2-4] 전감산기의 진리표
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전감산기의 빌림수와 차에 대한 부울 대수식
전감산기의 논리 회로
전감산기 (Full Subtractor)
0)( BYXYXBorrow 0BYXDiff
XY D
BB0
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멀티플렉서 (Multiplexer)
Output
Input 0
Input 1
Input 2
Input 3
S0 S1
S0 S1 출력
0 0 Input 0
0 1 Input 1
1 0 Input 2
1 1 Input 3
[ 그림 2-10] 입력이 4 개인 멀티플렉서의 회로도 [ 표 2-5] 입력이 4 개인 멀티플렉서의 진리표
여러 개의 입력선 중 하나의 입력선 만을 출력에 전달해주는 조합 논리회로
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멀티플렉서의 역기능을 수행선택선이 N 개인 경우 2N 개의 출력선이 존재
디멀티플렉서 (Demultiplexer)
Input
Output 0
Output 1
Output 2
Output 3
S1 S0
S0 S1 출력
0 0 Output 0
0 1 Output 1
1 0 Output 2
1 1 Output 3
[ 그림 2-12] 출력이 4 개인 디멀티플렉서의 회로도 [ 표 2-6] 입력이 4 개인 멀티플렉서의 진리표
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입력신호와 논리회로의 현재 상태에 의해 출력이 결정되는 논리회로
조합 논리회로에 출력이 다시 입력으로 피드백 (feedback)
되는 기억회로를 포함
순차 논리회로는 1 비트의 기억 능력을 갖는다
R-S, J-K, D, T 플립플롭이 대표적
Section 04 순차 논리회로 (Sequential logic circuit)
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변경 명령이 있을 때 까지 현재의 상태를 유지하는 순차 논리회로
출력이 다시 입력으로 피드백되어 최종적인 출력을 을 결정하는 순차 논리회로의 가장 기본적인 회로
상태를 바꾸는 신호는 클럭 신호가 되거나 혹은 외부의 입력신호가 될 수 있다 .
플립플롭 (Flip-Flop)
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NOR 게이트를 이용한 R-S 래치
R-S 래치 (Latch)
R(reset)
S(set)
Q
Q
S R Q
0 0 불변 불변1 0 1 0
0 1 0 1
1 1 불능 불능
[ 그림 2-14] NOR 게이트를 이용한 R-S 래치
[ 표 2- 7] NAND 게이트를 이용한 R-S 래치의 특성표
34
래치에서 클럭 펄스가 발생하는 동안에만 동작
R-S 플립플롭
Q
QSET
CLR
S
R
R
S
CP(클럭 펄스)
CP
(a) 회로도 (b) 블럭도
Q
Q
Q R S Q(t+1)
0 0 0 Q
0 0 1 1
0 1 0 0
0 1 1 불능1 0 0 Q
1 0 1 1
1 1 0 0
1 1 1 불능
[ 그림 2-16] R-S 플립플롭
[ 표 2-9] R-S 플립플롭의 특성표
35
동시에 1 이 입력되는 것을 회로적으로 차단
D 플립플롭
Q
QSET
CLR
DD
CP(클럭 펄스)
CP
(a) 회로도 (b) 블럭도
Q
Q
Q D Q(t+1)
0 0 Q
0 1 1
1 0 0
1 1 1
[ 그림 2-17] D 플립플롭
[ 표 2-10] D 플립플롭의 특성표
36
입력이 동시에 1 이 입력되면 를 출력
J-K 플립플롭
[ 그림 2-18] J-K 플립플롭
[ 표 2-11] J-K 플립플롭의 특성표
J
Q
Q
K
SET
CLR
K
J
CP(클럭 펄스)
CP
(a) 회로도 (b) 블럭도
Q
Q
Q J K Q(t+1)
0 0 0 Q
0 0 1 0
0 1 0 1
0 1 1
1 0 0 Q
1 0 1 0
1 1 0 1
1 1 1
Q
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두개의 입력을 하나로 묶어 입력 0 이면 Q 가 출력되고 입력 1 이면 Q 의 보수값이 출력
T 플립플롭
[ 그림 2-19] T 플립플롭
Q
QSET
CLR
DT
CP(클럭 펄스)
CP
(a) 회로도 (b) 블럭도
Q
Q T
Q T Q(t+1)
0 0 Q
0 1
1 0 Q
1 1
Thank you
