(1 IRC）STRJ WS 2014 IRC ver2 講演後改訂版semicon.jeita.or.jp/STRJ/STRJ/2013/2013_01_ITRS2013.pdfWork in Progress - Do not publish STRJ WS: March 7, 2014, IRC STRJ, ITRSの歴史と現状

STRJ WS: March 7, 2014, IRCWork in Progress - Do not publish

ITRS 2013年版の概要とITRSの編集方針

JEITA半導体技術ロードマップ委員会（STRJ）委員長

石内秀美

（（株）東芝）

本講演は、ITRSでまとめた技術ロードマップについて説明したもので、ITRS参加企業・団体、JEITA会員企業の個別の製品や技術開発の方向について説明したものではありません。

1


主要略語一覧（Glossary）

• ERD: Emerging Research Devices 新探究デバイス (ITRSの章の名前でもある）• ERM: Emerging Research Materials 新探究材料 (ITRSの章の名前でもある）• FEP: Front End Process シリコンウェーハ工程の前半部 (ITRSの章の名前でもある）• High-k: 高誘電率（比誘電率の記号としてkを使うことから）絶縁膜。MOSFET用のゲート

絶縁膜• ITRS: International Technology Roadmap for Semiconductors 国際半導体技術ロード

マップ• ITWG: International Technology Working Group （ITRSの技術ワーキンググループ）• JEITA: 社団法人電子情報技術産業協会（Japan Electronics and Information

Technology Industries Association）• M1: Metal-1 最下層（第１）の金属配線層• MPU: Micro Processor Unit マイクロプロセッサ• NTRS: National Technology Roadmap for Semiconductors 米国のSIAが編集した半導

体技術ロードマップ• ORTC: Overall Roadmap Technology Characteristics (ITRSのExecutive Summaryの

中で全体的技術トレンドが書かれている節の名前）• PIDS: Process Integration, Devices and Structures (ITRSの章の名前）• SIA: Semiconductor Industry Association 米国半導体工業会• STRJ: Semiconductor Technology Roadmap committee of Japan 半導体技術ロード

マップ専門委員会。JEITA半導体部会半導体技術委員会の専門委員会

2


内容ITRSの歴史と基本的な編集方針

ITRS 2013年版の概要– 微細化トレンド– MOSトランジスタ– ITRSの章構成– ハーフピッチの定義と生産開始年– More MooreとMore than Moore、さらにBeyond CMOS– 直径450mm のシリコンウェーハ

ITRSの編集プロセスの変更

ITRSとSTRJのウェブサイトの紹介

3


STRJ, ITRSの歴史と現状

1998Update

JapanKorea

Europe

TaiwanUSA

1991 MicroTech 2000

Workshop Report

1992NTRS

1994NTRS

1997NTRS

1999ITRS

2000Update

2001ITRS 2002

Update2003ITRS

2004Update

2005ITRS

ITRSSIA Roadmap

STRJ は ITRSの

日本側対応組織として1998年に発足

19902006

Update2007ITRS

Web版2008

Update2009 ITRS2010

Update2011ITRS

Web版2012

Update2013 ITRS

4


ITRS編集の基本的考え方

• ムーアの法則– １チップ当たりの素子数（トランジスタ数）は1.5年から2年

ごとに2倍になる

• ムーアの法則を維持するために何が必要か

– 重要な技術課題を選定

– それぞれの技術課題ごとに定量的な表を作成

– 表を毎年更新

• More than Moore（多様化）と beyond CMOS• ITRSが与えた影響

– 半導体業界（チップメーカ、装置メーカ、材料メーカ）、大学や公的研究機関、行政機関が技術のペースメーカとして利用。

5


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %

2005 ITRS Members by Region

C o ns o rt ia / R e s e a rc h Ins t itute / Univ e rs ity

(2 7 4 )2 1%

Equipm e nt / M a te ria ls

S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %

2005 ITRS Members by Affiliation

Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %


Euro pe (12 4 )10 %

J a pa n (2 2 3 )17 %

Ko re a (6 0 )5 %

Ta iwa n (17 2 )13 %

US A (7 0 9 )5 5 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %



(2 7 4 )2 1%


S upplie rs (2 6 3 )2 0 %

C hip m a ke rs (6 7 7 )5 3 %

Othe rs (7 4 )6 %


ITRSの委員（地域別・所属別）

出典： ITRS 2005

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ITRS 2013年版の改訂の概要（１）

Logic LSI と MPU(マイクロプロセッサ）の微細化トレンド

（最終版ではこれと異なる可能性があります）

– 通称のロジックノードとITRS定義のMx（金属配線層）ハーフピッチ

年 (西暦) 2013 15 17 19 21 23 25 27ロ

ジックノード(nm) 16/14 10 7 5 4 2.5 1.8 1.3

Mx ハーフピッチ(nm) 40 32 25 20 16 13 10 8

– MPUのMxは3年で0.7倍の微細化が進む

– SRAMセルと2入力NANDゲートの専有面積は、Mxハーフピッチをfとしたとき、それぞれ 60f 2 と 155f 2

– FinFET(フィン型トランジスタ)のゲートの目標ハーフピッチは 0.75f

7


ITRS 2013年版の改訂の概要（２）

Logic LSIとMPU(マイクロプロセッサ）の微細化トレンド（続き）


– 2022年にMx（金属配線層）ハーフピッチは14nmに到達

この年以降、Cu(銅）に代わる配線材料が必要

14 nmのパターン形成にはEUVリソグラフィーとダブルパターニン

グの組み合わせが必要

– ロジックの微細化トレンドはITRS 2011/2012年版と比べ、約3.5年遅

れ

– パターン寸法はNANDフラッシュに比べると、なお大きい.

8


ITRS 2013年版の改訂の概要（３）

メモリの微細化トレンド


– DRAMとNANDフラッシュメモリ（2次元メモリセル）の

ハーフピッチの微細化トレンド

年 (西暦) 2013 15 17 19 21 23 25 28DRAM（nm） 28 24 20 17 14 12 10 7.7フラッシュ(nm) 18 15 13 12 12 12 12 12

DRAMの微細化トレンド

– 2013年以降、4年で0.7倍の微細化（従来は3年で0.7倍）

– 4f 2 型のメモリセルの導入は2016年に後ろ倒し（従来は2014年）

– PC用のメモリとしては、従来ほど大容量を要求されなくなってきている

– セルキャパシタの静電容量の確保が微細化とともに困難になってきた

9


ITRS 2013年版の改訂の概要（４）

NANDフラッシュメモリの微細化トレンド


– 微細化トレンドは従来の版と同じ

– ハーフピッチの微細化限界は 12nmで、以後の微細化が止まる

– NANDフラッシュメモリは、集積回路の中で、最も微細なパターンを使用

– 2次元のメモリセルの微細化と並行して、3次元メモリセルが開発される

– 2013年には、以下のような3次元メモリの発表がなされた

24層の積層

1チップあたり、128 G bits の集積化

– ITRSでは2次元と3次元の両方について、微細化トレンドを記述

10


ITRS 2013年版の改訂の概要（５）

Logic LSI と MPU用のMOSトランジスタのモデルについて


– Purdue大学と共同でMOSFETのモデリングとシミュレーションを行う

– MOSFETの構造： Bulk（バルクSi基板上の平面型MOSFET構造）、

FDSOI (SOIウェーハ上の完全空乏型MOSFET)、MugFET （FinFETに代表される3次元構造の多重ゲートMOSFET）

– MOSFETのチャンネル部の材料：歪Si、ⅢⅤ族の半導体

– 高誘電率ゲート絶縁膜（HK）と金属ゲート電極（MG）

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MetalHigh kGate‐stack

material

2009 2012 2015 2018 2021

Bulk

FDSOI

Multi‐gate(on bulk or SOI)Structure

(electrostatic control)

Channelmaterial

MetalHigh k

2nd generation

Si + Stress

S D

High‐µInGaAs; Ge

S D

PDSOI

MetalHigh k

nth generation

PossibleDelay

Possible Pull ‐in

68nm 45nm 32nm 22nm 16nm2011 ITRS DRAM M1 :

2011 ITRS MPU/hpASIC M1 : 76nm 65nm 54nm 45nm 38nm 32nm 27nm 19nm 13nm

MPU/hpASIC “Node”: “45nm” “32nm” “22/20nm” “16/14nm” “11/10nm” “8/7nm”

2011 ITRS hi-perf GLph : 32nm 29nm 29nm 27nm 24nm 22nm 20nm 15nm 12nm2011 ITRS hi-perf GLpr : 54nm 47nm 47nm 41nm 35nm 31nm 28nm 20nm 14nm

45nm 32nm 11nm2011 ITRS Flash Poly : 54nm

2011 ITWG Table Timing: 2007 2010 2013 2016 2019 2021 22‐248nm

20248nm

22nm 15nm

11nm

Source: 2011 ITRS ‐ Executive Summary Fig 5

[ PIDS/FEP/DesignHP/LOP/LSTP

Sub‐Team Transistor Modeling Work Underway for2013 ITRS ]

PIDS Acceleration - for 2012 ITRS Update

2012 UpdateNote: Leadership company First Manu‐facturingcould set more Aggressive first production target, since “fast followers” may trail 1–3 years

MOSトランジスタの構造

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ITRS 2013年版の章構成(予定)

1. Executive Summary2. System Drivers3. Design4. Test & Test Equipment5. Process Integration, Devices & Structures6. RF and A/MS Technologies7. Emerging Research Devices8. Emerging Research Materials9. Front End Processes10. Lithography11. Interconnect12. Factory Integration13. Assembly & Packaging14. Environment, Safety & Health15. Yield Enhancement16. Metrology17. Modeling & Simulation18. MEMS

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Poly Pitch

Typical flash Un-contacted Poly

FLASH Poly Silicon ½ Pitch = Flash Poly Pitch/2

8-16 Lines

Metal Pitch

Typical DRAM/MPU/ASIC Metal Bit Line

DRAM ½ Pitch = DRAM Metal Pitch/2MPU/ASIC M1 ½ Pitch = MPU/ASIC M1 Pitch/2

Source: 2005 ITRS - Exec. Summary Fig 2

Half Pitchの定義

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STRJ WS: March 7, 2014, IRCWork in Progress - Do not publishSource: 2009 ITRS - Executive Summary Fig 2b

Months

AlphaTool

Development Production

BetaTool

ProductTool

Vol

ume

(Waf

ers/

Mon

th)

2

20

200

2K

20K

200K

Research

-72 0 24-48 -24-96

Transfer to

PIDS/FEP

(96-72moLeadtime)First

Tech. Conf.Device PapersUp to ~12yrs

Prior to Product

20192017201520132011 2021III/V Hi-μ gate

Example:

1st 2 Co’sReach

Product

First Tech. Conf.

Circuits PapersUp to ~ 5yrs

Prior to Product

生産開始年の定義（最初の2社の量産開始時期: 2011年版以前）

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Months

Development Production

Beta

Tool

Pre‐Production

Tool

Volume (W

afers/Month)

2

20

200

2K

20K

200KResearch

‐72 0 24‐48 ‐24‐96

Transfer to PIDS/FEP(96–72 mo.Leadtime)

First Technical Conference

Device PapersUp to ~12 yrs

Prior to Product

20192017201520132011 2021*III/V Hi‐μ Channel Timing Example

1st 1–2 Companies

Reach Product*

Alpha

Tool

First Technical Conference

Circuits PapersUp to ~ 5 yrs

Prior to Product

Source: Semiconductor Industry Association. The International Technology Roadmap for Semiconductors, 2011 edition. SEMATECH: Albany, NY, 2011. Based on Figure 2b, Executive Summary

High Volume Manufacturing (HVM)

HVM

“Risk Start” Production

生産開始年の定義（最初の1社の量産開始時期へ）

Source: ITRS 2012 Update - Overview Fig. 1b

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More Moore と More than Moore

• More Moore– Geometrical Scaling：幾何学的（寸法の）スケーリング

– Equivalent Scaling：等価的（実効的）スケーリング

– Design Equivalent Scaling: 設計による等価的微細化

• More than Moore– 必ずしも微細化のみによらない多様化

– SiP（System in Package）技術による異種のチップの集積化

• Beyond CMOS– シリコンCMOS技術に代わる新技術

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More than Moore: DiversificationM

ore

Moo

re:

Min

iatu

rizat

ion

Combining SoC and SiP: Higher Value SystemsBas

elin

e C

MO

S: C

PU, M

emor

y, L

ogic

BiochipsSensorsActuators

HVPowerAnalog/RF Passives

130nm

90nm

65nm

45nm

32nm

22nm

16 nm...V

Information Processing

Digital contentSystem-on-chip

(SoC)

Beyond CMOS

Interacting with people and environment

Non-digital contentSystem-in-package

(SiP)

2010 ITRS Summary Figure 4Figure 4 The Concept of Moore’s Law and More

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yearSource: ERD-WG/JEITA in Japan

Existing technologies

New technologies

Evolution of Extended CMOS

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PilotProductionReady**

Alpha

Tool

Beta

Tool

Silicon is supporting development using partially‐patterned and processed test wafers

Demonstrations focus on 1xnm M1 half‐pitch capable tools

2013 ITRS Proposal [IS]**2016‐17: Pilot Lines[**Source: Public

Announcements, Sep’12]

[IS]**2018: High‐Volume (HVM)

Production

*Consortium Position Regarding 450mm Production:

“Development by Suppliers is under way with support coordinated by 450mm consortium and the target to demonstrate a 450mm tool set ready for pilot operations by the end of 2014 – IC Makers are driving commercial pilot line** and HVM timing based on business considerations and tool readiness.”**

Consortium

Years

IDM and FoundryPilot Lines

[WAS]

Manufacturing

2010 2011 2012 2013 2014 2015 2016 2017 2018

Development Demonstration …Production [IS]*…

[IS] “Risk Start”Production[IS]

“HVM”Production[IS]

Increasing 450mm Silicon Demand From Demonstrations

IDM/Foundry Pilot Line

Pre‐Production Tools Set Ready*

IDM/Foundry Pilot Line BetaTools

HVM

“HVM”Production[WAS]

“Risk Start”Production[WAS]

High Volume Manufacturing (HVM)

Volume (W

afers/Month)

450 mm シリコンウェーハの導入時期（2011年版と2013年版（案）の比較）

2016-17年：パイロットライン2018年：大量生産開始

2013年版（案）

2011年版

Source: ITRS 2012 Update - Overview Fig. 4 and Fig. 5

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ITRSの編集プロセスの見直しについてSIA(米国) の提案をIRCで議論

• ITRSの文書量が多すぎてわかりにくい

→より簡潔な文書と表に改訂

→専門家向けの詳細情報はリンク先に置く

• ITRSの全面改訂の頻度を2年ごとから3年ごとに変更。次の全面改訂版は3年後の2016年版

• 会議開催頻度を年３回から年２回に下げる。

• ITRS 2013年版は2014年の3月末から4月にかけてITRSのホームページ上で公開

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ITRS 2011 年版：

専門家向きだが、非専門家には文書量が多すぎる

ITWG Chapters

ITWG Tables’ Details

ITRS Executive Summary,ORTC, and Glossary

~70 pages

~900 pages

22


ITWG Chapter Summaries

ITWG Tables’ Summaries表の行数と列数も少なく

ITRS Executive Summary~10 pages

~85-100 pages

ITRS 2013 年版：簡潔な版に

23


ITWG Chapter Summaries

ITRS 2013 年版：詳細情報はLink先に

ITWG Chapters Details

ITWG Tables’Summaries

表の行数と列数も少なく

ITRS Executive Summary

ITRS Overview, ORTC Details, and Glossary

ITWG Tables’ Details

~10 pages

~85-100 pages

~70 pages

~900 pages

Links

Links

Links

24


今後のITRS の会議開催地開催頻度を年３回から年２回へ

日本開催は、2017年と2021年の後半（秋は冬）

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g p p

H1 H22014 Germany Korea Europe2015 US Taiwan Asia2016 Netherlands US US2017 France Japan2018 US Korea2019 Germany US2020 Netherlands Taiwan2021 US Japan2022 France US


• ITRSの公式ホームページ– http://www.itrs.net/– ITRSの最新情報– ITRS 発行の白書（White Papers）– ITRS主催のConferenceなどの資料

• JEITAのロードマップのホームページ– http://semicon.jeita.or.jp/STRJ/– ITRS 2011年版の日本語訳（過去の版の和訳もあり）– ITRSの過去の版（英文）へのリンク– STRJ（半導体技術ロードマップ専門委員会）の活動情報

関連ｗｅｂサイトのURLさらに詳しい資料については下記を参照願います

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Documents

(1 IRC）STRJ WS 2014 IRC ver2 講演後改訂版semicon.jeita.or.jp/STRJ/STRJ/2013/2013_01_ITRS2013.pdfWork in Progress - Do not publish STRJ WS: March 7, 2014, IRC STRJ, ITRSの歴史と現状