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14ビット、80 MSPS、3VのA/Dコンバータ
特長3Vの単電源動作（2.7～3.6V）S/N比＝72.7dBc（ナイキスト周波数まで）SFDR＝87.6dBc（ナイキスト周波数まで）低消費電力：366mW帯域幅500MHzの差動入力リファレンスとサンプル／ホールド・アンプ内蔵DNL＝±0.5 LSBフレキシブルなアナログ入力：1～2V p-p範囲オフセット・バイナリまたは2の補数のデータ・フォーマットクロック・デューティ・サイクル安定器
アプリケーションハイエンドな医療用画像機器受信器のIFサンプリング：
WCDMA、CDMA-One、CDMA-2000、TDS-CDMAバッテリ駆動の計装機器ハンドヘルド・スコープメーター低価格デジタル・オシロスコープ電源条件の厳しい軍用アプリケーション
概要AD9245は、3V単電源動作、14ビット、80MSPSのモノリシックA/Dコンバータで、高性能なサンプル／ホールド・アンプ（SHA）とリファレンスを内蔵しています。出力誤差補正ロジックを備えたマルチステージ差動パイプライン・アーキテクチャを採用し、80MSPSで14ビット精度を実現し、全動作温度範囲でノー・ミスコードを保証します。
広い帯域幅と真の差動SHAを備えることによって、シングルエンド・アプリケーションを含め、ユーザーが選択できるさまざまな入力範囲とコモン・モードを提供します。AD9245は、連続する複数のチャンネルでフルスケール電圧レベルを切り替えるマルチプレクス・システムや、ナイキスト・レートを大きく超える周波数でのシングル・チャンネル入力のサンプリングに適しています。従来のA/Dコンバータに比べて省電力化と低価格化を実現したAD9245は、通信、画像、医療用超音波のアプリケーションに適しています。
シングルエンド・クロック入力を使用して、すべての内部変換サイクルを制御します。デューティ・サイクル安定器（DCS）がクロック・デューティ・サイクルの広範な変動を補償するとともに、ADC全体の優れた性能を維持します。デジタル出力データは、ストレート・バイナリまたは2の補数のフォーマットで提供します。アウトオブレンジ（OTR）信号はオーバーフロー状態を示し、この信号と最上位ビットを組み合わせて使用すれば、下位または上位のオーバーフローを判定できます。高度なCMOSプロセスで製造されたAD9245は、32ピンのLFCSPを採用し、工業用温度範囲（－40～＋85）で動作するよう設計されています。
機能ブロック図
図1. 機能ブロック図
製品のハイライト1. AD9245は、3V単電源で動作し、2.5Vと3.3Vのロジック・ファミリーに対応するために、独立したデジタル出力ドライバ電源で動作させることも可能です。
2. AD9245の消費電力は、80MSPS動作でわずか366mWです。
3. 特許を取得したSHA入力は、100MHzまでの入力周波数に対して優れた性能を維持し、シングルエンド／差動の動作用に設定できます。
4. AD9245は、AD9215、AD9235、AD9236とのピン互換性があります。このため、10ビットから14ビット、また20MSPSから80MSPSへ簡単に移行できます。
5. クロックDCSによって、広範なクロック・パルス幅にわたってADC全体の性能を維持します。
6. OTR出力ビットによって、信号が選択された入力範囲を超えたことを示します。
03585-0-001
DRVDDAVDD
AGND
0.5V
CLK PDWN MODE DGND
OTR
VIN+
VIN–
REFT
REFB
AD9245
VREF
SENSE
SHA
A/D
MDAC1
4 16
14
3
A/D
D13 (MSB)
D0 (LSB)
モード選択
8段の1 1/2ビット・パイプライン
補正ロジック
出力バッファ
リファレンス選択
クロック・デューティ・サイクル安定器
AD9245
REV. 0
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本 社／ 105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル電話03（5402）8200
大阪営業所／ 532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号電話06（6350）6868（代）
アナログ・デバイセズ株式会社
AD9245
AD9245 ― DC仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3AD9245 ― AC仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4AD9245 ―デジタル仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5AD9245 ―スイッチング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6テスト・レベルの説明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
仕様の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9等価回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14アナログ入力とリファレンスの概要. . . . . . . . . . . . . . . . . . . 14
クロック入力の考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15ジッターの考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16消費電力とスタンバイ・モード. . . . . . . . . . . . . . . . . . . . . . . 16デジタル出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16タイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17内部リファレンスの接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17外部リファレンスの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18動作モードの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18評価ボード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25ESDに関する注意. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
改定履歴リビジョン0：初版
目次
― 2 ― REV. 0
AD9245 ― DC仕様
テスト・ AD9245BCP
パラメータ 温度 レベル Min Typ Max 単位
分解能 全範囲 VI 14 ビット
精度ノー・ミスコード 全範囲 VI 保証オフセット誤差1 全範囲 VI ±0.30 ±1.2 ％FSRゲイン誤差 25 V ±0.28 ％FSRゲイン誤差1 全範囲 VI ±0.70 ±4.16 ％FSR微分非直線性（DNL）2 全範囲 VI ±0.5 ±1.0 LSB積分非直線性（INL）2 全範囲 VI ±1.4 ±5.15 LSB
温度ドリフトオフセット誤差1 全範囲 V ±10 ppm/ゲイン誤差 全範囲 V ±12 ppm/ゲイン誤差1 全範囲 V ±17 ppm/
内部リファレンス出力電圧誤差（1Vモード） 全範囲 VI ±3 ±34 mV1.0mAでの負荷レギュレーション 25 V ±2 mV出力電圧誤差（0.5Vモード） 25 V ±6 mV0.5mAでの負荷レギュレーション 25 V ±1 mV
入力換算ノイズVREF＝0.5V 25 V 1.86 LSB rmsVREF＝1.0V 25 V 1.17 LSB rms
アナログ入力入力スパン、VREF＝0.5V 全範囲 IV 1 V p-p入力スパン、VREF＝1.0V 全範囲 IV 2 V p-p入力容量3 全範囲 V 7 pF
リファレンス入力抵抗 全範囲 V 7 kΩ
電源電源電圧
AVDD 全範囲 IV 2.7 3.0 3.6 VDRVDD 全範囲 IV 2.25 2.5 3.6 V電源電流
IAVDD2 全範囲 VI 122 138 mAIDRVDD2 25 V 9 mA
PSRR 25 V ±0.01 ％FSR
消費電力低周波数入力4 25 V 366 mWスタンバイ消費電力5 25 V 1.0 mW
1 1.0V内部リファレンスで。2 最大クロック・レート、fIN＝2.4MHz、フルスケール・サイン波、各出力ビットに約5pFの負荷を接続して測定。3 入力容量とは、1本の差動入力ピンとAGNDとの間の実効容量を意味します。等価なアナログ入力構造については、図3を参照してください。4 出力ドライバなしで、AC仕様条件で測定。5 スタンバイ消費電力は、DC入力で、CLKピンを非アクティブ（AVDDまたはAGNDに接続）にして測定。
AD9245
REV. 0 ― 3 ―
（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、サンプル・レート＝80MSPS、2V p-p差動入力、1.0V外部リファレンス）
AD9245
AD9245 ― AC仕様
テスト・ AD9245BCP
パラメータ 温度 レベル Min Typ Max 単位
S/N比（SNR）fIN＝2.4MHz 全範囲 VI 71.1 dB
25 V 73.3 dBfIN＝40MHz 25 V 72.7 dBfIN＝70MHz 全範囲 IV 70.5 dB
25 V 71.7 dBfIN＝100MHz 25 V 70.2 dB
信号対（ノイズ＋歪み）（SINAD）fIN＝2.4MHz 全範囲 VI 70.7 dB
25 V 73.2 dBfIN＝40MHz 25 V 72.5 dBfIN＝70MHz 全範囲 IV 69.9 dB
25 V 71.2 dBfIN＝100MHz 25 V 69.6 dB
実効ビット数（ENOB）fIN＝2.4MHz 全範囲 VI 11.5 ビット
25 V 11.9 ビットfIN＝40MHz 25 V 11.8 ビットfIN＝70MHz 全範囲 IV 11.3 ビット
25 V 11.5 ビットfIN＝100MHz 25 V 11.3 ビット
最悪の2次または3次fIN＝2.4MHz 全範囲 VI －76.5 dBc
25 V －92.8 dBcfIN＝40MHz 25 V －87.6 dBcfIN＝70MHz 全範囲 IV －75.7 dBc
25 V －81.6 dBcfIN＝100MHz 25 V －79.0 dBc
スプリアスフリー・ダイナミックレンジ（SFDR）fIN＝2.4MHz 全範囲 VI 76.5 dBc
25 V 92.8 dBcfIN＝40MHz 25 V 87.6 dBcfIN＝70MHz 全範囲 IV 75.7 dBc
25 V 81.6 dBcfIN＝100MHz 25 V 79.0 dBc
― 4 ― REV. 0
(特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、サンプル・レート＝80MSPS、2V p-p差動入力、1.0V外部リファレンス、AIN＝－0.5dBFS、DCSオフ)
AD9245 ― デジタル仕様（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V、1.0V外部リファレンス）
テスト・ AD9245BCP
パラメータ 温度 レベル Min Typ Max 単位
ロジック入力（CLK、PDWN）ハイレベル入力電圧 全範囲 IV 2.0 Vローレベル入力電圧 全範囲 IV 0.8 Vハイレベル入力電流 全範囲 IV －10 ＋10 µAローレベル入力電流 全範囲 IV －10 ＋10 µA入力容量 全範囲 V 2 pF
デジタル出力ビット（D0～D13、OTR）1
DRVDD＝3.3Vハイレベル出力電圧（IOH＝50µA） 全範囲 IV 3.29 Vハイレベル出力電圧（IOH＝0.5mA） 全範囲 IV 3.25 Vローレベル出力電圧（IOH＝1.6mA） 全範囲 IV 0.2 Vローレベル出力電圧（IOH＝50µA） 全範囲 IV 0.05 V
DRVDD＝2.5Vハイレベル出力電圧（IOH＝50µA） 全範囲 IV 2.49 Vハイレベル出力電圧（IOH＝0.5mA） 全範囲 IV 2.45 Vローレベル出力電圧（IOH＝1.6mA） 全範囲 IV 0.2 Vローレベル出力電圧（IOH＝50µA） 全範囲 IV 0.05 V
1出力電圧レベルは、各出力に5pFの負荷を接続して測定。
AD9245
REV. 0 ― 5 ―
AD9245
AD9245 ― スイッチング仕様（特に指定のない限り、AVDD＝3V、DRVDD＝2.5V）
テスト・ AD9245BCP
パラメータ 温度 レベル Min Typ Max 単位
クロック入力パラメータ最大変換レート 全範囲 VI 80 MSPS最小変換レート 全範囲 V 1 MSPSCLK周期 全範囲 V 12.5 nsハイレベルのCLKパルス幅1 全範囲 V 4.6 nsローレベルのCLKパルス幅1 全範囲 V 4.6 ns
データ出力パラメータ出力伝搬遅延（tPD）2 全範囲 V 4.2 nsパイプライン遅延（レイテンシ） 全範囲 V 7 サイクルアパーチャ遅延（tA） 全範囲 V 1 nsアパーチャ不確定性（ジッター、tJ） 全範囲 V 0.3 ps rmsウェイクアップ時間3 全範囲 V 7 ms
範囲外回復時間 全範囲 V 2 サイクル
1デューティ・サイクル安定器（DCS）をイネーブルで。2出力伝搬遅延は、5pFの負荷を接続して、CLKの50%遷移からデータの50%遷移まで測定。3ウェイクアップ時間はデカップリング・コンデンサの値に依存。typ値はREFTとREFBのコンデンサ0.1µFと10µFで表示。
図2. タイミング図
テスト・レベルの説明テスト・レベル 定義
I 100%の出荷テストを実施。
II 25で100%の出荷テストを実施し、指定の温度では設計と特性により保証。
III サンプル・テストのみを実施。
IV 設計および特性テストによりパラメータを保証。
V パラメータはtyp値のみ。
VI 25で100%の出荷テストを実施し、工業用温度範囲に対しては設計および特性により保証。
tA
03585-0-002
N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N
CLK
N–1
N N+1N+2
N+3
N+4N+5 N+6
N+7
N+8
tPD＝ 6.0ns（最大） 2.0ns（最小）
アナログ入力
データ出力
― 6 ― REV. 0
絶対最大定格電気
AVDD～AGND . . . . . . . . . . . . . . . . . . . . . . . . －0.3～＋3.9VDRVDD～DGND. . . . . . . . . . . . . . . . . . . . . . . －0.3～＋3.9VAGND～DGND . . . . . . . . . . . . . . . . . . . . . . . . －0.3～＋0.3VAVDD～DRVDD. . . . . . . . . . . . . . . . . . . . . . . －3.9～＋3.9V（D0～D13）～DGND. . . . . . . . . . . －0.3V～DRVDD＋0.3VCLK/MODE～AGND . . . . . . . . . . . . －0.3V～AVDD＋0.3VVIN＋/VIN－～AGND . . . . . . . . . . . －0.3V～AVDD＋0.3VVREF～AGND . . . . . . . . . . . . . . . . . －0.3V～AVDD＋0.3VSENSE～AGND . . . . . . . . . . . . . . . . －0.3V～AVDD＋0.3VREFT/REFB～AGND . . . . . . . . . . . . －0.3V～AVDD＋0.3VPDWN～AGND. . . . . . . . . . . . . . . . . －0.3V～AVDD＋0.3V環境保管温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . －65～＋125動作温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . －40～＋85ピン温度範囲（ハンダ付け10秒）. . . . . . . . . . . . . . . . . . 300ジャンクション温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
* 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与えることがあります。この規定はストレス定格のみを指定するものであり、この仕様の動作に関するセクションに記載されている規定値以上でのデバイス動作を定めたものではありません。長時間デバイスを絶対最大定格状態にすると、デバイスの信頼性に影響を与えることがあります。
熱抵抗
θJAは、EIA/JESD51-1に準拠して、自然空冷の4層ボードでの最悪時条件に対して仕様規定されています。
表I. 熱抵抗
パッケージ・タイプ θJA θJC 単位
CP-32 32.5 32.71 /W
空気流により放熱が増加し、θJAは実質的に減少します。また、メタル・パターン、スルー・ホール、グラウンド・プレーン、電源プレーンからパッケージのピンに直接接触する金属が増えることによっても、θJAは減少します。露出パドルは、LFCSPパッケージのグラウンド・プレーンにハンダ付けすることをお勧めします。ハンダ接合部の信頼性は向上しており、露出パドルをカスタマ・ボードにハンダ付けすることで、パッケージの最大の熱性能が実現できます。
AD9245
REV. 0 ― 7 ―
AD9245
― 8 ― REV. 0
仕様の定義アナログ帯域幅（フル・パワー帯域幅）― 基本周波数（FFT解析によって決定）のスペクトル電力が3dB減少するアナログ入力周波数。
アパーチャ遅延（tA）― クロックの立ち上がりエッジの50%ポイントからアナログ入力がサンプリングされる時点までの遅延。
アパーチャ不確定性（ジッター、tJ）― アパーチャ遅延におけるサンプル間の変動。
積分非直線性（INL）― 負側フルスケールと正側フルスケールを結ぶ直線と個々のコードとの偏差です。負側フルスケールとして使用するポイントは、最初のコード遷移より1/2 LSB前に出現します。正側フルスケールは、最後のコード遷移を1 1/2LSB超えたレベルと定義されます。偏差は、各コードの中央から真の直線までの距離として測定されます。
微分非直線性（DNL、ノー・ミスコード）― 理想的なADCでは、コード遷移は1 LSBだけ離れて出現します。DNLはこの理想値からの偏差です。ノー・ミスコードで14ビット分解能を保証するとは、全動作範囲にわたって16384のコードがすべて存在しなければならないことを意味します。
オフセット誤差 ― メジャー・キャリー遷移は、VIN＋＝VIN－より1/2 LSB下のアナログ値に対して発生します。オフセット誤差は、そのポイントと実際の遷移との偏差です。
ゲイン誤差 ― 最初のコード遷移は負側フルスケールより1/2LSB上のアナログ値で発生し、最後の遷移は正側フルスケールより1 1/2 LSB下のアナログ値で発生します。ゲイン誤差とは、最初と最後のコード遷移の実際の差と理想的な差との偏差をいいます。
温度ドリフト ― オフセット誤差とゲイン誤差の温度ドリフトは、初期値（25）からTMINまたはTMAXの値までの最大変化を規定します。
電源除去比 ― 最小限度での電源による値から最大限度での電源による値までのフルスケールでの変化をいいます。
全高調波歪み（THD）1― rms入力信号振幅と、最初の6つの高調波成分の合計のrms値との比をいいます。
信号対（ノイズ＋歪み）（SINAD）1 ― rms入力信号振幅と、ナイキスト周波数より下の（高調波を含みDC成分を含まない）他のすべてのスペクトル成分の合計のrms値との比をいいます。
実効ビット数（ENOB）―特定の入力周波数でのサイン波入力の実効ビット数は、次の式を使用して、その測定されたSINADから直接計算できます。
(SINAD－1.76)ENOB＝――――――――
6.02
S/N比（SNR）1 ― rms入力信号振幅と、ナイキスト周波数より下の（最初の6つの高調波とDC成分を除く）他のすべてのスペクトル成分の合計のrms値との比をいいます。
スプリアス・フリー・ダイナミックレンジ（SFDR）1 ― rms入力信号振幅とピーク・スプリアス信号との差をいいます（dB単位）。ピーク・スプリアス成分は、高調波の場合とそうでない場合があります。
ツートーンSFDR1 ― いずれかの入力トーンのrms値と、ピーク・スプリアス成分のrms値との比をいいます。ピーク・スプリアス成分は、IMD積の場合とそうでない場合があります。
クロック・パルス幅とデューティ・サイクル ― パルス幅ハイは、定格性能を実現するために、クロック・パルスがロジック“1”状態を維持しなければならない最小時間です。パルス幅ローは、クロック・パルスがローレベル状態を維持しなければならない最小時間です。特定のクロック・レートにおいて、これらの仕様が許容されるクロック・デューティ・サイクルを規定します。
最小変換レート ― アナログ信号の最低周波数のS/N比が、保証規定値より3dB以上低下しないクロック・レートをいいます。
最大変換レート ― パラメータ・テストを実行するクロック・レートです。
出力伝搬遅延（tPD）― クロックの立ち上がりエッジから、全ビットが有効ロジック・レベルになるまでの遅延。
アウトオブレンジ回復時間 ― ADCが、正側フルスケールの10%上から負側フルスケールの10%上まで遷移するか、または負側フルスケールの10%下から正側フルスケールの10%下まで遷移した後、アナログ入力を再取得するまでの時間をいいます。
1 AC仕様は、dBc単位（信号レベルの低下につれて低下）またはdBFS単位（常にコンバータのフルスケールに換算）で表されます。
ピン配置と機能の説明
図3. 32ピンLFCSP
表II. ピン機能の説明 ― 32ピンLFCSP（CPパッケージ）
ピン番号 記号 説明
1、3 DNC 接続しません
2 CLK クロック入力ピン
4 PDWN パワーダウン機能の選択
5～14、17～20 D0（LSB）～D13（MSB） データ出力ビット
15 DGND デジタル出力グラウンド
16 DRVDD デジタル出力ドライバ電源
21 OTR 範囲外インジケータ
22 MODE データ・フォーマットとDCSモードの選択（表IVを参照）
23 SENSE リファレンス・モードの選択（表IIIを参照）
24 VREF リファレンス入／出力
25 REFB 差動リファレンス（－）
26 REFT 差動リファレンス（＋）
27、32 AVDD アナログ電源
28、31 AGND アナログ・グラウンド
29 VIN＋ アナログ入力ピン（＋）
30 VIN－ アナログ入力ピン（－）
03585-0-022
DNC 1
CLK 2
DNC 3
PDWN 4
(LSB) D0 5
D1 6
D2 7
D3 8
24 VREF
23 SENSE
22 MODE
21 OTR
20 D13 (MSB)
19 D12
18 D11
17 D10
32 A
VD
D
31 A
GN
D
30 V
IN–
29 V
IN+
28 A
GN
D
27 A
VD
D
26 R
EF
T
25 R
EF
B
D4
9
D5
10
D6
11
D7
12
D8
13
D9
14
DG
ND
15
DR
VD
D 1
6
AD9245CSP上面図
（実寸ではありません）
AD9245
REV. 0 ― 9 ―
AD9245
等価回路
図4. 等価なアナログ入力回路
図5. 等価なMODE入力回路
図6. 等価なデジタル出力回路
図7. 等価なデジタル入力回路
03585-0-006
AVDD
CLK,PDWN
D13-D0,OTR
DRVDD
03585-0-005
03585-0-004
AVDD
MODE
20kΩ
AVDD
VIN+, VIN–
03585-0-003
― 10 ― REV. 0
AD9245
代表的な性能特性（特に指定のない限り、AVDD＝3.0V、DRVDD＝2.5V、サンプル・レート＝80MSPS、DCSディスエーブル、TA＝25、2V p-p差動入力、AIN＝－0.5dBFS、VREF＝1.0V外部）
REV. 0 ― 11 ―
周波数（MHz）
振幅（dBFS）
0 5 10 15 20 25 30 35–120
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
4003585-0-032
AIN =– 0.5dBFSS/N比 = 73.2dBcENOB = 11.8ビットSFDR = 92.8 dBc
入力振幅（dBFS）
S/N比/SFDR（dBcとdBFS）
–30 –25 –20 –15 –10 –540
50
60
70
80
90
100
003585-0-033
SFDR (dBFS)
S/N比 (dBc)
SFDR = 90dBcリファレンス・ライン
SFDR (dBc)
S/N比 (dBFS)
図8. 2.5MHzでのシングル・トーン8K FFT 図11. 2.5MHzでのシングル・トーンS/N比/SFDRと入力振幅（AIN）の関係
周波数（MHz）
振幅（dBFS）
0 5 10 15 20 25 30 35–120
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
4003585-0-023
AIN =– 0.5dBFSS/N比 = 72.7dBcENOB = 11.8ビットSFDR = 87.6 dBc
S/N比/SFDR（dBcとdBFS）
入力振幅（dBFS）–30 –25 –20 –15 –10 –5
40
50
60
70
80
90
100
003585-0-034
SFDR (dBFS)
S/N比 (dBc)
SFDR = 90dBcリファレンス・ライン
SFDR (dBc)
S/N比 (dBFS)
図9. 39MHzでのシングル・トーン8K FFT 図12. 39MHzでのシングル・トーンS/N比/SFDRと入力振幅（AIN）の関係
周波数（MHz）
振幅（dBFS）
0 5 10 15 20 25 30 35–120
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
4003585-0-024
AIN =– 0.5dBFSS/N比 = 71.7dBcENOB = 11.5ビットSFDR = 81.6 dBc
サンプル・レート（MSPS）
S/N比/SFDR（dBc）
0 20 40 60 8050
60
70
80
90
100
10003585-0-025
SFDR (DIFF)
SFDR (SE) S/N比 (DIFF)
S/N比 (SE)
図10. 70MHzでのシングル・トーン8K FFT 図13. 40MHzでのS/N比/SFDRとサンプル・レートの関係
AD9245
― 12 ― REV. 0
周波数（MHz）
振幅（dBFS）
0 5 10 15 20 25 30 35–120
–110
–100
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
4003585-0-029
AIN =– 6.5dBFSS/N比 = 73.4dBFSSFDR = 86.0dBFS
入力振幅（dBFS）
S/N比/SFDR（dBcとdBFS）
–30 –27 –24 –21 –18 –15 –12 –940
100
90
80
70
60
50
–603585-0-031
SFDR = 90dBcリファレンス・ライン
SFDR (dBFS)
SFDR (dBc)
S/N比 (dBFS)
S/N比 (dBc)
図14. 30MHzと31MHzでのツートーン8K FFT 図17. 30MHzと31MHzでのツートーンS/N比/SFDRと入力振幅の関係
周波数（MHz）
振幅（dBFS）
0 5 10 15 20 25 30 35–120
–110
–100
–90
–80
–70
–60
–50
–40
–30
–20
–10
0
4003585-0-030
AIN =– 6.5dBFSS/N比 = 72.7dBFSSFDR = 78.8dBFS
入力振幅（dBFS）
S/N比/SFDR（dBcとdBFS）
–30 –27 –24 –21 –18 –15 –12 –940
100
90
80
70
60
50
–6
03585-0-027
SFDR = 90dBcリファレンス・ライン
SFDR (dBFS)
SFDR (dBc)
S/N比 (dBFS)
S/N比 (dBc)
図15. 69MHzと70MHzでのツートーン8K FFT 図18. 69MHzと70MHzでのツートーンS/N比/SFDRと入力振幅の関係
コード
INL（LSB）
0 2048 4096 6144 8192 10240 12288 14336–1.5
1.5
1.0
0.5
0
–0.5
–1.0
1638403585-0-026 コード
DNL（LSB）
0 2048 4096 6144 8192 10240 12288 14336–1.0
1.0
–0.8
–0.6
–0.4
–0.2
0
0.2
0.4
0.6
0.8
16384
03585-0-028
図16. 代表的なINL 図19. 代表的なDNL
AD9245
REV. 0 ― 13 ―
入力周波数（MHz）
S/N比（dBc）
0 25 50 75 10065
75
–40°C
+85°C
74
73
72
71
70
69
68
67
66
12503585-0-036
+25°C
入力周波数（MHz）
SFDR（dBc）
0 25 50 75 10070
100
95
90
85
80
75
125
–40°C
+25°C
+85°C
03585-0-038
図20. S/N比と入力周波数の関係 図23. SFDRと入力周波数の関係
デューティ・サイクル（%）
S/N比/SFDR（dBc）
30 35 40 45 50 55 60 6570
90
88
86
84
82
80
78
76
74
72
7003585-0-037
S/N比（DCSオン）
S/N比（DCSオフ）
SFDR（DCSオン）
SFDR（DCSオフ）
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
振幅（dBFS）
–1200 9.6 19.2 28.8 38.4
周波数（MHz） 03585-0-060
図21. S/N比/SFDRとクロック・デューティ・サイクルの関係
図24. FIN＝46.08MHz、サンプル・レート＝61.44MSPSでの2つの32K FFTCDMA2Kキャリア
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
振幅（dBFS）
–1200 9.6 19.2 28.8 38.4
周波数（MHz） 03585-0-059
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
振幅（dBFS）
–1200 9.6 19.2 28.8 38.4
周波数（MHz） 03585-0-061
図22. FIN＝96MHz、サンプル・レート＝76.8MSPSでの32K FFT WCDMAキャリア
図25. FIN＝76.8MHz、サンプル・レート＝61.44MSPSでの2つの32K FFTWCDMAキャリア
AD9245
動作原理AD9245のアーキテクチャは、フロントエンドのサンプル／ホールド・アンプ（SHA）と、これに続くパイプライン化されたスイッチド・キャパシタADCで構成されています。パイプライン化されたADCは、4ビットの第1段、それに続く1.5ビットの8つの段、さらに3ビットの最終フラッシュの3つのセクションに分けられます。各段には、前段のフラッシュ誤差を補正するために十分なオーバーラップがあります。各段からの量子化された出力はデジタル補正ロジックで結合され、14ビットの最終結果になります。パイプライン・アーキテクチャでは、第1段で新しい入力サンプルを処理し、残りの段では前のサンプルの処理を行います。サンプリングは、クロックの立ち上がりエッジで行われます。
パイプラインの最終段を除く各段は、スイッチド・キャパシタDACに接続された低分解能フラッシュADCと段間残留アンプ（MDAC）で構成されています。この残留アンプは、再構成されたDAC出力とパイプライン内の次の段に対するフラッシュ入力との差を増幅します。フラッシュ誤差のデジタル補正を容易にするため、各段で1ビットの冗長性を使用します。最終段は、フラッシュADCだけの構成になります。
入力段に含まれる差動SHAは、差動モードまたはシングルエンド・モードでAC結合またはDC結合が可能です。出力段のブロックがデータを整列させ、誤差補正を実行し、データを出力バッファに渡します。出力バッファには別電源から電力を供給するので、出力電圧振幅の調整が可能です。パワーダウン中は、出力バッファが高インピーダンス状態になります。
アナログ入力とリファレンスの概要AD9245へのアナログ入力は差動スイッチド・キャパシタSHAで、差動入力信号の処理に最適な性能を発揮するように設計されています。SHA入力は、図26に示すように、広範なコモン・モード範囲（VCM）に対応し、優れた性能を維持します。電源電圧の1/2での入力コモン・モード電圧によって、信号依存の誤差を最小限に抑え、最適な性能を実現します。
図26. S/N比、SFDRとコモン・モード・レベルの関係
図27に示すように、クロック信号は、SHAのサンプル・モードとホールド・モードを交互に切り替えます。SHAをサンプル・モードに切り替えるとき、信号源はサンプル・コンデンサに充電し、クロック・サイクルの1/2以内で整定できるものでなければなりません。各入力に直列に存在する小さな抵抗は、駆動源の出力段で必要とされるピーク過渡電流を低減するために効果的です。また、小さなシャント・コンデンサを入力間に接続して、ダイナミック充電電流を供給することもできます。この受動回路がADCの入力におけるローパス・フィルタになります。このため、正確な値はアプリケーションに依存します。IFアンダーサンプリング・アプリケーションでは、シャント・コンデンサを減らすか除去してください。シャント・コンデンサと駆動源インピーダンスの組み合わせによって、入力帯域幅が制限されます。
図27. スイッチド・キャパシタSHAの入力
最高のダイナミック性能を得るには、VIN＋とVIN－を駆動するソース・インピーダンスを一致させて、コモン・モード整定誤差を対称にしてください。これらの誤差は、ADCのコモン・モード除去によって減少します。
内部の差動リファレンス・バッファによって作られる正と負のリファレンス（REFTとREFB）で、ADCコアのスパンが規定されます。リファレンス・バッファの出力コモン・モードは電源電圧の1/2に設定され、REFT電圧、REFB電圧、スパンは次のように定義されます。
1REFT＝― (AVDD＋VREF)
2
1REFB＝― (AVDD－VREF)
2
スパン＝2×(REFT－REFB)＝2×VREF
上の式から分かるように、REFT電圧とREFB電圧は、電源電圧の1/2について対称で、定義によって、入力スパンはVREF電圧値の2倍になります。
内部リファレンスは、0.5Vまたは1.0Vの固定値にピン接続したり、「内部リファレンス接続」のセクションで説明するのと同じレンジで調整できます。AD9245を2V p-pの最大入力スパンに設定すると、最大のS/N比性能が得られます。2V p-pモードから1V p-pモードに変更するときの相対的なS/N比の低下は、3dBです。
03066-0-012
H
H
VIN+
VIN–
CPAR
CPAR
T
T
5pF
5pF
T
T
S/N比/SFDR（dBc）
0.5 1.0 1.5 2.0 2.550
100
95
90
85
80
75
70
65
60
55
3.003585-0-039
SFDR (2.5MHz)
SFDR (39MHz)
S/N比 (2.5MHz)
S/N比 (39MHz)
コモン・モード・レベル（V）
― 14 ― REV. 0
SHAは、選択したリファレンスにおいて許容できるレンジ内に信号のピークを抑えるソースから駆動できます。最小と最大のコモン・モード入力レベルは、次のように定義されます。
VREFVCMMIN＝―――2
(AVDD＋VREF)VCMMAX＝――――――――2
最小のコモン・モード入力レベルによって、AD9245においてグラウンド基準の入力が可能になります。
最適性能は差動入力で得られますが、シングルエンド・ソースをVIN＋やVIN－に印加することもできます。この構成では、1つの入力は信号を受け付けますが、もう1つの入力の方は適切なリファレンスに接続して、ミッドスケールに設定してください。たとえば、1VリファレンスをVIN－に印加しながら、2Vp-p信号をVIN＋に印加することができます。これによって、AD9245は、2～0Vの間のさまざまな入力信号を受け付けるようになります。シングルエンド構成では、差動構成の場合に比べて、歪み性能が大幅に低下することもありますが、低い入力周波数ではこの影響は顕著ではありません。
差動入力構成前述のように、最適性能は、AD9245を差動入力構成で駆動したときに得られます。ベースバンド・アプリケーションの場合、AD8138差動ドライバによってADCに優れた性能と柔軟なインターフェースがもたらされます。AD8138の出力コモン・モード電圧は簡単にAVDD/2に設定することができ、ドライバをSallen Keyフィルタ回路で構成して、入力信号の帯域制限を行うことができます。
図28. AD8138を使用する差動入力構成
2次ナイキスト領域以上の入力周波数においては、大部分のアンプの性能はAD9245の真の性能を発揮させるのに不十分です。特に、70～100MHzレンジの周波数がサンプリングされるIFアンダーサンプリング・アプリケーションでは、これが当てはまります。こうしたアプリケーションでは、入力構成に差動トランス・カップリングの使用をお勧めします。シャント・コンデンサの値は入力周波数とソース・インピーダンスに依存するため、減らすか除去してください。図29に、一例を示します。
図29. 差動トランスのカップリング構成
トランスを選択するときには、信号特性を考慮する必要があります。大部分のRFトランスは数MHz以下の周波数で飽和し、過剰な信号電力でもコア飽和が生じ、これによって歪みが起きることになります。
シングルエンド入力構成シングルエンド入力は、価格重視のアプリケーションで十分な性能を提供できます。この構成では、大きな入力コモン・モード振幅によってSFDRと歪み性能が低下します（図13を参照）。しかし、各入力でのソース・インピーダンスが一致した場合には、S/N比性能にはほとんど影響がありません。図30に、代表的なシングルエンド入力構成を示します。
図30. シングルエンド入力構成
クロック入力の考慮事項代表的な高速ADCでは、両方のクロック・エッジを使用してさまざまな内部タイミング信号を生成するため、クロック・デューティ・サイクルに影響されやすくなることがあります。一般に、ダイナミック性能特性を維持するには、クロック・デューティ・サイクルの変動を5%以内に抑える必要があります。AD9245の内蔵クロック・デューティ・サイクル安定器（DCS）は、非サンプリング・エッジのタイミングを再生して、ノミナル50%のデューティ・サイクルを持つ内部クロック信号を供給します。これによって、AD9245の性能に影響を与えることなく、広範囲のクロック入力デューティ・サイクルが可能になります。図21に示すように、DCSオンでの30～70%のデューティ・サイクルでノイズと歪みの性能はほぼ平坦です。
デューティ・サイクル安定器は、遅延ロック・ループ（DLL）を使用して、非サンプリング・エッジを生成します。その結果、サンプリング周波数が変化すると、DLLが新しいレートを取得してロックするために、約100クロック・サイクルが必要になります。
03585-0-015
AD9245
VIN+
VIN–
AVDD
AGND
2V p-p
33Ω
33Ω
20pF49.9Ω
1kΩ
1kΩ
0.1µF
10µF
10µF 0.1µF
1kΩ
1kΩ
+
+
03585-0-014
AD9245
VIN+
VIN–
AVDD
AGND
33Ω
33Ω
10pF49.9Ω
1kΩ
1kΩ0.1µF
2V p-p
AD9245
VIN+
VIN–
AGND
AVDD
1V p-p 49.9Ω
523Ω
1kΩ
1kΩ0.1µF
33Ω
33Ω
20pF
499Ω
499Ω
499Ω
AD8138
03585-0-013
AD9245
REV. 0 ― 15 ―
AD9245
ジッターの考慮事項高速で高分解能のADCは、クロック入力の質に敏感です。アパーチャ・ジッター（tJ）だけに基づく特定入力周波数（fINPUT）でのS/N比の低下は、次の式で計算できます。
πS/N比＝20 log [―― fINPUT×tJ ]2
この式で、アパーチャ・ジッター実効値は、クロック入力、アナログ入力信号、ADCアパーチャ・ジッター仕様値を含む全ジッター・ソースの2乗平均平方根になります。IFアンダーサンプリング・アプリケーションは、ジッターに特に敏感です（図31を参照）。
アパーチャ・ジッターがAD9245のダイナミックレンジに影響を与える可能性がある場合は、クロック入力をアナログ信号として扱ってください。クロック信号をデジタル・ノイズで変調しないように、クロック・ドライバ用の電源をADC出力ドライバの電源から分離してください。低ジッターの水晶制御発振器は、最高のクロック・ソースになります。クロックが別のタイプのソースから（ゲートや分周などの方法によって）生成される場合は、最後のステップで、元のクロックによってタイミングを再生する必要があります。
図31. S/N比と入力周波数およびジッターの関係
消費電力とスタンバイ・モード図32に示すように、AD9245が消費する電力は、そのサンプル・レートに比例します。デジタル消費電力は、主にデジタル・ドライバの電流と各出力ビットでの負荷の大きさによって決まります。最大のDRVDD電流（IDRVDD）は、次のように計算できます。
IDRVDD＝VDRVDD×CLOAD×fCLK×N
ここで、Nは出力ビット数で、AD9245では14になります。この最大電流が発生するのは、すべての出力ビットがすべてのクロック・サイクルでスイッチングするとき、つまり、ナイキスト周波数（fCLK/2）でフルスケール方形波が入力されたときです。実際には、DRVDD電流は出力ビットの平均スイッチング数によって定められ、平均スイッチング数はサンプル・レートとアナログ入力信号の特性によって決まります。
図32. 2.5MHzでの電力／電流とサンプル・レートの関係
出力ドライバに接続される容量性負荷を減らすことで、デジタル消費電力を最小限に抑えることができます。図32に示すデータは、各出力ドライバに5pFの負荷を接続し、「代表的な性能特性」と同じ動作条件で得たものです。
PDWNピンをハイレベルにアサートすると、AD9245はスタンバイ・モードになります。この状態では、CLK入力とアナログ入力がスタティックな場合、一般にADCが消費する電力は1mWです。スタンバイ中には、出力ドライバが高インピーダンス状態になります。PDWNピンをローレベルにアサートし直すと、AD9245は通常の動作モードに戻ります。
スタンバイ・モードでは、リファレンス、リファレンス・バッファ、バイアス回路をシャットダウンすることで低消費電力を実現します。REFTとREFBに接続するデカップリング・コンデンサはスタンバイ・モードに入ると放電し、通常動作に戻るときに再充電しなければなりません。この結果、ウェイクアップ時間はスタンバイ・モードになっていた時間に関係し、スタンバイ・サイクルが短いほど、それに比例してウェイクアップ時間も短くなります。REFTとREFBに推奨の0.1µFと10µFのデカップリング・コンデンサを接続すると、リファレンス・バッファのデカップリング・コンデンサを完全に放電するために約1秒かかり、フル動作に復元するために7msかかります。
デジタル出力AD9245の出力ドライバを2.5Vまたは3.3Vのロジック・ファミリーに接続するために設定する場合、接続先のロジックのデジタル電源にDRVDDを一致させます。出力ドライバは、多種多様なロジック・ファミリーを駆動するために十分な出力電流を提供できるよう設計されています。ただし、大きな駆動電流によって電源に電流グリッチが発生してコンバータ性能に影響を与えることがあります。ADCで大きな容量性負荷や大きなファンアウトを駆動する必要のあるアプリケーションでは、外部バッファやラッチが必要となることもあります。
表IVに示すように、データ・フォーマットには、オフセット・バイナリか2の補数を選択できます。
サンプル・レート（MSPS）
合計電力（mW）
電流（mA）
10 20 30 40 50 60 70 80 90300
325
350
375
400
425
0
20
40
60
80
100
120
140
100
03585-0-035
アナログ電流
合計電力
デジタル電流
入力周波数（MHz）
S/N比（dBc）
140
75
70
65
60
55
50
45
10001001003585-0-041
0.2ps
測定されたS/N比
0.5ps
1.0ps
1.5ps
2.0ps2.5ps
3.0ps
― 16 ― REV. 0
タイミングAD9245は、7クロック・サイクルのパイプライン遅延を持つラッチされたデータ出力を提供します。データ出力は、クロック信号の立ち上がりエッジから1伝搬遅延（tPD）後に有効になります。詳細なタイミングについては、図2を参照してください。
AD9245内の過渡電圧を減らすには、出力データ・ラインの長さと、それらに接続される負荷を最小限に抑えてください。こうした過渡電圧は、コンバータのダイナミック性能を低下させることがあります。
AD9245の最低変換レート（typ値）は1MSPSです。1MSPSより下のクロック・レートでは、ダイナミック性能が低下することがあります。
リファレンスAD9245は、安定した正確な0.5Vリファレンスを内蔵しています。入力範囲を調整するには、内部リファレンスまたは外部リファレンスを使用して、AD9245に印加するリファレンスを変更します。ADCの入力スパンは、リファレンスの変化に比例して変化します。さまざまなリファレンス・モードを表IIIにまとめ、以下のセクションで説明します。
トランスを通じてADCを差動で駆動する場合は、リファレンスを使用してセンター・タップをバイアスできます（コモン・モード電圧）。
内部リファレンスの接続AD9245内のコンパレータは、SENSEピンでの電位を検出し、表IIIに示す4つの状態のいずれかにリファレンスを設定します。SENSEがグラウンド・レベルの場合、リファレンス・アンプ・スイッチが内部抵抗分割器に接続され（図33を参照）、VREFは1Vに設定されます。SENSEピンをVREFに接続すると、リファレンス・アンプの出力がSENSEピンに切り替えられ、ループが構成されて、0.5Vのリファレンス出力が供給されます。図35に示すように抵抗分割器を接続する場合には、スイッチが再びSENSEピンに設定されます。これによって、リファレンス・アンプは非反転モードになり、VREF出力は次のように定義されます。
R2VREF＝0.5×(1＋――)R1
すべてのリファレンス設定で、REFTとREFBでA/D変換コアを駆動し、その入力スパンを決めます。ADCの入力範囲は、内部／外部リファレンスに対して、常にリファレンス・ピンでの電圧の2倍になります。
図33. 内部リファレンスの設定
ゲイン・マッチングを改善するために、AD9245の内部リファレンスを使用して複数のコンバータを駆動する場合は、他のコンバータによるリファレンス負荷を考慮する必要があります。図34に、内部リファレンスに対する負荷の影響を示します。
図34. VREF精度と負荷
負荷（mA）
誤差（%）
0.05
0 0.5 1.0 1.5 2.0 2.5 3.003585-0-019
0
–0.25
–0.20
–0.15
–0.10
–0.050.5Vでの誤差（%）
1Vでの誤差（%）
03585-0-017
10µF+
0.1µF
VREF
SENSE
0.5V
AD9245
VIN–
VIN+
REFT
0.1µF
0.1µF 10µF
0.1µF
REFB
+
選択ロジック
ADCコア
表III. リファレンス設定のまとめ
選択するモード SENSE電圧 内部スイッチ位置 得られるVREF（V） 得られる差動スパン（V p-p）
外部リファレンス AVDD N/A N/A 2×外部リファレンス
内部固定リファレンス VREF SENSE 0.5 1.0
プログラマブル・リファレンス 0.2V～VREF SENSE （図35 2×VREF参照）
内部固定リファレンス AGND～0.2V 内部分割器 1.0 2.0
AD9245
REV. 0 ― 17 ―
R20.5×(1＋――)R1
AD9245
図35. プログラマブル・リファレンスの設定
外部リファレンスの動作ADCのゲイン精度を高めたり、熱ドリフト特性を改善するには、外部リファレンスを使用しなければならないことがあります。複数のADCが互いに監視する場合は、ゲイン・マッチング誤差を許容可能なレベルまで減らすために、内部または外部の1つのリファレンスが必要になることがあります。図36に、1Vモードと0.5Vモードでの内部リファレンスの代表的なドリフト特性を示します。
SENSEピンをAVDDに接続すると、内部リファレンスがディスエーブルにされ、外部リファレンスを使用できるようになります。内部リファレンス・バッファは、外部リファレンスに7kΩの等価負荷をロードします。内部バッファからは、ADCコアに対する正と負のフルスケール・リファレンス（REFTとREFB）が依然として提供されます。入力スパンは常にリファレンス値の2倍になるため、外部リファレンスは最大1Vに制限する必要があります。
図36. 代表的なVREFドリフト
動作モードの選択前述のように、AD9245は、オフセット・バイナリまたは2の補数のフォーマットでデータを出力できます。クロック・デューティ・サイクル安定器（DCS）をイネーブル／ディスエーブルにする機能も備えています。MODEピンは、データ・フォーマットとDCS状態を制御するマルチレベル入力です。表IVに、入力スレッショールド値と対応するモードの選択を示します。
表IV. モードの選択
デューティ・MODE電圧 データ・フォーマット サイクル安定器
AVDD 2の補数 ディスエーブル
2/3AVDD 2の補数 イネーブル
1/3AVDD オフセット・バイナリ イネーブル
AGND（デフォルト） オフセット・バイナリ ディスエーブル
評価ボードAD9245評価ボードは、ADCをさまざまなモードと設定で動作させるために必要なすべてのサポート回路を提供します。全回路図とレイアウトを以下に示します。これは、システム・レベルで使用する適切な配線とグラウンド接続の技術を示しています。
コンバータの究極の性能を実現するには、きわめて低い位相ノイズ（1ps未満のrmsジッター）を持つ信号源を使用することが不可欠です。仕様のノイズ性能を実現するには、入力信号の適切なフィルタリングによって、高調波を除去し、入力での総合ノイズを下げる必要もあります。
AD9245は、トランスを通じてシングルエンドまたは差動で駆動できます。DUTをサポート回路から絶縁するために、別個の電源ピンがあります。それぞれの入力設定は、さまざまなジャンパを適切に接続することによって選択します（回路図を参照）。
AD8351オペアンプを使用する代替の差動アナログ入力パスは、レイアウトに含まれていますが、出荷時には実装されていません。ADC付きオペアンプの評価に関心がある設計者は、C15、R12、R3を除去し、オペアンプ回路を実装してください。AD8351出力とAD9245との間の受動回路によって、ユーザーは、オペアンプの周波数応答をアプリケーションに合わせて最適化できます。
温度（）
VREF誤差（%）
–400
1.0
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
80706050403020100–10–20–30
03585-0-040
VREF = 0.5V
VREF = 1V
03585-0-018
10µF+
0.1µF
VREF
SENSE
R2
R1 0.5V
AD9245
VIN–
VIN+
REFT
0.1µF
0.1µF 10µF
0.1µF
REFB
+
選択ロジック
ADCコア
― 18 ― REV. 0
図37. LFCSP評価ボードの回路図、アナログ入力とDUT
0358
5-0-
050
12
34
56
P13
P14
XF
RIN
1
オプションXFR
T2
FT
C1–
1–13
NC
CT
1
T 1
AD
T1–
1WT
6 2
34
5
12
345
Rシングルエンド
R18
25kΩ
R3、R17、R18
一度に内蔵できるのは
1つだけ
EXTREF
1V最大E1
R1
10kΩ
R9
10kΩ
0.1µ
FC
12
C9
0.10
µFG
ND
GN
DG
ND
GN
D
GN
D
C29
10µF
0.1µ
FC
11
C7
0.1µ
F
GN
D
AV
DD
P7
AB
CD
P9
P8
P11
P10
E
C13
0.10
µFC
2210
µF
P6 P
1
P3
P4
1
2 3 4
GN
D
GN
DC8
0.1µ
F
P5
2MO
DE
25 26 27 28 29 30 31 32
24
2322
21
20
19
1817
1
23
4
5
6
78
RE
FB
RE
FT
AV
DD
AG
ND
VIN
+
AG
ND
AVD
D
VIN
–
AD
9245
U4
VREFSENSE
MODE
D13
OTR
D12
D11
D10
DV
DD
DG
ND
D9
D7
D8
D6
D5
D4
16 15 14 13 12 11 10 9
DNC
CLK
DNC
D0
PDWN
D1D2
D3
(LS
B)
DR
VD
D
GN
D
1 2 3 4 5 6 7 81 2 3 4 5 6 7 8
16 15 14 13 12 11 10 916 15 14 13 12 11 10 9
DR
XD
13X
D12
X
D10
X
D11
X
D9X
D8X
D7X
D6X
D5X
D4X
D2X
D3X
D1X
D0X
(MS
B)
範囲外ビット
AVDD
GND
DRVDD
VDL
GND
VANP
P2
GN
DH
1M
TH
OL
E6
H2
MT
HO
LE
6
H3
MT
HO
LE
6
H4
MT
HO
LE
6
3.0V
2.5V
2.5V
5.0V
RP
222
0Ω
RP
122
0Ω
GN
D
R8
1kΩ
CL
K
AV
DD
GN
DR
251k
ΩR
131k
Ω
AV
DD
R15
33Ω
GN
D
C23
10p
F
GN
D
GN
D
AV
DD
R4
33ΩR36
1kΩ
R26
1kΩ
GN
D
AV
DD
AV
DD
GN
D
GN
D
VIN
+
VIN
–
15p
F
C21
10p
F
R2
XX
R10
36Ω
R12
0Ω
AM
PIN
XO
UT
GN
D XO
UTB
R3
0Ω
R11
36Ω
C5
0.1µ
F
C26
10p
FE
45
C16
0.1µ
F
R42
0ΩC
60.
1µF
GN
D
GN
D
AM
P
AM
PIN
B
C15
0.1µ
FL1 1
00
GN
D
PR
IS
EC
PR
IS
EC
GN
D
C18
0.10
µF
XF
RIN
XO
UTB
CT
XO
UT
J1
R5
1kΩ
R7
1kΩ
R6
1kΩ
SENSEピン・ハンダ付け可能ジャンパ：
E～A： 外部分圧器
E～B： 内部1Vリファレンス（デフォルト）
E～C： 外部リファレンス
E～D： 内部0.5Vリファレンス
MODEピン・ハンダ付け可能ジャンパ：
5～1： 2の補数／DCSオフ
5～2： 2の補数／DCSオン
5～3： オフセット・バイナリ／DCSオン
5～4： オフセット・バイナリ／DCSオフ
C19または
フィルタ用
のL1
AD9245
REV. 0 ― 19 ―
AD9245
図38. LFCSP評価ボードの回路図、デジタル・パス
0358
5-0-
051
DR
XD
13X
GN
D
D2X D1X
GN
D
D0X
D11
X
D12
X
DR
VD
D
D10
XD
9X
GN
DD
8X
D7X
D5X
D6X
GN
D
D4X
D3X
DR
VD
D
2CLK
2DB
2D7
GN
D
2D6
2D5
1D2
1D1
1CLK
2D4
VC
C
VC
C
2D3
GN
D
2D2
2D1
1D7
1D6
1D5
1D8
GN
D
1D4
1D3
GN
D
2OE
2QB
2Q7
2Q6
2Q5
1Q2
1Q1
1OE
2Q4
2Q1
GN
D
GN
D
2Q2
2Q3
1Q8
1Q6
VC
C
1Q5
1Q5
VC
C
VC
C
1Q4
1Q3
GN
D
25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48
24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
INO
UT
CLK
AT
/DA
C
1U1
74LV
TH
1623
74
T/D
AC
GN
D
GN
D
DR
VD
D
GN
D
GN
D
DR
VD
D
GN
D
GN
D
DR
YM
SB
LSB
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39
GN
D
DR
GN
DM
SB
DR
Y GN
D
AM
PIN
AM
PIN
B
GN
D
GN
D
GN
D
GN
D
GN
D
GN
DVA
MP
GN
D
VA
MP
GN
D
GN
D
HEADER 40
C27
0.1 µ
F
C45
0.1µ
F
C28
0.1 µ
F
C35
0.10
µF
C24
10µF
C17
0.1 µ
F
R16
0Ω
R39
1kΩ
R14
25Ω
R40
10kΩ
PW
DN
1R
GP
1 2
INH
I 3
INLO
4
RP
G
5
R41
10k Ω
R35
25Ω
R33
25Ω
R34
1.2k
Ω
R19
50Ω
AM
P IN
AM
P
R17
0Ω
R38
1kΩ
U3
AD
8351
C44
0.1 µ
F
GN
D
GN
DC
OM
M678910
OP
LO
OP
HI
VP
OS
VO
CM
パワーダウン
R40またはR41を使用
― 20 ― REV. 0
図39. LFCSP評価ボードの回路図、クロック入力
0358
5-0-
051
DR
XD
13X
GN
D
D2X D1X
GN
D
D0X
D11
X
D12
X
DR
VD
D
D10
XD
9X
GN
DD
8X
D7X
D5X
D6X
GN
D
D4X
D3X
DR
VD
D
2CLK
2DB
2D7
GN
D
2D6
2D5
1D2
1D1
1CLK
2D4
VC
C
VC
C
2D3
GN
D
2D2
2D1
1D7
1D6
1D5
1D8
GN
D
1D4
1D3
GN
D
2OE
2QB
2Q7
2Q6
2Q5
1Q2
1Q1
1OE
2Q4
2Q1
GN
D
GN
D
2Q2
2Q3
1Q8
1Q6
VC
C
1Q5
1Q5
VC
C
VC
C
1Q4
1Q3
GN
D
25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48
24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
INO
UT
CLK
AT
/DA
C
1U1
74LV
TH
1623
74
T/D
AC
GN
D
GN
D
DR
VD
D
GN
D
GN
D
DR
VD
D
GN
D
GN
D
DR
YM
SB
LSB
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39
GN
D
DR
GN
DM
SB
DR
Y GN
D
AM
PIN
AM
PIN
B
GN
D
GN
D
GN
D
GN
D
GN
D
GN
DVA
MP
GN
D
VA
MP
GN
D
GN
D
HE
AD
ER
40
C27
0.1µ
F
C45
0.1µ
F
C28
0.1 µ
F
C35
0.10
µF
C24
10µF
C17
0.1µ
F
R16
0Ω
R39
1kΩ
R14
25Ω
R40
10k Ω
PW
DN
1R
GP
1 2
INH
I 3
INLO
4
RP
G
5
R41
10kΩ
R35
25Ω
R33
25Ω
R34
1.2k
Ω
R19
50Ω
AM
P IN
AM
P
R17
0 Ω
R38
1kΩ
U3
AD
8351
C44
0.1 µ
F
GN
D
GN
DC
OM
M678910
OP
LO
OP
HI
VP
OS
VO
CM
パワーダウン
R40またはR41を使用
AD9245
REV. 0 ― 21 ―
AD9245
図40. LFCSP評価ボードのレイアウト、表面
図41. LFCSP評価ボードのレイアウト、裏面
図42. LFCSP評価ボードのレイアウト、グラウンド・プレーン
図43. LFCSP評価ボードのレイアウト、電源プレーン
03585-0-056
03585-0-055
03585-0-054
03585-0-053
― 22 ― REV. 0
1
図44. LFCSP評価ボードのレイアウト、表面シルクスクリーン 図45. LFCSP評価ボードのレイアウト、裏面シルクスクリーン
03585-0-058
シリアル番号
03585-0-057
アナログ入力
タイミング・コントロール
パワーオン
エンコード
カスタマ評価ボード
AD9245
REV. 0 ― 23 ―
AD9245
表V. LFCSP評価ボードの部品表
推奨ベンダー／ ADIから項目 数量 省略1 参照記号 デバイス パッケージ 値 パーツ番号 の提供
1 18 C1、C5、C7、C8、C9、C11、C12、 チップ・コンデンサ 0603 0.1µFC13、C15、C16、C31、C33、C34、C36、C37、C41、C43、C47
8 C6、C18、C27、C17、C28、C35、C45、C44
2 8 C2、C3、C4、C10、C20、C22、 タンタル・ TAJD 10µFC25、C29 コンデンサ
2 C46、C24
3 8 C14、C30、C32、C38、C39、C40、 チップ・コンデンサ 0603 0.001µFC48、C49
4 3 C19、C21、C23 チップ・コンデンサ 0603 10pF
5 1 C26 チップ・コンデンサ 0603 10pF
6 9 E31、E35、E43、E44、E50、E51、 ヘッダー EHOLE ジャンパ・ブロックE52、E53
2 E1、E45
7 2 J1、J2 SMAコネクタ／50Ω SMA
8 1 L1 インダクタ 0603 10nH Coilcraft/0603CS-10NXGBU
9 1 P2 端子ブロック TB6 Wieland/25.602.2653.0, z5-530-0625-0
10 1 P12 ヘッダー・デュアル HEADER Digi-Key S2131-20-ND20ピンRTアングル 40
11 5 R3、R12、R23、R28、RX チップ抵抗 0603 0Ω6 R37、R22、R42、R16、R17、R27
12 2 R4、R15 チップ抵抗 0603 33Ω13 14 R5、R6、R7、R8、R13、 チップ抵抗 0603 1kΩ
R20、R21、R24、R25、R26、R30、R31、R32、R36
14 2 R10、R11 チップ抵抗 0603 36Ω15 1 R29 チップ抵抗 0603 50Ω
1 R19
16 2 RP1、RP2 抵抗パック R_742 220Ω Digi-Key CTS/742C163220JTR
17 1 T1 ADT1-1WT AWT1-1T Mini-Circuits
18 1 U1 74LVTH162374 TSSOP-48CMOSレジスタ
19 1 U4 AD9245BCP ADC CSP-32 アナログ・デバイセズ社 ×（DUT）
20 1 U5 74VCX86M SOIC-14 Fairchild
21 1 PCB AD92XXBCP/PCB PCB アナログ・デバイセズ社 ×
22 1 U3 AD8351オペアンプ MSOP-8 アナログ・デバイセズ社 ×
23 1 T2 MACOMトランス ETC1-1-13 1-1 TX MACOM/ETC1-1-13
24 5 R9、R1、R2、R38、R39 チップ抵抗 0603 SELECT
25 3 R18、R14、R35 チップ抵抗 0603 25Ω26 2 R40、R41 チップ抵抗 0603 10kΩ27 1 R34 チップ抵抗 1.2kΩ28 1 R33 チップ抵抗 100Ω合計 78 20
1これらの項目は、PCB設計には含まれていますが、組み立て時には省略されています。
― 24 ― REV. 0
外形寸法
32ピン・フレーム・チップ・スケール・パッケージ［LFCSP］（CP-32）
寸法はミリメートルで表示
オーダー・ガイド
モデル 温度範囲 パッケージ パッケージ外形
AD9245BCP-801 －40～＋85 ピン・フレーム・チップ・スケール・パッケージ（LFCSP） CP-32
AD9245BCPRL7-801 －40～＋85 ピン・フレーム・チップ・スケール・パッケージ（LFCSP） CP-32
AD9245BCP-80EB1 評価ボード1 露出パドルをLFCSPパッケージのグラウンド・プレーンにハンダ付けすることをお勧めします。ハンダ接合部の信頼性は向上しており、露出パドルをカスタマ・ボードにハンダ付けすることで、パッケージの最大の熱性能が実現できます。
0.300.230.18
12°（最大）
0.20リファレンス実装面
0.05（最大）0.02（公称）
1.00（最大）0.65（公称）
平坦性0.08
1.000.900.80
132
89
2524
1617
0.500.400.30
3.50REF
0.50BSC
5.00BSC SQ
4.75BSC SQ SQ
3.253.102.95
ピン1目印
0.60（最大）0.60（最大）
JEDEC規格MO-220-VHHD-2に準拠
ピン1目印
上面図 底面図
AD9245
REV. 0 ― 25 ―
WARNING!
ESD SENSITIVE DEVICE
注意ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静電気が容易に蓄積され、検知されないまま放電されます。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切な予防措置を講じることをお勧めします。
AD9245
― 26 ― REV. 0
AD9245
REV. 0 ― 27 ―
― 28 ― REV. 0
PR
INTE
D IN
JA
PA
NC
0358
3-0-
5/03
(0)
