(19) 한민 특허청(KR)

(12) 등 특허공보(B1)

(45) 공고 2014 03월12

(11) 등 10-1373188

(24) 등 2014 03월05

(51) 특허 (Int. Cl.)

H03L 7/099 (2006.01) H03B 5/04 (2006.01)(21) 원 10-2012-0107254

(22) 원 2012 09월26

심사청 2012 09월26

(56) 행 사문헌

JP2008042339 A*

*는 심사 에 하여 문헌

(73) 특허

연 학 산학 단

울특별시 문 연 50, 연 학 (신동)

(72)

우

울 마포 11 39, 101 (상 동, 리 리 트)

천

울 진 능동 32 137, 301 (능동, 트빌라)

(74) 리

, ,

체 청 항 : 15 항 심사 : 엄

(54) 능동 루프 필 능 탑재한 원 어 진 한 상 고 루프

(57)

본 연산 폭 원 하는 원 어 진 에 능동 가 사 없

하 연산 폭 공 하여 능동 루프 필 능과 원 어 진 능 갖는 능동 루프 필

능 탑재한 원 어 진 한 상 고 루프에 한 것 다.

도 - 도5

등록특허 10-1373188

- 1 -

특허청

청 항 1

원 어 진 상 원 어 진 에 한 원 는 연산 폭 포함하는 원

어 진 에 어 ,

상 연산 폭 신 피드 하여 상 연산 폭 단 하는 가

비 고

상 는 동 루프 필 포함하는

능동 루프 필 능 탑재한 원 어 진

청 항 2

1항에 어 ,

상 원 어 진 주 가 가 도 상 원 드 - 웃

하 해 PMOS 포함하는 것 특징 하는 능동 루프 필 능 탑재한 원 어 진

청 항 3

2항에 어 ,

상 PMOS 게 트 단 단 상 연산 폭 단과 연결 고, 상 PMOS 단 에는 원

연결 ,

상 는 상 PMOS 드 단 신 피드 하여 상 연산 폭 단

하는 것 특징 하는 능동 루프 필 능 탑재한 원 어 진

청 항 4

1항에 어 ,

상 원 어 진 원 0.5V 하 경우

상 연산 폭 는 Baze 폭 원 어 진 .

청 항 5

1항에 어 ,

상 루프 필 는 병 연결 항과 시 포함하는 것 특징 하는 능동 루프 필 능 탑재

한 원 어 진

청 항 6

5항에 어 ,

상 루프 필 는 필 (notch filter) 포함하는 것 특징 하는 능동 루프 필 능 탑재한 원

어 진

등록특허 10-1373188

- 2 -

청 항 7

상 주 검 , 주 주 , 차지 프, 루프 필 원 어 진 포함하는 상 고 루프에

어 ,

상 상 고 루프는 하 연산 폭 포함하고

상 루프 필 상 원 어 진 는 상 연산 폭 공 하여

능동 루프 필 상 원 어 진 에 한 원 어 진 능 갖는 것 특징 하는

상 고 루프.

청 항 8

7항에 어 ,

상 원 어 진 는 상 원 어 진 주 가 가 도 상

원 드 - 웃 하 해 PMOS 포함하는 것 특징 하는 상 고 루프.

청 항 9

7항에 어 ,

상 원 어 원 0.5V 하 경우, 상 연산 폭 는 Baze 폭 상 고

루프.

청 항 10

7항에 어 ,

상 능동 루프 필 는 병 연결 항과 시 포함하는 것 특징 하는 상 고 루프

청 항 11

10항에 어 ,

상 능동 루프 필 는 필 (notch filter) 포함하는 것 특징 하는 상 고 루프

청 항 12

단 신 에 하는 신 하는 원 어 진 ;

상 원 어 진 피드 신 에 하는 신 가 단 고, 비

단 , 단 상 원 어 진 상 단과 연결 , 상 원 어 진 에

한 원 는 연산 폭 ;

상 연산 폭 상 신 피드 하여 상 연산 폭 단 하는

포함하 ,

상 는,

동 포함하는 루프 필 포함하여 상 연산 폭 상 하여 능동 루프 필 능 갖는 것

특징 하는 원 어 진 .

등록특허 10-1373188

- 3 -

청 항 13

12항에 어 ,

상 원 어 진 는

게 트 단 단 상 연산 폭 단과 연결 고, 드 단 에는 원 연결 ,

단 단 상 원 어 진 상 단과 연결 PMOS; 포함하고,

상 PMOS 단 신 피드 하여 상 연산 폭 단 하는

포함하는 능동 루프 필 능 탑재한 원 어 진 .

청 항 14

12항에 어 ,

상 원 어 진 원 0.5V 하 경우 상 연산 폭 는 Baze 폭 능동 루프 필

능 탑재한 원 어 진 .

청 항 15

신 에 하는 클럭 하는 원 어 진 ;

상 원 어 진 피드 신 는 주 주 ;

클럭과 상 주 주 비 하여 상 주 차 에 해당하는

하는 상 주 검 ;

상 주 차 에 해당하는 에 하여 하량 하는 차지 프;

상 차지 프 단 고, 비 단 , 단 상

원 어 진 상 단과 연결 , 상 원 어 진 에 한 원

능 갖는 연산 폭 ;

상 연산 폭 상 신 피드 하여 상 연산 폭 단 하는

포함하 ,

상 는,

동 포함하는 루프 필 포함하여 상 연산 폭 상 하여 능동 루프 필 능 갖는 것

특징 하는 상 고 루프.

본 원 어 진 한 상 고 루프에 한 것 , 보다 상 하게는 능동[0001]

루프 필 능 탑재한 원 어 진 한 상 고 루프에 한 것 다.

경

어 진 는 상 고 루프에 루프 필 에 에 하여 주 갖는 진신[0002]

생하고 에 공한다. 또한 상 고 루프(Phase Locked Loop, PLL)는 는 주 신

고, 체 가변 주 가지는 어 진 에 생 어 는 주

신 (Negative Feedback)루프 통하여 , 2개 주 신 가 동 주

등록특허 10-1373188

- 4 -

동 상 또는 동 주 동 한 상차가 가 는 신 하도 어 진 어하

는 다. 러한 상 고 루프는 클럭 신 생 복 , 주 변 , 복 , 합 체 등과 같

통신 시 지 비에 리 사 다.

내

해결하 는 과

본 루고 하는 과 는 능동 루프 필 능 탑재한 원 어 진 (SRVCO)[0003]

공하는 다.

본 루고 하는 다 과 는 능동 루프 필 능 갖는 원 어 진 [0004]

한 상 고 루프 공하는 다.

과 해결 단

본 실시 에 원 는 연산 폭 원 어 진 포함하는 원 [0005]

어 진 에 어 , 상 연산 폭 단 하는 는 동

루프 필 포함하여 능동 루프 필 능 갖도 하는 것 특징 하는 원

어 진 다.

본 실시 에 상 주 검 , 주 주 , 차지 프, 동 루프 필 원 어[0006]

진 포함하는 상 고 루프에 어 , 상 상 고 루프는 하 연산 폭 포함하고 상

동 루프 필 상 원 어 진 는 상 연산 폭 공 하여 능동 루프 필 원

어 진 능 갖는 것 특징 하는 상 고 루프 다.

본 실시 에 단 신 에 하는 신 하는 어 진 ; 상 어[0007]

진 피드 신 에 하는 신 가 단 고, 비 단

, 단 상 어 진 상 단과 연결 연산 폭 ; 상 연산 폭 상

신 피드 하여 상 연산 폭 단 하는 포함하 , 상

는, 동 포함하는 루프 필 포함하여 상 연산 폭 상 하여 능동 루프 필 능 갖

는 것 특징 하는 원 어 진 다.

본 실시 에 신 에 하는 클럭 하는 원 어 진 ; 상 원[0008]

어 진 피드 신 는 주 주 ; 클럭과 상 주 주

비 하여 상 주 차 에 해당하는 하는 상 주 검 ; 상 주

차 에 해당하는 에 하여 하량 하는 차지 프; 상 차지 프 단

고, 비 단 , 단 상 원 어 진 상 단

과 연결 연산 폭 ; 상 연산 폭 상 신 피드 하여 상 연산 폭 단

하는 포함하 , 상 는, 동 포함하는 루프 필 포함하여 상

연산 폭 상 하여 능동 루프 필 능 갖는 것 특징 하는 상 고 루프 다.

과

본 실시 에 연산 폭 가하지 , , 능에 해 보지 [0009]

능동 루프 필 능 가지는 원 어 진 공할 다.

본 실시 에 원 어 진 에 포함 능동 루프 필 하여 상 고 루[0010]

프에 차지 프 과 진 어 리할 고 차지 프 특

고 할 어 상 고 루프에 차지 프 에 한 계 건 폭 시키거 ,

상 고 루프에 원 낮 다.

본 실시 에 능동 루프 필 능 가지는 원 어 진 통해 사[0011]

등록특허 10-1373188

- 5 -

하지 고 다 한 달 함 할 다.

도 간단한

도 1 원 어 진 시 타낸 것 다.[0012]

도 2는 동 만 사 해 한 동 루프 필 시 타낸 것 다.

도 3 능동 연산 폭 동 같 사 하여 한 능동 루프 필 타낸 것 다.

도 4는 동 루프 필 원 어 진 사 하는 상 고 루프 타낸 것 다.

도 5는 본 실시 에 능동 루프 필 능 탑재한 원 어 진 한

상 고 루프 시 타낸 것 다.

도 6 능동 루프 필 하여 한 역 한 필 시 한 것 다.

도 7 도 6 역 한 필 달 함 타낸 것 다.

도 8 본 실시 에 원 어 진 에 사 는 원 어 진 시

타낸 것 다.

도 9는 본 실시 에 원 어 진 에 사 는 원 어 진 시

타낸 것 다.

도 10 본 실시 에 능동 루프 필 능 탑재한 원 어 진 PMOS

한 2단 폭 시 타낸 것 다.

도 11 본 실시 에 원 어 진 에 원 사 는 연산 폭

시 타낸 것 다.

도 12는 본 실시 에 원 어 진 에 원 사 는 연산 폭

시 타낸 것 다.

도 13a 도 13b는 본 실시 에 능동 루프 필 능 탑재한 원 어 진

사 한 상 고 루프 래 원 어 진 사 한 상 고 루프 각각 차지 프

과 진 원 비 하여 타낸 것 다.

도 14는 본 실시 에 능동 루프 필 능 탑재한 원 어 진 한 상

고 루프 지 능 타낸 것 다.

실시하 한 체 내

본 다 특징, 그리고 그것들 달 하는 첨 는 도 과 함께 상 하게 후 는 실[0013]

시 참 하 해질 것 다. 그러 본 하에 개시 는 실시 에 한 는 것 니라

다 다 한 태 , 단지 본 실시 는 본 개시가 하도 하고, 본 하

는 에 통상 지식 가진 에게 주 하게 주 해 공 는 것 , 본

청 항 주에 해 뿐 다.

만 지 라도, 여 사 는 든 어들( 과학 어들 포함) 한 래[0014]

에 보편 에 해 는 것과 동 한 미 가진다. 사 들에 해

어들 그리고/ 본 원 본문에 미하는 것과 동 한 미 갖는 것 해

고, 그리고 여 하게 니 라도 개 거 과도하게 식 해 지

것 다.

본 에 사 어는 실시 들 하 한 것 본 한하고 하는 것 니다. 본[0015]

에 , 단 문 에 특별 언 하지 는 한 복 도 포함한다. 에 사 는 '포함한다'

/또는 동사 다 한 들 들어, '포함', '포함하는', '포함하고', '포함하 ' 등 언

, , , 단계, 동 /또는 는 하 상 다 , , , 단계, 동 /또

는 재 또는 가 하지 는다.

등록특허 10-1373188

- 6 -

본 에 ' /또는' 라는 어는 열 들 각각 또는 들 다 한 합 가리킨다.[0016]

한편, 본 체에 사 는 '~ ', '~ ', '~블 ', '~ 듈' 등 어는 어도 하 능 동[0017]

처리하는 단 미할 다. 들어 프트웨어, FPGA 또는 ASIC과 같 하드웨어 미

할 다. 그 지만 '~ ', '~ ', '~블 ', '~ 듈' 등 프트웨어 또는 하드웨어에 한 는 미는 니

다. '~ ', '~ ', '~블 ', '~ 듈' 어드 싱할 는 매체에 도 도 고 하 또는 그

상 프 들 재생시키도 도 다. 라 , '~ ', '~ ', '~블 ', '~ 듈'

프트웨어 들, 객체지향 프트웨어 들, 클래 들 태 크 들과 같

들과, 프 들, 함 들, 들, 프 시 들, 브루틴들, 프 그램 드 그 트들, 드라 들,

웨어, 마 크 드, , , , 들, 블들, 어 들 변 들 포함한다.

들과 '~ ', '~ ', '~블 ', '~ 듈'들 에 공 는 능 들 '~ ',

'~ ', '~블 ', '~ 듈'들 결합 거 가 들과 '~ ', '~ ', '~블 ', '~ 듈'들 리

다.

CMOS 공 달하고 MOSFET 문 (threshold voltage)에 비해 원 낮 짐에 라, 과거에 리[0018]

사 어 차동 지연 (differential delay cell) 어 진 (voltage-controlled

oscillator, VCO) 신 -차동 지연 (pseudo differential delay cell) 등 싱 -엔드 지

연 하는 어 진 가 고 다. 그 는 공 달하 싱 -엔드

어 진 도 GHz 주 클럭 생 할 도, 차동-타 어 진 보다

(Hz/W) 매우 우 하고, 상 능 고, 매우 주 클럭 생 할 문

다. 하지만 싱 -엔드 어 진 는 원 에 매우 취 하다는 큰 단 가지고 문에,

지 클럭 생 하 해 는 원 (Supply regulator) 해 상 고 루프

에 원 공 해 주어 하는 경우 원 드 - 웃 문에 상 고 루프에 필

한 원 보다 원 에 공 해 주어 하고, 그만큼 가 커지는 문

다. 문 해결하 해 다 한 연 어 는 , 상 고 루프 루는 블 어

진 한 다 블 들 원 에 크게 취 하지 문에, 상 고 루프 체에 사 하는 신

어 진 에만 원 사 하여 상 고 루프 하는 연 어 다.

도 1 그 연 원 탑재한 원 어 진 (SRVCO) 타낸 것 다. 진[0019]

원 에 라 진 주 가 는 원 어 진 (Supply-Controlled Oscillator, SCO) 사 해

클럭 신 생 한다. , 원 어 진 원 (VDDinternal) 원 에 공 하는 ,

원 원 에 해 어 진 어 (Vcont)과 같 지게 다. 결 어

(Vcont)에 라 원 어 진 원 고, 진 주 가 변하게 다.

는 여러 가지 가지고 는 , 탑재 원 에 해 원 진 에 향 [0020]

는 것 상쇄시킬 고, 에 라 다 지만 체 많 사 는 싱 -엔드 원 어 진

는 0.2V 하 매우 낮 원 에 도 무리 없 진하므 , 원 드 - 웃 고 하 라

도, 100MHz 하 낮 주 하는 에 쓰 상 고 루프라 , 클럭 생 해 필 하는

원 (VDD) 매우 낮 질 다.

또한, 어 진 (VCO) 주 득(KVCO, 단 Hz/V) 상 고 루프 루프-다 믹 에 큰 향[0021]

주는 계 , 원 어 진 (SRVCO) 경우 주 득(KVCO) 진 주 에

비 하는 특징 가진다. 라 , 상 고 루프 주 계 가 어 상 고 루프 주 가 변

하 라도 그에 비 하여 어 진 (VCO) 또한 변하므 , 상 고 루프 루프-다 믹 는 크게 변하

지 는다. 원 어 진 (SRVCO) 특 특 상 고 루프 주 계 해

주 꾸는 주 합 에 합하다는 도 가지고 다. 러한 들 해, 근래에 마 크 프

등과 같 경에 고 능 상 고 루프 상 고 루프 주 합

계할 원 어 진 (SRVCO)가 리 사 고 다.

하지만 다 어 진 (VCO)들에 비해 원 어 진 (SRVCO)가 가지는 단 도[0022]

등록특허 10-1373188

- 7 -

다. 원 막 한 원 연산 폭 (OP-Amp)가 사 는 원

어 진 (SRVCO)에 사 는 연산 폭 (OP-Amp)는 득도 크고 역폭도 큰 고 능 연산 폭

(OP-Amp)가 사 어 한다. 그 는 연산 폭 (OP-Amp) 득 클 원

막 주고, 상 고 루프 루프에 향 주지 해 는 한 상 고 루프 루프 역폭

보다 연산 폭 (OP-Amp) 역폭 5~10 상 커 하 문 다. 고 능 연산 폭 (OP-Amp) 해

가 과 다. 또한 능동 들 루어진 연산 폭 (OP-Amp)에 체

생 해 내는 , 해 어 진 (VCO) 상 능에 해 보게 다.

, 원 사 통해 원 막 주는 신, 내 간 가 생

게 다.

도 2 도 3 상 고 루프에 차지 프 상 고 루프 루프 시키 해 사 하[0023]

는 루프 필 (Loop Filter) 시 타낸 것 다. 루프 필 는 루프 통해 주 보 주

비 통해 한 어 진 결 하는 과 에 필 한 신 걸러내는 역

할 행한다. 상 고 루프 계함에 어 진 도 하지만, 상 고 루프 루프

시키 해 사 하는 루프 필 도 매우 하다.

도 2는 동 만 사 해 한 루프 필 타낸 것 다. 도 에 Z 역에 시 항 연결[0024]

하여 2차 3차 필 하는 에 라 통과 역 락 타 (Lock time) 결 하게 다. 트

랜지 같 체 생 하는 능동 사 하지 고 동 만 루프 필 하

문에 능 우 하다는 가 통 리 사 어 다. 그러 경우, 진

어 Vcont가 곧 차지 프(Charge Pump) 다. , 차지 프 과 진 어

같 값 가질 에 없는 , 차지 프가 동 하 해 는 차지 프

차지 프 ( 0V)보다 0.2V 상 고, 차지 프 원 보다 0.2V 상 낮

한다. 들어, 상 고 루프 원 1V라고 가 하 , 차지 프 0.2V ~ 0.8V 사

값 가질 에만 차지 프가 동 한다고 할 다. 라 , 만 어 진 (VCO)

계해 매우 어 (Vcont)에 동 할 게 계 었다고 하 라도, 차지 프 허

해 어 진 동 가 한 게 다. 문 는 상 고 루프 원

낮 큰 문 가 다.

도 3 능동 연산 폭 (OP-Amp) Z1, Z2 역에 동 같 사 하여 한 능동 루프 필[0025]

타낸 것 다. 능동 사 하여 능동 루프 필 하게 가지 얻 가 다.

첫 째 차지 프 과 진 어 리할 다는 것 다. 능동 루프 필 [0026]

루는 연산 폭 (OP-Amp) 에 해 차지 프 어 (Vcont)과는 무 하게 항상

런 (VREF) 같 지게 문 다. 라 런 (VREF) 값 차지 프가 동 할 는

에 다 , 어 (Vcont)과 무 하게 차지 프가 동 할 고, 한

어 진 (VCO) 동 차지 프가 한하는 문 해결할 다.

째 사 하지 고도 여러 가지 복 한 달 함 할 다는 것 다. [0027]

- 하 해 는 필 하여 동 필 러한 달 함 하는 것

사 지 는다. 하지만 능동 필 사 하 항과 시 만 사 해 도 가능하 문에

주 (Reference Spur) 는 것 한 에 도가 다.

그러 능동 루프 필 는 능동 연산 폭 (OP-Amp)가 가 필 하다는 큰 단 문에 사[0028]

지 는다. 연산 폭 (OP-Amp)는 한 원 어 진 (SRVCO)에 사 는 연산

폭 (OP-Amp) 마찬가지 큰 득과 역폭 가지도 계 어 한다. 런 건 만 하는 고

능 연산 폭 (OP-Amp) 사 하 가 할 뿐 니라, 체 생 하

문에 상 고 루프 체 상 능 시킨다. 러한 단 문에, 특별한 경우가 닌 한 능동

등록특허 10-1373188

- 8 -

루프 필 는 사 지 고 다.

도 4는 동 루프 필 원 어 진 사 하는 상 고 루프 타낸 것 다.[0029]

2 차 동 루프 필 하여 3차 상 고 루프에 해당한다. 통 가 리 사 어

지만, 상 한 동 루프 필 문 들 가지고 다. , 어 진 (VCO)

차지 프 과 같 지게 어 어 진 (VCO) 동 가 한 는 문 다.

도 5는 본 실시 에 능동 루프 필 능 탑재한 원 어 진 (100) [0030]

한 상 고 루프(1000) 시 타낸 것 다. 본 실시 에 상 고 루프(1000)

는 능동 루프 필 능 탑재한 원 어 진 (100), 주 주 에 주

비 하여 주 간 차 하는 상 주 검 (200), 상 주 검 (200) 에

라 하량 하는 차지 프(300), 능동 루프 필 능 탑재한 원 어 진 (100)

주 주하는 주 주 (400) 포함할 다.

원 어 진 (SRVCO)는 고 능 연산 폭 (140) 원 하여 원 어 진[0031]

(120) 함께 고, 연산 폭 (140) 하여 루어지고 므 , 원 어

진 (SRVCO) 연산 폭 (140) 공 하고 에 시 , 항과 같 동 (160)만 가

하여 능동 루프 필 능 갖는 원 어 진 (100) 할 다. , 사 하

하 연산 폭 (140)만 사 하여 원 어 진 (120) 루프 필 (160) 갖는 상 고 루프(100

0)에 원 능과 능동 루프 필 능 동시에 할 게 다. 도 4 통 원

어 진 상 고 루프 비 했 가 연산 폭 (140) 사 하지 문에 ,

능에 해 보지 상 한 것과 같 차지 프 어 진 어

리하고, 복 한 달 함 없 하는 능동 루프 필 취할 다.

본 실시 에 능동 루프 능 탑재한 원 어 진 (100)는 래 원 [0032]

어 진 (SRVCO)에 비해 또 다 가진다. 상 고 루프에 는 공 (Process), (Voltage),

도(Temperature) 변 한 특 변 해 진 어 어 값 지

없다. 라 , 원 어 진 에 포함 연산 폭 (140)는 드시 공통- 드

(Common-mode Voltage) 어 한 값 가지 라도 능 지하 동 하는 - - (rail to rail)

폭 태 계 어 한다. 하지만, 본 실시 에 능동 루프 능 탑재한 원

어 진 (SRVCO w/ ALF)는 런 (VREF) 항상 같 므 , - - 폭

특 가지지 도 는 다.

또한 본 실시 에 능동 루프 필 능 탑재한 원 어 진 (100) [0033]

한 상 고 루프(1000)는 다 과 같 가지 하게 다.

첫째 , 0.5V 하 매우 낮 원 사 하는 상고 루프 계할 도가 다. 상[0034]

고 루프 루는 블 들 에 상-주 검 (Phase Frequency Detector, PFD) 주 주

(Frequency Divider, FD)는 주 지 직 하여 한다. 러한 지 직 루어진

는 그 특 상 동 도가 느리다 , 상 고 루프 클럭 주 주 가

낮다 , 원 매우 낮 라도 상 동 하는 에는 문 가 없다. 원 어 경

우에도 0.5V 하 원 에 동 하는 것 무리가 없는 , 한 것과 같 싱 -엔드 원

어 진 는 매우 낮 에 도 무리 없 진하므 , 원 드 - 웃 고 하 라도 0.5V

원 에 십 KHz ~ 200 MHz 도 주 진하는 원 어 진 계하는

것 크게 어 지 다. 하지만 차지 프 경우, 원 0.5V 하 낮 지 차지 프

허 가 0.1V 하 지 문에 상 고 루프 능 한하게 다. 라 상 고 루프

원 낮 는 어 가 큰 걸림돌 는 블 차지 프라고 할 다. 능동 루프 필 사

등록특허 10-1373188

- 9 -

하 한 것과 같 차지 프 특 고 문에 문 해결할

므 , 본 실시 에 능동 루프 필 능 탑재한 원 어 진 사 하

가 연산 폭 사 없 도 , , 능에 해 보지 고 능동 루프 필 능

할 므 , 차지 프 문 게 해결할 게 다.

도 6 도 7 참 하여 째 한다. 실 - 주계 주 합 (fractional-N frequency[0035]

synthesizer) 등과 같 에 는 상 고 루프 주 (reference spur)가 매우

하다. 도 6과 같 하게 도 7과 같 달함 가지는 역 한 필 (Band Stop Filter

or Notch Filter) 할 다. 런 역 한 필 능 하 상 고 루프 주

(Reference Spur) 같 과 다. 하지만 동 만 사 해 필 할

경우, 역 한 루프 필 하 가 필 사 어 하고, 가하는 것

등 문 어 움 다. 본 실시 에 능동 루프 필 능 탑재한 원

어 진 사 하 능 하에 한 고민 없 항과 시 만 사 해 도 능동 루프 필 게

할 문에 주 (Reference Spur) 는 것 한 에 도가 다.

도 8 내지 도 12는 본 실시 에 능동 루프 필 능 탑재한 원 어 진[0036]

(100) 한 상 고 루프(1000) 실시 타낸 것 다. 상 고 루프(1000) 루는 블 들

에 상-주 검 (200), 주 주 (FD), 차지 프(CP) 블 리 사 는 들

본 하는 에 통상 지식 가진 에게는 한 것 다.

도 8 도 9는 본 실시 에 원 어 진 (SRVCO)에 사 는 원 어 진[0037]

(120) 시 타낸 것 도 7 원 어 진 (120) 블 에 사 다. 도 1에 한

같 원 어 진 는 연산 폭 (140) 하여 원 원 어 진

(120) 포함하고 다.

도 8 원 어 진 (12O)는 루어진 지연 개 링 태 연결한 것 , 간단[0038]

하고, 진 주 비 가 가 다는 가지고 다.

도 9 원 어 진 (120)는 -차동 지연 (pseudo-differential delay cell) 짝 개 링 태 연[0039]

결한 것 , 상 능 고, 짝 개 다 상(multi-phase) 클럭 생 할 다는

다.

도 10 내지 도 12는 본 실시 에 원 어 진 (SRVCO) 원 사[0040]

는 연산 폭 (140) 시 타낸 것 다. 본 에 사 는 연산 폭 (140)는 어 한

사 하 라도 무 하 , 해 2단 하 사 하는 것 람직하다.

만 해진 원 에 진 주 가 가 도 계할 필 가 다 , 원 드 - 웃[0041]

해 한다. 런 경우에는 도 10에 타내고 는 같 1단 연산 폭 (140) 에 W/L 크

가 큰 PMOS 연결하여 2단 폭 하여 드 - 웃 할 다.

만 원 다 도 11에 타내고 는 같 차동 폭 하여 연산 폭 (14[0042]

0) 계할 도 다. 원 0.5V 하 낮 진다 폭 루는 MOSFET들 포 역

(saturation region)에 동 할 없게 문에, 폭 능 심각하게 하 다. 런 경우에는 도

12에 타내고 는 것과 같 Baze 폭 사 할 다. Baze 폭 는 루는 MOSFET들

역(linear region)에 동 하 라도 득과 역폭 공할 문 다.

도 13a, 도 13b 도 14는 본 실시 에 능동 루프 필 능 탑재한 원 어 [0043]

진 한 상 고 루프 시뮬 결과 타낸 것 다.

등록특허 10-1373188

- 10 -

도 13a 도 13b는 능동 루프 필 차지 프 과 진 어 리 는 것 [0044]

타내고 다. 도 13a는 래 동 루프 필 원 어 진 했 차지 프

과 진 어 타낸 것 고, 도 13b는 본 실시 에 능동 루프 필 능 탑

재한 원 어 진 했 차지 프 과 진 어 타낸

것 다. 도 13b에 보는 같 본 실시 에 원 어 진 는 차지 프

(VCP) 진 어 (VREG) 리 어 특 하고 다.

도 14는 본 실시 에 능동 루프 필 능 탑재한 원 어 진 한 상[0045]

고 루프 능 타낸 것 다. 1V 원 에 0.2V 가 했 결과 원 20%

도 변했 에도 지 능 크게 빠지지 고 다.

상 한 도 13a, 도 13b 도 14에 타 는 결과는 래 능동 루프 필 원 어 진 가[0046]

가진 들 본 실시 에 능동 루프 필 능 탑재한 원 어 진 가 연

산 폭 하 만 사 하여 원 능과 능동 루프 필 능 탑재하고 보여 다.

상 실시 들 본 해 돕 하여 시 것 , 본 한하지 , [0047]

다 한 변 가능한 실시 들도 본 에 할 해하여 한다. 들어, 본 실시

에 도시 각 는 산 어 실시 도 , 여러 개 산 들 결합 어

실시 다. 라 , 본 보 는 특허청 사상에 해 해 할

것 , 본 보 는 특허청 문언 재 그 체 한 는 것 니라 실질

는 가 가 균등한 주 에 하여 지 미 는 것 해하여 한다.

100: 능동 루프 필 능 탑재한 원 어 진[0048]

120: 원 어 진

140: 연산 폭

160: 동

200: 상 주 검

300: 차지 프

400: 주 주

1000: 상 고 루프

도

도 1

등록특허 10-1373188

- 11 -

도 2

도 3

도 4

등록특허 10-1373188

- 12 -

도 5

도 6

도 7

등록특허 10-1373188

- 13 -

도 8

도 9

도 10

등록특허 10-1373188

- 14 -

도 11

도 12

도 13a

등록특허 10-1373188

- 15 -

도 13b

도 14

등록특허 10-1373188

- 16 -