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par commutation en utilisant des stratégies de MLI avancées telle que la DPWM optimale

par [Hava, 1998].

Le pnncIpe utilisé par la D PWM optimale pour réduire les pertes par

commutation est d empêcher la commutation des transistors IGBT lorsque le courant est

maximal. La DPWM optimale est en fait la combinaison de plusieurs techniques de

DPWM (DPWMO, DPWM1, DPWM2, DPWM3 voir [Lipo et al., 2003] pour une

description détaillée) qui sont utilisées dans leur zone optimale. On voit sur la Fig. 3-10

que la DPWM optimale peut réduire les pertes par commutation jusqu à 500 0 par rapport

aux techniques de modulation continues.

O . 4 5 L - - . . . L . . - - - - - L . . . - - - - _ . . . . J . . . . . _ - - - L . . . L . . . - _ - - ' - - - _ - I - - - . . J-80 -60 -40 -20 20 40 60 80

[deg]

Fig. 3-10 - Rapport entre les perte s par commutation par les différentes approc hes DPWM et des

techniques de modulati on continues où ({J est l angle du facteur de puissance [Hava, 1998]

Afin de déterminer l angle lJf requis pour bloquer la commutation, la DPWM

généralisée nécessite de connaître le facteur de puissance de la charge qui est alimentée

par l onduleur de tension qu elle commande. La relation entre l angle de blocage de la

commutation et le facteur de puissance est donnée par (voir Fig. 3-11) :

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1r(3-12) l j /=CP + -

6

L angle du facteur de puissance en régime permanent peut être calculé en fonction de la

vite se électrique au stator ws, du couple électromagnétique Te et de la campo ante id du

courant [ Bose , 2002] :

(3-13 ) cp (ùs ' Te' id = arc tan , b . ' . 1/1 ou) [in1Q0 ( i . + i )Jreel(l,.+ ' 1/1)

.....

... :.

'. ~ -

0.7

0.6 , 1

0.51 ( "

60

o,. [d o·]

Fig. 3-11 - Rapport entre pert es par commutation de la DPWM optimale et les pertes par

commutation avec modulation continue en fonction de l angle du facteur de puissance qJ et de l angle

de blocage de la commutation 11[Hava, 1998J

(3-14) il'~ l j m

~ et

(R J2 ) ( R J2 )R, + - : +(jws (LI' +Lf; ) ) - R, + - : +(jm,(Lf' +Lf; ) ) -

(3-15). V, lj/m .I T}/ = .

} {ù 'I· L III j {ù s L IJI

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Le facteur de puissance pour un moteur ayant les n1êmes caractéristiques que celui utili sé

au laboratoire du LEEPCI (voir caractétistique au chapitre 4) en fonction de id, à vite ss e

électrique nomin ale W sO et à couple nominal Te() a été calculé avec les équations montr ée

plu s haut (Fig. 3-12).

0,9

0,8 ••

Facteur de Puissance en fonction de Idpour différentes valeurs de charge

0,7 - t - I I I - - - - - - - c .. - - - ; ; ; - - - - - - - - -- - - - 1 ~ - - - - - - - - - - - - - - - - l• •• •

0,6 • • • •• • • • • •,5 •04 •

0,3 ·I----·---------· _ - - - - - ; = = = ~ = = = = ~ = = ~ - - · - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -.------------------- - , .. -----,,-------.--------- ·· 1

0,2

0,1 1

0,15 0 ,25 0,35 0,45 0,55 0 ,65 0,75 0,85 0,95 1,05Id (p .u .)

Fig. 3-12 - Facteur de puissance en fo nction de id pour différentes valeurs de charge en utilisant les

équations (3-13) à (3-17)

Ces valeurs de facteur de pUIssance peuvent alors être utilisées facilement pour

commander optimalement la modulation DPWM en fonction du point d opération . Ainsi ,

préalablement à l intégr ation à la SCEO développée auparavant , l architecture du

nouveau système qui minimise les pertes dans l onduleur ressemble à la Fig. 3-13.

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8

Fig. 3-13 - Architecture avec intégration conventionnelle du modèle des pertes par commutation

Nous avon s vu que le module de commande optimale du DPWM néces ite de connaître

le courant id afin d en déduire le facteur de puissance. Or , cette fonction est déjà remplie

par le module de conlmande optimale de flux qui associe un flux optimal préalablementcalculé en fonction d un modèle de s pertes de la machine pour chacun des points

d opération.

Couple (p.u.) Vitesse (p.u.)

Fig. 3-14 - Facteur de puissance en fonction du point d opération

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016

01 4

012

13 01 -,

8

0>e OOS

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Tel qu attendu,l impact de l ajout du modèle de pertes par commutation surla taille du

RNA est minime. Lorsqu on remplace les fonctionsXA ou XB par l angle de blocage

optimal lj1opt pour créerun nouveau j eu de donnéesD Opl qui associe chacun de points

d opération àun niveau de flux optimal etun angle de blocage de modulation de

l onduleur optimal, le niveaud erreur quadratique moyenne est semblable à celui obtenu

pour lejeu de données d entraînementDO (Fig. 3-17).

Cette nouvelle SCEO basée sur la minimisation des pertes dansla machine et

dans l onduleur permet d augmenter l efficacité du système sur toute la plage de charge

au lieu de seulement pour la région de faiblecharge pour les SCEO basées seulement sur

l ajustementdu flux. Une étude sur la performance énergétique de cette approche a été

effectuée [Perron et al., 2006] afin de la comparer à l approche conventionnelle sansajustement de flux et dont la modulation est continue (modulation par vecteur espace)

pour un système entraînant uneMA de 2 HP (à 4 pôles et vitesse nominale de 1800

RPM).La synthèse des résultats de cette étude est présentée au Tableau 3-4.

1,6E-04

1,4E-04 1

Ci)ê 1,2E-04 t -Ci)>oE 1,OE-04 I-Ci)::lcr

Erreur quadratique moyenne en fonction du nombre de neurones surla couche cachée avec angle de blocage optimal en 2e sortie

B,OE-05 1 r- -..."Cca6- 6,OE-05 -;_ _ _ _...::l

W 4,OE-05

e :o ~ : : : :it -- -

I. 1 .Jj_---1

--1--1 ---1= = I - I ,-

- L l~

=16 7 8 9 10 11 12 13 14 15 16 17 18 19 20Nombre de neurones sur la couche cachéeFig. 3-17 - Évolution del erreur quadratique de l entraînement d un RNAdont les sorties sont le flux

optimalet l angle de blocage optimall opt

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81

Tableau 3-4 - Comparaison de la performance énergétique entre l'approche conventionnelle et

l 'approche proposée qui minimise à la fois les pertes dans la machine (fondamentales et résiduelles -

PFR) et celles causées par l 'onduleur (harmoniques et par commutation, PHC)

Vitesse Charge SVPWM DPWM(p.u.) (p.u.) PFR-PUC(W) Rend. 0/0) PFR- PUC (W) Rend. ( )Commandeavecfluxconstant (nominal)

0,2 0,2 23,6 4,0 74,3 23,6 2,1 75,70,2 1,0 169,6 Il ,2 68,9 169,6 6,1 69,50,5 0,2 123,1 4,3 61,1 123,1 2,2 61,50,5 1,0 276,1 Il 8 77,6 276,1 6,2 78,01,0 0,2 310,1 4,7 56,0 310,1 2,4 56,11,0 1,0 471,0 12,3 80,5 471,0 6,5 80,7

Commande avec ajustement du flux base sur un modèle neuronal0,2 0,2 23,1 4,1 74,6 23,0 2,1 76,10,2 1,0 171,2 13,0 68,5 171,2 7,0 69,20,5 0,2 95,1 4,2 66,8 94,7 2,2 67,40,5 1,0 275,4 Il ,8 77,7 275,4 6,2 78,01,0 0,2 216,5 5,3 64,3 214,9 2,7 64,81,0 1,0 471,4 12,9 80,5 471,2 7,1 80,7

En analysant les résultats montrés au Tableau 3-4, on observe que:

• les pertes fondamentales dans la machine à charge nominale sont similiaires pour les

deux approches mais celles à faible charge sont en moyenne 27 inférieures avec

l'approche basée sur un ajustement du flux basé sur un modèle des pertes neuronal;

• peu importe l'approche, on observe que les pertes par commutation sont coupées

environ de moitié (47 ) lorsque l' onduleur est modulé à partir d'une approche

DPWM au lieu d'une approche SVPWM;

• si on compare les pertes totales, on observe que l'approche proposée permet une

réduction des pertes de 31 % par rapport à l'approche conventionnelle à faible charge

(217,6 W vs 314,8 W) et de 1 % à charge nominale (478,3 W vs 483,3 W).

Ainsi, l'idée d'intégrer les pertes par commutation dans la SCEO permet d'étendre

l'augmentation de l'efficacité énergétique du système sur toute la plage de charge.L'approche neuronale de cette SCEO vient en faciliter la réalisation en n'ajoutant ni coût

ni complexité supplémentaires au système: ce qui en augmente la probabilité

d'utilisation.

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3.2.4 Conception du modèle neuronal des pertes dans la machine

avec prise en compte du détecteur de régime permanent

8

Une limite du modèle de pertes de la MA présentée au chapitre 2 est de n être

valide que dans le régime permanent et ne peut être utilisé pour minimiser les pertes en

régime transitoire. Également, afin d assurer une excellente réponse dynamique du

système suite à un changement du point d opération (variation de la vitesse commandée

et/ou de la charge), on voudra rétablir le flux à sa valeur nominale.

C est la stratégie généralement présentée dansla littérature surla conception de

régulateur de flux en vue de minimiser les pertes dans la MA [Levi et al., 2003], [Hori et

al., 2003], [Cao-Minh et al., 2001] mais qui comporte un inconvénient important qui estde concevoir un détecteur de régime permanent. Le rôle de ce détecteur est d ajuster la

commande en flux à la valeur énergétiquement optimale ou à la valeur nominale selon lerégime dynamique du système (transitoire ou permanent).

L ajout de ce détecteur de régime permanent augmente la complexité de

l architecture du contrôleur et s intègre mal au reste des composants. Il s agit làd un

inconvénient des contrôleurs typiquement présentés dans la littérature et qui aurait

avantage à être éliminé, sinon réduit.

Une manière d éliminer ce détecteur de régime permanent est de l intégrercomplètement au régulateur de flux au niveau de la génération des données

d apprentissage. Une façon de mettre en œuvre cette intégration est de rendre la consigne

en flux non seulement fonction du point d opération de laMA mais également fonction

de son régime (permanent ou transitoire). Cela peut être rendu possible en ajoutant deux

entrées à la commande de flux: l erreur en vitesse mécanique(I1Wp ) et l erreur en couple

électromagnétique(I1Te) (voir Fig. 3-18).

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lDétectetJrderéginle

~ ~ ~ ~. ____e ma__ m_ ._e_n_

Fig. 3-18 - Intégration conventionnelle du détecteur de régime permanent à la commande

83

Ainsi, la valeur de sortie du régulateur de flux est située entre le flux nominal

l/fr-nom et le flux énergétiquement optimal l/fr-opt en fonction de la « grandeur» du régime

transitoire qui serait fonction de l erreur en vitesse et l erreur en couple r(L1CVp , L1Te) :

La fonction r ( 1CVp , L1Te) doit être conçue de manière à ce que fJf/ej = fJf/pt en régime

permanent (L1CVp = L1Te 0) et fJf/ej = [fJf/pt ,fJfrno m ] en régime transitoire (L1CVp t- 0 et/ouL1Te t- 0). Cette fonction vient donc jouer le rôle de «délimiteur» entre le régimetransitoire et le régime permanent et peut être conçue de plusieurs façons. Il y a donc une

contrainte de conception qui est celle de créer une zone de transition entre fJf/pt et fJf/om

qui est

• assez large pour éviter les fluctuations rapides de la commande de flux et ainsi

diminuer le risque d instabilité du système;

• assez étroite pour assurer une bonne réponse dynamique du système.

La conception de la fonction r ( 1CVp , L1Te) est donc un compromis entre performance et

stabilité du système qui doit être déterminé par le concepteur en fonction du cahier des

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84

charges et des caractéristiques de l application. Il existe donc une infinité de façons

possibles de concevoir r(l1w p , Te).

Proposition de conception der(l1w p , I1Te)

Dans un premier temps , la fonction r(l1w p , I1Te) peut être divisée en trois parties (avec

transition linéaire) sur la base du critère e = I1wm (p.u.) + I1Te (p.u.) pour former:

o3 -19) rI(e)= 1 - 'Ifopt (p.u.) (e - e nf )

8 sup - 8 inf

1

si 0 8 infsi e inf < e e sup

s i <sup

Ainsi, selon les équations (3-18) et (3-19), lorsque la somme des erreurs en vitesse

mécanique et en couple électromagnétique est inférieure à une certaine limite e inf, la

référence en flux lflre f est égale à la valeur optimale provenant du modèle de pertes lflopt.

Un cas particulier de l équation (3-19) est montré à la Fig. 3-19. On peut maintenant

former un nouveau jeu de données D 2 qui intégre le détecteur de régime permanent:

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0.9

. . .0 .8ID

0.7

0 .6

8

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Do nnées d'en traJneme.nt

~ J ~ ' ;T l . ~ lt > ~~ ~ 14.T.f'I)\I. ..\l. T- z W.~ l, à l l ~

r A o d è~ des l e r t e ~ft n tJ:a w;efltàH S-

o o i .n · . . al e1.d « ~ lr d e

r ~ i m ; a t.t9hftlanent

j: ~ ii i · J

( i œ I ~ }:

fJ,tode1e Combiné--_ de-. pettes fOt1d, et.

déteoteur de

Fig. 3-20 - Architecture avec intégration du détecteur de régimepermanent au niveau de la

génération des données d apprentissage

2,5E-04

Erreur quadratique moyenne en fonction du nombre de neurones sur

la couche cachée avec détecteur de régime permanent intégré

CI) 2,OE-04 i - c:c:CI)>-o; 1,5E-04:Jg~0

:JC"...:J

1,OE-04 -- - - - - -

~

W 5,OE-05 - - _ -----1_ -- - 1 . - - - O,OE+OO

6 8 9 10 11 12 1 3 14 15 16 17 18 19 20

Nombre de neurones sur la couche cachée

Fig. 3-21 - Évolution del erreur quadratique de l entraînement d un RNA avecD 2 qui intègre ledétecteur de régimepermanent

86

Il est évident que plusieurs autres approches pourraient être envisagées dans laconception de la fonctionr(I1OJp , I1Te) : nouvelle définitiondu critère 8, étude

approfondie du choix deeinf et esup, évolution non-linéaire de la« zone de transition »,etc. La proposition ci-dessus est toutefois amplement suffisante dans le cadre de cet

ouvrage et sa validation expérimentale sera démontrée au chapitre6

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87

3.3 Plateformes de mise en oeuvre des systèmes à RNA

Les RNA sont une classe de systèmes d inspiration biologique dont la topologie et le

fonctionnement ont des similitudes avec les cellules neuronales du système nerveux

présent chez les animaux (incluant l humain). Ce type de système possède une

architecture de plusieurs cellules élémentaires connectées en parallèle et entraînées à

devenir performantes dans l exécution d une tâche spécifique.

Ainsi, afin d exploiter l architecture parallèle de ce type de système, les premières

réalisations et applications de perceptrons multicouche ont été faites de manière

matérielle: soit sur montages avec composantes discrètes ou soit sur ASIC [Sundararajan

et al., 1998]. Plusieurs modèles de neurones artificiels analogiques composés notamment

d amplificateurs opérationnels (communément appelés ampli-op) et de résistances

électriques ont été construits au début des années 1990. Certains modèles de RNA ont

même été lancés commercialement sous forme de circuits intégrés (notamment le

8 170X ETANN - Electrically Trainable Analogue Neural Network- fabriqué par Intel).

Ces RNA réalisés sous forme matérielle offrent d intéressantes performances (le 80170X

peut faire 2 milliards d opération de multiplication et de sauvegarde - MAC - par

seconde) [Cirstea et al., 2002] mais leur complexité d util isat ion et leur coût de

développement a freiné leur utilisation pratique dans les applications d ingénierie.

La solution la plus pratique pour l utilisation de RNA dans les applications de

commande était de les émuler de manière série sur une plateforme de type DSP. Cette

solution n est pas idéale car on sait que la performance d un RNA augmente avec son

nombre de neurones mais que son temps de calcul augmente également de la même façon

(lorsqu il est implanté sur DSP). Il y a donc un juste compromis à faire entre nombre de

neurones et performance du RNA . Certains chercheurs ont alors proposé des stratégies demise en place efficaces sur DSP pour réduire le temps de calcul et augmenter la

performance en sortie du RNA [Mohamadian et al., 2003], [Harley et al., 1998]. Les

travaux de [Moussa et al., 2006] ont montré que la réalisation de RNA de type perceptron

multicouche sur FPGA est plus de 40 fois plus performante (en termes de réajustement

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88

des poids par seconde avec la technique de rétroproapagation des erreurs) que la

réalisation sur un microprocesseur de type Intel Pentium III.

L arrivée récente de la technologie FPGA dans le monde des systèmes embarqués

(depuis 2002 environ) vient cependant changer les façons de faire. Inventée dans les

années 1980 et utilisée pendant une vingtaine d années à remplir des fonctions bien

précises (surtout des les applications du secteur des télécommunications), la technologie

FPGA atteint maintenant une densité de transistors assez grande (conséquence de la Loi

de Moore) pour être utilisée à des applications de traitement de signal plus génériques.

Cette technologie permet de concevoir des circuits de c ommande qui marient à l a fois la

flexibilité des circuits DSP et la performance des circuits matériels s ur mesure ASIC à un

prix compé t itif avec la technologie DSP. Cette plateforme permettant le parallélisme à

bas prix est donc une avenue intéressante pour l intégration de RNA dans les systèmes

embarqués [Omondi et al., 2006], notamment dans les applications d électronique de

puissance [Bose, 2007], [Kjosavik, 2005].

3.4 Conclusion

Considérant les problématiques et l état de l art au niveau des SCEO étudiées au chapitre

précédent, deux nouvelles avancées intéressantes dans la conception de SCEO ont été

proposées dans ce chapitre:

• l augmentation de l efficacité énergétique sur toute la plage de charge en tenant

compte des pertes par commutation dans l onduleur et en les commandant à partir

d une modulation discontinue optimale (DPWM);

• la conception d un détecteur de régime permanent permettant de trouver le meilleur

compromis entre stabilité et performances dynamiques.

L étude sur l impact de l ajout d un espace de sortie supplémentaire à la taille d un RNA

a permis de développ er une nouvelle approche d intégration de fonctionnalités dans la

commande. Cette approche suggère une intégration au niveau des données

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106/205

89

d entraînement permettant ainsi d a u gmenter la performance de la commande sans

augmenter sa complexité et son coût de mise en œuvre. Cette approche a été appliquée

avec succès à l intégration des deux avancées mentionnées plus haut dans une SCEO.

L étape suivante est la validation expé rimentale de cette approche. C est la raison pour

laquelle les différentes voies possibles de mise en œuvre de stratégies de commande à

RNA ont été examinées: DSP, FPGA , ASIC. La plateforme la mieux adaptée en termes

de performance et de flexibilité pour la mise en place de stratégies de commande à RNA

est certainement celle des FPGA.

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107/205

9

Chapitre IV: Commande vectorielle de machine

asynchrone sur plateforme de développement FPGAcommerciale

Ce chapitre a pour objectif de décrire la construction et la validation du banc d essai

expérimental qui a été mis en place dans le laboratoire du LEEPCI afin de valider

expérimentalement la stratégie de commande optimale proposée au chapitre 3. La

validation du bon fonctionnement ainsi que la méthode de développement logiciel dans

un environnement de conception assistée par ordinateur (CAO) sont également

présentées.

Dans un premier temps, nous nous pencherons sur l étude des avenues possibles en

termes d architectures et de conception de système. Cette étude permett ra de faire un

choix éclairé sur la meilleure stratégie à prendre pour le développement du banc d essai.

4.1 Recherche sur les stratégies possibles

4.1.1 Arch itectures de système

Les connaissances nécessaires pour établir une stratégie de mise en œuvre d un

système de commande appartiennent au domaine des systèmes embarqués. L expression

la plus simple d un système embarqué est celle d un système avec des entrées (capteurs),

une unité de traitement (numérique ou analogique) et des sorties qui permettent d agir sur

le monde extérieur. Les systèmes embarqués numériques sont appliqués depuis plusieurs

années dans le monde de l électroni que de puissance et leur utilité n est plus à démontrer.

Cependant, compte tenu de l évolution des technologies d électronique, il existe

désormais plusieurs façon de concevoir l architecture de ces systèmes en tenant compte

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91

des besoins spécifiques de l application. L analyse de ces possibilités peut se faire en

deuxaxes: l axe technologique et l axe méthodologique (voir le Tableau 4-1).

Tableau 4 1 - Axes d analyse des unités detraitement numériques intégrées dans les systèmesembarqués dédiés aux applications de commande

flexible

moins performants

FPGAIDSP

faible coût de développementne permet pas le parallélisme

que

flexible

un peu moins performant que ASIC

faible coût de développement

parallélisme possiblepermet l intégration deIlCIDSP

très performant

peu flexible

coût de développement très élevé

parralélisme possible

permet l intégration deIlCIDSP

Jusqu à récemment, les approches possibles consistaient à utiliser soit des circuitsélectroniques génériques programmables (micro-contrôleurs et DSP), soit des circuitsélectroniques taillés sur mesure et non programmables(ASIe)ou soit de mixer les deuxapproches en faisant du co-traitement.

t S P ~ I 1 F P G A ~ I I~C o l r a i t e m e n t >L I

_PG_. A_· ·_ _ _~

~ , 7 ;

/. I oSPI@/.

OSP+FPGA

Sy s tème sur une puce

Fig. 4 1 - Évolution vers les systèmessur une puceà technologie matérielleprogrammable

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109/205

92

L augmentation de la densité de transistors présents dans les technologies FPGA a donné

lieu à de nouvelles possibilités mariant la flexibilité de la méthodologie logicielle et la

performance des plateformes matérielles: celle des « systèmes sur une puce» (sy stem-on-chip).Ce qui était auparavant sous forme de puce électronique devient désormais du

logiciel permettant de configurer une partie de FPGA: processeurs de traitement de

signal , fonctions logiques spécialisées , etc.

Dans le cadre de cet ouvrage , l architecture de système qui a été favorisée est celle à

1000/0 matérielle FPGA (sans processeur embarqué) pour les raisons suivantes:

• l approche en co-traitement avec un DSP externe a été envisagée mais finalement

écartée pour des raisons pratiques: deux environnements de développements (DSP et

FPGA) auraient dû être utilisés augmentant ainsi le temps de mise en œuvre et la

complexité du banc d essai expérimental;

• la technologie FPGA permet d obtenir à la fois la pleine performance des approches

RNA (ce qui n est pas le cas des DSP) et un faible coût de d éveloppement par rapport

aux solutions matérielles conventionnelles (ASIC);

• la technologie FPGA permet le parallélisme dans l architecture de systèmeembarqués et ouvre ainsi la voie à une identification temps-réel du modèle des pertes

de la machine à l aide d un RNA à apprentissage supervisé en ligne, roulant en

parallèle à l application de comman de de moteur l ;

• le but de l ouvrage n étant pas de développer une application mais de valider une

approche de conception de commande vectorielle, l ajout d un processeur embarqué

n aurait pas significativement augmenté la performance ou réduit la complexité du

système développé;

• les outils de développement permettant de mixer logiciel et matériel n étaient pas

disponibles en début de projet;

1 Conformément à l idée largement répandue dans l industrie et initialement formulée par Dr. Chris Rowen ,

président de Tensilica, selon laquelle l architecture des systèmes embarqués évolue vers une «mer de

microprocesseurs» très spécialisés (traduction libre de l expression «seaofprocessors» .

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93

4.1.2 Processus de conception

Les approches de conception de systèmes sont nombreuses et varient selon le type

d application. Néanmoins, toutes celles qui existent peuvent être classées en deux

grandes catégories: les approches ascendantes (bottom-up)et les approches descendantes(top-down).

Les approches ascendantes débutent par la conception de composants élémentaires

qui sont par la suite intégrés ensemble pour construire des composants de plus grande

complexité . Ces approches conviennent bien à des applications où les ressources sont

limitées et peu flexibles: elle sont notamment utilisées dans le design de systèmes

matériels (hardware) à l aide de langage de description matérielle (hardware description

language, HDL).

Les approches descendantes débutent par une description formelle des spécifications

que doit atteindre le système et évoluent vers une partition de ces spécifications en des

fonctions élémentaires. Ces approches conviennent bien à des applications complexes où

les ressources sont pratiquemment illimitées et très flexibles: elles sont notamment

utilisées dans le design de systèmes logiciels à l aide de langages universels et

indépendants de la plateforme sur lequel ils seront implantés (par exemple le language

C++ ou le langage de spécification formelle z basé sur la théorie des ensembles deZermelo-Frankel).

Les systèmes FPGA étant d abord des systèmes à base matérielle, le processus de

conception utilisé a été à l origine basé sur l approche ascendante et utilisaient des

langages de description matérielle. Cette approche convient très bien pour des

applications de logique ou de traitement de signal. Cependant, l utili sation récente des

FPGA dans des applications de plus haut niveau (systèmes embarqués) a nécessité le

développement d outils de conception adaptés à cette technologie mais basés sur

l approch e descendantes et ce, pour les raisons suivantes :

• la conception de systèmes complexes par l approche ascendante est trop coûteuse en

raison de son manque de flexibilité;

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111/205

•

9

les concepteurs des nouveaux systèmes embarqués sur FPGA sont d abord des

ingénieurs logiciels (approche descendante) étant donné que ce type de système a

jusqu à maintenant été développé à l aide de technologies logicielles (micro

contrôleurs, DSP).

Approche ascendante(matériel)

Approche descendante(logiciel)

EJB8Intégration en 'sous" Définitionda $OU$-Ë Î ~ ~ è ~ ~

Miseen œuvre des sot/&-systèmesComposants éléme ntaires sur une plateforme

Processusde conceptionsur FPGA

Fig. 4-2 - Schéma illustrant les deux grandes approches de conception de systèmes et leur application

dans la conception de système embarqués à base de FPGA

Plus concrètement, l approche descendante appliquée à la conception de systèmes

embarqués sur FPGA consiste à décrire les spécifications du système souhaité dans un

langage de haut niveau (C++ ou dans Simulink) qui est indépendant de la plateforme

finale et d utiliser un générateur automatique de VHDL qui traduit cette spécification de

haut niveau en description matérielle. C est cette approche qui a été privilégiée dans le

développement du banc d essai expérimental et ce, à l aide des outils logiciels

commerciaux fournis par le manufacturier Altera [Perronet

al., 2008].

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95

4 .2 Schéma général et description des composants

4.2.1 Générali tés

Le banc d essa i expérimental est schématisé à la Fig. 4 -3 et montre le conne on

sprésentes entre chacune des composantes p rinci p ales du montage (les con1posants av ec

fond bleu pâle sont des composante s qui ont été construites au LEE PCI) . O n peut d iv ise r

le montage en quatre parties : ) la partie machine , (2) la partie électronique de

puissance , 3 ) la partie instrumentation et conditionnement de signa l et (4) la p art ie

traiten1ent de signa l FP GA.

ComrnandtVSC10fIsi

1 ~ i I ~1

Fig. 4 -3 - Sch éma fonc tionn el des com posa nte s du banc d e ssai ex p érimental

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96

4.2.2 La partie machine

La partie machine est composée de machines , de boîtiers d alimentation et de banc de

charges provenant de la ligne de produits de Lab Volt. Il s agit d un moteur asynchrone de

2 .2 kW qui entraîne une génératrice à courant continu (CC) 1.5 kW qui alimente un banc

de charges résistives. La génératrice à CC est excitée à l aide d une source de tension

continue réglable à 120 V. Le couple de charge produit par la génératrice à CC peut être

ajusté à l aide du banc de charges résistives. Une description technique détaillée de ces

composantes est fournie en Annexe.

4.2.3 Module d'électronique de puissance

La partie électronique de puissance est composée de l onduleur triphasé à trois

niveaux à neutre fixé (Neutral Point Clamped)construit au LEEPCI par Hung Phi Pham

en 2005 [Pham, 2005] ainsi que des modules de commande rapprochée reliés à l étage de

commande par fibre optique. L onduleur est construit à l aide de transistors IGBT de

marque Powerex (modèle CM100DU-12F) dont la tension nominale entre le collecteur et

l émetteur (V ) est de 600 V et le courant nominal est de 100 A. Chacun des transistors

est connec té en parallèle à une diode de roue libre de marque IXYS (modèle DSEI

2x101) d une tension nominale de 600 V et d un courant nominal de 96 A. Les circuits de

commande rapprochée ainsi que les émetteurs optiques sont ceux conçus et réalisés àl interne au département de génie électrique de l Universit é Laval par le technicien

Martin Gagnon.

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h )

'ivi

Fig. 4-4 - Onduleur à trois niveaux à neutre fixé (dit Neutral Point Clampetl),[Pham , 2005]

97

Cependant, l onduleur présenté à la Fig. 4-4 n est pas utilisé comme un onduleur à

trois niveaux mais plutôt comme onduleur à deux niveaux. Cela revient à dire que pour

chacun des bras de l onduleur, les transistors T1-T2 (niveau haut) sont toujours

commandés par le même niveau logique (ouvert ou fermé). Il en va logiquement de

même pour les transistors T3-T4 qui sont commandés identiquement et selon le niveau

logique opposé aux transistors T 1 T2. Ainsi, vu du circuit de commande, l onduleur

présenté à la Fig. 4-5 est un onduleur à deux niveaux classique dont le schéma est le

suivant:

c

Fig. 4-5 - Schéma de l onduleur vu du circuit de commande

Le schéma de l interfaçage de la partie électronique de puissance avec l unit é de

traitement signal FPGA est montré à la Fig. 4-6.

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pl.ueforrrt@dev t n t FPG Mara

Stfatix:

Émetteuroptique

Circuit deCOIl l rll éUld erapproêhée

Ondulaur

Fig. 4-6 - Schéma de l interfaçage de l onduleur avec la carte FPGA

c

4.2.4 Module d'instrumentation et conditionnement de signal

98

Le circuit de développement utilisé (Altera Stratix DSP Development Board, voir la

fiche technique complète en Annexe) a été conçu pour des applications de traitement de

signal à haute fréquence. Ses ports de conversion analogique à numérique sont filtrés

(passe-haut) avec la fréquence de coupure (-3 dB) située à 1 MHz. Les données du

fabricant recommandent l utilisation de ces ports de conversion pour des signaux dont la

fréquence est située entre 1 MHz et 350 MHz. Les signaux provenant des capteurs de

courant, de tension et de vitesse sont des signaux de basses fréquence et ne peuvent donc

pas être connectés directement au circuit de développement.

Deux solutions à ce problème sont possibles: (1) utiliser comme co-processeur un

circuit de type DSP qui contient des ports de conversion analogique à numérique

fonctionnels dans la bande de fréquence des signaux mesurés ou (2) moduler les signaux

de capteurs à haute fréquence, les connecter au port de conversion analogique à

numérique et les démoduler numériquement sur le FPGA. La première option nécessite

l installation d un deuxième environnement de développement pour le DSP et le

développement d un protocole de communicat ion entre le circuit FPGA et le circuit DSP.

La deuxième option nécessite le développement d un circuit d interface permettant de

moduler en amplitude les signaux des capteurs à l aide d un générateur de fonction et de

les démoduler adéquatement sur le FPGA. Sur recommandation des ingénieurs d Altera,

c est la deuxième option qui a été privilégiée.

Suivant cette option, un second problème se pose: le circuit de développement n a

que deux ports d entrée de conversion numérique à analogique et le montage contient 4

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99

instruments de mesures (2 mesures de courant, 1 mesure de vitesse et 1 mesure de

tension). Cependant, les filtres passe-haut des ports analogiques à numériques imposent

que la fréquence des signaux d entrée doit être supérieure à 1 MHz. Une telle fréquence

d échantillonnage laisse amplement d espace pour multiplexer dans le temps les 4

mesures dont les bandes de fréquence sont relativement faibles.

La partie instrumentation et conditionnement de signal est composée (1) du circuit

électronique avec les capteurs de courant et de tension de Hung Phi Pham, (2) du circuit

électronique avec capteur de vitesse et multiplexeur et (3) du générateur de signaux

HP8116A.

Le circuit électronique avec capteurs de courant permet de mesurer la valeur du

courant instantané des phases A et B du moteur et la tension du bus DC. Ces mesures de

courants et de tension sont converties en un signal de tension continue qui varie

linéairement en fonction de l amplitude du signal d entrée et dont la valeur est de 1.5V

lorsque le signal d entrée est nul.

Le circuit avec capteur de vitesse et multiplexeur permet d interfacer la mesure de la

vitesse instantanée du moteur et de multiplexer dans le temps les signaux de mesures de

courant et de vitesse. La mesure de vitesse instantanée est un signal de tension continu

qui varie linéairement en fonction de la vitesse du moteur et dont la valeur est de v

lorsque la vitesse est nulle (+/- 1.75 V à vitesse nominale). Cette mesure est conditionnéepar le circuit électronique afin de la convertir dans le même format que les mesures de

courant (centrées à 1.5V).

4.2.5 Le module de traitement de signal FPGA

Le module de traitement de signal FPGA contient la configuration logique

programmée sur le FPGA et qui découle de la conception du contrôleur. Elle se

décompose en deux principales parties: (1) le bloc de traitement des signaux d entrée et(2) le bloc de commande vectorielle. Le premier bloc sera décrit dans cette section alors

que le deuxième, étant donnée son importance, sera décrit à la section 4.3.

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100

Le bloc de traitement des signaux d'entrée

La fonction de ce bloc est de démultiplexer les signaux de mesures pr ovenant du port

de conversion analogique à numérique lui-même connecté à l extérieur au générateur de

signal HP 8116A afin de rendre ces signaux utilisables par le bloc de commande

vectorielle. Deux principaux problèmes sont rattachés à cette fonction: (1) la

démodulation du signal de mesure et (2) la réduction du bruit dans ce signal.

Démodulation

Tel que décrit précédemment, les quatre signaux de mesures impliqués dans ce

montage sont multiplexés dans le temps et modulés en amplitude sur une porteuse de 5

MHz à l a ide d un générateur de fonction. C est ce signal de 5 MHz variable en

amplitude qui est doit être démodulé puis démultiplexé pour reconstituer les quatre

signaux de départ. Plus formellement, nous avons le signal provenant du générateur de

fonction:

(4-1) rp(t)= jet) cos O c/)

où Wc = 2n(5x1 06

) radis et correspond à la fréquence de la porteuse

Une méthode classique pour démoduler le signal est de le multiplier avec sa porteuse

puis de le filtrer passe-bas tel que montré sur la Fig. 4-7.

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1 1

(b ) {e) (d)

Fig. 4-7 - Schéma représentant la démodulation d un signal modulé en amplitude par la méthode de

suppression de la porteuse [Stremler, 1994]

(4-2)

L équation précédente montre bien qu on retrouve le signal modulé I(t) avec une

amplitude réduite de moitié à la sortie du filtre passe bas. Le principe de cette technique

est plutôt s imple mais assez complexe à mettre en application. Premièrement, il y l e

problème de génération de la porteuse qui doit absolument se faire à l intérieur du FPGA

car le générateur de fonction n a pas de sortie supplémentaire à cet effet. Cette contrainte

implique donc la mise en place d un mécanisme de synchronisation avec le générateur de

fonction. Deuxièmement, il y a l ajout d un bloc de filtre passe bas qui vient augmenter la

complexité de la conception: un tel bloc prend beaucoup de ressources matérielles et

engendre un délai dans le signal.

Considérant ces problèmes pratiques reliés à la mise en place de la stratégie dedémodulation par suppression de la porteuse (suppressed carrier demodulation),une

nouvelle stratégie de démodulation basée sur l échantillonnage synchronisé du signal de

mesure avec le signal de déclenchement provenant du générateur de fonction est

proposée.

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102

Le principe de cette stratégiede démodulation est d échantillonnerle signal demesure précisément lorsque ce signal est à son amplitude maximale, c est-à-dire à) = n/2ou ) = 3n/2. Ainsi, en choisissant d échantillonner le signal de mesure une fois par cycle

à ) = n/2, on se retrouve avec un signal représentant l évolution de l amplitude de laporteuse dans le temps ce qui revient à retrouver le signal modulé au départI(t). Pour quecette stratégie fonctionne bien,i l est important de connaître le moment où l angle dusignal de mesure est à ) = n/2. À cet effet, il est possible d utiliser le signal dedéclenchement du générateur de fonction qui passe de 0 à 1à chaque passage à zéro de laporteuse (avec un déphasagede 5 ns pour tenir compte d une porteuse à 5 MHz dansnotre cas). La valeur du signal échantillonné est ensuite emmagasinée jusqu au prochain

échantillonnage dans un registre.

Fig. 4-8 - Démodulation du signal de mesureà l aide du SignalTap Analyzer™d Altera

Réduction du bruit dans le signal

Les signaux de mesure provenant des capteurs de vitesse, courant et tension subissent denombreuses transformations entre les capteurs etle circuit FPGA : circuit électroniquedes capteurs, circuit multiplexeur, générateur de fonction, port d entrée analogique à

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120/205

103

numérique et démodulation. Chacun des ces systèmes ou opérations introduit du bruit

dans le signal et contribue à sa dégradation:

où S eO sont les valeurs des mesures à la sortie desc capteurs, Se ces valeurs après la

démodulation ete(t) l erreur introduite dans le signal.

Dans l hypothèse que l erreure(k) introduite dans le signal est blanc etgaU en,

l espérance de l erreur e(k) est nulle

(4-4) E[e(k)]=

0

Ainsi, il est possible de réduire le niveau de bruit dans les signauxS(k) en faisant la

moyenne des signaux avec plusieurs échantillons:

( 4-5) E[ S (k )] =E[ S O(k ) +e(k )] =E[ S O(k )]+ E[ e(k )] =E[ S O(k ) ]

La très grande fréquence d échantillonnage disponible ( 5 MHz) permet de réaliser

facilement cette méthode de filtrage sur le circuit FPGA du montage expérimental.

Chacun des 4 signaux de mesure est ainsi tour à tour échantillonné à 128 reprises avec

des pauses de 32 cycles entre chaque mesure pour laisser le temps au signal à la sortie du

multiplexeur de s établir.

Étant donné les dynamiques différentes entre les signaux de mesure, il est inutile

d échantil lonner tous les canaux de mesure à la même vitesse d échantillonnage. Le

tableau Tableau 4-2 montre que les signaux de courant sont échantillonnés 100 fois plus

rapidement que les signaux de vitesse et de tension. Le mécanisme général de

démodulation du signal est montré à la Fig. 4-9.

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104

Tableau 4-2 - Fréquences d éc hantillonnage des différents signaux de mesure

Signaux Dynamique Fréquence d'échantillonnage

Courants A et B 60 Hz 5 kHz

Vitesse lente 150 Hz

Ten ion Bus CC lente 150 Hz

Fig. 4-9 - Schéma du mécanisme de démodulation des signaux de mesure

Les signaux démodulés sont ainsi disponibles pour le module de commande vectorielle et

peuvent être envoyés vers un port de conversion numérique à analogique pour

visualisation sur un oscilloscope. La validation du bon fonctionnement du bloc de

démodulation est montrée à la Fig. 4-10 avec trois signaux: 1) la mesure du courant A

démodulé , 2) la mesure du courant A prise directement avec un capteur de courant

branché sur l oscilloscope et 3) la mesure du courant B démodulé.

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105

Fig . 4 1 0 - Va lid at ion d e la démod u lation des signaux de mes u re

Cette figure montre bien la conformité du signal de mesure A démodulé avec sa forme

originale ainsi que le découplage adéquat entre les signaux de mesure A et B.

4 .3 Conception de la commande vectorielle sur FPGA

Le principe de base dans la commande vectorielle d un moteur à courant alternatif est

de procéder au découplage des cOlnposantes du couple électromagnétique (flux et

courant) à l aide d un changement de repère des variables électriques du dOlnaine de

phases (a, b, c) vers le domaine en quadrature (d, q). Ce découplage des variables de flux

et de courant pem1et de linéarise r la régulation du couple et par conséquent de la vitesse.

Il a été présenté au premier chapitre qu il existe plusieurs variantes de la comn1ande

vectorielle (Fig. 1-9) qui se différencient par le niveau de complexité et de performance .

L objectif de cet ouvrage est d arriver à découpler les composantes du couple

électromagnétique le plus simplen1ent possible afin de valider une stratégie de

minimisation des pertes d énergie dans le moteur. Ainsi , ce qui est recherché n est pas la

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106

performance dynamique du moteur mais bien un moyen de commander la variable du

flux magné tique indépendamment de la variable de courant.

La stratégie la plus simple permettant d'atteindre cet objectif est d'utiliser la

commande vectorielle indirecte basée sur le flux au rotor avec un onduleur de tension

régulé en courant. Pour simplifier davantage le développement de la commande , la plage

d'opération de cette dernière a été restreinte au premier cadran (vitesse et couple positifs).

Ce type de commande se divise en huit blocs importants (Tableau 4-3 et Fig. 4-11) :

Tableau 4-3 - Description des variables d entrées et sorties associées aux blocs de commande

vectorielle

Descriptiontransformation de Park

estimation du flux rotorique

estimation de la position électrique

régulation de vitesse

régulation du couple

régulation de courant

transformation de Park inverse

modulation par largeur d'impulsion

Entrées Sortiesia, ib, iCI Be id, iq

id ljfr

ljfr, iq, OJp Be

i l OJp T / ej

y r eje , l f / r. rejlq

i l id , i l i qrej rej

Vd , V q

rej rejVd , Vq

rej . rej rejVa , Vb , Vc '

rej rej rejVa Vb , V c S AH , 3, SB H , 3, SC H ,13

va",r .Park inverse v ~ MU Fig, 4,6

(d.q}"'''., . , (a,o;c)"'f. sinusoïdale

r k di r ~

(d.qle (a.h,c).

vc

C3p teurs decourant

Fig. 4-11 - Schéma de la commande vectorielle développée sur le banc d essai expérimental

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124/205

107

4.3.1 Définition des blocs de la commande vectorielle

Bloc de transformation de Park

La transformation de Park se fait en deux étapes qui ont déjà été décrites par les équations

(1-14) et (1-15). En alignant la phase A avec l axe q ((Je), la transformation des

composantes de courant du repère des phases au stator (ias, h S , i/ ) au repère stationnaire(id/, iq/ ) se fait de la manière suivante:

On peut alors faire le passage des composantes du courant du repère stationnaire (id/ , iq/ )

au repère tournant (id/ , iq/ ) à l aide de la position électrique (Je:

(4-7)

Bloc d estimation du flux rotorique

L estimation du flux au rotor se fait de manière simple en multipliant la composante du

courant idepar la valeur de l inductance mutuelle Lm.La dynamique de l établissement du

flux selon la constante de temps Tr est respectée à l aide d une fonction de transfert du

premier degré. Ainsi, le flux rotorique est estimé de la manière suivante:

(4-8)

où Tr = Lr/Rret s est l opérateur de Laplace

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108

Bloc d estimation de la position électrique

L estimation de la position électrique Be s effectue en faisant l intégrale dans le temps de

la vitesse électrique We, elle-même fonction de la vitesse mécanique wp et du glissement

Wg. Ainsi:

où P = le nombre de paires de pôles = 2

Bloc de régulation de vitesse

La régulation de vitesse est faite à l aide d un bloc proportionnel intégral (PI) dont le gain

P est ajusté en fonction du temps de réponse désiré et de la grandeur maximale du couple

(ou du courant) alors que la grandeur du gain 1 est ajusté pour corriger plus ou moinsrapidement l erreur en régime permanent. La sortie de ce bloc est la commande en

couple saturée au couple maximum Tmax :

où I1wp = l erreur en vitesse = wpref_wp

Bloc de régulation de couple

La régulation du couple consiste à ajuster la consigne de courant {q/e f en fonction de la

consigne de couple électromagnétique T/ef et du flux magnétique au rotor lJfr. La sortie de

ce bloc est saturée au courant iqmax.

(4 I l ) .e,ref - . 2P Lr T;ef .max J1 - mIn - 1qs 3 L ' q

m lf/r

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126/205

109

Bloc de régulation du courant

La littérature contient un vaste éventail de techniques utilisables pour faire la régulation

de courant [Kazmierkowski et al., 1998]. On y distingue deux grandes classes: (1) les

techniques à état ouvert ou fermé

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127/205

110

Bloc de transformation de Park in verse

Ce bloc réalise la fonction inverse du bloc de tra ns formation de Park en appliquant un

double cha ngement de repère aux composantes de tension de référence V sre vq/ e f ) . Lepassage du repère tournant au repère des phases s effectue par ces deux opérations:

( 4-14 ) ds e e ds[vSre] [cos(e) - sin(g )][ve,re]v;;ref sin(ee) cos(ee) v;;re

[v

ref

1

0 1

(4-15) vt = J3 1 v~ ri f]2 2 vs,re ref J3 qsvcs 1

2 2

Bloc de modulation par largeur d impulsion

Le bloc de modulation par largeur d impulsion est composé d une table de conversion

(look-up table)qui permet la génération d une porteuse triangulaire Vp à 3906.25 Hz ainsi

que de comparateurs permettant de comparer la porteuse avec les trois tensions deréférences V a / e ~Vb/ ejet Vc/ e Le choix de cette fréquence précise repose sur une rai sonde design et une raison pratique. Il est montré dans les résultats expérimentaux de la thèse

de [Abrahamsen , 2000] que la fréquence de commutation idéale afin de minimiser les

pertes par commutation dans l onduleur et les pertes harmoniques dans un moteur de 2

kW se situe entre 3-4 kHz. La carte FPGA utilisée dans le banc d essai possède une

horloge dont la fréquence est située à 80 MHz et le signal de la porteuse est généré à

partir d une table de conversion de 1 bits soit 2 10 = 1024 échantillons par cycle. En

multipliant le nombre d échantillons par la fréquence désirée (1024x4 kHz) on trouve le

nombre de cycle nécessaires par seconde pour la génération de la porteuse soit 4 ,096

MHz. En utilisant de la logique combinatoire pour diviser la fréquence de l horloge

interne par un facteur 20, on se retrouve avec une deu xième horloge à 4 MHz . En activant

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128/205

en boucle le signal de la porteuse contenant 2 10 échantillons, on arrive finalement à une

fréquence de porteuse égale à 4 MHz / 2 10 = 3906.25 Hz.

La modulation du signal est de type sinusoïdal et linéaire jusqu à un indice de modulation

de 0.78 (au delà de cet indice de modulation, la modulation est non-linéaire et appelée

« surmodulation ») . Les signaux de commutation sont générés de la manière suivante :

(4-16)

(4-17)

( 4-18)

r i y r f > yV - as - p VT - AB = VT - AH-AH - 0 s iy r f yas pr

i f ypV - VT - BB = VT - BH-BH - 0 si yref < ybs p

r iyref > yV - cs - P VT - CB = VT - CH-CH - 0 s iy r f ycs p4.3.2 Conception des blocs de la commande vectorielle pour la

mise en oeuvre sur FPGA

La validation dans Simulink des blocs de commande vectorielle montre que du

côté fonctionnel, ces blocs remplissent bien la fonction souhaitée. Il ne reste maintenant

qu à mettre en oeuvre ces mêmes fonctionnalités à l intérieur de l unité de traitement de

signal.

Dans le cas des solutions traditionnelles sur micro-contrôleurs ou DSPs, il s agit de

convertir ces blocs en code de haut niveau tel C++, de traduire ce code en langage

machine et de placer le code final en mémoire. Dans le cas des FPGAs, tel que discuté

précédemment à la section 4.1.2, il ne s agit pas de créer du code mais bien de concevoirdes circuits logiques à partir des blocs élémentaires présents sur le type de technologie

FPGA ·utilisée pour remplir chacune de ces fonctions. De nouvelles contraintes propres à

ce type de circuit s ajouten t au processus de développement :

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129/205

112

1 contraintes au niveau de la représentation des données (formats et résolution

de l information);

2. contraintes au niveau des ressources matérielles disponibles;

3. contraintes au niveau de la synchronisation des signaux;

Dans la cadre de cette thèse, l outil de conception FPGA de haut niveau qui a été

utilisé est celui fournit par Altera , le manufacturier de la carte de développement utilisée ,

est dont le nom commercial est DSP Builder. Ce logiciel est une boîte à outil (toolbox)

qui doit être utilisé directement dans Simulink et dont les blocs sont interfaçables avec

d autres blocs Simulink.

Ainsi, la mise en place sur FPGA de la commande vectorielle décrite à la section

précédente revient à convertir la version Simulink du design en version DSP Builder. La

librairie de blocs fournie dans le logiciel DSP Builder est composée de blocs pouvant être

directement convertis en format VHDL puis synthétisés pour la mise en place sur FPGA.

Ces blocs remplissent seulement des fonctions élémentaires comme des additions, des

multiplications ou des opérations logiques ET, OU, NON, etc. La conversion de la

plupart des blocs du design Simulink est plutôt directe, mais le fonctionnement de

certains blocs doit être complète ment revus pour être bien adaptés à leur version FPGA.

Le bloc de régulation de couple est montré en exemple à la Fig. 4-13. On y voit bienle mécanisme de calcul de la commande de couple PI en fonction de l erreur en vitesse

ainsi que le mécanisme de saturation à T/ e/ = ION m.

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130/205

~

- - - - - 1 0 1

1- q(31 0)-z+ 1

Fig. 4 1 3 - Ve r sion DSP Bu ild er du bl oc de rég ul at ion d e co upl e

113

~ - - - C DCouple_Rei

Chacun des blocs de la commande vectorielle a ainsi été conçu et validé en

comparant sa sortie avec celle du bloc Simulink correspondant pour une même série de

données en entrée (Fig. 4-14).

Fig. 4-14 - Va lidati on du bloc d e r ég ulation PI d e v it esse e n ve r sion D SP Build er

La validation du bon fonctionnelnent du bloc DSP B uil der avec la verSlon

Simulink n est cependant pas suffisante pour procéder à la phase d intégration. Il arri v e

fréquemn1ent que le comportement d un bloc DSP Builder en simulation ne soit pas le

même que lorsqu elle est ll1ise en place sur le F PGA (en raisons de bogues pré sents da n s

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131/205

114

le logiciel). L ultime étape consiste donc à faire la validation de chacun des blocs dans

leur version sur une simulation avec matériel dans la boucle (MDB) ou hard ware-in-the-

loop. La version MDB du bloc est une version matérielle implantée dans le FPGA et qui

fonctionne en nlême temps que le reste de la simulation de test dans Simulink grâce à unecommunication établie par un câble parallèle entre la plateforme FPGA et l ordinateur

utilisé pour la conception (Fig. 4-15).

alCo

s 3 1·1 fi

Platef orme dedéveloppement

FPGA

Fig 4-15 - Validatio n du b loc P I vitesse e n simu lation avec matérie l da ns la bo u cle (MDB)

4.4 Validation expérimentale de la commande vectoriel le

Cette section a pour objectif de montrer le bon fonctionnement du banc d essai

expérimental conçu et développé selon ce qui a été présenté dans les sections 4.1 à

4.3. Il s agit d une condition primordiale à rencontrer afin d utiliser le banc d essai

expérimental pour valider l approch e de commande optimale présentée au chapitre

précédent.

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132/205

115

4.4.1 Régulation de courant

La premier item à valider dans la régulation de courant est la qualité de la

forme d onde: on recherche une forme purement sinusoïdale avec le moins de bruit

(harmoniques) que possible. Avant même de faire une mesure des pha es du courant ,

il est possible de savoir si la régulation de courant est bonne ou mauvai e seulement

en écoutant et en regardant le moteur tourner: une bonne régulation de courant

engendre un mouvement silencieux du moteur et une vitesse table.

4 00

1.00 - - I I - f l - I - l - I I - I r - - - - 1l - I - - J r l J l - - <

g~ O O~ ~ - - ~ - ~ ~ - - ~ ~ - ~ - ~ ~ - - - - - l l - -~ - ~ ~ - ~ ~ o

U

3 0 0 ~ ~ ~ ~ ~

-4 000.00

- Phase A - Pha s e 8 1

2000 40 00 60 00 80 00 100.00Temps (ms)

120.00 1400 0 160 00

Fi g. 4 1 6 - Cou r an t d es ph ases A et B à vide (w p = 37 r ad is)

18000

La Fig. 4-16 montre les mesures des phases A (en bleu) et B ( en rose) du courant

(prises avec deux capteurs de courant directement branchés sur l oscilloscope) lorsque le

moteur tourne à vide et avec une commande en vitesse de 0.2 p.u. (37 rad is) . On

remarque que la qualité du courant est bonne: forme sinusoïdale qui contient peu de

bruit (surtout la phase B).

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133/205

116

- Id-ref 1- Id

0.0 0 1 02 0.3 04 0.5 0.6 0.7 0.8 0 9 1 0 1 1 1 2 1 3 1 4 1 5 1 6 1 7 1 8 1.9 20

Tellll}S ts

Fig. 4-17 - Réponseà l échelon de la composantede courant id

La Fig. 4-17 montre les signaux de commande du courantij-e'ainsi que sava leur

observée id à la sortie du bloc de transforn1ation dePark lorsque lavitesse du moteur et la

vitesse commandée sont nulles (etpar conséquent un couple commandé nul).On

remarque que le courantid se stabilise bien à la valeur de courant commandée mais après

de longues oscillations d amplitudes assez Ï1nportantes.II existe plusieurs causespossibles pour expliquer cette mauvaise performance en régime transitoire notamment

celle d une estimation imparfaite de lavitesse de glissement (voir le schéma du

régulateur de courant synchrone, Fig. 4-12), elle même causéepar l erreur d estimation

des paramètres de la machine et des erreurs de mesures (notammentla mesure de la

vitesse mécanique).

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134/205

10

-201 0.2 03 0 4 05

Te ml >s (s)

06

1 Iq-ref 1- Iq

07 08 0.9

Fig 4-18 - Rép onse à l é ch elon d e la co mp osante de co ur a nt iq

117

La Fig. 4-18 montre les signaux de commande du courant iqrel ainsi que sa valeu r

observée iqà la sortie du bloc de transforn1ation de Park lorsque la vitesse du moteur et la

v itesse commandée sont nulles (et par conséquent un couple commandé nul). On

remarque que le courant iq suit bien le signal de commande et présente un régime

transitoire beaucoup plus accepta ble que celui du courant id montré à la figure précédente.

Une petite erreur en régime permanent est observable mais s explique par un décalage au

niv eau du réglage de l affichage des signaux. S il y ava it une réelle erreur en régime

permanent , le système ne serait pas capable de stabiliser à la vitesse commandée , c est-à

dire que lorsque la commande en couple serait nulle , le couple électromagnétique produit

serait non-nul et il serait alors possible d observer une accélération du moteur.

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135/205

118

4.4.2 Régulat ion du flux

020

1 8 ~ ~

0 1 4 r ~ ~ = = = = ~

2 ~ _ ~ ~ ~ = = = = = =

0 1 Or

0.08 r - - - - - - - - L

0 0 6 ~ ~

0 0 4 ~ ~

0 0 2 ~ ~ ~

0.00 HIIIII_MR________________________________________ --,00 01 0.2 0 3 0 4 05 0 6 0 7 0 .8 0.9 1.0 1.1 1.2 1 3 1 4 1 5 1 6 1 7 1.8 1.9 20

Temps (sI

Fig. 4-19- Réponseà l éc helon du flux rotorique

La Fig. 4-19 montre les signaux de comlnande de flux F, .re ainsi que savaleur

observée'Pr à la sortiedu bloc d estimation du flux rotorique (équation (4-8)) lorsque la

vitesse dumoteur et la vitessecommandée sont nulles (etpar conséquent uncouple

commandé nul) et que le courant comlnandéid est de 0.7 p.u On obser ve que la

dynamique du flux est normale et que le tenlpsde réponseest d environ 0.6 seconde, ce

qui correspond bienà ]a constantede temps Tr = Lr / Rr 0.67 s (voir paramètres du

moteur au Tableau 5-1 du chapitre suivant).Le valeur du flux estimé convergebien vers

la comm ande en flux: il s agit d un point déterminantpour effectuer une bonne

régulationdu couple etsurtout, ajuster le niveau de flux afinde IninÎLniserles pertes dans

la MA tel que proposéau chap itre précédent.

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119

4.4.3 Régulation du couple

3.0

2 5

2.0 + - - - - - - - l -

15 + - - - - - - - - l i - -

1.0 + - - - - - - + - - - _ _ _ _ _ _ ' T

0.5

00 I i00 0 1 02 03 04 05 06 0.7 0 .8 0.9 1.0 1 .1 1.2 1.3 1.4 1 5 1 6 1 7 1 8 1 .9 20

Temps Isl

Fig. 4 -20 - Rép onse du coupl e s u ite à cha nge m ent d e v ite sse à vid e (w / ef = ] 8.5 ra d Is à 37 ra d Is

La Fig. 4-19 montre les signaux de comman d e de couple électromagnétique T/e.l

ainsi que sa valeur observée Te lors d un changement de la consigne de vitesse mpre.l de0.1 à 0.2 p.u. lorsque la MA est à vide. Cette figure montre bien que le couple Te suit bienle signal de commande qui finit par converger vers une valeur proche de zéro qui

équivaut au couple de frottement à cette vitesse).

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137/205

120

4.4.4 Régulation de la vitesse

70

- - - - - - - - - - - - - - - - - - -- - - - - - - - - - - - - - - - -- - - - - -

1 ~ ~

00 05 1 0 15 2 CI 25 3 CI 3.5 4.0 4 t 5 1 55 60 65 1.0 75 80 85 9.0 95 10 CITe lll ps(s)

Fig. 4-21 - Réponse à l éche lon en v itesse pour diffé r ent es co nsignes (w / e f = 18.5 , 37, 55 .5 ra d is

La Fig. 4-21 montre les signaux de commande en vitesse w pr et' ainsi que la vitesse

mesurée wp à l aide du capteur de vitesse installé sur la MA pour les consignes de vite sse

de 0.1 , 0.2 et 0 .3 p.u. lorsque la MA e st à v ide. On obser ve que la dynamique de vite ss e

de la MA est normale et qu elle converge bien à la vitesse commandée ce qui mont re l e

bon foncti onnelnent général du s ystème d EVV qui pourra alors être utilisé pour m es ure r

le s pertes dans la Inachine à différents points d opération en vitesse et couple de char ge .

4.5 Conclusion

Dans ce chapitre , nou s avons décrit le proce sus de conception et de mise en œu vre

du banc d ess a i expérimental qui sera utili sé pour valider le système de comm ande

propo sé au ch apitre 3. Ce banc d essai a été construit autour d une puce électr on ique

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138/205

121

reprogrammable de type FPGA intégrée à une plateforme de développement commerciale

fournie par le manufacturier Altera.

Ce type de technologie a été choisi en raIson de ses affinités évidentes avec la

réalisation de systèmes de commande à base de RNA (possibilité de parallélisme fin ou

fine-grained parallelism)et d architectures avancées de systèmes embarqués (possibilité

de parallélisme grossier ou coarse-grain parallelism). Ce choix nous a permis

d expérimenter un nouveau processus de conception de systèmes matériels basé sur le

paradigme de l approche descendante, traditonnellement utilisée dans les systèmes

logiciels.

Chaque sous-système du système de commande a été validé avec succès dans un

premier temps par une approche avec matériel-dans-Ia-boucle et l environnement de

simulation de systèmes électriques SimPowerSystems MC et puis dans un deuxième temps

à l aide d un moteur et d un onduleur de tension bien réels.

La validation expérimentale du système d EVV présentée dans ce chapitre montre

que le banc d essai est prêt à être utilisé pour valider la nouvelle proposition de

commande présentée au chapitre 3

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122

Chapitre V: Conception et validation d'un modèle des

pertes du moteur asynchrone

Ce chapitre a pour but de faire la conception et la validation d un modèle des pertes dans

la MA du banc d essa i expérimental en vue de faire la validation de la SCEO avancée

développée au chapitre 3 Il avait été identifié au chapitre 2 que les modèles typiquement

mentionnés dans la littérature comprenaient des paramètres difficiles à estimer (comme le

coefficient de pertes par hystérésis ou par courant de Foucault) à l aide de techniques

simples.

Puisqu il n est pas dans l ob jec tif du présent ouvrage de développer un modèle précis des

pertes, nous proposons de valider la SCEO à l aide d un modèle des pertes construit à

l aide du standard IEEE-112 qui est couramment utilisé dans l industrie. Le modèle

résultant possède l avantage d être facile d utili sation et par conséquent augmente la

probabilité d acceptat ion industrielle de la SCEO proposée.

5. 1 Modèle des pertes avec alimentation triphasée sinusoïdale

L alimentation d une MA par une source triphasée sinusoïdale permet de simplifier

l analyse des pertes dans la machine. En faisant l hypothèse que la tension de sortie de la

source est purement sinusoïdale, de fréquence constante et dont les valeurs d amplitude et

de fréquence sont connues, le calcul des pertes dans la machine se simplifie au calcul des

pertes engendrées par l onde de tension fondamentale.

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140/205

123

5.1.1 Identification des paramètres du moteur

Il existe plusieurs méthodes et techniques d identification hors ligne et en ligne des

paramètresd une MA [Toliyat et al., 2003J. Les méthodes hors lignes généralement

utilisées sont décrites dans le standard IEEE-112 [IEEE-112, 2004]. La prédiction de la

performance dynamique/énergétique est directement reliée à la précision avec laquelle les

paramètres identifiés de la machine se rapprochent des paramètres réels.

La méthode qui a été utilisée pour identifier les paramètres de laMA du banc d essai

expérimental est celle basée surun schéma équivalent des phases du moteur tel que

présenté au chapitre 1 et décrite comme la méthode F dans le standard IEEE-112. Cette

méthode se divise en troisparties: (1) essai à vide, (2) essai en rotor bloqué et (3) essai à

glissement nominal et tension d entrée réduite.

La MA utilisée dans le banc d essai estun moteur LabVolt de 2 kW. Les valeurs des

paramètres de laMA alimentée à tension nominale (208 V) et à fréquence nominale (60

Hz) sont présentés au tableau 5-1. Les détails et les résultats de l identification de laMA

sont présentés àl Annexe 1.

Tableau5 1 - Paramètres du moteur de 2 kW utilisé dans lebanc d essai expérimental

Paramètre Description Valeur Unité

Rs Résistance statorique 0.655 Q

s Inductance de fuite au stator 16.61 mH

Rfe Résistance équivalente aux pertes fer 253.5 Q

Lm Inductance mutuelle 51.73 mH

Lfr Inductance de fuite rotorique réfléchie au stator16.61 mHRr Résistance rotorique réfléchie au stator 0.102 Q

À partir des paramètres de laMA présentés au tableau 5-1, il est possible de calculerprécisément les pertes totales dans la machineà vide à tension età fréquence nominale.

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141/205

124

Cependant, pour être en mesure de prédire les pertes totales dans la MA à vide pour

différents niveaux de tension d alimentation (et par conséquent de flux lflm), les

paramètres Rfeet Lmdoivent être ajustés à l aide de coefficients ~ et KLm déterminés à

partir des mesures de l essai à vide [Novotny et al., 1984] de telle sorte que

(5-1) Rfe(lflm}= Rfeo*KMe(lfl"Joù Rfeoest la valeur nominale de Rfe

(5-2) Lm(lfl"J=Lmo*KLm(lflm)où Lmoest la valeur nominale de Lm

Les coefficients KRfe et KLm sont déterminés à partir de valeurs Rfei et Lmiéquivalentes

calculées pour chacun des i points d opération vérifiés lors de l essai à vide. L ajustement

de Rfe est fait en fonction de la puissance d entrée et celui de Lmiest fait en fonction du

courant total de la manière suivante:

5-3) Rf.;( 1/m,)= 3( 1/;OJeY= 3V;; où i = 1, 1, 2, ... ,18, représente j indice de l essai àhi Phi

vide et où

5-5)

La valeur des coefficients KRfeiet KLmi est le rapport entre les différentes valeurs de

paramètres Rfeiet Lmitrouvés par rapport à la valeur au point d opérati on nominal

(5-6)

(5-7)

RJeiKRJei RO

Je

K LmiLmi LO .

ml

La Fig. 5-1 compare les valeurs trouvées des coefficients KRfeiet KLmi (représentés en

blanc) avec les valeurs présentées dans l article de [Novotny et al., 1984] à partir d essais

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125

expériment aux sur une MA de 7.5 HP 208V triphasée ayant une vitesse nominale de

1725 TPM (représentées en noir ). Puisque ces paramètres dépenden t de la construction de

la machine testée , il est normal que les coefficients obtenus par les auteurs de l article

soient diffé rents de ceu x obtenus avec les mesures de l essai à vide de la MA du banc

d essai du LEEPCI. Cependant , on peut observer des similitudes dans la forme de s

courbes.

1 Krfe-N • KLm-N0 Krfe-exp 0 KLm-exp1

1,4

• • • • •,2 •• 0 a 0 0 0 0 •0 00 0

• 0 • • • 01 • 0 c• 00• 0 •E 0,8...J • 0

• • 00,60

0,4 0

0

0,2 00

°° 0,2 0,4 0,6 0,8 1,2Flux d'entre-fer (p.u.)

Fig. 5 1 - Comparaison des coefficients KR fe et KLm obtenus à partir de l essai à vide avec ceuxmontrés dans l article de [Novotny et al., 1984]

La caractér isation des valeurs de K R fe et de KLmen fonction du niveau de flux d entrefer'lfmpermet d ajouter de la flexibilité au modèle et d être en mesure d estimer les pertes

totales peu importe le niveau de flux . L intégration de ces paramètres variables dans le

modèle s e ffectue à l aide de courbes de régression polynomiales: du troisième degré

pour KR.re et du cinquième degré pour KLm. Les expressions de R.re('lfm) et de Lmlflm}

de viennent ainsi:

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126

5

(5 9) L ( ) = LOK ( ) = L b 5-;- 11/ lj/ 17 m Lili lj/ m 111 ; lj/ I1;= 0

où la valeur des coefficients Q i et h i (obtenus par régression linéaire à l aide du logiciel

Excel) est lllontrée au Tableau 5-2

o 2 3 4 5-169.7 57.41 -0 .08723 0.03031

9901 -8855 3031 -507 41,52 -0.1897

La Fig. 5-2 montre les cour b es qui approximent les valeurs de ~ f et de K Lm sur le

domaine u t ile du flux d ' entre-fer VJm :

1,4 _ _

1 2 -------.-.------"-,----------.-.---.-.--.---- -----_._.,------ .---- .--- .-----------.------.-.-.----------"------.------------------.---. -------.

~ 0,6..e:

~ 0,4

0,2

°

°

..........

......,. .....A·····a ····

. '

.'•..

0,05

••.'.'

....

0,1

. • • • • . . . . l .•.•••••• • ••••A••••

..•...'

.....•....

0,15

...'. '

t ···· f ···

..

0,2

Flux d'entrefer 4Jm (Wb )

. ... ::::: .•.

0,25

• Krf e-calc 1

. Krfe-reg 1

À KLm-caIC . KLm-reg 1

0,3

Fig. 5- 2 - C ourb es d e r ég r ess ion p olynomial es pour a pp r oxim er la v al eur de s co effici ent s KR./eet KLIIIp our diff ér en tes v al eur s d e flu x

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144/205

127

5.1.2 Conception du modèle de pertes

Tel que présenté au chapitre 2, il existe de nombreux mécanismes de pertes à l intérieur

de la MA lors de son fonctionnement (voir Tableau 2-1). La modélisation de ces

mécanismes de pertes est simple pour certains (pertes cuivre fondamentales) et très

complexe pour d autres (pertes harmoniques spatiales). Bien qu une estimation juste des

pertes totales dans la MA dépend de la qualité avec laquelle on modélise et on découple

chacun des mécanismes de pertes, il est tout de même possible de concevoir un modèle

des pertes performant en simplifiant la modélisation de certains mécanismes de pertes. Il

s agit de faire un compromis acceptable entre la précision et la complexité du modèle des

pertes.

Pertes fondamentales

Les pertes fondamentales se réduisent aux pertes cuivre au stator et au rotor ainsi

qu aux pertes fer totales (qui englobent les pertes hystérésis et les pertes par courant de

Foucault au stator et au rotor). En commençant par les pertes cuivres, on les exprime

comme étant égales à :

(5-10) ~ = Pcu-s + Pcu-r= 3(RsI: + RrI?) où

(5-11) 1 =Id +Iq(5-12) 1 = Lm(lf/m)1

r L qr

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145/205

128

En faisant l hypothèse que l inductance de fuite au rotor est négligeable [Bose, 2002] , le

flux au rotor devient à peu près égal au flux mutuel

(5-16) lf/r lf/m

Les pertes cuivre à un couple électromagnétique Te donné , deviennent donc fonction du

flux au rotor lJfr :

Les pertes fer totales dans le MA sont composées de celles au stator et de celles au rotor.

Cependant, nous avons vu au chapitre 2 que les pertes fer au rotor sont négligeables.

Ainsi

( 5 -18)P

jer =P jer - s

+P

jer-

rP je r - s

Pertes de charge résiduelles

Les pertes de charge résiduelles P r es correpondent aux pertes harmoniques spatiales et

sont ramenées à l équation suivante [Kioskeridis, 1996] :

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129

Pertes mécaniques

Les pertes mécaniques correspondent aux pertes par frottement des roulements et aux

pertes par frottement de la ventilation. Ces pertes sont ramenées à une seule équation

dépendante e la vitesse :

Pertes totales

Les pertes totales P Tot dans la MA est la somme des pertes fondamentales (cuivre et fer),résiduelles et mécaniques:

5.1.3 Validation du modèle de pertes à vide

Une première validation à vide permet d avoir un aperçu sur les pertes totales

dans la machine sans les pertes Joule au rotor et les pertes e charges résiduelles qui sont

difficile à estimer. Les pertes Joule au rotor dépendent de la valeur de la résistance

rotorique qui varie en fonction e la température et qui n est pas directement mesurable

dans une MA à cage (on doit alors l estimer à l aide de l essai à rotor bloqué ou par des

méthodes d estimation en ligne).

Ainsi, en opérant la MA à vide sous différentes valeurs de tension de phase Vi (et

à fréquence constante de 60 Hz), on peut mesurer la grandeur du courant dans une phase

e la machine et les pertes totales à l aide d un analyseur e puissance (AV PA4400). Ces

mesures sont alors comparées à celles calculées à l aide u modèle des pertes en fonction

e la tension e phase et e la vitesse du moteur (pour l ajustement du glissement).

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147/205

130

Tableau 5-3 - Validation du modèle de perte à vide avec aliment ation en tension du réseau

Il Il Pertes PertesVI 1-1) Vitesse erreur erreurmesuré modèle mesurées modèle

219,5 1799 5,118 5,08 0 70/0 199,02 205,99 3 50/0

210,6 1798 4,806 4,79 0,3 186,55 189,3 1,5

197,21 1799 4,361 4,34 0,5 165,38 168,4 1,8

186,93 1799 4,064 4,03 0,8 153,02 155,2 1,4

167,74 1799 3,542 3,52 0 60/0 133,8 135,4 1,2

146,56 1798 3,043 3,04 0,1 116,55 118,6 1,8

124,94 1797 2,562 2,58 0 70/0 102,1 105,03 2,9

102,85 1795 2,122 2,14 0,8 91,76 94 2,4

80,37 1794 1,7198 1,72 0,0 82,08 85,29 3,9

57,84 1787 1,4328 1,46 1,9 75,15 78,8 4,9

42,55 1775 1,4235 1,46 2,6 72,3 76,64 6,0

Les données du tableau 5-3 montrent bien que le modèle conçu permet de prédire avec

une précision acceptable (moins de 5 ) la grandeur du courant de phase dans la machine

et les pertes totales. On remarque que l'erreur de prédiction des pertes totales augmente

avec le glissement en raison de la variation de la valeur de la résistance rotorique en

fonction du glissement qui n est pas pris en compte dans le modèle.

5.2 Modèle des pertes avec convertisseur statique

Le modèle des pertes conçu à la section précédente doit être validé dans le cas oùla MA est alimentée par un convertisseur statique. Nous savons déjà que ce type

d'alimentation augmente les pertes cuivre et les pertes fer dans la machine et par

conséquent, nous devrions ainsi observer une différence entre les pertes estimées à partir

du modèle et celles mesurées sur le banc d'essai expérimental.

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148/205

131

La validation a été faite pour différents points d opération entre 0.1 et 0.5 p.u . en

vitesse et 0.05 et 0.15 p.u. en charge (correspondant respectivement à un essai à vide et à

un essai a vec la MA entraînant le rotor d une machine D C). Pour chacun des point s

d opération , trois mesures de la puissance d entrée dans la MA (puissance sortant del ' onduleur) ont été effectuées pour 10 niveaux de flux itués entre 0 1 et l.0 p.u. et qui

équi vaut aux pertes totales. Ces mesures ont ensuite été moyenn ées et compar ée à celle

obtenues à partir du modèle des pertes pour le même niveau de flux.

On observe ainsi aux Fig. 5-3 et Fig. 5-4 les courbe obtenues pour une v ite sse de

0 .1 p .u . dans le ca sans charge et a vec charge respecti vement. Ce graphique montr ent

bien que le n10dèle proposé pern1et une meilleure estimation de s pertes à vide qu e n

charge : ce qui était attendu étant donné la difficulté d estin1er précisément le s perte s au

rotor et les pertes de charge résiduelles .

Il e st cependant intéressant d obse rver que dans les deux cas , le modèle permet d e

bien estimer à quel niveau de flux les pertes dans la MA seront minin1ales.

40,000

35,000

30,00025,000

fi) 20,000)1::Q) 15,000 -

10,000

5,000

0,0000,0

•

0,2

••

v = .1 p.u. - Sans charge

0,4

••••

0,6

Flux (p.u.)

••

••

•-

0,8

•

-• Expérirrental

1 rvbdèle

1,0 1,2

Fig. 5-3 - P ertes da n s la MA à vide pour diff ér e nt s ni vea ux d e flux à un e v it esse d e 0 1

8/17/2019 26247

149/205

132

v = 0.1 p.u . - Avec charge

60,000

50,000

• ••40,000 •§"' • •30,000 •Q)

20,000 • • ExpérirT"Bntal• •• •10,000 1 • • • rvbdèle0,000 '

0,0 0,2 0,4 0,6 0,8 1,0 1,2

Flux (p .u.)

Fig . 5- 4 - P ertes d a ns la M en ch a r ge pour diff ér ent s ni ve au x d e flu x à un e v it esse d e 0 1

Les résultats obtenus pour les autres points d opérations sont similaires à ceux présentés

p lus haut et par souci de concision , ils ne seront pas lTIontrés ici. Le lecteur est invité à le s

consulter en nnexe ou au chapitre 6 dans lesquels ils seront co m parés avec la répon se

obtenue à l aide du système de commande proposé au chapitre 3.

Bien que restreint , le dOlnaine de validation étudié est suffisant pour montrer la validité

du modèle des pertes conçu à la section précédente et son utilisation dans la commande

avancée du chapitre 3

5.3 Co n c lusi on

Ce chapitre a permis de faire la validation d un modèle des pertes construit à l aide du

standard lEEE - 112 en vue de faire l entraînement de la SCE O d évelo pée au chapitre 3

Les résulta ts obtenus n10ntrent qu il s agit d un modèle acceptable po ur la conception de

cette SCEO .

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133

Chapitre VI : Conception et validation expérimentale de

la commande de flux optimale et neuronale sur FPGA

Ce chapitre a pour obj ectif de faire la validation de la stratégie de commande vectorielle

énergétiquement optimale avec régulateur de flux neuronal conçue au chapitre 3 à l aide

du banc d essai expérimental décrit au chapitre 4. Le réseau de neurones intégré à cette

stratégie de command e est entraîné par des données d entraînements générées à partir du

modèle des pertes proposé et validé au chapitre 5. Mais avant de présenter la validation

de la stratégie de commande, une introduction à la conception de RNA de type

perceptron multicouche sur FPGA sera présentée.

6.1 Conception de RNA sur FPGA

La question de la conception de RNA sur FPGA est devenu, avec la montée de

l utilisation des FPGA dans les applications de systèmes embarqués (voir section 3.3), un

sujet très actuel. Le seul ouvrage complètement dédié à cette question n est paru que très

récemment [Omondi et al., 2006]. La problématique fondamentale dans cette activité est

de réaliser un système dont l architecture est d inspiratio n analogique (biologique) sur

une plateforme numérique à résolution finie. Le RNA idéal devrait donc être réalisé avec

des gains et des fonctions d activ ation de résolu tion infinie mais, étan t donné les

ressources limitées des FPGA, un compromis doit être effectué