4. DDR2とDDR3 SDRAMのボード・デザイン・ガ …¬¬4章：DDR2とDDR3 SDRAMのボード・デザイン・ガイドライン 4‒3 レべリングおよびダイナミックODT

EMI_DG_004-4.1

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外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン2012 年 6 月

6? 2012?EMI_DG_004-4.1

4. DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン

この章では、システムのシグナル・インテグリティを向上させる方法についてのガ

イドライン、および DDR2 または DDR3 SDRAM インタフェースをシステム上に正し

く実装するためのレイアウト・ガイドラインを示します。

DDR3 SDRAM は、既存の DDR2 SDRAM 規格と部分的に下位互換性を維持しながら、

複数の On-Die Termination（ODT）選択機能および出力ドライバ・インピーダンスのコ

ントロール機能を備え、消費電力、データ帯域幅、信号品質が改善されている第 3世代の DDR SDRAM ファミリです。

この章では、レシーバでの信号品質に影響を及ぼす、以下の主な要因について説明

します。

■ レべリングおよびダイナミック ODT

■ 適切な終端の使用

■ 出力ドライバのドライブ強度設定

■ レシーバでの負荷

■ レイアウト・ガイドライン

メモリ・インタフェースの性能が向上させると、送信された信号品質が低い場合、

レシーバでの全体的なデータ有効マージンが大幅に減少する可能性があるため、

ボード設計者はレシーバでの信号品質に注意する必要があります。図 4–1 に、レシー

バから見た理想的な信号と実際の信号の違いを示します。

図 4‒1. レシーバでの理想的な信号と実際の信号

Ideal Real

Volta

ge

Volta

geVIH VIH

VIL VIL

Time Time

RRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and e U.S. Patent and Trademark Office and in other countries. All other words and logos identified as

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4‒2 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドラインレべリングおよびダイナミック ODT

更に、この章では、各種終端方法とそれらがレシーバの信号品質に及ぼす影響を比

較します。また、レシーバでのシグナル・インテグリティを適化するために、

FPGA の適切なドライブ強度設定、および信号品質上のコンポーネント対 DIMM コン

フィギュレーションなどのように別のローディング・タイプの効果について説明し

ます。この章の目的は、様々な種類の終端方法間のトレード・オフ、出力ドライブ強

度の影響、および負荷について理解し、複数の組み合わせをすばやく検討し、設計

に適な設定を選択することです。

レべリングおよびダイナミック ODTJEDEC 規格で定められているとおり、DDR3 SDRAM DIMM では、アドレス、コマン

ド、およびクロックの各信号には必ずフライバイ・トポロジーを使用します。この

標準 DDR3 SDRAM トポロジーでは、リード・レベリングとライト・レベリング機能

を備えた UniPHY または ALTMEMPHY 付きの Altera® DDR3 SDRAM コントローラを使用

する必要があります。

ディスクリート DDR3 SDRAM コンポーネントを使用するときに DDR3 SDRAM の完全

な互換性を保つため、カスタム PCB 上で JEDEC DDR3 UDIMM フライバイ・トポロ

ジーを模倣することをお勧めします。

1 Arria® II、Arria V、および Cyclone® V デバイスは、リード・レベリングおよびライト・

レベリング機能を搭載した DDR3 SDRAM に対応していないため、標準の DDR3 SDRAM フライバイ・アドレス、コマンド、およびクロック・レイアウト・トポロ

ジーを使用した標準の DDR3 SDRAM DIMM または DDR3 SDRAM コンポーネントには

対応していません。

外部メモリ・インタフェース・ハンドブック 2012 年 6 月 Altera CorporationVolume 2：デザイン・ガイドライン

第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒3レべリングおよびダイナミック ODT

リード・レベリングおよびライト・レベリングDDR2 SDRAM と DDR3 SDRAM の主な相違点の 1 つは、レベリング機能の使用です。

シグナル・インテグリティを改善してより高周波な動作に対応するために、クロッ

ク、コマンドおよびアドレス・バス信号のためのフライバイ終端方式が JEDEC 委員

会により定められました。フライバイ・トポロジーでは、クロック、アドレス、お

よびコマンド信号が DIMM を通過するときに、すべての DRAM でデータとストロー

ブ間にフライト・タイム・スキューを意図的に発生させることで、同時スイッチン

グ・ノイズ（SSN）を減らします（図 4–2 ）。

フライバイ・トポロジーによりフライト・タイム・スキューが発生するため、JEDEC委員会は DDR3 SDRAM に対するライト・レベリング機能を導入しました。このため、

コントローラはバイト・レーンごとにタイミングを調整することにより、このス

キューを補償しなければなりません。

書き込み時には、DIMM 上のコンポーネントに到達するクロックと一致するように、

DQS グループは別々の時刻に起動されますが、メモリ・クロックと DQS 間で定義さ

れる tDQSS ± 0.25 tCK のタイミング・パラメータに適合する必要があります。

読み出し動作時には、メモリ・コントローラはフライバイ・トポロジーによって生

じる遅延を補正する必要があります。Stratix® III、Stratix IV、および Stratix V FPGA に

は、データを適切にキャプチャするためにアラインメント・レジスタと同期レジス

タが I/O エレメント（IOE）に組み込まれています。

DDR2 SDRAM では、ドライブ強度設定は「フル」と「低」の 2 つのみで、それぞれ

18 Ω と 40 Ω の出力インピーダンスに対応します。これらの出力ドライブ強度設定は

静的設定であり、キャリブレーションされません。そのため、出力インピーダンス

は、電圧と温度のドリフトに従って変化します。

図 4‒2. ライト・レベリングを必要とする DDR3 DIMM フライバイ・トポロジー

VTT

Data Skew Calibrated Out at Power Up with Write Leveling

Data S

kew

Command, Address, Clock in “Flyby” topology in DDR3 DIMM

2012 年 6 月 Altera Corporation 外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン


DDR3 SDRAM では、プログラマブル・インピーダンス出力バッファが使用されます。

現在、34 Ω と 40 Ωの 2 つのドライブ強度設定があります。40 Ω ドライブ強度設定

は現在、JEDEC が定義した予約仕様になっていますが、一部のメモリ・ベンダで提

供されているため DDR3 SDRAM 上でも使用可能です。出力インピーダンス設定につ

いて詳しくは、それぞれのメモリ・ベンダのデータシートを参照してください。ド

ライブ強度設定は、モード・レジスタ 1（MR1）に定義されているメモリ・モード・

レジスタをプログラミングして選択します。出力ドライバ・インピーダンスをキャ

リブレーションするためには、精度の高い外部抵抗 RZQ は ZQ ピンと VSSQ を接続し

ます。この抵抗の値は 240 Ω ± 1% でなければなりません。

DDR3 SDRAM DIMM を使用している場合、RZQ は DIMM にはんだ付けされているの

で、RZQ のためにボードをレイアウトする必要はありません。出力インピーダンス

は初期化中に設定されます。電源投入後に出力ドライバ・インピーダンスをキャリ

ブレーションするには、DDR3 SDRAM に、初期化の一部としてキャリブレーション・

コマンドとリセット・プロシージャが必要です。DDR3 SDRAM はコントローラが

キャリブレーション・コマンドを発行したときに定期的に更新されます。

キャリブレーションされた出力インピーダンスだけでなく、DDR3 SDRAM では、同

一の精度の高い外部抵抗 RZQ を介してキャリブレーションされたパラレル ODT にも

対応します。この ODT は、DDR3 SDRAM 内でマージされた出力ドライバ構造体を使

用することで実行でき、DQ と DQS ピンのピン・キャパシタンスの向上にも役立ちま

す。DDR3 SDRAM が対応する ODT 値は、RZQ が 240 Ωの場合、220 Ω、30 Ω、40 Ω、

60 Ω、および 120 Ω となります。

DDR3 SDRAM には、出力ドライバ・インピーダンスと ODT のキャリブレーションに

関するコマンドが 2 つあります。1 つ目のキャリブレーション・コマンドである ZQ CALIBRATION LONG（ZQCL）は多くの場合、初の電源投入時または DDR3 SDRAM が

リセット状態にあるときに使用されます。このコマンドにより、出力ドライバ・イ

ンピーダンスと ODT が初期温度および電圧状態にキャリブレーションされ、製造に

よるさまざまなプロセスの変化が補償されます。初期化またはリセット時に、コン

トローラは ZQCL コマンドを発行した場合、完了までに 512 メモリ・クロック・サイ

クルがかかります。それ以外の場合は、完了までに 256 メモリ・クロック・サイク

ルがかかります。コントローラは、通常動作時に、温度または電圧の変化を追跡す

るために 2 つ目のキャリブレーション・コマンドである ZQ CALIBRATION SHORT（ZQCS）を使用します。ZQCS コマンドの完了には 64 メモリ・クロック・サイクルが

かかります。ZQCS コマンドでは修正しきれないほど多くのインピーダンス・エラー

がある場合は、ZQCL コマンドを使用してください。

DDR3 SDRAM での ZQ キャリブレーションの使用について詳しくは、Micron 社のアプ

リケーション・ノート TN-41-02「DDR3 ZQ Calibration」を参照してください。


第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒5レべリングおよびダイナミック ODT

ダイナミック ODT ダイナミック ODT は、DDR3 SDRAM の新機能なので、DDR2 SDRAM では使用できま

せん。ダイナミック ODT では、モード・レジスタ・セット（MRS）コマンドを発行

しないで ODT 設定を変更できます。ダイナミック ODT を有効にした場合、書き込み

動作がないときには、DDR3 SDRAM は RTT_NORMの終端設定で終端します。書き込み

動作があると、DDR3 SDRAM は RTT_WRの設定で終端します。 RTT_NORMおよび

RTT_WRの値は、モード・レジスタ MR1 と MR2 をプログラミングすることで事前に設

定されます。図 4–3 に、ダイナミック ODT を有効にした場合の ODT の動作を示しま

す。

2 DIMM DDR3 SDRAM コンフィギュレーションでは、ダイナミック ODT は、アクセス

中のモジュールでのジッタの減少に役立ち、セカンダリ・モジュールからの反射を

小限に抑えます。

f DDR3 SDRAM でのダイナミック ODT の使用について詳しくは、Micron 社のアプリケー

ション・ノート「TN-41-04DDR3 Dynamic On-Die Termination」を参照してください。

Stratix III および Stratix IV デバイスのダイナミック OCTStratix III および Stratix IV デバイスは、すべての I/O バンクの双方向 I/O に対して、オ

ン・オフ・ダイナミック直列および並列終端に対応しています。ダイナミック OCTは、Stratix III および Stratix IV FPGA デバイスの新機能です。ダイナミック並列終端

は、双方向 I/O がレシーバとして動作するときにのみイネーブルされ、ドライバとし

て動作するときはディセーブルされます。同様に、ダイナミック直列終端は、双方

向 I/O がドライバとして動作するときにのみイネーブルされ、レシーバとして動作す

るときはディセーブルされます。ダイナミック OCT のデフォルト設定は、直列終端

であり、インタフェースがアイドル状態、つまり、アクティブなリードまたはライ

トなしの時に、電力を節約されます。

図 4‒3. ダイナミック ODT: 書き込み前後に ODT がアサートされるときの動作 (1)

図 4‒3 の注： (1) 出典：TN-41-04 DDR3 Dynamic On-Die Termination, Micron。



1 また、OCT のダイナミック・コントロール動作は、バッファの出力イネーブル信号と

は分離されます。そのため、UniPHY IP では、読み出しサイクル時にのみ並列 OCT を

イネーブルでき、インタフェースがアイドル状態のときは電力が節約されます。

データの方向に応じてシグナル・インテグリティが適化されるので、この機能は

任意の高性能双方向パスを終端するのに役立ちます。また、ダイナミック OCT では、

ODT に対応しているメモリ・デバイス（DDR3 SDRAM など）とともに使用されると

きは、外部終端抵抗が不要になるため、コストを削減できるだけでなくボード・レ

イアウトも簡素化できます。

ただし、Stratix III および Stratix IV FPGA デバイスのダイナミック OCT は、前項で説明

した DDR3 SDRAM のダイナミック ODT とは異なります。これらの機能を同一のもの

として扱うことはできません。

f StratixIII FPGA のダイナミック OCT 機能について詳しくは、「Stratix III デバイス・ハンドブック Volume 1」の「 Stratix III デバイスの I/O 機能」の章を参照してください。

f Stratix IV FPGA のダイナミック OCT 機能について詳しくは、「Stratix IV デバイス・ハン

ドブック Volume 1」の「Stratix IV デバイスの I/O 機能」の章を参照してください。

図 4‒4. Stratix III および Stratix IV FPGA デバイス間のダイナミック OCT

Driver

Receiver

Driver

Receiver

50 Ω

VREF = 0.75 V

DDR3 DIMMFPGA

50

3" Trace Length

DDR3 Component

R S = 15 Ω

34 W

100W

100W

VREF = 0.75 V

Driver

Receiver

Driver

Receiver

VREF = 0.75 V

DDR3 DIMMFPGA

50 W

3" Trace Length

DDR3 Component

R S = 15 Ω

34 Ω

100 Ω

100 ΩVREF = 0.75 V

50 Ω

Ω


http://www.altera.com/literature/hb/stratix-iv/stx4_siv51006.pdf

http://www.altera.com/literature/hb/stx3/stx3_siii51007.pdf

第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒7DDR2 SDRAM のボード終端

Stratix V デバイスのダイナミック OCTStratix V のデバイスは、ダイナミック OCT 機能をサポートし、より柔軟性を提供しま

す。Stratix V OCT キャリブレーションは、各 OCT ブロックに存在する 1 つの RZQ ピ

ンを使用します。別の OCT 値を実装するために、RZQ ピンのリファレンス抵抗とし

て、次のいずれかを使用できます。

■ 240 Ω リファレンス抵抗 —34 Ω、40 Ω、48 Ω、60 Ω、および 80 Ω の RS OCT 抵抗お

よび 20 Ω、30 Ω、40 Ω、および 120 Ω の RT OCT 抵抗を実装します。

■ 100 Ω リファレンス抵抗—25 Ωと 50 ΩのRS OCT抵抗、および 50 ΩのRT OCT抵抗を

実装します。

f Stratix IV FPGA のダイナミック OCT 機能について詳しくは、「Stratix V デバイス・ハンドブック Volume 1」の「Stratix V デバイスの I/O 機能」の章を参照してください。

DDR2 SDRAM のボード終端DDR2 は 4 つの異なる終端を含む統治 Stub-Series Terminated Logic（SSTL）、JESD8-15aに対する JEDEC 規格に準拠しています。

SSTL の一般に使用される 2 つの終端方法は、以下のようにあります。

■ 直列抵抗を接続したまたは接続しない出力負荷のシングル並列終端（JESD8-15aに記載された Class I）

■ 直列抵抗を接続したまたは接続しない出力負荷のダブル並列終端（JESD8-15a に

記載された Class II）

選択した信号の種類に応じて、いずれかの終端方法を使用できます。デザインの

FPGA および SDRAM メモリ・デバイスに応じて、外部終端方法または内部終端方法

を選択できます。

システム・コスト削減と PCB レイアウト・デザイン簡素化に対する要件が高まるに

つれて、伝送線路上に並列終端を配置せずに、メモリ・インタフェースとメモリ間

にポイント・ツー・ポイント接続を使用する場合があります。このケースでは、選

択したデバイス上で提供された FPGA 側の On-Chip Termination（OCT）と SDRAM 側の

On-Die Termination （ODT）などの内部終端を活用することができます。


http://www.altera.com/literature/hb/stratix-v/stx5_51006.pdf

4‒8 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドラインDDR2 SDRAM のボード終端

外部並列終端外部終端を使用する場合は、デザインに適なトポロジーを決定するために終端抵

抗の位置を検討する必要があります。図 4–5 および図 4–6 に、フライバイ・トポロ

ジーと非フライバイ・トポロジーのも一般的に使用される 2 つの終端トポロジー

を示します。

フライバイ・トポロジー（図 4–5 参照）の場合は、レシーバの後に並列終端抵抗を

配置します。この終端配置により、非フライバイ・トポロジーでの望ましくない終

端されていないスタブを解決できます。ただし、このトポロジーを使用すると、コ

スト増となり配線も複雑になります。Stratix II Memory Board 2 は、並列終端抵抗の配

置にフライバイ・トポロジーを使用します。Stratix II Memory Board 2 は、アルテラ内

部でのみ使用可能なメモリ・テスト・ボードであり、アルテラのメモリ・インタ

フェースをテストおよび検証する目的で使用されます。

図 4‒5. 並列抵抗のフライバイ配置

図 4‒6. 並列抵抗の非フライバイ配置

FPGA Driver

Board Trace

DDR2 SDRAMDIMM

(Receiver)

Board Trace

RT = 50 Ω

VTT

FPGA DriverDDR2 SDRAM

DIMM(Receiver)

RT = 50 Ω

VTT



非フライバイ・トポロジー（図 4–6 参照）では、ドライバとレシーバの間に（レ

シーバに近接して）並列終端抵抗を配置します。この終端配置ではボード・レイア

ウトが簡単になりますが、終端抵抗とレシーバとの間が短い終端されていないスタ

ブとなります。終端されない伝送線路では、レシーバにリンギングと反射が生じま

す。

外部終端を使用しない場合、DDR2 は ODT を提供し、アルテラの FPGA は様々なレベ

ルの OCT のサポートがあります。ボードの消費電力を低減し、必要なボード面積を

減らすために ODT と OCT を使用して検討する必要があります。

On-Chip Termination（チップ内終端）OCT テクノロジは、Arria II GX、Arria II GZ、Arria V、Cyclone III、Cyclone IV、Cyclone V、 Stratix III、Stratix IV、および Stratix V で提供されます。表 4–1 には、各デバイスの　

OCT サポートの範囲をまとめます。SSTL-18 は、アルテラの FPGA で DDR2 メモリ・

インタフェースにサポートされる規格であるため、この表では、SSTL-18 規格に関す

る情報を提供します。

チップ内直列終端（RS）は、出力および双方向バッファでのみサポートされます。キャリブレーション付きの RS の値は、 RUP および RDN ピンに接続される Class II の25 Ω および Class I の 50 Ω の抵抗に対してキャリブレーションされ、25 Ω または

50 Ω の ± 1% に調整されます。チップ内並列終端（RT）は、入力および双方向バッ

ファでのみサポートされます。RT の値は RUP および RDN ピンに接続される 100 Ω に

対してキャリブレーションされます。キャリブレーションは、デバイス・コンフィ

ギュレーションの後に実行されます。ダイナミック OCT は双方向 I/O バッファで

のみサポートされます。

表 4‒1. On-Chip Termination 方法

終端方法 SSTL-18

FPGA デバイス

Arria II GX Arria II GZ Arria VCyclone III および

Cyclone IVCyclone V

Stratix III および

Stratix IVStratix V (1)

カラムとロウ I/O





カラムとロウ I/O カラム I/O

キャリブレーションなし直列 On-Chip Termination

Class I 50 50 50 50 50 50 50

Class II 25 25 25 25 25 25 25

キャリブレーション付き直列 On-Chip Termination

Class I 50 50 50 50 50 50 50

Class II 25 25 25 25 25 25 25

キャリブレーション付き並列 On-Chip Termination

Class IおよびClass II

— 50 50 — 50 50 50

表 4‒1 の注：(1) ロウ I/O は、 Stratix V デバイスの外部メモリ・インタフェースに利用できません。



ダイナミック OCT 方法は、Stratix III、Stratix IV、および Stratix V FPGA でのみ使用可能

です。ダイナミック OCT 方法によって、直列終端（RS）と並列終端（RT）が可能に

なり、データ転送中にダイナミックにオンおよびオフすることができます。

直列終端および並列終端は、インタフェースのリード・サイクルとライト・サイク

ルに応じて、オンまたはオフになります。ライト・サイクル中に、ライン・イン

ピーダンスにマッチするように RS がオン、RT がオフになります。Stratix IV FPGA が

バスの遠端で終端を実装するので、リード・サイクル中に RS がオフ、RT がオンにな

ります（図 4–7 ）。

推奨終端方法表 4–2 に、主要な DDR2 メモリ・インタフェース信号用の推奨終端方法を提供しま

す。信号は、データ（DQ）、データ・ストローブ（DQS/DQSn）、データ・マスク

（DM）、クロック（mem_clk/mem_clk_n）およびアドレスとコマンド信号が含まれて

います。

アドレス、コマンド、およびメモリ・クロック・ピンは複数の負荷に接続される複

数の DDR2 SDRAM コンポーネントとインタフェースする場合、次の手順に従います。

1. これらの信号の新スルー・レートを取得するために、システムをシミュレートし

ます。

2. シミュレーション結果に基づいて、DDR2 SDRAM データシートからディレーティ

ング tIS と tIH 仕様を使用します。

3. タイミング・ディレーティングは、インタフェースがタイミング要件を失敗した

場合、負荷を下げ、これらの信号の重複を考慮し、それ故にタイミングを向上さ

せます。

1 アルテラは、フィジカル終端でなく、ドライブ強度に参照するために、この表に

Class I および Class II 終端を使用します。

1 正しい機能を確認にするために、システムのデザインをシミュレートする必要があ

ります。

図 4‒7. メモリ・インタフェースのダイナミック OCT

Stratix III (TX) DDR2 DIMM Stratix III (RX) DDR2 DIMM

Write Cycle Read Cycle

OEOE

VTT VTT VTT

Z0 = 50 Ω Z0 = 50 Ω22 Ω 22 Ω22 Ω



表 4‒2. 終端推奨値 ( その１ ) (1)

デバイス・ファミリ信号の種類 SSTL 18 IO 規格

(2), (3), (4), (5), (6)FPGA エンド・

ディスクリート終端

メモリ・エンド終端 1 ( ランク /DIMM)

メモリI/O 規格

Arria II GX

DDR2 コンポーネント

DQ Class I R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) HALF (8)

DQS DIFF (13) DIFF Class R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) HALF (8)

DQS SE (12) Class I R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) HALF (8)

DM Class I R50 CAL N/A ODT75 (7) N/A

アドレスおよびコマンド

Class I MAX N/A VTT ディスクリートへの 56 Ω 並列

N/A

クロック DIFF Class I R50 CAL N/A×1 = 100 Ω 差動 (10)

×2 = 200 Ω 差動 (11)N/A

DDR2 DIMM

DQ Class I R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) FULL (9)

DQS DIFF (13) DIFF Class I R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) FULL (9)

DQS SE (12) Class I R50 CAL VTT ディスクリートへの 50 Ω 並列

ODT75 (7) FULL (9)



Class I MAX N/A VTT ディスクリートへ

の 56 Ω 並列N/A

クロック DIFF Class I R50 CAL N/A N/A =DIMM 上 N/A

Arria V および Cyclone V


DQ Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)

DQS DIFF (13) DIFF Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)

DQS SE (12) Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)




N/A

クロック DIFF Class I R50 NO CAL N/A×1 = 100 Ω 差動 (10)

×2 = 200 Ω 差動 (11)N/A



DDR2 DIMM

DQ Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)

DQS DIFF (13) DIFF Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)

DQS SE (12) Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)




N/A

クロック DIFF Class I R50 NO CAL N/A N/A =DIMM 上 N/A

表 4‒2. 終端推奨値 ( その２ ) (1)


(2), (3), (4), (5), (6)FPGA エンド・



メモリI/O 規格



Cyclone III および Cyclone IV


DQ/DQS Class I 12 mA VTT ディスクリートへの 50 Ω 並列

ODT75 (7) ハーフ (8)

DM Class I 12 mA N/AVTT ディスクリートへ

の 56 Ω 並列

N/A


Class I MAX N/A N/A

クロック Class I 12 mA N/A×1 = 100 Ω 差動 (10)

×2 = 200 Ω 差動 (11)N/A

DDR2 DIMM

DQ/DQS Class I 12 mA VTT ディスクリートへの 50 Ω 並列

ODT75 (7) FULL (9)

DM Class I12 mA N/AVTT ディスクリートへ

の 56 Ω 並列

N/A


Class I MAX N/A N/A

クロック Class I 12 mA N/A N/A =DIMM 上 N/A

Arria II GZ、Stratix III、Stratix IV、および Stratix V


DQ Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)

DQS DIFF (13) DIFF Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)

DQS SE (12) DIFF Class I R50/P50 DYN CAL N/A ODT75 (7) HALF (8)




N/A

クロック DIFF Class I R50 NO CAL N/Ax1 = 100 Ω 差動 (10)

x2 = 200 Ω 差動 (11)N/A

表 4‒2. 終端推奨値 ( その３ ) (1)


(2), (3), (4), (5), (6)FPGA エンド・



メモリI/O 規格



DDR2 DIMM

DQ Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)

DQS DIFF (13) DIFF Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)

DQS SE (12) Class I R50/P50 DYN CAL N/A ODT75 (7) FULL (9)




N/A

クロック DIFF Class I R50 NO CAL N/A N/A = DIMM 上 N/A

表 4‒2 の注：(1) N/A は適用されません。

(2) R は直列抵抗です。

(3) P は並列抵抗です。 (4) DYN はダイナミック OCT です。

(5) NO CAL はきゃリブレーションなしの OCT です。

(6) CAL はキャリブレーション付きの OCT です。

(7) メモリ上の ODT75 対 ODT50 は、オーバーシュート / アンダーシュートの制限された増加に伴い、より多くのアイの開くの効果があります。

(8) HALF は低ドライブ強度です。

(9) FULL はフルドライブ強度です。

(10) x1 はシングル・デバイスの負荷です。

(11) x2 は 2 デバイスの負荷です。例えば、シングル・クロック・ペアでシングル・ランク DIMM 上の 9 デバイスの 2 つを供給することができます。

(12) DQS SE はシングル・エンド DQS です。

(13) DQS DIFF は差動 DQS です。

表 4‒2. 終端推奨値 ( その４ ) (1)


(2), (3), (4), (5), (6)FPGA エンド・



メモリI/O 規格



ダイナミック On-Chip Termination終端方法は、SSTL 18 I/O の JEDEC 規格 JESD8-15a で規定されています。ダイナミッ

ク OCT は Stratix III および Stratix IV デバイスで使用可能です。Stratix III FPGA（ドライ

バ）が DDR2 SDRAM DIMM（レシーバ）に書き込んでいるとき、直列 OCT は伝送ライ

ンのインピーダンスと一致するためにダイナミックにイネーブルされます。その結

果、反射を大幅に低減できます。同様に、FPGA が DDR2 SDRAM DIMM を読み出して

いるときには、並列 OCT は動的にイネーブルされます。

f 終端抵抗の適切な値を設定する方法については、「Stratix III デバイス・ハンドブック」の「Stratix III デバイスの I/O 機能」の章、および「Stratix IV デバイス・ハンドブック」の I「/O Features in Stratix IV デバイスの I/O 機能」の章を参照してください。

FPGA によるメモリへの書き込み図 4–8 に、FPGA がメモリへの書き込みを実行する時に、ダイナミック直列 OCT 方法

を示します。ダイナミック直列 OCT を使用する利点は、ドライバが伝送線路をドラ

イブしているとき、非外部抵抗終端を備えた伝送線路がマッチングすることです。

図 4‒8. メモリ上の ODT を使用するダイナミック直列 OCT 方法

FPGA DDR2 DIMM

DDR2 Component

RS = 22 ΩDriver Driver

Receiver

50 Ω

3” Trace Length Receiver

50 Ω

150 Ω

150 Ω

100 Ω

100 Ω


http://www.altera.com/literature/hb/stx3/stx3_siii51007.pdf

http://www.altera.com/literature/hb/stratix-iv/stx4_siv51006.pdf


図 4–9 および図 4–10 に、DDR2 SDRAM DIMM への書き込みのシミュレーションと測

定結果を示します。このシステムは、大ドライブ強度の FPGA で測定された 50 Ωキャリブレーションされた並列 OCT および DIMM 上の 75 Ω ODT の Class I 終端を使用

します。シミュレーションとベンチの両方の測定は、200 pS/div および 200 mV/div で

測定されます。

図 4‒9. FPGA によるメモリへの書き込み時の HyperLynx シミュレーション

図 4‒10. FPGA によるメモリへの書き込み時のボード測定



表 4–3 は、DDR2 SDRAM DIMM での信号のシミュレーションとボード測定の比較を示

します。

表 4–3 のデータ、および図 4–9 と図 4–10 は、FPGA がメモリへの書き込みを行うと

き、ベンチ測定値はシミュレーション測定値に厳密にマッチングすることを推奨し

ます。それが外部終端の必要性を取り除きながら、双方向 I/O の直列ダイナミック

On-Chip Termination 方法を使用して、信号の整合性を維持することを示します。

I/O 規格に応じて、メモリ・インタフェースを設計する際は、表 4–3 に記載されてい

る 4 つのパラメータを考慮する必要があります。シミュレーションとボード測定結

果は似ているように見えますが、主なパラメータを測定すると不一致があります。

シミュレーションは I/O のデューティ・サイクル歪み、クロストーク、またはボード

のパワー・プレーン劣化を完全にモデル化しているわけではありませんが、ボード

の性能についての適正な目安となります。

メモリ・インタフェースでは、データを正しくキャプチャするための十分なウィン

ドウがあるかどうか判断するときにアイの幅が重要です。アイの高さについては、

大半のメモリ・インタフェースが電圧リファレンス形式の I/O 規格（この場合は、

SSTL-18）を使用しますが、VIL および VIH の上下に十分なアイ開口部がある限り、

データを正しくキャプチャするのに十分なマージンがあるはずです。ただし、クロ

ストークなどの影響は考慮されていないため、適なアイの高さが得られるように

システムを設計することが重要です。アイの高さは、メモリ・インタフェースを備

えたシステム全体のマージンに影響を及ぼします。

f オーバシュートとアンダシュートを決定するときは、メモリ・ベンダに問い合わせ

てください。信頼性の問題を回避するために、メモリ・ベンダは一般に入力電圧に

ついて大制限を規定します。

表 4‒3. FPGA によるメモリへの書き込み時の信号の比較 (1)

アイの幅 (ns) (2)

アイの高さ(V)

オーバシュート(V)

アンダシュート(V)

シミュレーション 1.194 0.740 N/A N/A

ボード測定 1.08 0.7 N/A N/A


(2) アイの幅は、VIH/VIL(ac) = VREF ±250 mV から VIH/VIL(dc) = VREF ±125 mV に測定されます。ここで、VIH と VI L は、 SSTL-18 に対する JEDEC 規格に従って決定されます。



FPGA によるメモリからの読み出し図 4–11 に、FPGA がメモリから読み出しを行う際に、ダイナミック並列終端方法を示

します。DDR2 SDRAM DIMM が伝送線路をドライブしているとき、FPGA 側の終端

50 Ω プルアップ抵抗が伝送線路とマッチングするため、リンギングと反射が小に

なります。図 4–12 に、DDR2 SDRAM DIMM からの読み出しのシミュレーションと測

定結果を示します。このシステムは、大ドライブ強度の FPGA エンドで測定された

50 Ω キャリブレーションされた並列 OCT およびメモリ上の 75 Ω ODT の Class I 終端

を使用します。シミュレーションとベンチの両方の測定は、200 pS/div および

200 mV/div で測定されます。

表 4–4 に、シミュレーションと FPGA エンドでの信号のボード測定値との比較を示

します。

図 4‒11. メモリ側に直列抵抗を使用したダイナミック並列 OCT 方法

FPGA DDR2 DIMM Full Strength

DDR2 Component

RS = 22 ΩDriver Driver

Receiver

50 Ω

3” Trace Length Receiver

100 Ω

100 Ω

図 4‒12. FPGA によるメモリからの読み出し時の Hyperlynx シミュレーションとボード測定

表 4‒4. FPGA によるメモリからの読み出し時の信号の比較(1), (2)

アイの幅 (ns) (3) アイの高さ (V) オーバシュート

(V)アンダシュート

(V)シミュレーション 1.206 0.740 N/A N/A

ボード測定 1.140 0.680 N/A N/A

表 4‒4 の注：(1) メモリ DIMM 上のドライブ強度は Full に設定されます。

(2) N/A は適用されません。

(3) アイの幅は、VIH/VIL(ac) = VREF ±250 m から VIH/VIL(dc) = VREF ±125 mV に測定されます。ここで、VIH と VI L は、 SSTL-18 に対する JEDEC 規格に従って決定されます。



表 4–4 のデータ、および図 4–13 は、FPGA がメモリからの読み出しを行うとき、ベ

ンチ測定値は、シミュレーション測定値に厳密にマッチングすることを推奨します。

それが外部終端の必要性を取り除きながら、双方向 I/O の並列ダイナミック On-Chip Termination 方法を使用して、信号の整合性を維持することを示します。

On-Chip Termination （非ダイナミック）ODT とメモリ側の直列抵抗を使用する Class I 終端方法で 50 Ω の OCT 機能を使用する

場合、出力ドライバは 50 Ω にチューニングされ、伝送線路の特性インピーダンスが

マッチングします。図 4–13 は、FPGA の 50 Ω の OCT がオンのときに ODT を使用する

Class I 終端方法を示します。

得られた信号品質は、8 mA のドライブ強度設定（ 4–52 ページの「ドライブ強度」を参照）でのアイ開口部に類似しており、オーバシュートやアンダシュートはありま

せん。図 4–14 は、FPGA 内に 50 Ω の OCT を使用した場合のメモリ側（DDR2 SDRAM DIMM）での信号のシミュレーションと測定を示します。

図 4‒13. 50 Ω OCT を持つ ODT を使用した Class I 終端

FPGA DDR2 DIMM

DDR2 Component

RS = 22 Ω

VREF = 0.9 V

Driver Driver

Receiver

50 Ω

3” Trace LengthReceiverVVREF

50 Ω

図 4‒14. FPGA によるメモリへの書き込み時の HyperLynx シミュレーションと測定



表 4–5 は、ODT とメモリ側の直列抵抗を使用した Class I 終端方法の DDR2 SDRAM DIMM における信号のデータを示します。 FPGA は 50 Ω OCT でメモリに書き込みます。

FPGA に 50 Ω の OCT 設定を使用すると ODT とメモリ側の直列抵抗を使用する Class I終端の信号品質がさらに向上し、オーバシュートとアンダシュートが減少します。

50 Ω の OCT の設定に加え、Stratix II デバイスには 25 Ω の OCT 設定もあり、これを使

用して Class II 終端の伝送線路での信号品質を向上させることができます。図 4–15 は、FPGA の 25 Ω の OCT がオンのときに ODT を使用する Class II 終端方法を示しま

す。

表 4‒5. 50 Ω OCT と 8mA のドライブ強度設定に対するシミュレーションとボード測定結果 (1)

アイの幅 (ns) アイの高さ (V) オーバシュート (V)

アンダシュート (V)

50 Ω OCT のドライブ強度設定


ボード測定 1.30 0.70 N/A N/A


図 4‒15. 25-Ω OCT を持つ ODT を使用した Class II 終端

DDR2 DIMM

DDR2 Component

RS = 22 Ω

VREF = 0.9 V

Driver50 Ω

3” Trace LengthReceiver

RT = 56 Ω

VTT = 0.9 V

FPGA

Driver

Receiver VVREF

25 Ω



図 4–16 は、FPGA 内での 25 Ω の OCT のドライブ強度を設定した DDR2 SDRAM DIMM（レシーバ）での信号のシミュレーションと測定を示します。

表 4–6 は、メモリ側の直列抵抗を使用した Class II 終端の DDR2 SDRAM DIMM におけ

る信号のデータを示します。FPGA は 25 Ω の OCT でメモリに書き込みます。

この種類の終端方法は、DRAM のデータ（DQ）、データ・ストローブ（DQS）、デー

タ・マスク（DM）、およびメモリ・クロック（CK）などの双方向信号のみに対して使

用されます。

Class II の外部並列終端ダブル並列（Class II）終端方法は、HSTL I/O のための JESD8-6、SSTL-2 I/O のための

JESD8-9b、SSTL-18 I/O のための JESD8-15a などの JEDEC 規格に規定されます。FPGA（ドライバ）が DDR2 SDRAM DIMM（レシーバ）に書き込んでいるときには、伝送線

路は DDR2 SDRAM DIMM で終端されます。同様に、FPGA が DDR2 SDRAM DIMM を読

み出しているときには、DDR2 SDRAM DIMM はドライバとなり、伝送線路は FPGA（レシーバ）で終端されます。この種類の終端方法は、一般に DRAM のデータ（DQ）およびデータ・ストローブ（DQS）信号などの双方向信号に対して使用されます。


表 4‒6. 25 Ω の OCT と 16mA のドライブ強度設定に対するシミュレーションとボード測定 (1)

アイの幅 (ns) アイの高さ (V) オーバシュート(V)


25-Ω の OCT のドライブ強度設定


ボード測定 1.47 0.51 N/A N/A




FPGA によるメモリへの書き込み図 4–17 に、FPGA がメモリへ書き込みを行う際に、Class II 終端方法を示します。

Class II 終端を使用する利点は、いずれかのドライバが伝送線路をドライブしている

とき、レシーバ端に終端抵抗があるため、伝送線路がマッチングし、リンギングと

反射が減少することです。

図 4–18 および図 4–19 に、DDR2 SDRAM DIMM への書き込みのシミュレーションと測

定結果を示します。このシステムは、ソース直列抵抗を DIMM で測定した、ドライブ

強度設定が 16 mA の Class II 終端を使用します。

シミュレーションはアイ開口部が良好なクリーンな信号を示しますが、DDR2 SDRAMで規定される 1.8 V 信号のわずかなオーバシュートとアンダシュートが存在します。

オーバシュートとアンダシュートは、ドライバに所要ドライブ強度以上の設定を使

用した伝送線路のオーバドライブ、または伝送線路の特性インピーダンスより高い

外部抵抗値を使用したレシーバ側での過剰終端に起因します。オーバシュートとア

ンダシュートが、メモリ・ベンダの DDR2 SDRAM データシートに記載された絶対

大定格仕様を超えない限り、信頼性が損なわれることはありません。次に、シミュ

レーション結果と実際のボード・レベルでの測定結果の相関が取られます。

図 4‒17. メモリ側に直列抵抗を使用した Class II 終端方法

図 4‒18. FPGA によるメモリへの書き込み時の HyperLynx シミュレーション

RT = 50 Ω

VTT = 0.9 V

RT = 50 Ω

VTT = 0.9 V

FPGA DDR2 DIMM

DDR2 Component

RS = 22 Ω

VREF = 0.9 VVREF Receiver

Driver

Receiver

16 mA

50 Ω

3” Trace Length

DDR2 DIMM

S = 22 ΩR

DDR2 Component

Ω

Receiver

Ω

Receiver

Driver



図 4–19 に、Stratix II Memory Board 2 から取得した測定結果を示します。FPGA は

16 mA のドライブ強度を使用して、Class II 終端伝送線路上で DDR2 SDRAM DIMM を

ドライブします。

表 4–7 は、DDR2 SDRAM DIMM での信号のシミュレーションとボード測定の比較をま

示します。

シミュレーションを詳細に調べると、50% ～ 50% の理想的なデューティ・サイクル

を示しますが、ボード測定でのデューティ・サイクルは理想的ではなく、53% ～

47% 前後なので、シミュレーションと測定したアイの幅が違います。さらに、ボー

ド測定は 72 ビットのメモリ・インタフェース上で行われますが、シミュレーション

はシングル I/O で実行されます。

図 4‒19. FPGA によるメモリへの書き込み時のボード測定

表 4‒7. FPGA によるメモリへの書き込み時の信号の比較(1)

アイの幅 (ns) (2)

アイの高さ(V)

オーバシュート(V)


シミュレーション 1.65 1.28 0.16 0.14

ボード測定 1.35 0.83 0.16 0.18

表 4‒7 の注：(1) FPGA のドライブ強度は 16 mA に設定されています。

(2) アイの幅は VREF ± 125 mV から測定されます。ここで、VIH と VIL は、SSTL-18 に対する JEDEC 規格に従って決定されます。



FPGA によるメモリからの読み出し図 4–20 に、FPGA がメモリから読み出しを行う際に、Class II 終端方法を示します。 DDR2 SDRAM DIMM が伝送線路をドライブしているとき、FPGA 側の終端プルアップ

抵抗が伝送線路とマッチングするため、リンギングと反射が小になります。

図 4‒20. メモリ側に直列抵抗を使用した Class II 終端方法

RT = 56 Ω

VTT = 0.9 V

RT = 56 Ω

VTT = 0.9 V


VREFVREF = 0.9 V

Driver Driver

Receiver

50 Ω




図 4–21 および図 4–22 には、DDR2 SDRAM DIMM に大ドライブ強度を設定した、

FPGA 側での信号のシミュレーションと測定を示します。シミュレーションでは、

ソース直列抵抗伝送線路による Class II 終端方法を使用します。FPGA は DIMM に大

ドライブ強度を設定して、メモリから読み出します。

図 4‒21. FPGA によるメモリからの読み出し時の HyperLynx シミュレーション

図 4‒22. FPGA によるメモリからの読み出し時のボード測定



表 4–8 は、FPGA がメモリ（ドライバ）を読み出しているときに、FPGA から見た信

号のシミュレーションとボード測定の比較を示します。

シミュレーションと測定の両方ともオーバシュートやアンダシュートのないクリー

ンな信号と良好なアイ開口部を示します。しかし、FPGA によるメモリからの読み出

し時のアイの高さは、FPGA によるメモリへの書き込み時よりも小さくなります。ア

イの高さの縮小は、DIMM の直列抵抗での電圧低下によるものです。メモリのドライ

ブ強度設定がすでに大に設定される場合は、メモリ・ドライブ強度を増やしてア

イの高さを大きくすることはできません。1 つのオプションは、FPGA がメモリから

読み出すときに DIMM の直列抵抗をなくすことです（ 4–54 ページの「コンポーネン

ト対 DIMM」の項を参照）。また、メモリ付近にある外部並列抵抗をなくして、メモ

リ・ドライバの負荷を低減する方法もあります。DIMM コンフィギュレーションの場

合には、直列抵抗が DIMM の一部であるので、後のオプションはよりよい選択です。

また、FPGA がメモリに書き込まれている場合、容易に終端抵抗として使用する ODT機能をオンにして、FPGA がメモリから読み出される場合オフにすることができま

す。

Class II 終端方法の結果は、DDR2 SDRAM メモリ用のデータ・ストローブやデータな

どの双方向信号に適であることを示します。レシーバの終端はドライバに戻る反

射を除去し、レシーバでのリンギングを抑制します。

Class I 外部並列終端シングル並列（Class I）終端方法とは、レシーバ側の近くに終端が配置されたことで

す。この終端方法は、一般に DDR2 SDRAM に対する単方向信号（例えば、クロック、

アドレス、コマンド信号）を終端するために使用されます。

ただし、ボードが制約されている場合はこの形式の終端方法は、時々データ（DQ）信号やデータ・ストローブ（DQS）信号などの双方向信号に使用されます。双方向信

号の場合、メモリ側または FPGA 側のいずれかに終端を配置できます。この項では、

メモリ側の終端を使用した ClassI 終端方法についてのみ説明します。メモリ側の終端

では、信号がメモリのレシーバに達したときにインピーダンスがマッチングします。

ただし、FPGA がメモリを読み出しているときには、FPGA 側には終端がないためイ

ンピーダンスのミスマッチが発生します。この項では、この終端方法の信号品質に

ついて説明します。

FPGA によるメモリへの書き込みFPGA がメモリに書き込んでいるとき（図 4–23 ）には、メモリ側で伝送線路が並列

終端され、伝送線路に対してインピーダンスがマッチングするためレシーバ側の反

射が小になります。この終端方法の利点は、1 本の外部抵抗しか必要ないことで

す。あるいは、外部抵抗の代わりに ODT 抵抗を使用して、この終端方法を実装する

こともできます。





ボード測定 1.28 0.43 N/A N/A

表 4‒8 の注：(1) DDR2 SDRAM DIMM のドライブ強度は大強度に設定されています。




ODT 抵抗と外部終端抵抗の比較について詳しくは、 4–30 ページの「ODT による

Class I 終端」を参照してください。

図 4–24 は、メモリ側に抵抗を使用した Class I 終端のメモリ（DDR2 SDRAM DIMM）

での信号のシミュレーションと測定を示します。FPGA は 16 mA のドライブ強度設定

でメモリに書き込みます。

表 4–9 は、メモリ側に直列抵抗と外部抵抗を使用して、Class I および Class II 終端方

法の DDR2 SDRAM DIMM での信号の比較を示します。FPGA（ドライバ）がメモリ

（レシーバ）に書き込みます。

図 4‒23. メモリ側に直列抵抗を使用した Class I 終端方法

RT = 56 Ω

VTT = 0.9 V

FPGA DDR2 DIMM

DDR2 Component

RS = 22 Ω

VREF

Driver Driver

Receiver

50 Ω

3” Trace LengthReceiverVREF = 0.9 V

図 4‒24. FPGA によるメモリへの書き込み時の HyperLynx シミュレーションとボード測定

表 4‒9. FPGA によるメモリへの書き込み時の信号の比較(1) ( その１ )



外部並列抵抗を使用した Class I 終端方法シミュレーション 1.69 1.51 0.34 0.29

ボード測定 1.25 1.08 0.41 0.34

外部並列抵抗を使用した Class II 終端方法

シミュレーション 1.65 1.28 0.16 0.14



表 4–9 は、Class I 終端方法の全体的な信号品質は、Class I 終端方法ではアイの高さが

約 30% 高い点を除いて、Class II 終端方法の信号品質と同程度のことを示します。ア

イの高さが大きくなるのはドライバの負荷が軽減されたためです。これは Class I 終端方法では FPGA 側に並列終端抵抗がないためです。ただし、アイの高さを大きくす

ると、以下のようなコストを伴います。Class I 終端方法では、Class II 終端方法を使

用した場合と比べて、信号のオーバシュートとアンダシュートが 50% 増大します。

オーバシュートとアンダシュートを低減するために、ドライバにかかる負荷の低下

に合わせて FPGA のドライブ強度を減らすことができます。

ドライブ強度が信号品質に与える影響について詳しくは、 4–52 ページの「ドライブ

強度」を参照してください。

FPGA によるメモリからの読み出し 4–26 ページの「FPGA によるメモリへの書き込み」で説明したように、Class I 終端で

はレシーバの近くに終端が配置されます。ただし、この終端方法を使用して双方向信

号を終端させる場合、レシーバはドライバにもなります。例えば、DDR2 SDRAM で

は、データ信号はレシーバでありドライバです。

図 4–25 に、メモリ側抵抗を使用する Class I 終端方法を示します。FPGA がメモリか

ら読み出します。

ボード測定 1.35 0.83 0.16 0.18


図 4‒25. メモリ側に直列抵抗を使用した Class I 終端方法

表 4‒9. FPGA によるメモリへの書き込み時の信号の比較(1) ( その２ )



RT = 56 Ω

VTT = 0.9 V


DDR2 Component

RS = 22 Ω

VREF = 0.9 V

Driver Driver

Receiver

50 Ω

3” Trace LengthReceiverReceiverVREF



FPGA がメモリを読み出すとき（図 4–25 ）、FPGA では伝送線路は終端されず、イン

ピーダンスのミスマッチとそれによるオーバシュートやアンダシュートが発生しま

す。図 4–26 に、Class I 終端の FPGA 側（レシーバ）における信号のシミュレーショ

ンと測定を示します。FPGA は DDR2 SDRAM DIMM に大ドライブ強度を設定して、

メモリを読み出します。

表 4–10 は、メモリ側に直列抵抗と外部抵抗を使用した Class I および Class II 終端方

法での FPGA における信号の比較を示します。 FPGA（レシーバ）がメモリ（ドライ

バ）を読み出します。

FPGA が Class I 終端方法を使用してメモリを読み出すとき、アイの高さと幅の点で信

号品質は Class II 終端方法と同程度です。表 4–10 に、レシーバ（FPGA）に終端がな

い場合はインピーダンスのミスマッチが生じ、Class II 終端方法には見られない反射

とリンギングが発生することを示します。したがって、アルテラではコマンド、ア

ドレス信号など、FPGA とメモリ間の単方向信号には Class I 終端方法を使用すること

を推奨します。

図 4‒26. FPGA によるメモリからの読み出し時の HyperLynx シミュレーションとボード測定


アイの幅(ns) アイの高さ (V) オーバシュート

(V)アンダシュート

(V)

外部並列抵抗を使用した Class I 終端方法シミュレーション 1.73 0.74 0.20 0.18

ボード測定 1.24 0.58 0.09 0.14



ボード測定 1.28 0.43 N/A N/A





ODT による Class I 終端現在、ODT は SDRAM、グラフィックス DRAM、および SRAM などのメモリの共通機

能になりつつあります。ODT はボード終端コストを削減し、ボード配線を簡素化す

るのに役立ちます。ここでは、DDR2 SDRAM の ODT 機能と ODT 機能を使用したとき

の信号品質について説明します。

FPGA によるメモリへの書き込みDDR2 SDRAM はビルトイン ODT を備えており、外部終端抵抗は不要です。メモリの

ODT 機能を使用するには、メモリ初期化時にメモリをコンフィギュレーションして

ODT 機能をオンにする必要があります。DDR2 SDRAM の場合、ODT 機能は拡張モー

ド・レジスタをプログラムして設定します。DDR2 SDRAM の初期化時に拡張モード・

レジスタをプログラムし、さらに DDR2 SDRAM の ODT 入力ピンを High にドライブし

て ODT をアクティブにする必要があります。

f ODT 機能の設定方法、および DDR2 SDRAM の ODT ピンをドライブするためのタイミン

グ要求について詳しくは、それぞれのメモリ・データシートを参照してください。

DDR2 SDRAM の ODT 機能は、ダイナミックに制御されます。すなわち、FPGA がメモ

リに書き込んでいる間にオンになり、FPGA がメモリを読み出すときはオフになりま

す。DDR2 SDRAM の ODT 機能には、50 Ω、75 Ω、および 150 Ω の 3 つ設定がありま

す。外部並列終端抵抗がなく ODT 機能がオンの場合、この終端方法は 4–26 ページの

「Class I 外部並列終端」で説明した Class I 終端に類似したものになります。

図 4–27 に、DDR2 SDRAM の ODT がオンになっているときの終端方法を示します。

図 4‒27. ODT による Class I 終端方法

FPGA DDR2 DIMM

DDR2 Component

RS = 22 Ω

VREF = 0.9 V

Driver Driver

Receiver

50 Ω

3” Trace LengthReceiverVVREF

16 mA



図 4–28 は、メモリ側の直列抵抗伝送線路で 50 Ω の ODT を使用した、メモリ（レ

シーバ）における信号のシミュレーションと測定を示します。 FPGA は 16 mA のドラ

イブ強度設定でメモリに書き込みます。

表 4–11 は、外部抵抗とメモリ側で直列抵抗および ODT を使用した Class I 終端方法

の DDR2 SDRAM DIMM から見た信号の比較を示します。FPGA（ドライバ）がメモリ

（レシーバ）に書き込みます。

DDR2 SDRAM で ODT 機能がイネーブルされると、アイの幅が改善されます。アイの

高さがいくらか劣化しますが、これは重要ではありません。ODT がイネーブルされ

ているときに、信号品質がも大きく改善されるのは、オーバシュートとアンダ

シュートの減少で、メモリ・デバイスでの潜在的な信頼性の問題を軽減するのに役

立ちます。

メモリ ODT の使用は外部抵抗も不要にするので、ボード・コストの低下、ボード配

線の簡素化を実現でき、ボードの小型化が可能です。したがって、アルテラでは

DDR2 SDRAM メモリの ODT 機能を使用することを推奨しています。

図 4‒28. FPGA によるメモリへの書き込み時のシミュレーションとボード測定

表 4‒11. FPGA によるメモリへの書き込み時の信号の比較 (1), (2)



ODT を使用した Class I 終端方法シミュレーション 1.63 0.84 N/A 0.12

ボード測定 1.51 0.76 0.05 0.15

外部並列抵抗を使用した Class I 終端方法

シミュレーション 1.69 1.51 0.34 0.29

ボード測定 1.25 1.08 0.41 0.34





FPGA によるメモリからの読み出しアルテラの Arria GX、Arria II GX、Cyclone シリーズ、および Stratix II シリーズのデバイ

スは、パラレル ODT を装備されていません。 FPGA によるメモリからの読み出し時に

DDR2 SDRAM の ODT 機能がオフになる場合の終端方法は、4–34 ページの図 4–31 に示した非並列終端方法と似ています。

非並列終端非並列終端方法は、HSTL I/O のための JESD8-6、SSTL-2 I/O のための JESD8-9b、およ

び SSTL-18 I/O のための JESD8-15a などの JEDEC 規格で規定されています。このよう

な直列のみの終端方法を頻繁に試みる設計者の意図は、多くの場合は VTT 電源の必要

性をなくすことです。

これは、通常、FPGA と DDR2 インタフェース間の任意の信号に対して推奨されてい

ない終端になります。しかし、完全に並列終端を避けることを図れば、発生可能な

課題を明確にし、ここで参照ポイントとしてこのトピックの情報は含まれています。

FPGA によるメモリへの書き込み図 4–29 は、メモリをドライブしている FPGA の非並列終端伝送線路を示します。

FPGA が伝送線路をドライブしているとき、メモリ側（DDR2 SDRAM DIMM）の信号

は、信号劣化（例えば、立ち上がり / 立ち下がり時間の劣化）が生じることがありま

す。これは、メモリ側に並列終端がないので、インピーダンスのミスマッチによるも

のです。また、様々な要因（例えば、トレース長やドライブ強度）のために、レ

シーバ端で見られる劣化がシステム障害に至るほど大きい場合もあります。システ

ムでの各終端方法の効果を理解するために、ボードを設計する前後にシステム・レ

ベルのシミュレーションを実行する必要があります。

図 4‒29. 非並列終端方法

FPGA DDR2 DIMM

DDR2 Component

RS = 22 Ω

VVREF VREF = 0.9 V

Driver Driver

Receiver

50 Ω




図 4–30 には、533 MHz で 16 mA のドライブ強度オプションを使用した非並列終端方

法で、FPGA がメモリへの書き込みの HyperLynx シミュレーションと測定を示します。測定点は、DDR2 SDRAM DIMM 上にあります。

シミュレートされ測定された信号から、十分なアイ開口部だけでなく DDR2 SDRAMで規定される 1.8 V 信号の大きなオーバシュートおよびアンダシュートがあることが

分かります。シミュレーションと測定から、オーバシュートは 1.8 V よりも約 1 V 高

く、アンダシュートはグランドよりも約 0.8 V 低くなります。このオーバシュートと

アンダシュートは、メモリ・ベンダの DDR2 SDRAM データシートに記載されている

絶対大定格仕様を超えているので、信頼性の問題を引き起こす可能性があります。

表 4–12 は、FPGA による DDR2 SDRAM DIMM への書き込み時に、非並列および

Class II 終端方法の DDR2 SDRAM DIMM での信号の比較を示します。

図 4‒30. FPGA によるメモリへの書き込み時の HyperLynx シミュレーションとボード測定

表 4‒12. FPGA によるメモリへの書き込み時の信号の比較 (1)



非並列終端方法

シミュレーション 1.66 1.10 0.90 0.80

ボード測定 1.25 0.60 1.10 1.08


シミュレーション 1.65 1.28 0.16 0.14

ボード測定 1.35 0.83 0.16 0.18

表 4‒12 の注：(1) FPGA のドライブ強度は Class II の 16 mA に設定されます。



非並列終端方法での信号の形状はクリーンではありませんが、主要パラメータを考

慮すると、アイの幅と高さは Class II 終端方法の場合と同程度です。非並列終端方法

を使用する場合の主な欠点は、オーバシュートとアンダシュートです。レシーバに

終端がないので、信号がレシーバに到達したときにインピーダンスのミスマッチが

生じるため、リンギングや反射が発生します。また、FPGA に 16 mA のドライブ強度

を設定しても、伝送線路がオーバドライブされ、オーバシュートやアンダシュート

が発生します。ドライブ強度の設定を下げると、オーバシュートとアンダシュート

が小さくなり、レシーバでの信号品質が改善されます。

ドライブ強度が信号品質に与える影響について詳しくは、 4–52 ページの「ドライブ

強度」を参照してください。

FPGA によるメモリからの読み出し非並列終端方法では（図 4–31 ）、メモリが伝送線路をドライブしているとき、抵抗

RS はソース終端抵抗として機能します。DDR2 SDRAM ドライバには、次の 2 つのド

ライブ強度設定が用意されます。

■ 出力インピーダンスが約 18 Ω の大強度

■ 出力インピーダンスが約 40 Ω の低強度

DDR2 SDRAM DIMM が伝送線路をドライブするとき、22 Ω のソース直列抵抗とドラ

イバ・インピーダンスの組み合わせと伝送線路の特性インピーダンスがマッチング

しなければなりません。それによって、レシーバ（FPGA）での信号のオーバシュー

トとアンダシュートが減少します。

図 4‒31. FPGA によるメモリからの読み出し時の非並列終端方法


DDR2 Component

RS = 22 Ω

VREFFVREF = 0.9 V

Driver Driver

Receiver

50 Ω

3” Trace LengthReceiverReceiver



図 4–32 は、メモリがメモリ側に直列抵抗を持つ非並列終端の伝送線路をドライブす

るときに、FPGA（レシーバ）での信号のシミュレーションと測定を示します。

表 4–13 に、FPGA によるメモリからの読み出し時に非並列および Class II 終端方法の

FPGA での信号の比較を示します。

4–32 ページの「FPGA によるメモリへの書き込み」のように、非並列終端方法におけ

る信号のアイの幅と高さは、Class II 終端方法と同程度ですが、欠点はオーバシュー

トとアンダシュートです。伝送線路に終端がないためオーバシュートとアンダ

シュートが発生しますが、 4–32 ページの「FPGA によるメモリへの書き込み」で説明

したほど大きくありません。これはソース（メモリ側）に、ドライバに返される反

射を減衰させ、FPGA 側での反射の影響をさらに軽減する直列抵抗が存在するためで

す。

図 4‒32. FPGA によるメモリからの読み出し時の HyperLynx シミュレーションとボード測定




非並列終端方法

シミュレーション 1.82 1.57 0.51 0.51

ボード測定 1.62 1.29 0.28 0.37



ボード測定 1.28 0.43 N/A N/A





メモリ側の直列抵抗をなくすと（図 4–33 ）、メモリ・ドライバのインピーダンスは

伝送線路とマッチングしなくなり、終端されていない FPGA 側から返される反射を減

衰させる直列抵抗がドライバに存在しなくなります。

図 4–34 は、メモリに大ドライブ強度を設定した非並列終端方法の FPGA における

信号のシミュレーションと測定を示します。

表 4–14 は、メモリ（ドライバ）から FPGA（レシーバ）への書き込み時に、メモリ

側に直列抵抗がある場合とない場合の非並列終端の違いをまとめたものです。

図 4‒33. FPGA によるメモリからの読み出し時の非並列終端方法

FPGA DDR2 Component Full Strength

VREFVREF = 0.9 V

Driver Driver

Receiver

50 Ω


図 4‒34. FPGA によるメモリからの読み出し時の HyperLynx シミュレーションと測定

表 4‒14. メモリ側に直列抵抗ありとなしの非並列終端(1)



直列抵抗なし

シミュレーション 1.81 0.85 1.11 0.77

ボード測定 1.51 0.92 0.96 0.99

直列抵抗あり

シミュレーション 1.82 1.57 0.51 0.51

ボード測定 1.62 1.29 0.28 0.37

表 4‒14 の注：(1) メモリのドライブ強度は大強度に設定されています。



表 4–14 は、メモリ側に直列抵抗がない場合のオーバシュートとアンダシュートの顕

著な増加とアイの高さの縮小を示します。この結果は、 4–32 ページの「FPGA による

メモリへの書き込み」で説明したものとほぼ同じです。このシミュレーションでは、

直列抵抗はあってもソース（FPGA）側になくレシーバ（メモリ）側に置かれている

ので、ドライバのドライブ強度を低減し、かつ終端されていないレシーバ端から返

される反射を抑制するという期待した効果はありません。レシーバ側に終端のない

システムでは、ドライバの直列抵抗はドライバのドライブ強度を低下させ、終端さ

れていないレシーバ端から返される反射を減衰させるのに役立ちます。

DDR3 SDRAM のボード終端以下の項では、Stratix III、Stratix IV、および Stratix V FPGA デバイスとともに DDR3 SDRAM インタフェースを正しく終端する方法について説明します。

DDR3 DIMM は、メモリ・クロック、アドレスおよびコマンドなどのすべての単方向

信号上の終端があるため、FPGA PCB 上に終端を配置する必要はありません。また、

DDR3 SDRAM 上で ODT 機能を使用し、Stratix III、Stratix IV、および Stratix V FPGA デバ

イスのダイナミック OCT 機能を使用することで、外部終端抵抗は一切不要になりま

す。そのため、DDR2 SDRAM インタフェースのレイアウトに比べ、DDR3 SDRAM イ

ンタフェースのレイアウトは簡素化されます。

この項では、次の DDR3 SDRAM コンポーネントの終端について説明します。

■ シングル・ランク DDR3 SDRAM バッファなし DIMM

■ マルチランク DDR3 SDRAM バッファなし DIMM

■ DDR3 SDRAM のレジスタ付き DIMM

■ レベリング機能の搭載の DDR3 SDRAM コンポーネント

1 レべリング・インタフェースなし DDR3 SDRAM を使用する場合、 4–7 ページの「DDR2 SDRAM のボード終端」を参照してください。

シングル・ランク DDR3 SDRAM バッファなし DIMMDDR3 SDRAM インタフェースのも一般的な実装は、バッファなし DIMM（UDIMM）

です。DDR3 SDRAM UDIMM は、多くのアプリケーション、特に PC のアプリケー

ションで使用されます。

表 4–15 に、UDIMM と Stratix III、Stratix IV、および Stratix V FPGA デバイスの推奨終端

とドライブ強度設定を示します。

1 これらの設定は、始めるあたりの推奨事項です。実際のボードをシミュレートし、

高の SI を取得するためにさまざまな設定を試してみてください。

表 4‒15. シングル・ランク UDIMM の推奨ドライブ強度と ODT 設定 ( その１ )

信号の種類 SSTL 15 I/O 規格(1) FPGA エンドのオン・ボード終端(2)

書き込みのメモリ・エンド終端

読み出しのメモリ・ドライブ強度

DQ Class I R50C/G50C (3) — 60 Ω ODT (4) 40 Ω (4)

DQS 差動 Class I R50C/G50C (3) — 60 Ω ODT (4) 40 Ω (4)

DM Class I R50C (3) — 60 Ω ODT (4) 40 Ω (4)



DDR3 SDRAM UDIMM インタフェースは、シングル・ランクまたはデュアル・ランク

の UDIMM を用いて、単一の DIMM や複数の DIMM など、いくつかの組み合わせで実

装できます。UDIMM フォーム・ファクタだけでなく、これらの終端推奨値は、ス

モール・アウトライン（SO）DIMM や MicroDIMM にも有効です。


大ドライブ強度での Class I

— VTT への 39 Ω オン・ボード終端 (5)

CK/CK# 差動 Class I R50C —

オン・ボード (5):

初のコンポーネントの前に 2.2 pf の補償キャップです；各アームの VTT への 36 Ω終端（72 Ω 差動）； VTT の直前に 0.1 uF を追加

詳細は、4–41 ページの図 4–38 を参照してください。

表 4‒16 の注：(1) UniPHY IP は、自動的にこれらの設定を実装します。

(2) アルテラは Stratix III および Stratix IV デバイス・ファミリにダイナミック On-chip termination （OCT）を使用することを推奨します。

(3) R50C は書き込みのキャリブレーション付きの直列であり、G50C は読み出しのキャリブレーション付きの並列 50 です。 (4) Parameter Editor でこれらの設定を指定することができます。

(5) DIMM の場合、これらの設定はすでに DIMM カードに実装されます。コンポーネント・トポロジーの場合、アルテラはボード上の DIMM カードの終端方法を模倣することを推奨します。

表 4‒15. シングル・ランク UDIMM の推奨ドライブ強度と ODT 設定 ( その２ )

信号の種類 SSTL 15 I/O 規格(1) FPGA エンドのオン・ボード終端(2)

書き込みのメモリ・エンド終端

読み出しのメモリ・ドライブ強度



DDR3 SDRAM UDIMM の DQS、DQ、および DMシングル・ランク DIMM では、DQS および DQ 信号はポイント・ツー・ポイント信号

となります。図 4–35 に、差動 DQS および DQ 信号のネット構造を示します。DIMM上にはんだ付けされている DQS 信号と DQ 信号にはそれぞれ 15 Ω 外部スタブ抵抗 RSがあります。この抵抗は、複数の DIMM コンフィギュレーションで未使用スロット

からの反射を減衰させるため、信号品質の向上に役立ちます。

4–5 ページの「ダイナミック ODT」に記載したとおり、DDR3 SDRAM はさまざまな

ODT 設定値を使用したキャリブレーション済み ODT に対応します。ダイナミック

ODT を有効にしない場合、RTT_NORMには 40 Ω、60 Ω、および 120 Ω という 3 つの

ODT 設定が有効です。ダイナミック ODT を有効にした場合は、RTT_NORMに有効な

ODT 設定値は、20 Ω と 30 Ω が加わり、3 個から 5 個に増えます。DIMM でのトレー

ス・インピーダンスと推奨 ODT 設定は 60 Ω となります。

図 4‒35. 64 ビット DDR3 SDRAM UDIMM の DQ および DQS のネット構造 (1)

図 4‒35 の注：(1) 出典 :PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State

Technology Association. 図中では信号接続を明確にするため、同一の SDRAM を 2 つの個別 SDRAM として描いています。

(2)

(2)



図 4–36 には、キャリブレーション済み直列 50 Ω の OCT 設定を使用した Stratix III または Stratix IV FPGA でドライブされる、60 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の DQ0 における書き込みアイ・ダイアグラムのシミュレーションを示します。

図 4–37 に、アルテラの Stratix III または Stratix IV メモリ・ボードを使用した書き込み

アイ・ダイアグラムの測定を示します。

測定済みアイ・ダイアグラムは、シミュレーションと相関しています。アイ・ダイ

アグラムの中間にある薄い線は、通常動作時のリフレッシュ動作による影響です。これらのシミュレーション値と測定値はいくつかの制約に基づいているため、ユー

ザーは自身のボード・レベルでシミュレーションを行って、選択した ODT 設定が

ユーザーのセットアップに適していることを確認する必要があります。

図 4‒36. 60 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ・ダイアグラムのシミュレーション

図 4‒37. 60 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ・ダイアグラムの測定



DDR3 SDRAM UDIMM のメモリ・クロックDDR3 SDRAM UDIMM では、メモリ・クロックは DIMM 上で既に終端されているので、

ボード上に終端を配置する必要はありません。図 4–38 に、メモリ・クロックのネッ

ト構造と終端抵抗 RTT の位置を示します。RTT の値は 36 Ω で、対応する差動終端値

は 72 Ω となります。DDR3 SDRAM DIMM には、信号品質を向上させるため、差動メ

モリ・クロック間に 2.2 pF の補償コンデンサ CCOMP も備わっています。推奨されるセ

ンタ・タップ終端（CTT）の値は、VTT の直前に 0.1 uF です。

図 4‒38. 64 ビットの DDR3 SDRAM UDIMM のクロックのネット構造 (1)

図 4‒38 の注：(1) 出典 : PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State

Technology Association.

(2) 推奨 CTT 値は、VTT の直前に 0.1 uF です。

(2)



図 4–38 では、 4–3 ページの「リード・レベリングおよびライト・レベリング」に記載

したとおり、DDR3 SDRAM クロックがフライバイ・トポロジーで配線されているた

め、ライト・レベリングとリード・レベリングが必要なことがわかります。図 4–39 には、Stratix III または Stratix IV FPGA の出力ドライバで 50 Ω の OCT 設定を使用して

いる UDIMM 上の初と後の DDR3 SDRAM コンポーネントに見られる差動クロック

の HyperLynx シミュレーションを示します。

図 4–39 では、初の DDR3 SDRAM コンポーネントに見られるメモリ・クロック（黄

色の信号）が、後の DDR3 SDRAM コンポーネントに見られるメモリ・クロック

（緑色の信号）より 1.3 ns、つまり、533 MHz の動作で約 0.69 tCK 早いことを示しま

す。

図 4‒39. DIMM 上の最初と最後のコンポーネントにおける DDR3 SDRAM DIMM の差動メモリ・クロック



DDR3 SDRAM UDIMM のコマンドとアドレスメモリ・クロック信号と同様に、コマンドおよびアドレス信号も DIMM 上で終端さ

れているため、ボード上に終端を配置する必要はありません。図 4–40 に、コマンド

およびアドレス信号のネット構造と、39 Ω の終端抵抗 RTT（RTT 値）の位置を示しま

す。

図 4–40 では、 4–3 ページの「リード・レベリングおよびライト・レベリング」に記載

したとおり、DDR3 SDRAM のコマンドおよびアドレス信号がフライバイ・トポロ

ジーで配線されているため、ライト・レベリングとリード・レベリングが必要なこ

とがわかります。

図 4–41 は、Stratix III または Stratix IV FPGA の出力ドライバ上で OCT 設定を使用して

いる、UDIMM 上の初と後の DDR3 SDRAM コンポーネントに見られるコマンドお

よびアドレス信号の HyperLynx シミュレーションを示します。

図 4‒40. 64 ビット DDR3 SDRAM バッファなし DIMM のコマンドおよびアドレスのネット構造(1)

図 4‒40 の注：(1) 出典 :PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State

Technology Association

図 4‒41. 533 MHz 時の最初と最後の DDR3 SDRAM コンポーネントにおける DDR3 SDRAM DIMM のコマンドおよびアドレスのアイ・ダイアグラム (1)

図 4‒41 の注： (1) コマンドおよびアドレスのシミュレーションは、1.875 ns のビット期間で実行されています。



図 4–41 は、初の DDR3 SDRAM コンポーネントに見られるコマンドおよびアドレス

信号（緑色の信号）が、後の DDR3 SDRAM コンポーネントに見られるコマンドお

よびアドレス信号（赤色の信号）より 1.2 ns、つまり、533 MHz の動作で 0.64 tCK 早

いことを示します。

Stratix III、Stratix IV、および Stratix V FPGA以下の項では、シングル・ランクの単一 DDR3 SDRAM DIMM インタフェース側で使

用される終端について検討し、Stratix III、Stratix IV、および Stratix IV FPGA デバイスで

使用できるさまざまな終端機能を使用して DDR3 SDRAM インタフェースのシグナ

ル・インテグリティを適化する方法を調べます。

Stratix III、Stratix IV、および Stratix V FPGA の DQS、DQ、およびDM 4–5 ページの「Stratix III および Stratix IV デバイスのダイナミック OCT」に記載したと

おり、Stratix III、Stratix IV、および Stratix V FPGA ではダイナミック OCT 機能に対応し

ています。この機能は、I/O バッファのモードに応じて直列終端を並列終端に切り替

えることができます。 DQS と DQ は双方向信号なので、DQS と DQ はどちらもトラン

スミッタとレシーバになることができます。 4–39 ページの「DDR3 SDRAM UDIMM の

DQS、DQ、および DM」では、Stratix III、Stratix IV、または Stratix V FPGA デバイスが、

50 Ω の直列終端に設定された I/O バッファを備えたトランスミッタである場合の

DQ、DQS、および DM の信号品質について説明します。

この項では、Stratix III、Stratix IV、または Stratix V デバイスがレシーバであり、

Stratix III、Stratix IV、および Stratix V I/O バッファが 50 Ω の並列終端に設定されてお

り、メモリがトランスミッタである場合について詳述します。DM は単方向信号なの

で、DDR3 SDRAM コンポーネントは常にレシーバとなります。

レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳し

くは、 4–39 ページの「DDR3 SDRAM UDIMM の DQS、DQ、および DM」を参照してくだ

さい。

図 4–42 に、Stratix III、Stratix IV、または Stratix V FPGA デバイスが、Stratix III、Stratix IV、または Stratix V FPGA デバイス上で 50 Ω の並列 OCT 終端を使用して DDR3 SDRAMから読み出しを行っており、DDR3 SDRAM ドライバの出力インピーダンスが 34 Ω に

設定されているときの DDR3 SDRAM インタフェースを示します。

図 4‒42. 並列 50 OCT をオンにした場合の DDR3 SDRAM コンポーネントによる Stratix III、Stratix IV、および Stratix V FPGA デバイスのドライブ



図 4–43 に、Stratix III または Stratix IV FPGA デバイス上で 50 Ω の並列 OCT 設定を使用

した DDR3 SDRAM DIMM からの読み出しのシミュレーションを示します。

Stratix III、Stratix IV または Stratix V の並列 50 Ω の OCT 機能を使用すると、レシーバ

のインピーダンスを伝送線路の特性インピーダンスと一致させることができます。

これにより、リンギングを引き起こす任意の反射の発生が防止され、Stratix III、Stratix IV または Stratix V FPGA で明瞭なアイ・ダイアグラムを取得できます。

Stratix III、Stratix IV、および Stratix V FPGA のめモリ・クロックメモリ・クロックは単方向信号です。レシーバの終端推奨値およびトランスミッタ

の出力ドライブ強度設定について詳しくは、 4–41 ページの「DDR3 SDRAM UDIMM の

メモリ・クロック」を参照してください。

Stratix III および Stratix IV FPGA のコマンドとアドレスコマンドおよびアドレスは単方向信号です。レシーバの終端推奨値およびトランス

ミッタの出力ドライブ強度設定について詳しくは、 4–43 ページの「DDR3 SDRAM UDIMM のコマンドとアドレス」を参照してください。

マルチランク DDR3 SDRAM バッファなし DIMMDDR3 SDRAM UDIMM インタフェースは、シングル・ランクまたはデュアル・ランク

の UDIMM を用いて、単一の DIMM や複数の DIMM など、いくつかの組み合わせで実

装できます。UDIMM フォーム・ファクタだけでなく、これらの終端推奨値は、ス

モール・アウトライン（SO）DIMM や MicroDIMM にも有効です。

図 4‒43. 並列 50 Ω の OCT 設定を使用した Stratix III および Stratix IV FPGA における DDR3 SDRAM DIMM の読み出しアイ・ダイアグラム



表 4–16 に、メモリへの書き込み時に、2 スロット DDR3 SDRAM インタフェース、お

よびメモリとコントローラ両方での推奨される ODT 設定のさまざまな組み合わせを

示します。

表 4–17 に、メモリからの読み出し時に、2 スロット DDR3 SDRAM インタフェース、

およびメモリとコントローラ両方で推奨される ODT 設定のさまざまな組み合わせを

示します。

表 4‒16. 書き込み時の DDR3 SDRAM ODT の一覧 (1) および (2)

スロット 1 スロット 2 書き込み先コントローラ OCT (3)

スロット 1 スロット 2

ランク 1 ランク 2 ランク 1 ランク 2

DR DRスロット 1 直列 50 Ω 120 Ω (4) ODT オフ ODT オフ 40 Ω (4)

スロット 2 直列 50 Ω ODT オフ 40 Ω (4) 120 Ω (4) ODT オフ

SR SRスロット 1 直列 50 Ω 120 Ω (4) 未実装 40 Ω (4) 未実装

スロット 2 直列 50 Ω 40 Ω (4) 未実装 120 Ω (4) 未実装

DR Empty スロット 1 直列 50 Ω 120 Ω ODT オフ未実装未実装

Empty DR スロット 2 直列 50 Ω 未実装未実装 120 Ω ODT オフ

SR Empty スロット 1 直列 50 Ω 120 Ω 未実装未実装未実装

Empty SR スロット 2 直列 50 Ω 未実装未実装 120 Ω 未実装

表 4‒16 の注：(1) SR：シングル・ランク DIMM、DR：デュアル・ランク DIMM。

(2) これらの推奨値は、カリフォルニア州サンノゼで 10 月 3 日～ 4 日に開催された JEDEC DDR3 2007 Conference の「DDR3 ODT and Dynamic ODT」セッションから取得しています。

(3) この場合のコントローラは FPGA です。

(4) ダイナミック ODT が必要です。例えば、メモリ・コントローラがスロット 1 に書き込みを行っているときは、スロット 2 のODT は 40 Ω の低 ODT 値に設定され、結果として終端され、スロット 2 からの任意の反射が小限に抑えられます。ダイナミック ODT を使用しない場合は、スロット 2 は終端されません。

表 4‒17. 読み出し時の DDR3 SDRAM ODT の一覧 (1) および (2)

スロット 1 スロット 2 読み出し元コントローラ OCT (3)

スロット 1 スロット 2

ランク 1 ランク 2 ランク 1 ランク 2

DR DRスロット 1 並列 50 Ω ODT オフ ODT オフ ODT オフ 40 Ω

スロット 2 並列 50 Ω ODT オフ 40 Ω ODT オフ ODT オフ

SR SRスロット 1 並列 50 Ω ODT オフ未実装 40 Ω 未実装

スロット 2 並列 50 Ω 40 Ω 未実装 ODT オフ未実装

DR Empty スロット 1 並列 50 Ω ODT オフ ODT オフ未実装未実装

Empty DR スロット 2 並列 50 Ω 未実装未実装 ODT オフ ODT オフ

SR Empty スロット 1 並列 50 Ω ODT オフ未実装未実装未実装

Empty SR スロット 2 並列 50 Ω 未実装未実装 ODT オフ未実装

表 4‒17 の注：(1) SR：シングル・ランク DIMM、DR：デュアル・ランク DIMM。

(2) これらの推奨値は、カリフォルニア州サンノゼで 10 月 3 日～ 4 日に開催された JEDEC DDR3 2007 Conference の「DDR3 ODT and Dynamic ODT」セッションから取得しています。

(3) この場合のコントローラは FPGA です。JEDEC では通常、60 Ω を推奨していますが、この値は、通常のマザーボード・トレース・インピーダンスが 60 Ω であること、およびコントローラがこの終端に対応していることを前提としています。アルテラでは、メモリからの読み出し時には 50 Ω の並列 OCT を使用することをお勧めします。



DDR3 SDRAM のレジスタ付き DIMMレジスタ付き DIMM（RDIMM）と UDIMM の違いは、メモリ・デバイスに配布される

前に、DIMM 上に RDIMM のクロック、アドレス、およびコマンド・ピンはレジスタ

されまたはバッファリングされることです。コントローラの場合は、各クロック、

アドレス、またはコマンド信号は、唯一の負荷（レジスタまたはバッファ）があり

ます。UDIMM では、各コントローラのピンは、複数の負荷にフライバイ・ワイヤを

駆動する必要があります。

ボード上のクロック、アドレス、およびコマンド信号はレジスタで終端されている

ので、終端する必要はありません。しかし、レジスタのため、これらの信号は、ポ

イント・ツー・ポイント信号となり、向上したシグナル・インテグリティを持って

います。よって、FPGA ドライバピンのドライブ強度要件はもっとリラックスになり

ます。UDIMM の信号と同様に、RDIMM 上の DQS、DQ、および DM 信号がレジスタさ

れません。これらの信号を終端するには、 4–39 ページの「DDR3 SDRAM UDIMM の

DQS、DQ、および DM」を参照してください。

レベリング機能の搭載の DDR3 SDRAM コンポーネントこの項では、ディスクリート DDR3 SDRAM コンポーネントを使用した DDR3 SDRAMインタフェースの設計で適なパフォーマンスを得るために使用される終端につい

て説明します。

DDR3 SDRAM インタフェースを実装するには、DDR3 SDRAM DIMM を使用できるだけ

でなく、DDR3 SDRAM コンポーネントも使用できます。ただし、ボード面積に制限

があるアプリケーションでは、DDR3 SDRAM コンポーネントを使用すると DIMM コ

ネクタが不要になり、コンポーネント同士をより近くに配置できるため、集積度の

高いレイアウトが可能になります。

レベリング機能の搭載または未搭載の DDR3 SDRAM コンポーネント DDR3 SDRAM UDIMM は、JEDEC 仕様で定められています。JEDEC 仕様は、JEDEC 団体

のウエブサイト（www.JEDEC.org）またはメモリ・ベンダから入手可能です。ただ

し、ディスクリート SDRAM コンポーネントを使用して DDR3 SDRAM インタフェース

を設計する場合は、DIMM 仕様とは異なるレイアウト方式が望まれることがありま

す。これには以下の 2 つの選択肢があります。

■ メモリ・クロック、アドレス信号およびコマンド信号にフライバイ・トポロジー

を使用して標準の DDR3 SDRAM DIMM を模倣します。この選択肢では、リード・

レベリングとライト・レベリングが必要となるため、レベリング機能を搭載して

いる UniPHY IP を使用する必要があります。

f フライバイ・コンフィギュレーションについて詳しくは、本章を読み進め

てください。

■ メモリ・クロック、アドレス信号およびコマンド信号にバランスのとれた（シン

メトリカルな）ツリー構成のトポロジーを使用して標準の DDR3 SDRAM DIMM を

模倣します。このトポロジーを使用すると、コマンド、アドレス、およびクロッ

クに望ましくないスタブが付加されるため、シグナル・インテグリティが低下

し、DDR3 SDRAM インタフェースのパフォーマンスが制限されます。


http://www.jedec.org/


DDR3 SDRAM コンポーネントの DQS、DQ、および DMStratix III、Stratix IV、または Stratix V デバイスを使用した DDR3 SDRAM インタフェー

スをレイアウトする場合、アルテラはそれぞれの DQS、DQ、および DM 信号上に

15 Ω のスタブ直列抵抗を配置しないことを推奨します（この抵抗の不在は、余分な

反射を引き起こすことをシミュレーションが示していない限り配置しないこと）。

15 Ω のスタブ直列抵抗を追加することによって、いくつかのケースで一定のイン

ピーダンスを維持することで役立ちますが、レシーバで信号スイングがわずかに減

少になります。これは抵抗を除去すると、波形が顕著な反射を示していることはほ

とんどありませんが、それはボード・トレースをシミュレートすることによって証

明する責任があります。したがって、アルテラは Stratix III、Stratix IV、または Stratix V FPGA が DDR3 SDRAM への書き込みの時に、図 4–44 に示すように、DQS、DQ、お

よび DM のトポロジーを推奨します。

DDR3 SDRAM コンポーネントを使用しているときは、DIMM コネクタは不要です。そ

のため、インピーダンスの不連続性が小限に抑えられ、結果としてシグナル・イ

ンテグリティが向上します。

図 4‒44. Stratix III、Stratix IV、および Stratix V FPGA による DDR3 SDRAM コンポーネントへの書き込み



DDR3 SDRAM コンポーネントのメモリ・クロックDDR3 SDRAM コンポーネントを使用する場合、DIMM の差動メモリ・クロック間の補

償コンデンサと差動終端抵抗を考慮する必要があります。図 4–45 には、2.2 pF の補

償コンデンサを用いず、Stratix III、Stratix IV、または Stratix V FPGA の出力ドライバで

50 Ω の OCT 設定を使用して、ボード上でフライバイ・トポロジーを使用している

初と後の DDR3 SDRAM コンポーネントに見られる差動クロックの HyperLynx シ

ミュレーションを示します。

図 4‒45. ボード上でフライバイ・トポロジーを使用し、最初と最後のコンポーネントで補償コンデンサを使用しない DDR3 SDRAM コンポーネントの差動メモリ・クロック



補償コンデンサがない場合、初のコンポーネントのメモリ・クロック（黄色の信

号）のリンギングは多大となりますが、補償コンデンサがある場合は、このリンギ

ングは減衰されます。同様に、差動終端抵抗も設計に含める必要があります。ボード

の積層数およびレイアウト要件に応じて、差動終端抵抗値を選択してください。

図 4–46 に、ボード上でフライバイ・トポロジーを使用し、DIMM 内で 72 Ω の代わり

に 100 Ω で終端した初と後の DDR3 SDRAM コンポーネントに見られる差動ク

ロックの HyperLynx シミュレーションを示します。

72 Ω の代わりに 100 Ω で終端すると、ピーク・ツー・ピーク振幅が若干減衰します。デザインを簡素化するため、DDR3 SDRAM UDIMM には、JEDEC 仕様で概説されてい

る終端をガイドとして使用し、シミュレーションを行って、DDR3 SDRAM UDIMM の

終端により適な信号品質が得られていることを確認してください。

差動終端の値を選択するだけでなく、メモリ・クロックのトレース長も考慮する必

要があります。現在、アルテラの DDR3 UniPHY IP は、初と後のメモリ・コン

ポーネント間にフライト・タイム・スキュー 0.69 tCK 以下をサポートします。アルテ

ラの DDR3 UniPHY IP を使用して DDR3 SDRAM インタフェースを作成する場合は、メ

モリ・クロックのフライト・タイム・スキューが 0.69 tCK を超えていないことを確認

してください。UniPHY IP は、フライバイ・スキューと DQS スキューの組み合わせの

合計は、1 クロック・サイクルの未満である必要があります。

DDR3 SDRAM コンポーネントのレイアウト・ガイドラインについて詳しくは、 4–63ページの「DDR3 SDRAM インタフェースのレイアウト・ガイドライン」を参照してく

ださい。

図 4‒46. ボード上でフライバイ・トポロジーを使用し、最初と最後のコンポーネントにおいて 100 Ω で終端された DDR3 SDRAM DIMM の差動メモリ・クロック



DDR3 SDRAM のコマンドとアドレス信号メモリ・クロック信号と同様に、DDR3 SDRAM コンポーネントを使用する際には、

コマンドとアドレス信号に対する終端抵抗を考慮する必要があります。ボードの積

層数およびレイアウト要件に応じて、終端抵抗値を選択してください。図 4–47 に、

ボード上でフライバイ・トポロジーを使用し、DIMM 内で 39 Ω の代わりに 60 Ω で終

端した初と後の DDR3 SDRAM コンポーネントに見られるコマンドとアドレスの

HyperLynx シミュレーションを示します。

39 Ω の代わりに 39 Ω で終端すると、初のコンポーネントの信号（緑色の信号）で

アイが閉じますが、後のコンポーネントの信号（赤色の信号）には影響しません。

ディスクリート DDR3 SDRAM コンポーネントのデザインを簡素化するため、DDR3 SDRAM UDIMM には JEDEC 仕様で概説されている終端をガイドとして使用して、シ

ミュレーションを行い、DDR3 SDRAM UDIMM の終端により適な信号品質が得られ

ていることを確認してください。

メモリ・クロックと同様に、コマンドとアドレス信号がメモリ・クロックのフライ

ト・タイム・スキューと合致するように、これらの信号のトレース長を考慮する必

要があります。

図 4‒47. 533 MHz 時の最初と最後の DDR3 SDRAM コンポーネントにおける、ボード上でフライバイ・トポロジーを使用し、60 Ω で終端した DDR3 SDRAM コンポーネントのコマンドおよびアドレスのアイ・ダイアグラム


4‒52 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドラインドライブ強度

Stratix III、Stratix IV、および Stratix V FPGADIMM の Stratix III、Stratix IV、または Stratix V FPGA 終端設定は、DDR3 SDRAM コン

ポーネントにも適用されます。

表 4–18 では、Stratix III または Stratix IV FPGA がメモリから読み出しを行っていると

きの Stratix III または Stratix IV FPGA（レシーバ）のアイ・ダイアグラムにおける直列

スタブ抵抗の影響を比較します。

信号を減衰させるための 15 Ω のスタブ直列抵抗がない場合、 4–48 ページの「DDR3 SDRAM コンポーネントの DQS、DQ、および DM」の書き込みアイ・ダイアグラムと

同様に、DDR3 SDRAM コンポーネントからドライブされる Stratix III または

Stratix IV FPGA のレシーバの信号は、DDR3 SDRAM DIMM によってドライブされる

Stratix III または Stratix IV FPGA のレシーバの信号より高くなります（図 4–42 ）。

ドライブ強度アルテラの FPGA 製品は、多数のドライブ強度設定を提供しており、ボード・デザイ

ンを適化して良の信号品質を達成します。ここでは、Class I および Class II の終

端方法に対して JEDEC が推奨する、一般的な 8 mA および 16 mA のドライブ強度設定

について説明します。

1 ボード・デザインでこれらのドライブ強度のみ使用するよう制約されるわけではあ

りません。適なシグナル・インテグリティを達成するために、アルテラおよびメ

モリ・ベンダが提供する I/O モデルを使用してシミュレーションを実行し、適切なド

ライブ強度設定が使用されていることを確認する必要があります。

表 4‒18. RRS を使用した場合と使用しない場合の、50 Ω の並列 OCT を使用した読み出しアイ・ダイアグラム

ODT アイの高さ (V) アイの幅 (ps) オーバシュート (V) アンダシュート(V)

RS あり 0.70 685 — —

RS なし 0.73 724 — —


第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒53ドライブ強度

十分な強度とはどの程度の強度ですか ?4–23 ページの図 4–19 は、FPGA が 16 mA のドライブ強度を使用して DDR2 SDRAM DIMM に書き込むとき、遠端が直列終端された伝送線路の DDR2 SDRAM DIMM（レ

シーバ）でプローブした信号を示します。結果としてレシーバで得られた信号品質

は、過剰なオーバシュートおよびアンダシュートを示します。FPGA のドライブ強度

設定を 16 mA から 8 mA に下げてオーバシュートやアンダシュートを低減することが

できます。図 4–48 は、8 mA のドライブ強度設定を用いて非並列に終端された伝送

線路をドライブする FPGA のシミュレーションと測定を示します。

表 4–19 は、FPGA が 8 mA および 16 mA のドライブ強度設定を用いてメモリをドライ

ブしているときの、非並列に終端されメモリ側に直列抵抗を備えた DDR2 SDRAM DIMM における信号を比較したものです。

ドライブ強度設定が低い方が、全体的な信号品質が向上します。ドライブ強度を低

くした場合、アイの幅は狭くなりますがアイの高さはかなり高くなり、オーバ

シュートとアンダシュートが大幅に減少します。


表 4‒19. 8 mA および 16mA のドライブ強度設定に対するシミュレーションとボード測定結果



8 mA のドライブ強度設定

シミュレーション 1.48 1.71 0.24 0.35

ボード測定 1.10 1.24 0.24 0.50

16 mA のドライブ強度設定

シミュレーション 1.66 1.10 0.90 0.80

ボード測定 1.25 0.60 1.10 1.08


4‒54 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドラインシステムの負荷

信号品質を向上させるために、8 mA のドライブ強度の代わりに、50 の Ω オンチッ

プの直列終端、16 mA のドライブ強度の代わりに、25 Ω のオンチップ直列終端を使

用する必要があります。シミュレーションとボード測定について詳しくは、 4–19ページの「On-Chip Termination （非ダイナミック）」を参照してください。

ドライブ強度設定は、終端方法に大きく依存するため、レイアウト前および後に

ボード・レベル・シミュレーションを実行して適切なドライブ強度を決定すること

が不可欠です。

システムの負荷メモリは、個別コンポーネントや複数の DIMM などの多様な形態で使用でき、その

結果 FPGA に様々な負荷がかかります。この項では、コンポーネント、デュアル・ラ

ンク DIMM、およびデュアル DIMM の形式でメモリにインタフェースするときの信号

品質への影響について説明します。

コンポーネント対 DIMMディスクリート DDR2 SDRAM コンポーネントを使用するときには、DDR2 SDRAM DIMM コネクタから追加負荷が除去され、DDR2 SDRAM DIMM 上のメモリ側の直列抵

抗はそこにはありません。DDR2 SDRAM 付近にメモリ側の直列抵抗が必要かどうか

判断しなければなりません。

FPGA によるメモリへの書き込み図 4–49 は、FPGA がコンポーネント形態で使用されているメモリに書き込んでいる

とき、メモリ側に直列抵抗のない Class II 終端方法を示します。

図 4‒49. メモリ側に直列抵抗がない Class II 終端方法

RT = 56 Ω

VTT = 0.9 V

RT = 56 Ω

VTT = 0.9 V

FPGA

DDR2 Component

VVREF VREF = 0.9 V

Driver Driver

Receiver

50 Ω


16 mA


第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒55システムの負荷

図 4–50 に、DIMM コネクタとメモリ側に直列抵抗のない Class II 終端方法の DDR2 SDRAM コンポーネントでのシミュレーションと測定結果を示します。FPGA は 16 mAのドライブ強度設定でメモリに書き込みます。

表 4–20 は、FPGA がメモリに書き込んでいるときに、Class II 終端方法でのシング

ル・ランク DDR2 SDRAM DIMM およびシングル DDR2 SDRAM コンポーネント用の信

号を比較したものです。

全体的な信号品質は、シングル・ランク DDR2 SDRAM DIMM とシングル DDR2 SDRAMコンポーネントでは同程度ですが、DIMM コネクタとメモリ側に直列抵抗がないた

め、アイの高さが 50% 以上改善されました。

図 4‒50. FPGA によるメモリへの書き込み時の HyperLynx シミュレーションおよび測定

表 4‒20. シングル・ランク DDR2 SDRAM DIMM およびシングル DDR2 SDRAM コンポーネントのシミュレーションとボード測定結果(1), (2)

アイの幅(ns)

アイの高さ(V)

オーバシュート (V)


立ち下がりエッジ・レート（V/ns）


シングル DDR2 SDRAM コンポーネント

シミュレーション 1.79 1.15 0.39 0.33 3.90 3.43

測定 1.43 0.96 0.10 0.13 1.43 1.43

シングル・ランク DDR2 SDRAM DIMM

シミュレーション 1.65 0.86 N/A N/A 1.71 1.95

測定 1.36 0.41 N/A N/A 1.56 1.56





FPGA によるメモリからの読み出し図 4–51 に、FPGA がメモリから読み出しを行う際に、メモリ側に直列抵抗がない

Class II 終端方法を示します。メモリ側に直列抵抗がない場合、メモリ・ドライバは

Class II 終端をドライブするための負荷が少なくなります。この結果を 4–34 ページの

「FPGA によるメモリからの読み出し」に記載した DIMM にメモリ側の直列抵抗がある

DDR2 SDRAM DIMM と比較します。

図 4–52 に、FPGA から見た信号のシミュレーションと測定結果を示します。FPGAは、Class II で終端された伝送線路上の DDR2 SDRAM コンポーネント付近にソース直

列抵抗のないメモリから読み出します。FPGA は、大ドライブ強度設定のメモリか

ら読み出します。

図 4‒51. メモリ側に直列抵抗がない Class II 終端方法

RT = 56 Ω

VTT = 0.9 V

RT = 56 Ω

VTT = 0.9 V


VREFVREF = 0.9 V

Driver Driver

Receiver

50 Ω


図 4‒52. FPGA による DDR2 SDRAM コンポーネントからの読み出し時の HyperLynx シミュレーションおよび測定


第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒57システムの負荷

表 4–21 に、Class II 終端方法のシングル・ランク DDR2 SDRAM DIMM およびシングル

DDR2 SDRAM コンポーネントでの信号を比較したものです。FPGA は、大ドライブ

強度設定のメモリから読み出します。

アイの高さが大きくなっているので、これによっても DIMM コネクタとメモリ側の

直列抵抗をなくす効果が明らかです。

表 4‒21. シングル・ランク DDR2 SDRAM DIMM および DDR2 SDRAM コンポーネントのシミュレーションとボード測定結果 (1)

アイの幅(ns)

アイの高さ(V)





シングル DDR2 SDRAM コンポーネント

シミュレーション 1.79 1.06 N/A N/A 2.48 3.03

測定 1.36 0.63 0.13 0.00 1.79 1.14


シミュレーション 1.73 0.76 N/A N/A 1.71 1.95

測定 1.28 0.43 N/A N/A 0.93 0.86

表 4‒21 の注： (1) N/A は適用されません。



シングル・ランク DIMM 対デュアル・ランク DIMMDDR2 SDRAM DIMM は、シングルまたはデュアル・ランク DIMM があります。シング

ル・ランク DIMM は、DIMM の片面に DDR2 SDRAM メモリ・コンポーネントを搭載

した DIMM です。より集積度の高い DIMM はデュアル・ランクとして提供されてお

り、DIMM の両面に DDR2 SDRAM メモリ・コンポーネントを搭載しています。デュ

アル・ランク DIMM コンフィギュレーションでは、負荷はシングル・ランク DIMMの 2 倍です。ボード・デザインによりこの負荷の増加を考慮して、メモリ・コント

ローラのドライブ強度設定を調整する必要があります。図 4–53 は、デュアル・ラン

ク DDR2 SDRAM DIMM での信号のシミュレーション結果を示します。シミュレー

ションでは、メモリ側に直列抵抗を持つ伝送線路の Class II 終端を使用します。FPGAは 16 mA のドライブ強度設定を使用します。

表 4–22 は、FPGA が 16 mA のドライブ強度設定でメモリに書き込んでいるときの

Class II および遠端ソース直列終端のシングル・ランクおよびデュアル・ランク DDR2 SDRAM DIMM での信号を比較します。

図 4‒53. FPGA に 16 mA のドライブ強度設定を行った HyperLynx シミュレーション

表 4‒22. シングルおよびデュアル・ランク DDR2 SDRAM DIMM のシミュレーション結果(1)

アイの幅(ns)

アイの高さ(V)





デュアル・ランク DDR2 SDRAM DIMM

シミュレーション 1.34 1.27 0.12 0.12 0.99 0.94


シミュレーション 1.65 1.27 0.10 0.10 1.71 1.95



第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン 4‒59デザイン・レイアウト・ガイドライン

デュアル・ランク DDR2 SDRAM DIMM では、追加負荷によってエッジ・レートが低

速になり、アイの幅が影響を受けます。低速のエッジ・レートによってメモリに必

要な設定とホールド時間が劣化になり、それはインタフェースのタイミングの解析

のときに考慮する必要があります。全体的な信号品質は同程度ですが、アイの幅は

デュアル・ランク DIMM では狭くなります。メモリ・インタフェースのタイミング

解析を実行するときには、アイの幅が狭くなるとデータ・キャプチャ・ウィンドウ

が小さくなるので、この点を考慮する必要があります。

単一 DIMM 対複数 DIMMパケット・バッファリングなどのアプリケーションでは、深いメモリが必要であり、

単一 DIMM インタフェースでは不十分です。複数の DIMM コンフィギュレーション

を使用して、メモリの深さを増やしたい場合は、単一 DIMM コンフィギュレーショ

ンでのポイント・ツー・ポイント・インタフェースの代わりに、複数のデータ・ス

トローブおよびデータ・ラインにインタフェースする必要があります。これによっ

て、インタフェースの負荷が重くなり、潜在的にメモリ・インタフェースの総合性

能に影響を及ぼす可能性があります。

f 複数の DIMM DDR2 SDRAM メモリ・インタフェースについて詳しくは、「デュアルDIMM DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン」の章を参照してく

ださい。

デザイン・レイアウト・ガイドラインこの項では、DDR2 および DDR3 SDRAM インタフェースのデザインに関する全般的な

レイアウト・ガイドラインについて説明します。このレイアウト・ガイドラインは、

ボード・レイアウトの計画に役立ちますが、必ず順守すべき厳密なルールではあり

ません。各自のボード・レベルでシミュレーションを行い、ボードに選択したレイ

アウトによって希望のパフォーマンスが得られることを確認するようお勧めします。

特記のない限り、これらのレイアウト・ガイドラインは、両方の ALTMEMPHY と

UniPHY ベースの IP デザインのためのものです。

f メモリ・メーカーは、その DIMM 上のアドレスとコントロール信号をルーティングす

る方法について詳しくは、「www.cadence.com」の Cadence ウエブサイトから Cadence PCB ブラウザを参照してください。様々な JEDEC 例の DIMM レイアウトは、

「www.jedec.org」の JEDEC ウエブサイトから入手できます。

1 次のレイアウトは、ベース・ルールの +/- 長さが含まれています。これらの長さベー

スのガイドラインは、実際インタフェースの遅延特性をシミュレートできない場合

に、初のオーダ・タイミング概算のために使用されます。クロストークの任意の

マージンが含まれていません。

アルテラでは、特定の実際をシミュレートしたときに、デザインの正確なタイム・

ベース・スキュー番号を取得することを推奨します。


http://www.cadence.com/products/si_pk_bd/downloads/allegroviewers/index.aspx

http://www.jedec.org/download/DesignFiles/DDR2/default1.cfm

http://www.altera.com/literature/hb/external-memory/emi_plan_board_dual_ddr2.pdf

http://www.altera.com/literature/hb/external-memory/emi_plan_board_dual_ddr2.pdf

4‒60 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドラインデザイン・レイアウト・ガイドライン

DDR2 SDRAM インタフェースのレイアウト・ガイドライン表 4–23 に、DDR2 SDRAM のレイアウト・ガイドラインを示します。

1 これらのレイアウト・ガイドラインは、レべリング・インタフェースなしの DDR3 SDRAM にも適用されます。

表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その１ ) (1)

パラメータガイドライン

DIMM

通常 DDR2 バッファなしやレジスタなしの DIMM を考慮すると、本質的には、PCB上に直接に DIMM ルーティングを実効する計画とします。したがって、FPGA （シングル・ピン）からすべてのメモリ・デバイスにルーティングする各アドレスとコントロール・ピンは FPGA の同じ側に配置する必要があります。

Impedance

■ すべての信号プレーンは、シングル・エンド 50 ～ 60 Ω（±10%）でなけれなりません。

■ すべての信号プレーンは、差動 100 Ω（±10%）でなければなりません。

■ 使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外します。

Decoupling Parameter

■ インダクタンスを小化するには、0402 サイズで 0.1 μF を使用します。

■ VTT 電圧デカップリングはプルアップ抵抗の近くに配置します。

■ デカップリング・コンデンサは、VTT とグラウンドの間に接続します。

■ VTT ピンに対して1つおきに0.1 μF のコンデンサを使用し、 VDD およびVDDQ ピンに対して 0.01μF のコンデンサを使用します。

Power

■ GND、1.8 V をプレーンとして配線します。

■ シングル・スプリット・プレーンのメモリには、20 ミル（0.020 インチまたは0.508 mm）以上の間隔を空けて VCCIO を配線します。

■ VTT をアイランドとして配線するか、250 ミル（6.35 mm）の電源トレースを配線します。

■ オシレータと PLL 電源をアイランドとして配線するか、100 ミル（2.54 mm）の電源トレースを配線します。

General Routing

要件に一致するすべての指定した遅延には、PCB トレース遅延、異なる層の伝播、

速度変動、およびクロストークが含まれています。PCB 層伝播の変動を小化するために、アルテラは同じネット・グループからの信号が常に同じ層でルーティングすることを推奨します。

■ 45° の角度で配線します（90° で配線しない）。

■ クリティカル・ネットやクロックの T ジャンクションを避けます。

■ 250 ミル（6.35 mm）を超える T ジャンクションを避けます。

■ スプリット・プレーン間で信号を許可しません。

■ システム・リセット信号の近くに他の信号のルーティングを制限します。

■ メモリ信号は、PCI またはシステム・クロックに 0.025 インチ（0.635 mm）以上近づけて配線しないでください。

■ すべてのデータ、アドレス、およびコマンド信号は、トレース長 ± 50 ps （±0.250 インチまたは 6.35 mm）にマッチする必要があります。

■ 提供された Byte Lane Group 内のすべての信号は、±10 ps または約 ±0.050 インチ（1.27 mm）の大偏差で長さを一致させ、同じ層でルーティングされる必要があります。



Clock Routing

■ 内側の層のクロックは、外側の層の配線長を 500 ミル（12.7mm）未満にして配線します。

■ これらの信号は、他のネットから 10 ミル（0.254 mm）の間隔で一致させておく必要があります。

■ クロックは、クロック・ペア間の長さを ±5 ps または約 ±25 ミル（0.635mm）で一致させておく必要があります。

■ 差動クロックは、並列配線時に P および N 間の長さを ±2 ps または約 ±10 ミル（0.254 mm）で一致させておく必要があります。

■ 差動ペア間の間隔は、差動ペアのトレース間の間隔の 3 倍以上にして、別々にルーティグされる（センター上で 5 ミルのトレース、10 ～ 15 ミルの間隔）必要があります。また、Address/Command グループの信号に等しいまたはAddress/Command グループの信号よりも大 100 ミル（2.54 mm）長くなります。

Address and Command Routing

■ バッファなしアドレスおよびコマンド・ラインは、クロストークに対する感受性が高く、通常バッファありアドレスおよびコマンド・ラインよりノイズが多くなります。したがって、バッファなしアドレスおよびコマンド信号は、データ信号（DQ）とデータ・マスク（DM）とは別の層に、更に間隔を空けて配線してください。

■ 差動クロック（CK）信号とクロック・イネーブル（CKE）信号は、アドレス信号の近くに配線しないでください。

External Memory Routing Rules

■ DQS[x] Data Group に対して、終端抵抗パック（VTT）に DDR2 DIMM またはコンポーネント上のピンから 500 ミル未満の距離を保ちます。

■ ADR_CMD_CTL Address Group アに対して、終端抵抗パック（VTT）に DDR2 DIMM またはコンポーネント上のピンから 1000 ミル未満の距離を保ちます。

■ DQS[x] Data Group の並列度のルールは、以下の通りです。

■ 0.1 インチ未満の並列配線の場合、4 ミル（プレーンの距離に対して約 1 倍の相対間隔）


■ 0.5 インチ～ 1.0 インチの並列配線の場合、10 ミル（プレーンの距離に対して約2 倍の相対間隔）


■ ADR_CMD_CTL グループおよび CLOCKS グループの並列度のルールは、以下の通りです。





■ すべての信号は、他の非関連ネットから 20 ミルの間隔を維持します。

■ すべての信号は、6 インチ未満の長さの合計を持つ必要があります。

表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その２ ) (1)




Termination Rules

■ プルアップ抵抗が使用されると、フライバイ終端コンフィギュレーションを推奨します。フライバイは、スタブの反射の問題を低減することができます。

■ プルアップは、0.5 以内から 1 インチ未満である必要があります。

■ プルアップは、通常 56 Ω です。

■ 抵抗ネットワークを使用する場合：

■ パック内のクロストークを排除するために、アドレス / コマンドとデータ・ライン（DQ、DQS、および DM）の間に R パックの直列抵抗を共有することはできません。

■ 直列およびプルアップの許容値は 1 ～ 2% です。

■ 直列抵抗は、通常 10 ～ 20Ω です。

■ アドレスおよびコントロール直列抵抗は、通常リンクの FPGA エンドにあります。

■ DM、DQS、DQ の直列抵抗は、通常リンクのメモリ・エンド（または初のDIMM の直前）にあります。

■ 終端抵抗パックを使用する場合：

■ メモリ・デバイスへの距離は 750 ミル未満でなければなりません。

■ アルテラの FPGA デバイスからの距離は 1250 ミル未満でなければなりません。

Quartus II Software Settings for Board Layout

■ ボードと I/O バッファ上でタイミング解析を実効するには、スキュー、ISI、クロストーク、およびシミュレーション結果のタイプなどのすべてのタイミング情報を UniPHY ボード設定パネルにシミュレートするためにサード・パーティのシミュレーション・ツールを使用します。

■ 任意のサード・パーティ・ツールへのアクセスがない限り、高度な I/O タイミング・モデル（AIOT）またはボード・トレース・モデルを使用しないでください。 AIOT は、合理的な精度を提供しますが、 HyperLynx のようなツールはより良い結果を提供します。高い周波数の動作では、それが適切にすべてのシグナル・インテグリティに関連する不確実性をシミュレートすることが重要です。

■ Quartus II ソフトウェアは、コントローラがリード・コマンドの後にライト・コマンドを発行すること、どのぐらいの速を見つけるためにタイミング・チェックをし、DQ/DQS の大長を制限します。バス・ターンアラウンドのタイミング・オプションをオンにして、マージンはボード製造前にポジティブであることを確認します。マージンは 0 以上であれば、ファンクション不良が発生します。

表 4‒23 の注：(1) ポイント・ツー・ポイントおよび DIMM インタフェース・デザインについては、「www.micron.com」Micron 社のウエブサイ

トを参照してください。

表 4‒23. DDR2 SDRAM のレイアウト・ガイドライン ( その３ ) (1)



http://download.micron.com/pdf/technotes/TN4606.pdf


DDR3 SDRAM インタフェースのレイアウト・ガイドライン表 4–24 に、DDR3 SDRAM のレイアウト・ガイドラインを示します。

これらのレイアウトのガイドラインは、1066 MHz でクロックされたフライバイ・

ネットワークを使用するディスクリート・コンポーネントで DDR3 UDIMM とインタ

フェースに特化します。

1 トレース長マッチングを決定するときに、FPGA パッケージの遅延を考慮する必要が

あります。表 4–24 のトレース長マッチングの要件は、533 MHz より高い周波数を持

つインタフェースに対応します。

f アルテラ · デバイス用のパッケージ・ネット長のレポートを取得するには、「Board Design Report」ページの「Net Length Reports」を参照するか、Quartus II ソフトウェア

で生成された .pin ファイル内の Package Delay のカラムを参照してください。

表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その１ ) (1)


DIMMs

通常 DDR3 バッファなし、レジスタなしの DIMM を考慮すると、本質的には、PCB上に直接に DIMM ルーティングを実効する計画とします。したがって、FPGA （シングル・ピン）からすべてのメモリ・デバイスにルーティングする各アドレスとコントロール・ピンは FPGA の同じ側にある必要があります。

Impedance

■ すべての信号プレーンは、シングル・エンド 50 Ω（±10%）でなけれなりません。

■ すべての信号プレーンは、差動 100 Ω（±10%）でなければなりません。

■ 使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外します。

Decoupling Parameter

■ インダクタンスを小化するには、0402 サイズで 0.1 μF を使用します。

■ VTT 電圧デカップリングは、DDR3 SDRAM コンポーネントおよびプルアップ抵抗の近くに配置します。

■ デカップリング・コンデンサは、VTT ピンに対して 1 つおきに 0.1 mF のコンデンサを使用して、VTT と VDD の間に接続します。

■ VDDQ ピンごとに 0.01μF と 0.01 μF のコンデンサを使用します。

Power

■ 1.5 V のグラウンド、および 0.75 V をプレーンとして配線します。

■ シングル・スプリット・プレーンのメモリには、20 ミル（0.020 インチまたは0.508 mm）以上の間隔を空けて VCCIO を配線します。

■ VTT をアイランドとして配線するか、250 ミル（6.35 mm）の電源トレースを配線します。

■ オシレータと PLL 電源をアイランドとして配線するか、100 ミル（2.54 mm）の電源トレースを配線します。


http://www.altera.co.jp/technology/signal/board-design-guidelines/sgl-bdg-index.html

http://www.altera.co.jp/technology/signal/board-design-guidelines/sgl-bdg-index.html


Maximum Trace Length (2)

■ FPGAから初のDIMMスロットまでのすべての信号の大トレース長は4.5インチです。

■ DIMM スロットから DIMM スロットまでのすべての信号の大トレース長は 0.425インチです。

■ 複数の DDR3 SDRAM コンポーネントとのインタフェースする時に、FPGA から初のコンポーネントまでのアドレス、コマンド、コントロールおよびクロックの

大トレース長は 7 インチ未満とする必要があります。

■ FPGA から初のコンポーネントまでの DQ、DQS、DQS#、および DM の大トレース長は 5 インチです。

■ 小トレース長のハード要件は存在しないにもかかわらず、シグナル・インテグリティを確認するためにトレースをシミュレートする必要があります。

General Routing

要件に一致するすべての指定した遅延には、PCB トレース遅延、異なる層の伝播の

速度変動、およびクロストークが含まれています。PCB 層伝播の変動を小化するために、同じネット・グループからの信号が常に同じ層でルーティングすることを推奨します。

■ 45° の角度で配線します（90° で配線しない）。

■ 重要な信号をスプリット・プレーンを横切るように配線しないでください。

■ 適切な VCC および GND プレーンを配線します。

■ 信号配線層は、GND プレーンおよび電源プレーンの近くに配置します。

■ メモリ信号は、メモリ・クロックに 0.025 インチ（0.635 mm）以上近づけて配線しないでください。

Clock Routing

■ 内側の層のクロックは、外側の層の配線長を 500 ミル（12.7 mm）未満にして配線します。初の SDRAM から後の SDRAM までの大長は、1.066 GHz で 5 インチ（約 127 mm）以下または 0.69 tCK にする必要があります。

■ これらの信号は、次の間隔を維持する必要があります。

■ 0.5 インチ～ 1.0 インチの並列配線またはトレース・ツー・プレーンの距離の 2倍の場合、10 ミル（0.254 mm）間隔

■ 0.5 インチ～ 1.0 インチの並列配線またはトレース・ツー・プレーンの距離の 3倍の場合、15 ミル間隔

■ 1 インチ～ 6 インチの並列配線またはトレース・ツー・プレーンの距離の 4 倍の場合、20 ミル間隔

■ クロックは、クロック・ペア間の長さを ±5 ps または約 ±25 ミル（0.635 mm）で一致させておく必要があります。

■ 差動クロックは、並列配線時にポジティブ（P）およびネガティブ（N）間の長さを ±2 ps または約 ±10 ミル（0.254 mm）で一致させておく必要があります。

■ 差動ペア間の間隔は、ロスを小限に抑えて配線容量を大化するために、差動ペアのトレース幅の 2 倍以上にする必要があります。

■ 差動クロックは、異なった形態（5 ミルのトレース、中央部の間隔：10 ～ 15 ミル）および Address/Command グループの信号と同じ長さで配線する必要があります。

■ ビアで伝送線路のミスマッチを避けるため、クロック・パターンに Ground Signal Signal Ground （GSSG）トポロジーを使用することを推奨します —GND|CLKP|CKLN|GND。

表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その２ ) (1)




Address and Command Routing

■ アドレスとコマンド信号は、初の SDRAM から後の SDRAM へデイジー・チェイン・トポロジーで配線されます。初の SDRAM から後の SDRAM までの大長は、1.066 GHz で 5 インチ（約 127 mm）以下または 0.69 tCK にする必要があります。他の DIMM コンフィギュレーションでは、適切な JEDEC 仕様を確認してください。

■ UDIMM は、クロストークに対する感受性が高く、通常バッファあり DIMM よりノイズが多くなります。したがって、UDIMM のアドレスとコマンド信号は、データ信号（DQ）とデータ・マスク（DM）とは別の層に、更に間隔を空けて配線してください。必ず、各ネットで同じ連続順を維持するようにしてください。

■ 差動クロック（CK）信号とクロック・イネーブル（CKE）信号は、アドレス信号の近くに配線しないでください。

■ アドレスとコマンドはすべて、±25 ps または約 ± 125 ミル（± 3.175 mm）以内でクロック信号と一致するように各ディスクリート・メモリ・コンポーネントに配線してください。図 4–54 を参照してください。

表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その３ ) (1)




External Memory Routing Rules

■ 特定のバイト・レーン・グループ内にあるすべての DQ、DQS、および DM 信号の長さは、±10 ps または約 ± 50 ミル（± 1.27 mm）を大偏差として一致させる必要があります。

■ 層は層の伝送速度の差を回避することで、グループ内のスキューを向上させるために、同じ層上で特定のバイト・レーン・グループ内にあるすべての DQ、DQS、および DM 信号を配線することを確認してください。

■ ALTMEMPHY ベースのインタフェースの場合、バイト・レーン・グループとバイト・グループの偏差は大 ± 150 ps または ± 0.8 インチ（± 20 mm）に抑えます。

■ アドレスとコマンドおよびクロック信号の並列度のルールは、以下の通りです。





■ 他のすべての信号の並列度のルールは、以下の通りです。




■ 20 ps以上のDQグループ・スキューを補正するためにDDR3スキューを使用しないでください。スキュー・アルゴリズムは、次のような不確実性を削除します。

■ 小値と大値のダイ IOE スキューまたは遅延ミスマッチ

■ 小値と大値のデバイス・パッケージ・スキューまたはミスマッチ

■ 20 ps のボード遅延ミスマッチ

■ メモリ・コンポーネント DQ スキュー・ミスマッチ

■ これらの 4 つのパラメータを増やすと、制限するディスキュー・アルゴリズムのリスクを実行し、観察されたシステム・スキューの合計を修正するために失敗します。アルゴリズムは補正を制限せずに補償できない場合は、タイミング解析が減少マージンを示します。

■ すべてのトレース長マッチング要件は、FPGA パッケージ・ボールから DDR3 パッケージ・ボールまです。これは、別の DIMM ロー・カード上のトレース・ミスマッチングを考慮する必要があります。

■ UniPHY ベースのインタフェースの場合、レべリングが tDQSS を満たすために有効にする時、各デバイス上の DQS とクロック信号間のタイミングは動的にキャリブレーションします。スキューは、レべリング回路の機能には大きい過ぎないことを確認するために、図 4–55 を参照して、以下のルールに従います。

■ クロック信号の伝播遅延はすべてのデバイスでDSQ信号の伝播遅延より短くすることはできません。(CKi – CK) – DQSi > 0; 0 < i < コンポーネント数 – 1

■ グループ間のCLKとDQS信号の総スキューは 1クロック・サイクルの以下です。（CKi – CK + DQSi） max – （CKi – CK + DQSi） min < 1 × tCK

表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その４ ) (1)




図 4–54 に、アドレスとコマンド信号に対する DDR3 SDRAM コンポーネントのルー

ティング・ガイドラインを示します。

Termination Rules

■ DIMM を使用する場合、メモリ・クロック、アドレス、およびコマンドの終端については懸念はありません。

■ コンポーネントを使用する場合は、アドレスとコマンドに対するフライバイ・デイジー・チェイン・トポロジーの後で VTT への 40 Ω の外部並列終端を使用します。

■ メモリ・クロックの場合、メモリ・クロックに対するフライバイ・デイジー・チェイン・トポロジーの後で 75 Ω 差動の外部並列終端を使用します。フライバイ・デイジー・チェイン・トポロジーを使用すると、スタブの反射を削減できます。

■ 終端までのトレース長は 0.5 インチ（14 mm）以内に抑えてください。

■ 1 ～ 2% の許容範囲で抵抗を使用してください。

Quartus II Software Settings for Board Layout

■ ボードと I/O バッファ上でタイミング解析を実効するには、スキュー、ISI、クロストーク、およびシミュレーション結果のタイプなどのすべてのタイミング情報を UniPHY ボード設定パネルにシミュレートするためにサード・パーティのシミュレーション・ツールを使用します。

■ 任意のサード・パーティ・ツールへのアクセスがない限り、高度な I/O タイミング・モデル（AIOT）またはボード・トレース・モデルを使用しないでください。 AIOT は、合理的な精度を提供しますが、 HyperLynx のようなツールはより良い結果を提供します。1066 MHz の動作では、それが適切にすべてのシグナル・インテグリティに関連する不確実性をシミュレートすることが重要です。

■ Quartus II ソフトウェアは、コントローラがリード・コマンドの後にどれぐらい速くライト・コマンドを発行するためにタイミング・チェックをして DQ/DQS の

大長を制限します。バス・ターンアラウンドのタイミング・オプションをオンにして、マージンはボード製造前にポジティブであることを確認します。マージンは 0 以上であれば、ファンクション不良が発生します。

表 4‒23 の注：(1) ポイント・ツー・ポイントおよび DIMM インタフェース・デザインについては、「www.micron.com」Micron 社のウエブサイ

トを参照してください。

(2) よい効率に対しては、UniPHY IP がリード・コマンドからライト・コマンドまでに速いターンアラウンドを必要とします。

表 4‒24. DDR3 SDRAM UDIMM のレイアウト・ガイドライン ( その５ ) (1)


図 4‒54. DDR3 SDRAM コンポーネントのアドレスとコマンドのルーティング・ガイドライン

x = y ± 125 mil

x + x1 = y + y1 ± 125 mil

x + x1 + x2 = y + y1 + y2 ± 125 mil

address andcommand

clockx

y

x1

y1

x2

y2

x3

y3

Maximum 6 inches

Propagation delay < 0.69 tCK

VTTVTT

DDR3 SDRAMComponent

DDR3 SDRAMComponent

DDR3 SDRAMComponent

DDR3 SDRAMComponent

FPGA


http://download.micron.com/pdf/technotes/TN4606.pdf


図 4–55 に、DQS 信号とクロック信号を調整するための遅延要件を示します。

DDR3 SDRAM ワイド・インタフェースのレイアウト・ガイドライン（>72 ビット）

この項では、FPGA への広範な DDR3 SDRAM インタフェースをレイアウトするための

様々な方法について説明します。システムのボード・トレース・シミュレーション

とタイミング・バジェットに基づいて、トポロジーを選択します。

UniPHY IP は、大の 144 ビット幅の DDR3 インタフェースをサポートします。広い

インタフェース（72 ビットよりも広い任意のインタフェース）を実装するために、

ディスクリート部品または DIMM のいずれかを使用することができます。アルテラ

では、DDR3 コンポーネントと広いインタフェースを実装する時に、レべリングを使

用することを推奨します。

広いインタフェースにレイアウトする時に、前の項で説明されたすべてのルールと

制約が適用されています。DQS、DQ、および DM 信号は、ポイント・ツー・ポイン

トであり、 4–59 ページの「デザイン・レイアウト・ガイドライン」で説明されたよ

うに同じルールがあります。

クロック、コマンド、およびアドレス信号にフライバイ・ネットワーク・トポロ

ジーのデザインの主な課題は、シグナル・インテグリティの問題を回避すること、

そして、DQS、DQ、および DM 信号が選択したトポロジーで配線することを確認す

ることです。

クロック、コマンド、およびアドレス信号のフライバイ・ネットワーク・デザイン 4–47 ページの「レベリング機能の搭載の DDR3 SDRAM コンポーネント」で説明され

たように、UniPHY IP は、初の DDR3 SDRAM コンポーネントと後の DDR3 SDRAMコンポーネント間のフライト・タイム・スキューがメモリ・クロックの 0.69 tCK 未満

を必要とします。この制約は、各フライバイ・ネットワークを持っている可能なコ

ンポーネント数を制限します。

ディスクリート部品でデザインすると、クロック、コマンド、およびアドレス信号

に 1 つまたは複数のフライバイ・ネットワークを使用することができます。

図 4‒55. DQS およびクロックを調整するための DQS 信号の遅延

VTT

DDR3Component

DDR3Component

DDR3Component

DQ Group 0CK

CK0 CK1DQSi

CKi

(CKi — CK) = Clock signal propagation delay to device i

DQSi = DQ/DQS signals propagation delay to group i

FPGA

DQ Group 1 DQ Group i



図 4–56 に、シングル・フライバイ・ネットワーク・トポロジーの例を示します。

信号に接続されるすべての DDR3 SDRAM コンポーネントは、不連続が発生し、信号

を劣化させる小さな負荷です。シングル・フライバイ・ネットワーク・トポロジー

を使用するときに、信号の歪みを小限に抑えるために、次のガイドラインに従い

ます。

■ トレースに接続されているデバイスの数を小にするために、4 倍または 8 倍を代

わりに 16 倍のデバイスを使用します。

■ スタブをできるだけ短くしてください。

■ さらに、追加のコンポーネントから追加された負荷で、全体のトレース長を短く

します；FPGA と初の DDR3 SDRAM コンポーネント間の距離は 5 インチ未満に

迎えます。

■ ディーセント波形を確認するためにクロック信号をシミュレートします。

図 4‒56. シングルのフライバイ・ネットワーク・トポロジー

VTTFPGA

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

Less than 0.69 tCK



図 4–57 に、ダブル・フライバイ・ネットワーク・トポロジーの例を示します。この

トポロジーでは、剛体ではありませんが、代替オプションとして使用することがで

きます。このトポロジーを使用する利点は、0.69 tCK のルールに違反することなく、

システムでより多くの DDR3 SDRAM コンポーネントを持つことができるということ

です。しかし、信号が分岐するため、コンポーネントがまだ不連続を作成します。

分割の位置、および分割前と後のトレースの高のインピーダンスを見つけるため

に、いくつかのシミュレーションを実施する必要があります。

図 4‒57. ダブルのフライバイ・ネットワーク・トポロジー

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

Less than 0.69 tCK

FPGA

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

DDR3SDRAM

Less than 0.69 tCK

VTT

VTT



図 4–58 に、不連続の影響を小限にする方法を示します。この例では、TL2 と TL3の長さを一致させます。レイアウト時にすべての信号のルーティングが容易になる

ように、TL1 は TL2 と TL3 より長く迎えます。

また、コンポーネントを交換するために、各ブランチの DIMM を使用することを考

慮することができます。DIMM カード上のトレード・インピーダンスは 40 Ω ～ 60 Ωであるため、システムが許容できるレベル内に反射を制御するためのボード・ト

レース・シミュレーションを実行します。

UniPHY 付きの DDR3 SDRAM コントローラおよび Stratix III、Stratix IV、または Stratix Vデバイスの新機能をを使用すれば、設計プロセスを簡素化できます。フライバイ・

デイジー・チェイン・トポロジーを使用すると、レベリングを実現するためにデー

タパスおよびコントローラの設計が複雑になりますが、パフォーマンスが大幅に向

上し、DDR3 SDRAM のボード・レイアウトが簡素化されます。

より適なソリューションが得られる可能性がある場合や、必要な電気インタ

フェース規格には対応しているが、必要なリード・レベリングとライト・レベリン

グ機能には対応していないデバイスを使用する場合は、レベリング機能を搭載して

いない DDR3 SDRAM コンポーネントも設計に使用できます。

図 4‒58. 不連続の影響の最小限

Splitting Point

TL3, ZQ = 50Ω

TL1, ZQ = 25Ω

TL2, ZQ = 50Ω


4‒72 第 4 章： DDR2 と DDR3 SDRAM のボード・デザイン・ガイドライン改訂履歴

改訂履歴表 4–25 に、このドキュメントの改訂履歴を示します。

表 4‒25. 改訂履歴

日付バージョン変更内容2012 年 6 月 4.1 「Feedback」のアイコンを追加。

2011 年 11 月 4.0 Arria V および Cyclone V の情報を追加。

2011 年 6 月 3.0■ DDR2 と DDR3 の章を「DDR2 and DDR3 SDRAM Interface Termination and Layout

Guidelines」に合併し、レべリングの情報を更新。

■ Stratix V の情報を追加。

2010 年 12 月 2.1 「DDR3 SDRAM Interface Termination, Drive Strength, Loading, and Board Layout Guidelines」の章に Stratix V の情報を追加。

2010 年 7 月 2.0 Arria II GX の情報を更新。

2010 年 4 月 1.0 初版。


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4. DDR2とDDR3 SDRAMのボード・ デザイン・ガ …¬¬4章：DDR2とDDR3 SDRAMのボード・デザイン・ガイドライン 4‒3 レべリングおよびダイナミックODT

4. DDR2とDDR3 SDRAMのボード・デザイン・ガ …¬¬4章：DDR2とDDR3 SDRAMのボード・デザイン・ガイドライン 4‒3 レべリングおよびダイナミックODT