スピル制御

2007 年 10 月 26 日素核研ハドロンビームライン SubGr. 　清道明男

スピル制御

アウトライン• スピル制御概要• フィードバック Q 電磁石• DSP によるデジタルフィードバック装置• HIMAC ビーム試験• 今後のスケジュール

J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26

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スピル制御用機器取り出しビームの平坦化、リップル除去を行う機器• EQ （取り出し４極電磁石）　 [H20 年度製作 ]

– ビーム成形、 1kHz 程度までのリップル除去– EQ の磁場を変える＝ Tune を変える– Spill Height = Intensity/Time となるように

電流パターン（ ΔIEQ）を調整– コア： 0.1mm 積層鋼板– 磁場勾配 ~2T/m 、通常の Q 磁石の 1/10 、応答時間重視

• RQ （高速リップル除去用４極電磁石）　– 1kHz 以上のリップル除去– コア：積層鋼板 or 空芯 or フェライト– 磁場勾配 ~0.2T/m 、通常の Q 磁石の 1/100 、応答時間重視

• フィードバック装置– DSP によるデジタルフィードバック– スピル信号、ビーム強度より EQ,RQ の電流パターンを変更– EPICS による遠隔操作

Time

Intensity

Spill Height = Intensity/TimeIEQ

Spillビーム成形

リップル除去


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機器の配置

ビーム

ビームダクト

真空遮蔽膜ロスモニタ

スピル信号は加速器側とハドロンホール側を仕切る真空遮蔽膜からの散乱粒子の計測より作る

HD 側MR 側

• D2 電源棟：– Q 磁石電源、フィードバック装置

• 中央制御棟：– タイミング、遠隔制御

• Q 磁石：アーク部• ビーム強度モニタ： MR リング中に設置• スピルモニタ：

– ハドロンビームライン真空遮蔽膜に設置

D2 電源棟

スピルモニタ

HD ホール

Linac

RCS

MR

ビーム強度

中央制御棟

Q 磁石


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フィードバックシステムの構成

EQ,RQ 電磁石

DSP

制御部

スピル信号

ビーム強度信号

ゲート信号

取り出しの開始・終了

PC

通信部

LAN

取り出したビームの量

中央制御棟

加速器内のビーム残量

電磁石制御信号スピルモニタ


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EQ 電磁石の仕様Design of EQ using Tosca Simulation (3D approach)• 中心磁場勾配 2.60 T/m• ターン数 22 Turn/pole• 電流 301 A• 磁場長 0.7m• ボア径 160cm• インダクタンス 8.8 mH/m• コイル抵抗 97 m• 電圧 1.1 V/A @20 Hz

54 V/A @1000 Hz• 鉄芯材料： 0.1mm 積層鋼板

磁場勾配は通常の MR-Q 磁石の 1/10 で応答時間重視1kHz 程度のリップル除去能力電磁石２台直列接続（電源１台）

-modulation をキャンセルし、 Tune のみ変える


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EQ 電磁石の運転パターン

• マクロスピル成形時の電流パターン– FT 0.7 sec 、元ビームの分布がガウス型とフラットな場合に

スピル制御で予測される電流パターン。極端な２例


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DSP によるデジタルフィードバックの構成

開発項目• DSP プログラム• 入出力部：デジタル I/O 、 AD 変換• 通信部： EPICS による遠隔制御• 遠隔制御アプリ：モニタ、パラメータ変更など。

フィードバック装置DSP

(TI TMS320C6713)

EPICS-IOC(SZ130-SIL)KEK-VME と GP-IO

KEK オンライン G 開発

LAN

中央制御棟より操作

スピルモニタ

取り出しゲート

ビーム強度

スピル情報

MRTiming

A/D

モニタ A/D O/EE/O D-IO

D-IO

D2 ハドロンラック

Amp

EQ

電流パターン

E/O O/E D-IO

O/E D/Aor

RQ

D-IO

E/O O/E D-IO

O/E D/Aor

D-IO


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取り出し制御アルゴリズム

• KEK-PS 運転での運用実績– 2000 年以降：アナログー＞デジタル回路（点線内）– デジタル化によりビーム状態の時間変化に対する最適なゲインの選択が可能となった

• J-PARC では同じアルゴリズムを踏襲、パラメータの最適化を行う

gain

取り出し電磁石スピルモニタ

ビーム残量信号

)0( =tV

)(tSpill

取り出しビーム信号

)(tGateゲート信号

)(tref目標値

)(tX差分

)(tY制御信号

取り出し時間幅

T

11

2

1

1

sT

sT

++

4

31

sT

sT+

Filter リップル除去


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EQ 制御演算

X(n) ゲイン A1

A2

A3

∑

1−Z

1−Z

α

R(n)

W(n)

Y(n)

++

－

€

Y (s) =1+ sT21+ sT1

1+ sT3sT4

X(s)

アナログ EQ 制御の伝達関数

離散化

T1 ：19.1T2 ： 7.44T3 ： 1.73T4 ：1300

A1 ：0.76923A2 ：0.24954A3 ：0.00052

ディジタル制御のために、連続時間系 (s) で示された伝達関数をZ 変換によって離散時間系 (z) の関数に変換する

€

Y (Z) = A11

1+ Z−1X(Z) + A2

1

1−αZ−1X(Z) + A3X(Z)


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ADC より入力信号3ch同時取得

誤差値 X(n)算出

ゲート信号確認

電磁石制御演算

Gain の時分割選択ビーム残量に応じて最適な gain を選択

gain1 選択

gain4 選択

gain2 選択

gain5 選択

gain3 選択

DACへ電磁石制御信号出力

DACへ 0出力

max

90%

70%

50%

30%

min

目標値 ref(t)算出

プログラムのフローチャート


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左：擬似信号発生器

右： DSP ボード +拡張ボード

フィードバック装置試作機（武蔵工大）正面

中身搭載 DSPチップ TMS320C6713

最小マシンサイクル（動作周波数） 4.44ns (255MHz)

サンプリング周波数 1kHz～ 200kHz

入力部 16 ビット 8ｃｈ

出力部 16 ビット 4ｃｈ

DSK6713IFA ( 上のボード )C6713DSK(下のボード )

Texas Instruments社製DSP ボード

平塚エンジニアリング社製拡張インターフェース

ゲート

スピル

ビーム強度

EQRQ


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ADCFPGA

(PSD, Memory) DAC

FPGA(CPU, Linux)

Ethernet

DSP

①

②

③

フィードバック装置開発 (Mark-II)① DSP board: TMS320C6713 DSK

– 高性能 32 ビット浮動小数点 DSP搭載– プロセッサ性能： 2400 MIPS, 1350MFLOPS

② AD/DA card: ORS-112① 16bit x4 ADC 2.5MSPS

② 16bit x4 DAC 625kSPS

③ デジタル I/O: GP-IO からの入出力に利用 ④ パワースペクトル (PSD) を実時間処理逐次周波数解析の開発

• Network I/O: SUZAKU-S– Ethernet I/O

– OS:Linux

– EPICS による遠隔制御に利用


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HIMAC ビーム試験• 放射線医学総合研究所 HIMAC

– J-PARC と同じ 1/3共鳴の遅い取り出しビームライン– EQ に相当する取り出しビーム調整用 Q 磁石（ QDS ）が利用可能

• 2007 年 7 月フィードバック装置試作機（ Mark-I ）のテスト– KEK-PS のアルゴリズム・パラメータを用い、ゲインのみ調整– マクロスピル成形のみを実施


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スピル測定

Spill

BeamIntensity

Smoothing 後のスピル

デジタルフィードバックによるビーム成形に成功。（高周波成分を無視して）フラットなビームを得られた

TimingGate

QDS(EQ)Input Pattern

Spill

BeamIntensity

DSP フィードバックQDS(EQ) offQF linear ramping

Smoothing 後のスピル


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スピル周波数解析

高速フーリエ変換 (FFT) による周波数解析• リップル（ 50Hz とその倍数）と RFノイズ（ 1.4kHz とその倍数）

– 1.4kHz は HIMAC のシンクロトロン振動数起源– 実際の運転では取り出し時に RF をオフにするのでこの成分は現れない

• フィードバック時には 50Hz,100Hz 成分が消えている– QDS のマクロ成形だけでもある程度のリップル除去が可能– フィルタ処理の追加：次の実験項目

DSP フィードバックQDS(EQ) off

1.4kHz 2.8kHz

600Hz

50Hz

200Hz100Hz 300Hz

400Hz 1200Hz


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スピル制御関係のスケジュール• フィードバック Q 磁石、電源

– Q 磁石、電源設計　　　　　　　　　　 H19 年度– Q 磁石、電源製作　　　　　　　　　　 H20 年度– Q 磁石通電試験、磁場測定　　　　　　 H21 年春– Q 磁石、電源インストール　　　　　　 H21 年夏

• フィードバック制御装置– DSP 部試作、動作試験　　　　　　　　 Done

– ＩＯ部・通信部開発　　　　　　　　　 H19 年度– EPICS アプリ開発　　　　　　　　　　 H20 年度– フィードバック制御ボード試作・試験、実機製作　 -->H20 年 9 月– HIMAC におけるビーム試験：

• 年に数回マシンタイム取得、各開発タイミングに適宜実施

• スピル制御システム– スピル測定系準備　　　　　　　　　　 -->H20 年秋– スピルフィードバックビームコミッショニング開始： H21 年 10 月

遅い取り出し開始： H20 年 12 月、スピル制御ビーム： H21 年 10月


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メンバー

• 清道、中川、冨澤、佐藤（ KEK ）　　：スピル制御全般• 安達、染谷（ KEK ）　　　　　　　　：電磁石、電源• 市川、上遠野、持木（武蔵工大）　　：フィードバック装置• 武藤（ KEK ）、野田、渋谷（放医研）：実験協力者


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予備

DSP ボード TMS320C6713 DSK

概要高性能 32 ビット浮動小数点 DSP搭載Xilinx SPARTAN 3 FPGA搭載

CPUTMS320C6713

プロセッサの最高性能2400 MIPS , 1350 MFLOPS

クロック周波数225 MHz

RAM のタイプと容量8 M バイト SDRAM 　

ブート用フラッシュメモリー0.5 M バイト

ソフトC 、ＣＣＳ（Ｃコンパイラ、アセンブラ、リンカ）

AD/DA ボード ORS-112入力　４ｃｈ 16 bit [AD9260 x 4] , Up to 2.5 MSPS

4Vpp, 200 Ohm inputsAC or DC coupled inputs

出力　４ｃｈ16 bit [LTC2602 (2ch 内蔵 ) x 2] Up to 625kSPS/ch

FPGA Vartex 1000-4CⅡ パワースペクトル (PSD) を実時間処理内部にメモリを確保

通信用 IO ボード SUZAKU SZ130-SIL

FPGA の中に CPU コアを搭載FPGA ： XC3S1200E-4FG320C

CPU コア： MicroBlaze

DRAM ： 16MB x 2

フラッシュメモリ： 8MB (SPI)

LAN ： 100 BASE-TX / 10 BASE-T

OS ： μCLinux 2.6

Mark-Ⅲオリジナル品、専用

システム構成①マザーボード②ADC ボード　コネクタ接続③DAC ボード　コネクタ接続④ドーターボード１（ DSP C6713 ）　コネクタ接続⑤ドーターボード２（ FPGA SPARTAN3 ）　コネクタ接続⑥メモリ（ RAM 、 SIMM ）　一部ソケット接続⑦I／ O ボード（イーサネット、パラレル toPC) 　コネクタ接続

ADC DSP DAC

Ethernet FPGA SIMM

①④

⑤ ⑥

⑦②

③


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GP-IO モジュール• KEK Online Group で開発されているモジュール群• スピル信号伝搬に使用

• GP-IO– KEK-VME で用いる VME 型モジュール

• GP-IO2– 通常の VME クレートで使えるタイプ。– 開発は pending 。強い要求が無い限り再開されない模様。

• Daughter card– ADC card :

– DAC card :

– AD/DA card : ADC1ch+DAC1ch 開発中– Opt card :

– D-IO card : 我々の依頼で開発、完成

GP-IO


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40 pin flat connector

GP-IO LVDS D-io card

• GP-IO daughter card• LVDS ( 入出力 )• 40pin flat connector

– 1/2 GND

– 3/4 CLK（ D-in 側は CLK は GP-IO2 で決められた GCK-pin へ）

– 5/6 DATA00

– 7/8 DATA01

– …..

– 19/20 DATA17

• LED x3– FPGA から制御

五十嵐（洋）氏のトラペより

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