A hit kt k t ó A hit kt k t ó Architektura komputerów wprowadzenie

A hit kt k t óA hit kt k t óArchitektura komputerów Architektura komputerów wprowadzeniewprowadzeniewprowadzeniewprowadzenie

materiał do wykładu 3/materiał do wykładu 3/33

dr inż. Rafał Klaus

Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia na Politechnice Poznańskiej w zakresie technologii informatycznychna Politechnice Poznańskiej w zakresie technologii informatycznych

i ich zastosowań w przemyśle" POKL.04.01.02-00-189/10

Projekt współfinansowany przez Unię Europejską w ramach Europejskiego Funduszu Społecznego

Model funkcjonalny komputeraModel funkcjonalny komputeraModel funkcjonalny komputeraModel funkcjonalny komputera

Środowisko użytkowe

U d i d

źródło i miejsce przeznaczenia danych

Urządzenie do przemieszczania danych

Urządzenie sterujące

Urządzenie do przechowywania danych

Urządzenie do przetwarzania danychprzechowywania danych przetwarzania danych


Operacje realizowane przez komputerOperacje realizowane przez komputer

przemieszczanie

sterowanie

przemieszczanie

sterowanie

pamięć przetwarzanie

sterowanie


przemieszczanie przemieszczanie

sterowanie


sterowanie

pamięć przetwarzaniepamięć przetwarzanie pamięć przetwarzanie


Struktura komputeraStruktura komputeraStruktura komputeraStruktura komputeraUrządzenia

f jperyferyjne Komputer

•pamięć

•przetwarzaniekomputer

Li i

•przetwarzanie

wejście- Pamięć główna

komputer

Linie komunikacyjne

wyjściePołączenia systemowe

główna

Jednostka centralna


Cztery główne składniki procesoraCztery główne składniki procesoraCztery główne składniki procesoraCztery główne składniki procesora

komputer

wejście-wyjście

Połączenia systemowe

Pamięć główna

J d tk

p

Jednostka centralna

Jednostka centralna

rejestryJednostka

arytmetyczno-logiczna

Połączenia wewnętrzne

g

Jednostka sterująca


Jednostka sterującaJednostka sterującaJednostka sterującaJednostka sterująca

rejestryALU

procesor


magistrale


Układy logiczne

szeregowania Rejestry i

sterująca

szeregowania Rejestry i dekodery jednostki sterującejsterującej

Pamięć sterująca


Zespoły komputeraZespoły komputera

CPU

Address Bus

D ata BusCPU a a us

C ontro l Bus

P ROG RA MCO DE

P ROG RA MDA TA

P E RIP HE R IA LUN ITS

MEMO RY


ArchitekturyArchitekturyvon Neumann i Harwardvon Neumann i Harwardvon Neumann i Harwardvon Neumann i Harward

8Projekt współfinansowany przez Unię Europejską w ramach Europejskiego Funduszu Społecznego

Cykl rozkazowyCykl rozkazowy


LR (PC) LR (PC) –– licznik rozkazówlicznik rozkazówRR (IR)RR (IR) rejestr rozkazurejestr rozkazuRR (IR) RR (IR) –– rejestr rozkazurejestr rozkazu

PROCESOR PAMIĘĆ

LR adres pamięciwynik

PROCESOR PAMIĘĆAdres

08 bitów

Zespół rejestrów

ALUwynik operacji

sygnały

0123

RR dekoder

sygnały sterujące

...n

U d i tUrządzenia zewnętrzne


CykleCykle

Cykl rozkazowy

Impulsy taktujące

Cykl maszynowy 1 Cykl maszynowy 2 Cykl maszynowy 3

Impulsy taktujące

0T 1T 2T 3T 4T 5T 6T 7T 8T 9T 10T

Cykl zegarowy

Etap pobrania oraz Etap pobrania adresu Etap wczytaniadekodowania rozkazu urządzenia wejścia danych


Architektura bezpotokowaArchitektura bezpotokowai potokowai potokowai potokowai potokowa

Instrukcja 1jInstrukcja 2

Instrukcja 3Instrukcja 4Instrukcja 4

tInstrukcja 1j

Instrukcja 2Instrukcja 3

Instrukcja 4Instrukcja 4Instrukcja 5

Instrukcja 6Instrukcja 7

t


Potok Potok -- pipelinepipeline

Cykl 1 Cykl 2 Cykl 3 Cykl 4 Cykl 5 Cykl 6 Cykl 7 Cykl 8

IF Ins.1

I 1

Ins.2

I 2

Ins.3

I 3DE

ARG

Ins.1

Ins.1

Ins.2

Ins.2

Ins.3

Ins.3

RD

EX

Ins.1

Ins 1

Ins.2

Ins 2

Ins.3

Ins 3EX

WB Ins.1

Ins.1 Ins.2

Ins.2

Ins.3

Ins.3

Stopnie potoku


Prosty przykładowy procesorProsty przykładowy procesor


Adresowanie zawartością Adresowanie zawartością wskaźnika rozkazówwskaźnika rozkazówwskaźnika rozkazówwskaźnika rozkazów


pointer pointer addressingaddressing


immediate immediate addressingaddressing


directdirect addressingaddressing


Formaty rozkazówFormaty rozkazów 0 B 1 C 2 D 3 E 4 H 5 L

6 M(HL) 7 A6 M(HL) 7 A

00 d 110

n

00 001 110

10011000MVI C 152DMVI C,152D

0011 010

aL 0 STA1 LDA

M(a):=A

A:=M(a)

aH


Znaczniki stanuZnaczniki stanu


stosstos

11001101L

11001001aLaH


Zadanie 1Zadanie 1

Zapisać w pamięci RAM od adresu 0000H 3 bajty rozkazu CALL Zapisać w pamięci RAM od adresu 0000H 3 bajty rozkazu CALL p p ę j yp p ę j y01ABH. 01ABH. Jaki Jaki rozkaz powinien poprzedzać CALL ? rozkaz powinien poprzedzać CALL ? Ile cykli Ile cykli

maszynowych ma rozkaz CALL?maszynowych ma rozkaz CALL?

Adres Wartość Mnemonik

0000h 31h LXI SP 0400h0000h 31h LXI SP, 0400h0001h 00h0002h 04h0003h CDh CALL 01ABh0004h ABh0005h 01h0005h 01h


Zadanie 2Zadanie 2

Adres Wartość Mnemonik

0000h 31h LXI SP, 1000h

0001h 00h

0002h 10h

0003h FFh RST 7

0004h F7h RST 6

0005h EFh RST 5

Ad 8*

0005h EFh RST 5

0006h E7h RST 4

0007h 76h HLTAdres= 8*n

Np. dla RST 7 0020h C9h RET

0028h C9h RET

0030h C9h RET

8*7=56D=38H0030h C9h RET

0038h C9h RET


Zadanie 3 i 4Zadanie 3 i 4Zadanie 3 i 4Zadanie 3 i 4

adres mnemonikaAdres Wartość Mnemonik

0000h 31h LXI SP 1000h adres mnemonika

00000003

LXI SP 400HEI

0000h 31h LXI SP, 1000h

0001h 00h

0002h 10h

0004000500380039

HALTJMP 4INR ASTA 80H

0003h FBh EI

0004h C3h JMP 0003h

0005h 03h0042 RET0006h 00h

0038h C9h RET


Taksonomia FlynnTaksonomia Flynn--aa

Jeden Wiele Jeden strumień danych

Wiele strumienie

danychdanych danych

Jeden strumień SISD SIMDstrumień instrukcji

SISD SIMD

Wiele strumieni i t k ji

MISD MIMDinstrukcji


Komputer macierzowyKomputer macierzowy

JednostkaSterująca

EP EP EP EPSterująca

(CPU)EP EP EP

Pamięć

EP EP

Pamięć

Procesor macierzowy


Komputer wektorowyKomputer wektorowy

Potokowa jednostka wektorowa

PamięćProcesorskalarny

Potokowa jednostka wektorowa

Jednostka

ę

Potokowa jednostka wektorowaJednostkaSterująca

Procesor wektorowy


Połączenia w architekturach Połączenia w architekturach wieloprocesorowych (statyczne)wieloprocesorowych (statyczne)wieloprocesorowych (statyczne)wieloprocesorowych (statyczne)

Każdy z każdymGwiazda i drzewo Pierścień

Krata i krata zapętlona Hipersześcian


Połączenia w architekturach Połączenia w architekturach wieloprocesorowych (dynamiczne)wieloprocesorowych (dynamiczne)wieloprocesorowych (dynamiczne)wieloprocesorowych (dynamiczne)

M1 M2 M3 M4 M1 M2 M3 M4M1 M2 M3 M4

P1 Magistrala

P2

P3

P1 P2 P3 P4

M1P1P4

M1

M2

P1

P2Przełącznica krzyżowa

M3

M4

P3

P4

ą y

Przełącznik


Komputery wieloprocesoroweKomputery wieloprocesorowe

i

CPUCPUMemory

ceso

ram

Memory

CPUCPUMemory

ędzy

pro

cMemory

CPUCPUMemory

kacj

a m

ię

CPUCPUMemory

Kom

unik

Pamięć współdzielonaPamięć rozproszona


Dziękuję za uwagęDziękuję za uwagę…


Documents

A hit kt k t ó A hit kt k t ó Architektura komputerów wprowadzenie