Advanced Topics

1

Digital Integrated Circuits

Advanced Topics in Digital IC designMicroelectronic circuits, Sedra and Smith, 2015 (Chapter 15)

2

Дигитални IC технологии и фамилии на логички кола

● Секоја фамилија има свои предности и недостатоци

– Поврзувањето на елементи од иста фамилија е поедноставно отколку поврзување на елементи од различни фамилии

3

CMOS логички кола

● Дисипираат помалку моќ од биполарните логички кола

– Може да се пакуваат погусто

● Висока влезна импеданса

– Зачувување на полнеж, привремено зачувување на информација во логички и мемориски кола (не може кај биполарните)

● Мали димензии на Мосфет

– 32nm канал, 2.3 билиони транзистори на чип (2009)

– Погусто пакување и многу високо ниво на интеграција

4

Биполарни логички кола

● Две фамилии се уште се во некаква употреба

● TTL (Transistor-transistor logic)

– Со години била доминантен избор

● ECL (Emitter-coupled logic)

– Се базира на третата имплементација на инверторот

– Најбрза од сите фамилии на логички кола, па затоа се уште се користи за одредени апликации каде брзината е битна

● BiCMOS

– Ги комбинира брзината овозможена од биполарните транзистори со малата дисипација и одличните карактеристики на CMOS

5

Дизајн на дигитални системи

● Стилови на дизајн

– Конвенционален – од IC пакети со различна комплексност

– VLSI – помоќни компоненти како микропроцесори и мемориски чипови

● Custom VLSI – за големо производство● Semicustom VLSI – првичните идентични чипови фабрички се

дообработуваат за различни намени● FPGA (field-programmable gate array) – може да се програмираат

директно од корисникот

● Дизајнот се олеснува со

– апстракција на нивоа (стандардни ќелии, функционални блокови, ...)

– Компјутерски програми за дизајн на IC

6

Псевдо nMOS Логички кола

● Pseudo NMOS инверторот се состои од „водечки“ транзистор – driver transistor (во овој пример - Q

n) и

транзистор што полни – load transistor (во овој пример Qp)

● Qn зависи од влезниот напон, а гејтот на Q

p e заземјен,

всушност Qp се однесува како да е активен „полнач“ за Q

n.

● Подобрувањата во однос на стандардниот CMOS се очигледни:

– секој влез треба да биде поврзан со гејтот на само еден транзистор или само еден дополнителен транзистор ќе биде потребен за секој дополнителен влез.

– Оттука, последиците поради зголемувањето на површината и доцнењето поради fan-in ќе бидат намалени

7

Псевдо nMOS инвертер

● (лево) Enhancement-load nMOS инвертер

● (десно) Depletion-load nMOS инвертер

8


● Карактеристиките на pseudo-NMOS се слични на тиe на стандардниот CMOS

Каде Vtn=-V

tp=V

t, k

n=k'

n(W/L)

n , k

p=k'

p(W/L)

p

9


VI=VDD

Инвертерот е дизајниран така што Kn е поголемо од Kp за 4 до 10 пати, па спаѓа во ratioed type и односот r=Kn/Kp ги одредува точките на прекин на VTC (VOL, VIL,VIH)

Иако Qp се однесува како константен извор, сепак во подрачјето

на заситување се наоѓа во многу мал период – каде Vo≤V

t, а

во останатото време се наоѓа во триодно подрачје

10

VTC

11

Дизајн на псевдо nMOS

● Дизајнот вклучува избор на r и W/L на еден од транзисторите

● Параметри од интерес: VOL

, NMH, I

stat, P

D, t

PHL

● При дизајнот треба да се земи во предвид:

1. односот r ги одредува точките на прекин на VTC, колку е поголемо r , помало е V

OL

– Најчесто r се селектира во опсег од 4 до 10

2.Откако ќе се одреди r се одредуваат вредностите за (W/L)

p и (W/L)

n

– мало (W/L)p ниски вредности за I

stat и P

D

– мало (W/L)n

мала вредност за C

12

Имплементација на логички порти

● Четири влезни NAND и NOR порти

– на стандардниот CMOS му се потребни 8 транзистори, а на овој начин само 5

Динамички MOS логички кола

● Информацијата се чува во паразитните C на транзисторите

– Потребно е периодично обновување на полнежот, па затоа е неопходно користење на такт сигнал ϕ

– Се состои од PDN идентична како кај претходните кола, два прекинувача Q

p и Q

e управувани од ϕ

– За време на precharge Qp го полни C

L до V

DD

– Потоа Qe → ON и ако е потребен излез

'нискo' PDN го празни CL, во спротивно

излезот останува на 'високо'

Пример за динамичко коло

Поврзување на динамички порти

Домино CMOS логички порти

● Форма на диманичко коло за каскадно поврзување на порти

● Колото се состои од динамичка-MOS логичка порта со статичен CMOS инвертор поврзан на излезот

● При евалуација Y останува ниско (на 0V) или прави премин 0-во-1 (на V

DD)


● Предности:

– Мала потрошувачка на моќност

– намален потребен простор

– Голема брзина (имаме само зголемување на доцнењето)

– нема дисипација на моќност

● Недостатоци:

– Секоја порта има потреба од инвертирачки бафер

– Сите порти се неинвертирачки (тоа значи дека може да се реализираат само позитивни функции)

– Higher switching activity (значи голема дисипација на моќност


● Две едновлезни домино CMOS логички порти поврзани во каскада и нивните излези за време на евалуацијата

Pass-transistor logic

● Концептуално едноставен начин за имплементирање на логички функции користејќи сериски и паралелни комбинации од прекинувачи контролирано од влезните варијабли за конектирање на влезот.

● а) Y=ABC b) Y=A(B+C)


● Резултатот е проста форма на логичко коло наменето за специјална логичка функција.

● Често се користи заедно со стандардна CMOS логика за поефективна имплементација на одредена функција(со помалку вкупно транзистори отоколку што е можно само со CMOS)

● Поради тоа што на овој начин се користат MOS транзистори на патот од влезот до излезот, поминувањето или блокирањето да даден преносен сигнал уште е наречено pass-transistor logic. (PTL)

a) NMOS транзистор

b) CMOS transmission gate


● Неопходно барење при дизајн на PTL (pass-transistor logic) коло e да сме сигурни дека секоја точка во колото, во секој момент на време е поврзана преку мала отпорност до VDD или до заземјување.


● Прекинувачот S1 се користи за формирање И функција од контролните варијабли B и А кои се наоѓаат на излезот од CMOS инвертор.

● Ако B е високо(1),S1 се затвора и Y=A. Сега, Y ќе биде поврзан со VDD

(ако А е високо) преку Q2 или до заземјувањето(0) ако А е ниско, преку Q1. Но што ќе се случи ако B е ниско и S1 се затвори?

● Така Y ќе има висока импеданса. Ако иницијално Vy било 0, ќе си остане исто. Доколку било високо во V

DD, поради C овој напон ќе остане и нема да биде 0

како што е барањето за И ф-ја. Од тие причини се додава S2 контролирано од B' поврзан меѓу Y и 0.

Операции со NMOS транзистори и прекинувачи● Вклучувањето на прекинувачи во PTL коло со NMOS транзистори

резултира во просто коло со мал простор и мала капацитивност.

– NMOS транзисторот Q се користи за поврзување на влезниот напон vi со излезниот.

– Вкупната капацитивност меѓу излезот и заземјувањето го репрезентира кондензаторот C.

– Прекинувачот е затворен и неговиот контролен сигнал е висок како VDD. Го анализираме колото кога влезниот напон vi е висок (VDD) во време t=0. Претпоставуваме дека излезниот напон е 0 и кондензаторот е целосно празен.

Операции со NMOS транзистори и прекинувачи● Kоло со NMOS прекинувач каде што vi е сведено на 0 V.

● Претпоставуваме дека Vo = VDD. Така, во време t=0+ транзисторот работи во регион на заситување, каде забележуваме дека се додека сорсот е 0 V, Vt останува константен во Vto.

● Со празнењето на C, Vo се намалува и транзисторот преминува во триоден регион каде Vo = VDD – Vt. Кога C целосно ќе се испразни Vo=0.

Употреба на CMOS порти како прекинувачи

● Големи напредоци во статичките и динамичните перформанси се постигнале кога прекинувачите се импрементирале со CMOS портите на пренос.

– Еден начин да се објаснат двата вида на транзистори е дека NMOS е добар за намалување на излезниот напон до 0V, a PMOS за зголемување на излезниот напон до VDD.

● Преносната порта резултира со Vy = Vx кога Vc е високо (VDD). Во зависност од логичките променливи, ф-јата е објаснета со Y = X ако C=1.

Пример

Дадена е реализација на два-во-еден мултиплексер: во зависност од логичката вредност на C, и А или B е поврзано со излезот Y.

Пример XOR

Пример

● Пример за PTL порта вклучувајќи ги двете влезни променливи и нивните комплементи. Овој тип коло уште е познат како комплементарен PTL, или CPL.

30

Физичка зафатнина

● Покрај намалувањето на доцнењето и дисипацијата при дизајн на IC корисно е да се намали и областа потребна за секоја порта

– економски и просторни причини

● Три начини за намалување на физичката зафатнина

– Подобрувања во технологијата на изработка

– Подобрување на дизајнот на колата (поедноставен дизајн, помалку простор)

– Добро обмислена поставеност на елементите во чипот

● Помалите уреди зафаќаат помалку простор, имаат помалку паразитни капацитативности, па затоа и поголеми брзини, но може да предизвикаат други компликации

Documents

Advanced Topics