Arhitektura mikrosistema - es.elfak.ni.ac.rses.elfak.ni.ac.rs/am/Materijal/Predavanja/Uvod.pdf · Arhitektura mikrosistema Ocenjivanje o Lab. vežbei domacizadaci10% o Projekat (min

Arhitektura mikrosistema

Arhitektura mikrosistemao Smer: Elektronska kola i sistemio Semestar: IVo Fond: 2 + 2 + 1o Predmetni nastavnik: Goran Lj. Đorđevićo Predmetni asistent: Milica Mitićo Konsultacije: kabinet 1ž (u prizemlju)


Arhitektura mikrosistemao Cilj (znanja koja student stiče):

n Razumevanja principa projektovanja digitalnih sistemao Stilovi projektovanjao Metodologije projektovanja

n Ovladavanje osnovama VHDL jezikan Projektovanje jednostavnih kombinacionih i sekvencijalnih kola u

VHDL-un Projektovanje digitalnih sistema niske i srednje složenosti u VHDL-u:

o Projektovanje odozgo-naniže, o ASM dijagramio Podela sistema na upravljačku jedinicu i stazu podataka

n Komponente digitalnih sistema:o Aritmetička kolao Standardne strukture (dekoderske mreže, komparatori, registarske

strukture)


Ocenjivanjeo Lab. vežbei domaci zadaci 10%o Projekat (min. 2/3) 30%o Završni ispit 60%

n ili dva kolokvijuma

1092 -100

984 - 91

876 - 83

768 - 75

660 - 67

OcenaPoena

Elektronska kola i sistemi

Arh

itekt

ura

mik

rosi

stem

a

Uvod u projektovanje digitalnih sistema


Moore-ov zakono Godine 1965., Gordon Moore (koosnivač Intela)

objavio je predviđanje da će se broj tranzistora koji se mogu integrisati na jednom čipu duplirati svakih 18 meseci !

o Predviđanje se ostvarilo, a ekponencijalni tempo razvoja održao se sve do današnjih dana

o Broj tranzistora na jednom IC:n 1965 - nekoliko desetinan 2007 - nekoliko stotina miliona


Moore-ov zakon kod mikroprocesora

40048008

80808085 8086

286386

486Pentium® proc

P6

0.001

0.01

0.1

1

10

100

1000

1970 1980 1990 2000 2010Year

Tran

sist

ors

(MT)

2X growth in 1.96 years!


Moore-ov zakon kod DRAM memorija

64

256

1,000

4,000

16,000

64,000

256,000

1,000,000

4,000,000

16,000,000

64,000,000

10

100

1000

10000

100000

1000000

10000000

100000000

1980 1983 1986 1989 1992 1995 1998 2001 2004 2007 2010

Year

Kbi

t cap

acity

/chi

p

1.6-2.4 µm

1.0-1.2 µm

0.7-0.8 µm

0.5-0.6 µm

0.35-0.4 µm

0.18-0.25 µm

0.13 µm

0.1 µm

0.07 µm

human memoryhuman DNA

human memoryhuman DNA

encyclopedia2 hrs CD audio

30 sec HDTV

encyclopedia2 hrs CD audio

30 sec HDTV

bookbook

pagepage

4X growth every 3 years!


Porast taktne frekvencije

P6Pentium ® proc

48638628680868085

8080800840040.1

1

10

100

1000

10000

1970 1980 1990 2000 2010Year

Freq

uenc

y (M

hz)

2X every 2 years


Disipacija po cm2

400480088080

8085

8086

286 386486

Pentium® procP6

1

10

100

1000

10000

1970 1980 1990 2000 2010Year

Pow

er D

ensi

ty (W

/cm

2)

Hot Plate

NuclearReactor

RocketNozzle


Prognoze

2.42.22.02.42.01.4Battery power (W)18317417016013090High-perf power (W)0.60.60.91.21.51.8Power supply (V)109-1098-97-86-7Wiring levels

2200180014001100800600Clock rate (MHz)14721408128010241024768Signal pins/chip354308269235170-214170Chip size (mm2)7012841154714-267Mtrans/cm2

355070100130180Feature size (nm)

201420112008200520021999Year


Problem produktivnost projektovanja

2003

1981

1983

1985

1987

1989

1991

1993

1995

1997

1999

2001

2005

2007

2009

Logic Tr./ChipTr./Staff Month.

xxx

xxx

x

21%/Yr. compoundProductivity growth rate

x

58%/Yr. compoundedComplexity growth rate

10,000

1,000

100

10

1

0.1

0.01

0.001

Logi

c Tr

ansi

stor

per

Chi

p(M

)

0.01

0.1

1

10

100

1,000

10,000

100,000

Prod

uctiv

ity(K

) Tra

ns./S

taff

-Mo.

Com

plex

ity


Fabrikacija IC-ao IC - više slojeva dopiranog silicijuma, polisilicijuma,

metala i silicijum dioksida poređanih jedan iznad drugog na silicijumskom podlozi.

o Na nekim od ovih slojeva formiraju se tranzistori dok se drugi koriste za povezivanje tranzistora.

o Osnovni korak u fabrikaciji IC-a je formiranje jednog sloja, procesom koji se zove litografija.

o Izgled sloja definisan je maskom (slično fogorafskom filmu) - layout

o Savremena IC: 10 - 15 slojeva


Klasifikacija IC-ao IC fiksne funkcijeo Programabilne logičke komponenteo ASIC - Aplikaciono-specifična IC


Standardna digitalna integrisana kola o IC fiksne funkcije koja se proizvode u masovnim

serijama za nepoznatog kupcao Standardizovana funkcija i pakovanje

n komponente sa istom oznakom, proizvedene od strane različitih proizvođača poseduju identično pakovanje, raspored pinova, logičku funkciju i približne električne karakteristike.

o Serije i familije:n Serija 7400. Familije: 74LS (TTL), 74HC (CMOS),

74HCT (BiCMOS), ... n Serija 4000 (CMOS)


Standardna digitalna IC (serija 7400)

7404 - Raspored pinovaDIP pakovanje

o IC niskog i srednjeg nivoa integracije (do 100 logičkih kola u jednom čipu)o Više od 100 tipova kola: osnovna logička kola, digitalna kola složenije funkcije (npr. 4-bitni brojač, dekoder 3-u-8, 4-bitni komparator, 8-bitni sabirač)


Standardna digitalna IC (realizacija složenijih funkcija)

VDD

Gnd

VDD

Gnd

VDD

Gnd

f

VDD

x1

x2

x3

7408

7404

7432

o f = x1x2 + x2`x3


Klasifikacija IC prema nivou integracijeo Klasična podela

n SSI (Small-Scale Integration), IC niskog nivoa integracije. Do 10 logičkih kola.

n MSI (Medium-Scale Integration), IC srednjeg nivoa integracije. Od 10 do 100 logičkih kola.

n LSI (Large-Scale Integration), IC velikog nivoa integracije. 100 - 1000 logičkih kola.

n VLSI (Very Large Scale Integration), IC veoma velikog nivoa integracije. Više od 100.000 logičkih kola.


Savremena digitalna ICo Savremena IC su VLSI.

Stariji tipovi čipova koriste se retko ili samo kao rezervni delovi za starije uređaje.

o Koncept ˝sistem na ploči˝zamenjen je konceptom ˝sistem na čipu˝.

IC standardne funkcije





Programabilne logičke komponenteo PLD (Programmable Logic Device)o Digitalna IC ˝opšte namene˝.o Sadrže mnoštvo nepovezanih logičkih kola, metalnih veza i prekidača. o Programiranjem prekidača ostvaruje se željeno povezivanje logičkih

kola i tako realizuje data funkcija.o Reprogramiranje – jednom programirano PLD kolo se može

programirati novom funkcijom.


PLDo Klasifikacija:n SPLD (Simple PLD): PLA + PAL + ROMn CPLD (Complex PLD)n FPGA (Field-Programmable Gate Array)


PLAo Bolova algebra: Svaka logička

funkcija se može predstaviti u vidu zbira logičkih proizvoda.Npr.f1 = x1’x2x3’ + x2x4’ + x1x4

o PLA: dve programabilne mreže: n AND – realizuje logičke proizvoden OR – sumira logičke proizvode


PLA (unutrašnja struktura)

o f1= x1x2 + x1x3` + x1`x2`x3. o f2 = x1x2 + x1`x2`x3 + x1x3

Simbolički prikaz


PALo AND mreža programabilna, OR mreža fiksna

f1 = x1x2x3` + x1`x2x3 f2 = x1`x2` + x1x2x3


PAL 16L8 (kombinacioni izlazi)


ROMo AND mreža fiksna, OR mreža

programabilnao AND matrica ima funkciju

binaranog dekodera n/2n

(generator minterma)o Mogućnost realizacije proizvoljen

funkcije n promenljvih


Programiranje SPLD kola


CPLDo Sadrži više logičkih

blokova (PAL ili PLA strukture) međusobno povezanih programabilnom prekidačkom matricom.

o U/I blokovi za spregu sa pinovima kola.

U/I

blok ...

U/I

blok ...

U/I

blok...

U/I

blok...


Programiranje CPLD kolao ISP (In-System-Programming) - mogućnost

programiranja čipa ˝u sistemu˝.


FPGAo PLD kola najvećeg logičkog

kapaciteta (od 10K do 1M ekvivalentnih gejtva)

o Zasnovani na logičkim blokovima (a ne na prekidačkim mrežama)

o Dodatno sadrže ugrađenu RAM memoriju i specijalizovane module, kao što su množači, komunikacioni kontroleri i sl.

o Omogućavaju realizaciju sistema na čipu (zasnovanih na mikroprocesoru)

U/I

blok

U/I

blok


FPGA (logički blok)o Logički blok:n LUT - univerzalni logički

blok sa malim brojem ulaza (n = 4-6) i jednim izlazom.

n Realizuje se kao RAM 2nx1. Sadržaj RAM-a definiše logičku funkciju.

0/1

0/1

0/1

0/1

x1

x2

f

Dvoulazni LUT – može da realizuje proizvoljnu

funkciju dve promenljive


FPGA (LUT – realizacija funkcije)

111001010100f1x2x1

1

0

0

1

x1

x2

f


FPGA (realizacija složenijih funkcija)

f = f1 + f2 = x1x2 + x2’x3.


Klasifikacija IC

IC projektovana za datu primenu


IC “po narudžbi”

PLD stil projektovanja

IC ˝po narudžbi˝

Projektant

Projektovanje +

implementacija

Proizvodjac

PLD(1)

(2)


IC “po narudžbi” (klasifikacija)o Metodologije projektovanja IC ˝po narudžbi˝:n IC ˝potpuno po narudžbi˝n Standardne ćelijen Gejtovska polja


IC ˝potpuno po narudžbi˝o Eng. full-customo IC se projektuje ˝iz početka˝ za konkretnu promenuo Projektant bira veličinu čipa, broj i raspored tranzistora i metalnih vezao Rezultat projektovanja: layout – definiše tačne pozicije tranzistora i metalnih veza

na čipuo Prednosti:

n Mogućnost optimizacije površine i performansin Niska cena po komadu fabrikovanih IC

o Nedostaci:n Veliki utrošak projektantskog vremenan Visoki jednokratni troškovi pripreme proizvodnje

o Primena:n IC visokih performansin IC za masovnu proizvodnju (amortizacija troškova pripreme proizvodnje)n Mikroprocesori i memorijska IC


Standardne ćelije (1/4)o Unapred projektovani (full-

custom) moduli, jednostavne fukcije (AND, OR, flip-flop, ...), koji se koriste za konstrukciju složenijih struktura na čipu.

o Dostupne projektantu u vidu biblioteke standardnih ćelija

o Sve standardne ćelije iz iste biblioteke imaju istu visinu, a razlikuju se po širini.


Standardne ćelije (2/4)

Standardna celija

vv

o Standardne ćelije se pakuju u horizontalne redove, a povezuju vezama koje se smeštaju u kanale između redova.

o Horizontalne i vertikalne metalne veze se izvode na dva ili više nivoa koji su postavljeni iznad standardnih ćelija.


Standardne ćelije (3/4)o Realizacija potputnog sabirača (tri reda sa po četiri standardne ćelije)


Standardne ćelije (4/4)o Prednosti:

n Skraćeno vreme projektovanja (projektovanje na nivou logičkih kola, a ne na nivou tranzistora)

n Projektant ne projektuje layout ćelija, već definiše raspored ćelija i metalnih veza. (automatizovana procedura)

o Nedostaci:n Niži nivo korisnog iskorišćenja površine čipa u odnosu na

full-custom.n Neophodno kreiranje svih maski kao i kod full-custom


Gejtovska polja (1/3)o Polu-fabrikovana IC:

n Veliki broj identičnih, nepovezanih gejtova (tipično NI ili NILI kola) raspoređenih na silicijumskoj pločici u vidu regularne dvodimenzione matrice

o Naknadnom doradom, kreiranje metalnih veza, gejtovi se povezuju na način koji diktira konkretna primena


Gejtovska polja (2/3)o Logičke funkcije se moraju

transformisati oblik prilagođen realizaciji pomoću raspoloživog tipa logičkog kola. Npr.

ci+1 = xiyi+yici+xici= ((xiyi)’(yici)’(xici)’)’

Realizacija potpunog sabriača u gejtovskom polju


Gejtovska polja (3/3)o Prednosti:

n Niži troškovi pripreme proizvodnje. Kreiraju se samo maske za povezivanje.

n Niža cena gotovih IC. (amortizovana masovnom proizvodnjom polufabrikovanih, identičnih pločica gejtovskih polja).

o Nedostaci:n Nizak nivo iskorišćenja površine silicijuma (broj korisnih

gejtova 4-10 puta manji u odnosu na full-custom).n Zbog ograničenja u povezivanju nije uvek moguće

iskoristiti sve raspoložive gejtove iz polja (iskorišćenje 70-90%).


Domeni projektovanjao Funkcionalnio Strukturnio Fizički


Funkcionalni domeno Funkcionalni ili bihejvioralni domeno Opis ponašanja sistema u funkciji ulaza i proteklog

vremena.o Daje odgovor na pitanje: Šta ili kako sistem radi?o Definiše algoritam rada sistema i interfejs sistema i

okruženja.o Rezultat - funkcionalna reprezentacija u obliku:

dijagrama toka, programa u višem programskom jeziku, opisa u HDL-u, matematičke formule, grafikona ...


Strukturni domeno Razlaže sistem na skup komponenti i njihovih

veza.o Daje odgovor na pitanje: Kako pomoću

raspoloživih komponenti realizovati sistem date funkcije?

o Rezultat – strukturna reprezentacija u vidu: blok dijagrama, šematskog prikaza, netliste...


Fizički domeno Definiše fizičke karakteristike sistema (dimenzije i

poziciju komponenata iz strukturnog opisa)o Bavi se fizičkim raspoređivanjem i povezivanjem

komponenti.o Rezultat – fizička reprezentacija u obliku: layoutačipa, mehaničkih crteža, crteža štampane ploče...

o Konačni produkt projektovanja na osnovu koga se može direktno realizovati sistem ili fabrikovati čip.


Funkcionalni domen (šta sistem radi)


Strukturni domen (sistem razložen na komponente)


Fizički domen (kako je sistem napravljen)


Nivoi apstrakcije (1/2)

+

Sistemski nivo

RTLnivo

Nivo gejtova

Nivo tranzistora

Niv

o ap

stra

kcije

Visok

Nizak


Nivoi apstrakcije (2/2)

Štampane ploče, mikročip-moduli

Procesori, kontroleri, memorije, ASIC kola

Izvršna specifikacija, programi

Sistemski nivo

ČipoviSabirači, komparatori, registri, brojači, multiplekseri

Algoritmi, dijagrami toka, ASM dijagrami

Registarski nivo (RTL)

Moduli, funkcionalne Jedinice

Logička kola, flip-flopovi

Logičke funkcije, konačni automati

Nivo gejtova

Analogne i digitalne ćelije

Tranzistori, otpornici,kondenzatori

Diferencijalne jednačine, U-I Dijagrami

Tranzistorski nivo

Fizički objektiStrukturne komponente

Bihejvioralna reprezentacija

Nivoapstrakcije


Proces projektovanjao Sintezao Fizičko projektovanjeo Verifikacijao Testiranje


Sintezao Proces razrade čiji je cilj da se uz pomoć komponenti

raspoloživih na nižem nivou apstrakcije realizuje opis sistema višeg nivoa apstrakcije:

o Sinteza visokog nivoa: n algoritam -> funkcionalni RTL opis (VHDL)

o RTL sinteza:n funkcionalni RTL opis -> strukturni RTL opis

o Logička sinteza:n strukturni RTL opis -> mreža logičkih kola

o Tehnološko mapiranje:n Logička mreža -> mrežu ćelija raspoloživih u ciljnoj tehnologiji

Obuhvaćeno ovim predmetom

Automatizovano


Primer: Logička sinteza


Fizičko projektovanjeo Dva aspekta:n transformacija strukturne u fizičku reprezentaciju

(layout)n analiza i optimizacija električnih karakteristika

kolao Aktivnosti:n Prostorno planiranjen Raspoređivanje n Povezivanje


Verifikacijao Provera da li ostvareni dizajn (projekat) zadovoljava

postavljene funkcionalne zahteve i zadate performanse.

o Sprovodi se nakon svakog koraka razrade (sinteze), kao i nakon obavljenog fizičkog projektovanja

o Dva aspekta:n Funkcionala verifikacija: da li sistem generiše očekivani

odziv na zadatu pobudu?n Vremenska verifikacija (ili verifikacija tajminga) znači

proveru da li sistem generiše odziv u granicama postaljvenih vremenskih ograničenja


Metodi za verifikacijuo Simulacijao Vremenska analizao Formalna verifikacijao Hardverska emulacija


Simulacijao Da li projektovani sistem

korektno realizuje funkcije definisane polaznom specifikacijom?

o Omogućav otkrivanje grešaka pre nego što je sistem realizovan

o Nemogućnost potpune verifikacije


Vremenska analizao Verfikacja fokusirana na tajmingo Analiza strukture kola kako bi se odredile sve

moguće putanje signala od ulaza do izlaza, proračunala propagaciona kašnjenja duž ovih putanja i odredili relevantni vremenski parametri kola, kao što su: maksimalno propagaciono kašnjenje i maksimalna frekvencija taktnog signala.


Formalna verifikacijao Provera ekvivalentnosti: upoređivanje dve formalne

reprezentacije sistema kako bi se ustanovilo da li imaju istu funkciju

o Primenjuje se nakon sinteze kako bi se proverilo da li je funkcija sintetizovanog kola identična funkciji polaznog funkcionalnog opisa

o Garantuje potpunu verifikacijuo Primena ograničena na male sistema, zbog velike

kompleksnosti pratećih matematičkih izračunavanja


Hardverska emulacijao Fizičku realizacija prototipa koji će oponašati

rad sistema koji se projektujeo Primer: realizacija FPGA kola koje emulira

rad ASIC kola


Testiranjeo Testiranje nije isto što i verifikacija !o Testiranje - pronalaženja fizičkih defekata (kvarova)

u gotovom proizvodu koji mogu nastati tokom proizvodnje.

o Sprovodi se nakon fabrikacijeo Na ulaze kola se dovode ˝test-vektori˝, a generisani

izlaz se poredi sa očekivanimo Generisanje test sekvenci - primenom posebnih

algoritama, za dato kolo, se kreira što manji skup test-vektora kojima će kolo biti što potpunije testirano


CAD alatio CAD (Computer-Aided Design) alati - softver

za projektovanje, tj. za automatizaciju pojedinih faza projektovanja

o Podelan alati za opis i modelovanjen alati za sintezun alati za verifikaciju i simulacijun alati za raspoređivanje i povezivanjen alati za generisanje test sekvenci


Tok projektovanjao Projektovanje digitalnih kola i sistema je proces razrade

(sinteze) i verifikacije, kojim se polazni apstraktni opis visokog nivoa postepeno transformiše u detaljni strukturni opis niskog nivoa.

o Tok projektovanja (niz aktivnosti) zavisi od:o Složenosti sistema koji se projektuje:

n CAD alati za sintezu - samo za sisteme srednje složenosti (2000 -50000 gejtova)

n Veći sistemi se dele na manje delove koji se nezavisno sintetišuo Ciljne implementacione tehnologije:

n FPGA je unapred projektovano i testirano ICn ASIC mora proći kroz dugotrajan i složen proces fabrikacije


Tok projektovanja sistema srednje složenosti za implementaciju na FPGA


Jezici za opis hardvera (HDL)o HDL - Hardware description languageo Način za razmenu informacija između

projektanta i CAD alata.o Treba da omogući:n Verno i precizno modelovanje i opisivanje kola i

sistema, bilo da se radi o postojećem kolu odnosno sistemu ili o kolu/sistemu koji se projektuje i to na željenom nivou apstrakciju, kako u funkcionalnom tako i u strukturno domenu


HDL v.s. Programski jeziko HDL nije isto što i programski jezik (Fortran,

C, Java...)o Slična sintaksa, ali različita sematika i način

korišćenja.o Programski jezici:n Sekvencijalni model izračunavanjan Namenjeni za opis algoritaman Izvršavaju se na računaru


Elementi digitalne apstrakcije

Entitet

Povezanost

Tp=20ns Tajming

Konkurentnost


Karakteristike savremenih HDL-ovao Podršku za kocepte: entitet, povezanost,

konkurentnost i tajming.o Mogućnost predstavljanja propagacionih kašnjenja i

informacije o tajminguo Mogućnost opisa strukture kola (povezanosti)o Mogućnost funkcionalnog opisa kolao Mogućnost modelovanja na gejtovskom i RTL nivouo Podrška za hijerarhijsko projektovanja


Sadržaj i ciljevi predmetao Predmet ˝Arhitektura mikrosistema˝ primarno

je fokusiran na projektovanje i sintezu digitalnih kola i sistema na RTL nivou (odnosno, mikro-arhitekturalnom nivou) apstrakcije korišćenjem jezika VHDL.


RTL projektovanje

PASIVNO

rdyB ← bA ← aC ← n-1

start

R <- 0

(R,A) ← (R,A) << 1

C ← C - 1

R ≥ B

Q ← (Q << 1)0Q ← (Q << 1)1

R ← R - B

C > 0

SHRA

INCR

1 0

0 1

1

0

Strukturna reprezentacijaFunkcionalna reprezentacija

ASM dijagram

Documents

Arhitektura mikrosistema - es.elfak.ni.ac.rses.elfak.ni.ac.rs/am/Materijal/Predavanja/Uvod.pdf · Arhitektura mikrosistema Ocenjivanje o Lab. vežbei domacizadaci10% o Projekat (min