Arria 10 SoC 開発キット・ユーザーガイド - Intel...1 Arria 10 SoC 開発キットの概要この資料は、ピン配置の詳細およびコンポーネントの参考資料を含んだ開発ボードのすべてのコンポー

Arria 10 SoC 開発キット・ユーザーガイド

更新情報フィードバック

UG-20004 | 2017.09.05

新版をウェブからダウンロード: PDF | HTML

https://www.altera.com/bin/rssdoc?name=iga1434736665480

mailto:[email protected]?subject=Arria%2010%20SoC%20%E9%96%8B%E7%99%BA%E3%82%AD%E3%83%83%E3%83%88%E3%83%BB%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-20004%202017.09.05)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

https://www.altera.com/ja_JP/pdfs/literature/ug/ug-a10-soc-devkit-j.pdf

https://www.altera.com/content/altera-www/global/ja_jp/index/documentation/iga1434736665480.html

目次

1 Arria 10 SoC 開発キットの概要...............................................................................................41.1 一般概要.................................................................................................................41.2 ボード・コンポーネント・ブロック......................................................................................61.3 推奨動作条件........................................................................................................... 81.4 ボードの取り扱い.......................................................................................................9

2 スタートガイド.................................................................................................................... 102.1 ボード検査.............................................................................................................102.2 Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール......................11

2.2.1 ライセンスの有効化...................................................................................... 122.3 アルテラ SoC エンベデッド開発スイート (EDS) のインストール............................................. 122.4 開発キット・インストーラー.......................................................................................... 132.5 USB-Blaster ドライバーのインストール..........................................................................132.6 ソフトウェア例を使用した SD カードイメージ................................................................... 14

3 開発ボードのセットアップ....................................................................................................... 153.1 ボードへの電源供給.................................................................................................. 153.2 デフォルトスイッチとジャンパーの設定............................................................................ 16

4 ボード・テスト・システム.......................................................................................................... 194.1 ボードの準備.......................................................................................................... 204.2 ボード・テスト・システムの実行...................................................................................... 214.3 バージョンセレクター................................................................................................ 214.4 ボード・テスト・システムの使用...................................................................................... 23

4.4.1 Configure メニューの使用............................................................................. 234.4.2 System Info タブ....................................................................................... 254.4.3 GPIO タブ.................................................................................................264.4.4 XCVR タブ................................................................................................ 274.4.5 PCIe タブ..................................................................................................294.4.6 FMCA タブ................................................................................................ 324.4.7 FMCB タブ................................................................................................ 354.4.8 DDR3 タブ................................................................................................ 394.4.9 DDR4 タブ................................................................................................ 404.4.10 EEPROM タブ...........................................................................................414.4.11 Power Monitor.........................................................................................424.4.12 Clock Control..........................................................................................44

5 ボード・コンポーネント........................................................................................................... 465.1 ボードの概要.......................................................................................................... 465.2 主要デバイス : Arria 10 SoC .....................................................................................495.3 MAX V CPLD 5M2210 システム・コントローラー.............................................................. 505.4 コンフィグレーション.................................................................................................58

5.4.1 システム・コントローラー・コンフィグレーション.......................................................585.4.2 オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング................595.4.3 HPS による FPGA プログラミング.................................................................... 615.4.4 EPCQ デバイスによる FPGA プログラミング........................................................ 61

目次

Arria 10 SoC 開発キット・ユーザーガイド2

5.4.5 外部 USB-Blaster による FPGA プログラミング...................................................615.5 ステータスエレメント................................................................................................ 625.6 セットアップ・エレメント............................................................................................. 62

5.6.1 ボード設定 DIP スイッチ................................................................................ 625.6.2 JTAG チェーン・コントロール DIP スイッチ........................................................... 635.6.3 リファレンス・クロックソースの選択.................................................................... 655.6.4 CPU リセットボタン...................................................................................... 655.6.5 ロジック・リセット・ボタン................................................................................ 65

5.7 汎用ユーザー入出力..................................................................................................655.7.1 キャラクター LCD........................................................................................ 66

5.8 クロック回路.......................................................................................................... 675.8.1 オンボード・オシレーター.................................................................................67

5.9 コンポーネントとインターフェイス..................................................................................685.9.1 PCI Express..............................................................................................685.9.2 10/100/1000 イーサネット (HPS)...................................................................705.9.3 10/100/1000 イーサネット (FPGA)................................................................. 725.9.4 FMC........................................................................................................ 735.9.5 HPS 共有 I/O............................................................................................ 865.9.6 USB 2.0 ポート (HPS)................................................................................. 885.9.7 RS-232 UART (HPS).................................................................................. 885.9.8 リアルタイム・クロック (HPS)...........................................................................895.9.9 SFP+.......................................................................................................895.9.10 I2C インターフェイス................................................................................... 905.9.11 FPGA 汎用 I/O コンフィグレーション............................................................... 915.9.12 HPS SPIO インターフェイス.......................................................................... 98

5.10 メモリー............................................................................................................ 1035.10.1 FPGA 外部メモリー...................................................................................1055.10.2 HPS 外部メモリー.................................................................................... 1105.10.3 HPS ブート・フラッシュ・インターフェイス.......................................................... 1135.10.4 I2C EEPROM..........................................................................................1135.10.5 ドータカード........................................................................................... 114

5.11 ボードの電源.......................................................................................................1155.11.1 電源分配システム..................................................................................... 1165.11.2 電力測定............................................................................................... 116

A 追加情報......................................................................................................................... 117A.1 ユーザーガイド改訂履歴........................................................................................... 117A.2 コンプライアンスと適合に関して..................................................................................119

A.2.1 CE EMI 適合への注意................................................................................. 119

目次


1 Arria 10 SoC 開発キットの概要

この資料は、ピン配置の詳細およびコンポーネントの参考資料を含んだ開発ボードのすべてのコンポーネントにインターフェイスするカスタム FPGA デザインの作成に必要な Arria®10 SoC 開発ボードのハードウェアの機能について説明します。

1.1 一般概要

Arria 10 SoC 開発ボードは、アルテラ®の Arria 10 SoC を使用し、低消費電力かつ高性能で、ロジックを多用とするデザインをプロトタイピングのためのハードウェア・プラットフォームを提供します。ボードは、幅広いペリフェラルとメモリー・インターフェイスを提供し、Arria 10 SoC デザインの開発を容易にします。

図 -1: Arria 10 SoC のブロック図

Micro-USB2.0

On-BoardUSB Blaster TM II

& USB Interface

MAX II

HiLO

HPS DC

HILOFPGA DC

FMCAV57.1

EPCQ

USB to UART

RS232 UART

Trace

Character LCD Display

SDI Video

PCI Express

Display Port (TX)

MAX V CPLD System Controller

SFP + Optical Ports

HPS Ethernet

FPGA Ethernet

FMCBPCIE EP

I/O MAX V CPLD

x2

UG-20004 | 2017.09.05

Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2008登録済

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



図 -2: 開発ボードの外観


SDI Video

J42 FMCA Voltage

Display Port

J32 FMCB Voltage

J30 FPGA Power

Trace x 4

J33 Clock Cleaner Source Select

On/Off Switch

Clock CleanerJ58 FPGA Power Jumper

FPGA Memory

SFP + Optical PortsFPGA

Ethernet HPS Ethernet

SMA Ports

HPS Memory

Boot Memory Daughtercard

USB

PCI Express x8Storage Memory

Daughtercard

Warm/Cold Reset

FMC B Daughtercard Port

FMC A Daughtercard Port

USB UART

FPGA HPS_DP[0-3]Trace x16

12V AC Adapter

USB Blaster II

JTAG Header

RS232 UART


FPGA_PB[0-3]

HPS_PB[0-3]

HPS_LED[0-3]FPGA_LED[0-3]

SW1

HPS Clock Source Selection JumperSW3 JTAG Switch

SMA EXT RefclkHPS EXT Refclk

Linear Dongle Header

SW4

Arria 10 SoC デバイスファミリーについて詳しくは、Arria 10 SoC 資料のサポートページを参照してください。

関連情報Arria 10 資料

1 Arria 10 SoC 開発キットの概要UG-20004 | 2017.09.05


https://www.altera.com/products/soc/portfolio/arria-10-soc/support.html

1.2 ボード・コンポーネント・ブロック

開発ボードは、次の主要なコンポーネント・ブロックの特徴があります。

• 1517 ピン FBGA (FineLine Ball-Grid Array) パッケージでの Arria 10 Soc(10AS066N3F40E2SG)

• FPGA コンフィグレーション回路

— アクティブシリアル (AS) x1 または x4 コンフィグレーション (EPCQ1024L)

— 256 ピン FBGA パッケージでのシステム・コントローラーとしての MAX® V CPLD(5M2210ZF256)

— 256 ピン FBGA パッケージでの I/O マルチプライヤー CPLD としての MAX V CPLD(5M2210ZF256)

• クロッキング回路

— SI5338 プログラマブル・オシレーター

— LMK04828 クロッククリーナー

— HPS クロックオプション : 25 MHz、33 MHz、および SMA 入力 (2V5 LVCMOS)

— PCIe インターフェイス用 SI5112 100MHz クロック・ジェネレーター

— SDI インターフェイス用 SI516 148.5 MHz 電圧制御オシレーター

• サポートされるメモリー

— HPS メモリーサイズ (HILO カード ) :

• 2GB DDR3 (256Mb x 40 x デュアルランク )

• 1GB DDR3 (256Mb x 40 x シングルランク )

• 1GB DDR4 (256Mb x 40 x シングルランク ) - キットに付属

— FPGA メモリーサイズ (HILO カード )

• 4GB DDR3 (256Mb x72 x デュアルランク )

• 2GB DDR3 (256Mb x72 x シングルランク )

• 2GB DDR4 (256Mb x 72 x シングルランク ) - キットに付属

• 16MB QDRV (4Mb x 36)

• 128MB RLDRAM3 (16Mb x 72)

— HPS ブートフラッシュ ( フラッシュカード )

• NAND フラッシュ (x8) :128MB (MT29F1G08ABBEAH4) - キットに付属

• QSPI フラッシュ :128MB (MT25QU01GBBA8E12-0SIT) - キットに付属

• マイクロ SD フラッシュカード : 4GB (Kingston) - キットに付属

— オプションの FPGA ファイルフラッシュ ( フラッシュカード ):

• NAND フラッシュ (x8): 128MB (MT29F1G08ABBEAH4)

• QSPI フラッシュ :128MB (MT25QU01GBBA8E12-0SIT)

• マイクロ SD フラッシュカード :4GB (Kingston)



• 通信ポート

— HPS 通信ポート :

• USB 2.0 ポート (PHY PN: USB3320C-EZK)

• RGMII 10/100/1000 イーサネット・ポート (PHY PN: KSZ9031RNXCA)

• USB-UART ポート (FT232R)

• DB-9 RS-232 ポート (MAX3221)

• I2C ポート (12 および 13 ビットの I/O を共有する I2C1)

— FPGA の I/O 接続 :

• FPGA V57.1 ハイ・ピン・カウント FMC スロット

• FPGA アルテラ・ロー・ピン・カウント FMC スロット

• FMC_PCIe Gen2 x8 EP ケーブル

• FPGA PCIe GEN1/2/3 x8 RC スロット

— FPGA 通信ポート :

• 2x SGMII ギガバイト・イーサネット・ポート (PHY PN: 88E1111-B2-NDC2C000)

• 2x 10Gb/s SFP+ ポート

• ディスプレイ・ポート (DP)

• SDI/SDO ビデオポート

• SPI ポート

• UART ポート

— FPGA デバッグポート :

• 16 ビット・トレース・ポート (FPGA トレース )



• 汎用 I/O ユーザー

— LED とディスプレイ

• FPGA ユーザー LED 4 個

• HPS ユーザー LED 4 個

• コンフィグレーション・ロード LED

• コンフィグレーション完了 LED

• エラー LED

• コンフィグレーション・セレクト LED 3 個

• オンボード USB-Blaster II ステータス LED 4 個

• FMC インターフェイス LED 2 個

• UART データ送受信 LED 2 個

• 電源 LED

• キャラクター LCD ディスプレイ (2 行 )

— プッシュボタン

• CPU コールド・リセットボタンと 1 個の CPU ウォーム・リセットボタン

• ロジック・リセットボタン

• プログラム・セレクトボタン

• プログラム・コンフィグレーション・ボタン

• FPGA ユーザーボタン 4 個

• HPS ユーザーボタン 4 個

• 外部割り込みボタン

— DIP スイッチ

• JTAG チェーン・コントロール DIP スイッチ

• ボード設定 DIP スイッチ

• FPGA コンフィグレーション・モード DIP スイッチ

• 汎用ユーザー DIP スイッチ

— 電源

• 12V DC 入力

— メカニカル

• ボード寸法 7.175 x 9.3 インチ

1.3 推奨動作条件• 推奨される周辺動作温度幅 : 0 ~ 45 °C

• 大 ICC 負荷電流 : 36A

• 大 ICC 負荷過渡率 : 30%

• 供給されるヒートシンク / ファンでサポートされる FPGA の大電力 : 40W



1.4 ボードの取り扱い

ボードを取り扱う際は、静電気防止の注意を順守してください。

注意: 適切な静電対策がない場合はボードが損傷する恐れがあります。ボードに触れる際は、静電防止対策を実施してください。

注意: この開発キットは Vibration Environment ( 振動環境 ) で動作させないでください。



2 スタートガイド

2.1 ボード検査

それぞれのボートを点検するには、次の手順を実行します。

1. ボードを帯電防止面に置き、ボードが輸送中に破損していないことを確認します。

注意: 適切な帯電防止処理がない場合、ボードを損傷させる可能性があります。

2. ボード上のすべてのコンポーネントが正しい位置にあり、欠損がないことを確認します。

消費電力および温度のモデル化について詳しくは、AN 358: Thermal Management for FPGAsを参照してください。

表 1. Arria 10 SoC 開発キットの内容

アイテム数量

Arria 10 SoC 開発ボード 1

ミニ USB ケーブル 2

マイクロ USB ケーブル 1

イーサネット・ケーブル 1

FMC ループバック・カード 1

マイクロ SD ドータカード 1

クアッド SPI ドータカード 1

NAND ドータカード 1

DDR4 HILO メモリーカード 2

クイック・スタートガイド 1

関連情報AN358: Thermal Management for FPGAs

UG-20004 | 2017.09.05



https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/an/an358.pdf




2.2 Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール

Quartus Prime プロ・エディション・ソフトウェアは、アルテラのデバイス向けのハードウェアおよびソフトウェアの開発で使用するための必要なツールを提供しています。

Quartus Prime プロ・エディション・ソフトウェアには、Quartus Prime ソフトウェア、Nios II EDS、および MegaCore IP ライブラリーが含まれています。アルテラの開発ツールをインストールするには、アルテラのウェブサイト (www.altera.co.jp) のダウンロード・センターにある Quartus Primeプロ・エディションのページから、Quartus Prime プロ・エディション・ソフトウェアをダウンロードしてください。

関連情報Quartus Prime ソフトウェアのページ

2 スタートガイドUG-20004 | 2017.09.05


https://www.altera.com/products/design-software/fpga-design/quartus-ii/quartus-ii-subscription-edition.html

2.2.1 ライセンスの有効化

このキットを購入すると、Quartus Prime ソフトウェアの開発キット・エディション (DKE) の 1 年間のライセンスを受けることができます。DKE ライセンスは 1 年後に無効となり、このバージョンのQuartus Prime ソフトウェアの使用許可が失効します。Quartus Prime ソフトウェアを継続して使用するには、Quartus Prime プロ、もしくは Quartus Prime スタンダード・エディションのサブスクリプションの購入が必要です。

Quartus Prime ソフトウェアを使用する前に、ライセンスの有効にし、特定のユーザーとコンピューターを識別させ、ライセンスファイルを入手してインストールする必要があります。サブスクリプション・エディションのライセンスバージョンがすでにある場合は、そのライセンスファイルをこのキットで使用することができます。それ以外の場合は次の手順を行います。

1. myAltera アカウントへログインのウェブページでユーザーネームとパスワードを入力し、ログインをクリックします。

2. myAltera のウェブページでライセンスセンターのリンクをクリックします。

3. 開発キットの箱の側面の下にあるバーコード下に印刷されているシリアル番号を確認してください。シリアル番号は数字を含むアルファベットで記載されており、ハイフンは含みません。

4. セルフサービス・ライセンス・センターのウェブページで、ライセンス有効化コード (LicenseActivation Code) のリンクから、検索をクリックします。

5. Find/Activate Products のダイアログボックスに開発キットのシリアル番号を入力し、Search をクリックします。

6. 対象の製品が表示されたら、製品名の横にあるチェックボックスをオンにします。

7. Activate Selected Products をクリックし、Close をクリックします。

8. ライセンス手続きが完了すると、アルテラから license.datファイルの電子メールが送信されます。コンピューターにファイルを保存し、Quartus Prime ソフトウェアの Options ダイアログボックスでライセンスの設定のページを開き、ソフトウェアを有効にします。　　

関連情報• アルテラ・ソフトウェアのインストールおよびライセンス

• アルテラのウェブページで myAltera アカウントサインへログイン

2.3 アルテラ SoC エンベデッド開発スイート (EDS) のインストール

アルテラ SoC EDS は、アルテラ SoC デバイスのエンベデッド・ソフトウェア開発向けの包括的なツールスイートです。アルテラ SoC EDS には開発ツール、ユーティリティー・プログラム、ランタイム・ソフトウェア、および SoC エンベデッド・システムのファームウェアとアプリケーション・ソフトウェアを効率化するアプリケーション例が含まれています。

ARM DS-5 Altera Edition Toolkit は、アルテラ SoC EDS の一部としてアルテラ SoC 向けの包括的なエンベデッド開発ツールを提供します。

詳しくは、ARM Development Studio 5 (DS-5) Altera Edition Toolkit を参照してください。

SoC EDS ツールスイートをインストールする手順については、Altera SoC Embedded DesignSuite User Guide を参照してください。

関連情報• ARM Development Studio 5 (DS-5) Altera Edition Toolkit

2 スタートガイドUG-20004 | 2017.09.05


https://www.altera.com/servlets/account/signin?referer=https://sso.altera.com/pf/adapter2adapter.ping?SpSessionAuthnAdapterId=OTKSiebel&IdpAdapterId=OTKMyaltera&TargetResource=https%3A%2F%2Fmysupport.altera.com%2FAlteraLice.html

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/manual/quartus_install.pdf

https://www.altera.com/mal-all/mal-signin.html?targetResource=https%3A%2F%2Fsso.altera.com%2Fpf%2Fadapter2adapter.ping%3FSpSessionAuthnAdapterId%3DOTKSiebel%26TargetResource%3Dhttps%253A%252F%252Fmysupport.altera.com%252FAlteraLice.html

https://www.altera.com/products/design-software/embedded-software-developers/soc-eds/ds-5-toolkit.html

• Altera SoC Embedded Design Suite User Guide

2.4 開発キット・インストーラー

開発キット・インストーラーは、インストール可能なサポートされている資料のアーカイブです。開発キット・インストーラーには Quartus Prime デザイン・ソフトウェアのソフトウェアや資料、および SoCEDS ソフトウェア開発ツールは含まれていません。

1. Arria 10 FPGA 開発キットのインストーラーをアルテラのウェブサイトの Arria 10 FPGA 開発キットのページからダウンロードします。または、開発キットの DVD をアルテラのウェブサイトのAltera Kit Installations DVD Request Form のページから入手することも可能です。

2. Arria 10 FPGA 開発キット・インストーラーを起動します。

3. 画面の指示に従ってインストールを実行します。インストレーション・ディレクトリーは、QuartusPrime ソフトウェアのインストールと同じ位置を選択してください。インストール・プログラムは、下の図に示された開発キット・ディレクトリー構造を作成します。

図 -3: インストール完了後の開発キット・ディレクトリー構造

<install dir>

documents

board_design_files

The default Windows installation directory is C:\altera\<version>\.

examples

factory_recovery

demos

kits

<device name>

表 2. インストール完了後のディレクトリー内容

ディレクトリー名説明

board_design_files 回路図、レイアウト、アセンブリー、および BOM ( 部品表 ) ボード設計ファイルが含まれています。これらのファイルを新しいプロトタイプ・ボード設計のスタートポイントとして使用します。

demos 使用可能なデモンストレーション・アプリケーションが含まれています。

documents 資料が含まれています。

examples このキットのデザイン例のファイルが含まれています。

factory_recovery 出荷前にボードにプログラムされていた元のデータが含まれています。このデータを使用して、ボードを元の工場出荷状態に復元します。

2.5 USB-Blaster ドライバーのインストール

開発ボードは、FPGA のプログラミングのための USB-Blaster 回路を内蔵しています。しかしながら、ホスト・コンピューターとボードの通信には、ホスト・コンピューターにオンボード USB-Blaster II ドライバーをインストールする必要があります。

2 スタートガイドUG-20004 | 2017.09.05


https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_soc_eds.pdf

動作システムでのオンボード USB-Blaster II ドライバーのインストール手順は、アルテラのウェブサイトで入手できます。アルテラのウェブサイトのケーブル & アダプタードライバー情報のページにある表から、該当するコンフィグレーションのリンクをクリックし、指示にアクセスしてください。

オンボード USB Blaster II 回路は、デフォルトで 24M に設定されており、バスの負荷やインストールされている HSMC カードにより、不安定になる可能性があります。より良い安定性のために、16M への速度変更を推奨します。

Nios® II コマンドシェルから、次を入力します。

jtagconfig

注意: すべての USB ケーブルのデバイスのリストを戻します。

jtagconfig --getparam <cable> Jtagclock

注意: 現在の設定を戻します。

jtagconfig --setparam <cable> JtagClock 16M

注意: 16M ( 推奨 ) に設定します。

注意: <cable> は USB ケーブルのインデックスで 1 から始まります。

注意: この設定は不揮発性であり、ボードの電源を切って電源コードを抜いた後、電源を入れ直して、再接続する必要があります。

USB-Blaster II は次の値をサポートしています。

• 24 MHz

• 16 MHz

• 6 MHz

• 24/n MHz (10 KHz ~ 6 MHz で、n は整数値を表します。)

関連情報ケーブル & アダプタードライバー情報

2.6 ソフトウェア例を使用した SD カードイメージ

SD カードイメージの作成手順は、Rocketboards.org にある Arria 10 GSRD (Golden SystemReference Design) のページにあります。

関連情報GSRD User Manual page

2 スタートガイドUG-20004 | 2017.09.05


https://www.altera.com/support/support-resources/download/drivers/dri-index.html

http://rocketboards.org/foswiki/view/Documentation/GSRD

3 開発ボードのセットアップ

この章では、ボードに電源供給する方法と、デフォルトのスイッチおよびジャンパーの設定について説明します。

3.1 ボードへの電源供給

この開発キットは、キットのデザイン例をサポートするために、あらかじめボードスイッチを設定した状態で出荷されます。

現在のボード設定がデフォルト設定と異なる可能性がある場合は、この章の「デフォルトスイッチとジャンパーの設定」の項の手順に従ってください。

1. 同梱の電源ユニットを使用し、開発ボードに電源を入れます。

注意:

必ず指定された電源のみを使用してください。オンボード・レギュレーターは供給電源の電圧が高すぎる場合は破損する恐れがあり、低すぎる場合はボードへの電力の供給が不十分になる可能性があります。

2. コンフィグレーションが完了すると、緑色の LED (D18) が点灯し、Arria 10 SoC デバイスが正常にコンフィグレーションされたことが通知されます。

UG-20004 | 2017.09.05






3.2 デフォルトスイッチとジャンパーの設定

この項では、工場出荷時のデフォルト設定に復元する方法とその機能について説明します。

注意: 開発ボードに電源供給されている間は、ジャンパー ( シャント ) の取り付けやり取り外しは行わないでください。

図 -4: デフォルトスイッチとジャンパーの設定

注意: スイッチの位置はブラックブックスに表示されます。

スイッチを工場出荷時のデフォルト設定に復元するには、次の手順を実行します。

1. DIP スイッチバンク (SW1) を「SW1 DIP スイッチ設定」の表および「デフォルトスイッチとジャンパーの設定」の図と一致するように設定します。

注意: 下の表で、ON は、「デフォルトスイッチとジャンパーの設定」の図で示すように、スイッチがボードの向きから上の位置にあることを示します。

表 3. SW1 の工場出荷時のデフォルト設定

スイッチビット名ビットの機能デフォルト位置

1 I2C flag スイッチ 1.1 は次のオプションがあります。• ON (0) = システム MAX V は I2C マスターです。• OFF (1) = HPS は I2C マスターです。

OFF

2 DC_POWER_CTRL スイッチ 1.2 は次のオプションがあります。• ON (0) = PCIE スロットがある場合はパワーオフします。• OFF (1) = PCIE ディレクトリーをパワーアップします。

OFF

3 factory_load スイッチ 1.3 発議のオプションがあります。• ON (0) = パワーアップ時にフラッシュからのユーザーデザインを

ロードします。• OFF (1) = パワーアップ時にフラッシュからの工場出荷時のデザイ

ンをロードします。

OFF

4 security_mode 予約済み OFF

3 開発ボードのセットアップUG-20004 | 2017.09.05


表 4. SW4 のスイッチ設定

スイッチビット名ビットの機能デフォルト位置

1 Reserved 予約済み OFF

2 MSEL0 スイッチ 4.2 は次のオプションがあります。• ON (Up) = MSEL0 は 1 です。• OFF (Down) = MSEL0 は 0 です。

OFF


OFF


OFF

表 5. Arria 10 SoC デバイスの各コンフィグレーション手法での MSEL 設定

コンフィグレーション Vccpgm (V) パワーオン・リセット (POR 遅延 ) 有効な MSEL [2:0]

JTAG ベースのコンフィグレーション - - 下記の有効な任意の MSELピン設定を使用します。

AS ( アクティブシリアル ) (x1 と x4) 1.8 高速 010

標準 011

PS ( パッシブシリアル ) 1.2/1.5/1.8 高速 000

標準 001

2. DIP スイッチバンク (SW3) を次の表と一致するように設定します。

表 6. SW3 の工場出荷時のデフォルト設定

スイッチボードラベル機能デフォルト位置

1 Arria 10 ON- Arria 10 JTAG バイパスOFF- Arria 10 JTAG イネーブル

OFF

2 IO MAX V ON- MAX V JTAG バイパスOFF- MAX V JTAG イネーブル

OFF

3 FMCA ON- FMCA JTAG バイパスOFF- FMCA JTAG イネーブル

ON

4 FMCB ON- FMCB JTAG バイパスOFF- FMCB JTAG イネーブル

ON

5 PCIe ON- PCIe JTAG バイパスOFF- PCIe JTAG イネーブル

ON

6 MSTR0 オンボード USB Blaster II JTAG マスター OFF



3. ジャンパーブロックを下の表と一致するように設定します。



表 7. デフォルトジャンパー設定

ボード・リファレンス

ボードラベル説明デフォルト位置

J16, J17 OSC2_CLK_SEL • 00 (SHORT, SHORT): オンボード 25Mhz クロックを選択します。

• 01 (SHORT, OPEN): J15 に接続する SMA クロックを選択します。

• 10 (OPEN, SHORT): オンボード 33Mhz クロックを選択します。

• 11 (OPEN, OPEN): なし

SHORT、SHORT

J30 HPS コア電圧 • SHORT: HPS コア 0.95 V• OPEN: HPS コア 0.9 V

SHORT

J32 FMCBVADJ の電圧 • No SHORT: 1.1 V• SHORT 1 と 2: 1.2 V• SHORT 3 と 4: 1.25 V• SHORT 5 と 6: 1.35 V• SHORT 7 と 8: 1.5 V• SHORT 9 と 10: 1.8 V

SHORT 9 と 10

J42 FMCAVADJ の電圧 • No SHORT: 1.1 V• SHORT 1 と 2: 1.1 V• SHORT 3 と 4: 1.2 V• SHORT 5 と 6: 1.35 V• SHORT 7 と 8: 1.5 V• SHORT 9 と 10: 1.8 V

SHORT 9 と 10

表 8. Micro-SD ドータカードでのデフォルトジャンパー BSEL 設定

ボード・リファレンス説明デフォルトの BSEL 値 = 0x4 デフォルト位置

J3 BSEL0 0 SHORT 左方向 2 ピン

J4 BSEL1 0 SHORT 上方向 2 ピン(1)

J5 BSEL2 1 SHORT 上方向 2 ピン(1)

関連情報62 ページのボード設定 DIP スイッチ

(1) これらのピンの方向は、「デフォルトスイッチとジャンパーの設定」の図にあるようにボード配置に関連しています。



4 ボード・テスト・システム

このキットには、ボード・テスト・システム (BTS) のアプリケーションが付属しています。BTS は、SoCの FPGA 部分の機能設定を変更するための使いやすいインターフェイスです。BTS を使用して、ボード・コンポーネントのテスト、機能パラメーターの変更、パフォーマンスの観察、および電力使用量の測定が可能です。

図 -5: ボード・テスト・システム GUI

BTS の使用中は、テストする機能性に対して適切なテストデザインで FPGA を適宜リコンフィグレーションします。

ボードの主要な機能をテストするために、いくつかのデザインが提供されています。各デザインはアプリケーションで 1 つ以上のタブにデータを提供します。各タブのために FPGA にダウンロードする適切なデザインを Configure メニューで特定します。

正常に FPGA コンフィグレーションされた後、適切なタブが表示され、これを使用して関連するボード機能を動作させることができます。ボードの写真上で、対応するコンポーネントの周りにハイライトが表示されます。

UG-20004 | 2017.09.05






BTS は、 JTAG バスを介して FPGA で動作するテストデザインに通信します。ボード・テスト・システムとパワーモニターは、JTAG バスを Nios II デバッガーや SignalTap® II エンベデッド・ロジック・アナライザーのような他のアプリケーションと共有しています。

注意: BTS は Quartus Prime プログラマーとシステムコンソールに基づいて設計されているため、BTS アプリケーションの使用前には他のアプリケーションを必ず閉じてください。

4.1 ボードの準備

正常に FPGA コンフィグレーションされた後、ボードの電源を切った状態で次の手順を実行します。

1. USB ケーブルを PC と USB Blaster II ポートに接続します。

2. SW1 と SW3 を次のコンフィグレーションに変更します。

表 9. SW1 GUI モード

ビット 1 ビット 2 ビット 3 ビット 4

ON OFF OFF OFF

表 10. SW3 GUI モード

ビット 1 ビット 2 ビット 3 ビット 4 ビット 5 ビット 6 ビット 7 ビット 8

OFF OFF ON ON ON OFF ON OFF

3. ボードの電源を入れ、ボード・テスト・システムを実行します。

注意: 動作の確実な安定性のため、デモンストレーション・アプリケーションの動作中は、USB ケーブルの接続およびボードへの通電を維持してください。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.2 ボード・テスト・システムの実行

ボード・テスト・システム (BTS) を実行するには、<Package Root Dir>\examples\board_test_systemディレクトリーに移動し、BoardTestSystem.exeアプリケーションを実行します。

BTS は、Quartus Prime ソフトウェアの特定のライブラリーに依存しています。 BTS の実行前に、環境変数 $QUARTUS_ROOTDIRを手動で PC 上の正しいディレクトリーに設定するか、QuartusPrime ソフトウェアを開けて自動で環境変数を設定します。BTS 環境変数を使用して QuartusPrime ライブラリーを検索します。

注意: $QUARTUS_ROOTDIR環境変数を設定する Quartus Prime ソフトウェアは、バージョン 15.1 以降である必要があります。

4.3 バージョンセレクター

BTS は、一度開かれたバージョンセレクターのウィンドウを表示します。Select Silicon Version をクリックし、Configure タブからもバージョンセレクターのウィンドウを開くことができます。ボードにインストールされている Arria 10 デバイスのシリコンバージョンを選択します。

図 -6: バージョンセレクター・オプションの Configure タブ

4 ボード・テスト・システムUG-20004 | 2017.09.05


図 -7: バージョンセレクター

バージョンが不明もしくは不確かな場合は、ボックスの右にあるボードのシリアル番号を入力すると、ソフトウェアは下の表に基づいて適切なバージョンを選択します。ここでの数字は、ボードの底部に記載のシリアル番号の後の 3~4 桁です。

図 -8: ボードのシリアル番号ステッカー

表 11.

シリアル番号 Arria 10 SoC シリコンリビジョン

10ASXSoC00[<0500] ES

10ASXSoC00[0500-1999] ES2

10ASXSoC00[>1999] PRD

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4 ボード・テスト・システムの使用

この項では、ボード・テスト・システム・アプリケーションの各コントロールについて説明します。

4.4.1 Configure メニューの使用

Configure メニューを使用してデザインを選択します。各デザイン例でそれぞれ異なるボード機能をテストできます。このメニューからデザインを選択すると、対応するタブがテスト向けにアクティブになります。

図 -9: Configure メニュー

FPGA をテスト・システム・デザインでコンフィグレーションするには、次の手順を実行します。

1. Configure メニューで、テストする機能と対応するコンフィグレーション・コマンドをクリックします。

2. 表示されたダイアログボックスで、Configure をクリックし、デザインを FPGA にダウンロードします。

4 ボード・テスト・システムUG-20004 | 2017.09.05


図 -10: Programmer ダイアログボックス

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.2 System Info タブ

System Info タブには、ボードの現在の設定が表示されます。タブには、JTAG チェーン、EEPROM マップ、およびボードに保存されているその他の詳細が表示されます。

図 -11: System Info タブ

表 12. System Info タブのコントロール

コントロール説明

Board Information ボードのデフォルト・スタティック情報を表示します。

Board Name ボード・テスト・システム (BTS) で設定されたボードの正式名称を表示します。

Board P/N ボードの部品番号を表示します。

Board Revision ボードのバージョンを表示します。

MAC0 FPGA のはじめの ETH ポートの MAC アドレスを表示します。

MAC1 FPGA の 2 番目の ETH ポートの MAC アドレスを表示します。

MAC2 HPS の ETH ポートの MAC アドレスを表示します。

JTAG Chain 現在の JTAG チェーン内のデバイスをすべて表示します。

EEPROM Map ボードの EEPROM マップを表示します。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.3 GPIO タブ

GPIO タブでは、ボード上のすべての汎用ユーザー I/O コンポーネントとインタラクトすることができます。DIP スイッチの設定の表示、LED の点滅操作、およびプッシュボタン押下の検出が可能です。

図 -12: GPIO タブ

表 13. GPIO タブのコントロール

User DIP Switch ユーザー DIP スイッチバンク (SW2) 内のスイッチの現在のポジションを表示します。ボード上のスイッチを切り替え、グラフィック表示がそれに応じて変化することを確認します。

User LEDs FPGA のユーザー LED の現在の状態を表示します。ボードの LED をトグルするには、LED [ 0 ~ 3] の 1 つのボタンをクリックし、緑色の LED 4 個をトグルするか、All ボタンをクリックします。

Push Button Switches ボードのユーザー・プッシュボタンの現在の状態を表示する読み出し専用のコントロールです。ボード上のプッシュボタンを押して、グラフィック表示がそれに応じて変化することを確認します。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.4 XCVR タブ

XCVR タブでは、QSFP、SFP、SMA、および SDI ポートでのループパック・テストが実行できます。

図 -13: XCVR タブ


Status ループバック・テスト中に、次のステータス情報を表示します。PLL lock—PLL のロックまたはアンロックの状態を表示します。Pattern sync—パターンが同期している状態かどうかを表示します。データシーケンスの開始が検出されると、パターンは同期していると考えられます。Details—PLL のロックとパターンの同期の状態を表示し、各チャネルのエラーを検出します。

Port テストを行うインターフェイスの指定ができます。次のポートのテストが使用可能です。SFP A x1SFP B x1SMA x1SDI

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



PMA Setting アクティブなトランシーバー・インターフェイスに影響を与える PMA パラメーターの変更ができます。解析のために次の設定が使用可能です。Serial Loopback—トランスミッターとレシーバー間のルート信号です。VOD—トランスミッター・バッファーの差動電圧出力を指定します。Pre-emphasis tap• 1st pre—トランスミッター・バッファーのプリタップにプリエンファシスの量を指定します。• 2nd pre—トランスミッター・バッファーの第 2 プリタップにプリエンファシスの量を指定しま

す。• 1st post—トランスミッター・バッファーの第 1 ポストタップにプリエンファシスの量を指定し

ます。• 2nd post—トランスミッター・バッファーの第 2 ポストタップのプリエンファシスの量を指定し

ます。Equalizer—受信イコライザーの AC ゲインの設定を 4 段階のモードで指定します。DC gain—受信イコライザーの DC ゲイン設定を 4 段階モードで指定します。VGA—VGA ゲイン値を指定します。

Data Type トランザクションに含まれるデータのタイプを指定します。以下のデータタイプが解析に使用可能です。• PRBS 7—擬似ランダム 7 ビット・シーケンスを選択します。• PRBS 15—擬似ランダム 15 ビット・シーケンスを選択します。• PRBS 23—擬似ランダム 23 ビット・シーケンスを選択します。• PRBS 31—擬似ランダム 31 ビット・シーケンスを選択します。• HF— 高 2 分周したデータパターン 10101010 を選択します。• LF— 低 33 分周したデータパターンを選択します。

Error Control 解析中に検出されたデータエラーを表示し、エラーを挿入することができます。• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・データ・ストリームに挿入されたエラーの数を表示しま

す。• Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1 ワードのエラー

を挿入します。Insert Error は、トランザクションのパフォーマンス解析中にのみイネーブルされます。

• Clear—Detected errors および Inserted errors カウンターを 0 にリセットします。

Run Control Start—選択したポートのトランザクション・パフォーマンス解析を開始します。

注意: 必ず Start の前に Clear をクリックします。Stop—トランザクション・パフォーマンス解析を終了します。TX and RX performance bars—要求されたトランザクションが達成できる理論上の大データレートの割合を表示します。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.5 PCIe タブ

このタブでは、ボード上で PCIe ループバック・テストの実行ができます。また、デザインをロードし、オシロスコープを使用して、PCIe 送信信号のアイ・ダイアグラムの測定も可能です。

図 -14: PCIe タブ


Status ループバックテスト中に、次のステータス情報を表示します。PLL lock—PLL のロックまたはアンロックの状態を表示します。Pattern sync—パターンが同期している状態かどうかを表示します。データシーケンスの開始が検出されると、パターンは同期していると考えられます。Details—PLL のロックとパターンの同期の状態を表示します。

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Port PCIe x8 Gen3

PMA Setting 有効なトランシーバー・インターフェイスに影響を与える PMA パラメーターの変更ができます。解析のために次の設定が使用可能です。Serial Loopback—トランスミッターとレシーバー間のルート信号です。VOD—トランスミッター・バッファーの差動電圧出力を指定します。Pre-emphasis tap• 1st pre—トランスミッター・バッファーのプリタップにプリエンファシスの量を指定し

ます。• 2nd pre—トランスミッター・バッファーの第 2 プリタップにプリエンファシスの量を

指定します。• 1st post—トランスミッター・バッファーの第 1 ポストタップにプリエンファシスの量

を指定します。• 2nd post—トランスミッター・バッファーの第 2 ポストタップのプリエンファシスの

量を指定します。Equalizer—受信イコライザーの AC ゲインの設定を 4 段階のモードで指定します。DC gain—受信イコライザーの DC ゲイン設定を 4 段階モードで指定します。VGA—VGA ゲイン値を指定します。

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



　　　　　　　　　　　　　　　　　

Data Type トランザクションに含まれるデータのタイプを指定します。以下のデータタイプが解析に使用できます。• PRBS 7—擬似ランダム 7 ビット・シーケンスを選択します。• PRBS 15—擬似ランダム 15 ビット・シーケンスを選択します。• PRBS 23—擬似ランダム 23 ビット・シーケンスを選択します。• PRBS 31—擬似ランダム 31 ビット・シーケンスを選択します。• HF— 高 2 分周したデータパターン 10101010 を選択します。• LF— 低 33 分周したデータパターンを選択します。

Error Control 解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示しま

す。• Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1 ワー

ドのエラーを挿入します。Insert Error は、トランザクションのパフォーマンス解析中にのみイネーブルされます。




4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.6 FMCA タブ

このタブでは FMC A ポートでのループバック・テストを行うことができます。

図 -15: FMC A タブ



continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Port テストを行うインターフェイスの指定ができます。次のポートではテストが可能です。XCVRCMOS






continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Data Type トランザクションに含まれるデータのタイプを指定します。以下のデータタイプを解析に使用できます。• PRBS 7—擬似ランダム 7 ビット・シーケンスを選択します。• PRBS 15—擬似ランダム 15 ビット・シーケンスを選択します。• PRBS 23—擬似ランダム 23 ビット・シーケンスを選択します。• PRBS 31—擬似ランダム 31 ビット・シーケンスを選択します。• HF— 高 2 分周したデータパターン 10101010 を選択します。• LF— 低 33 分周したデータパターンを選択します。

Error Control 解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示しま






4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.7 FMCB タブ

このタブでは FMC B ポートでのループバック・テストを行うことができます。

図 -16: FMC B タブ



continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Port テストを行うインターフェイスの指定ができます。以下のポートではテストが可能です。XCVRCMOS






continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Data Type トランザクションに含まれるデータのタイプを指定します。以下のデータタイプが解析に使用可能です。• PRBS 7—擬似ランダム 7 ビット・シーケンスを選択します。• PRBS 15—擬似ランダム 15 ビット・シーケンスを選択します。• PRBS 23—擬似ランダム 23 ビット・シーケンスを選択します。• PRBS 31—擬似ランダム 31 ビット・シーケンスを選択します。• HF— 高 2 分周したデータパターン 10101010 を選択します。• LF— 低 33 分周したデータパターンを選択します。

Error Control 解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示しま






4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.8 DDR3 タブ

このタブでは、ボード上の DDR3 メモリーに読み出しおよび書き込みをすることができます。

図 -17: DDR3 タブ


Performance Indicators これらのコントロールは、後に Start をクリックしてから収集された現在のトランザクション性能解析情報を表示します。• Write、Read、および Total パフォーマンス・バー—要求されたトランザクションが

達成できる理論上の大データレートの割合を表示します。• Write (MBps)、Read、(MBps)、および Total (MBps)—解析されたデータの

バイト数を秒単位で表示します。• Data bus : 72 ビット (8 ビット ECC) 幅で周波数が 1066 MHz のダブル・データ

レートです。ピンあたり毎秒 2133 メガビット (MBps) です。136512 MBps または17064 MBps の理論上の大帯域幅に相当します。

Error Control 解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示し

ます。• Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1 ワー



Number of Addresses to Write and Read 読み出しおよび書き込みのそれぞれの繰り返しで使用するアドレス数を決定します。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.9 DDR4 タブ

このタブでは、ボード上の DDR4 メモリーに読み出しおよび書き込みをすることができます。

図 -18: DDR4 タブ


Start DDR4 メモリー・トランザクションのパフォーマンス解析を示します。

Stop トランザクション・パフォーマンス解析を終了します。

Performance Indicators これらのコントロールは、後に Start をクリックしてから収集された現在のトランザクション性能解析情報を表示します。• Write、Read、および Total パフォーマンス・バー—要求されたトランザクションが

達成できる理論上の大データレートの割合を表示します。• Write (MBps)、Read、(MBps)、およおび Total (MBps)—解析されたデータ

のバイト数を秒単位で表示します。• データバス 72 ビット (8 ビット ECC) 幅で周波数が 1066 MHz のダブル・データ

レートです。ピンあたり毎秒 2133 メガビット (MBps) です。136512 MBps または17064 MBps の理論上の大帯域幅に相当します。

Error Control このコントロールでは、解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



• Detected errors—ハードウェアで検出されたデータエラーの数を表示します。• Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示し

ます。• Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1 ワ

ードのエラーを挿入します。Insert Error は、トランザクションのパフォーマンス解析中にのみイネーブルされます。


Number of Addresses to Write and Read 読み出しおよび書き込みのそれぞれの繰り返しで使用するアドレス数を決定します。

4.4.10 EEPROM タブ

このタブでは、EEPROM を読み取り、ボード情報を EEPROM に設定することができます。

図 -19: EEPROM タブ

表 14. EEPROM タブ


Read EEPROM からのデータの読み出します。

Write board info to EEPROM EEPROM へボード情報 ( ボード名、ボード P/N、シリアル番号、ボードリビジョン ) を書き込みます。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.11 Power Monitor

Power Monitor は、現在の電力情報を測定および通知し、また、JTAG バスを介してボード上の MAXV デバイスと通信します。MAX V デバイスに接続されたパワーモニター回路により、FPGA が消費している電力の測定をすることができます。

アプリケーションを起動するには、ボード・テスト・システム (BTS) のアプリケーション上で PowerMonitor のアイコンをクリックします。Power Monitor は、スタンドアロンのアプリケーションとしても使用できます。PowerMonitor.exe は<Package Root Dir>\examples\board_test_systemディレクトリーにあります。

注意: スタンドアロンの電源アプリケーションと BTS アプリケーションを同時に起動することはできません。また、電源とクロック・インターフェイスも同時に実行ができません。

図 -20: Power Monitor インターフェイス


テスト設定次のコントロールを表示します。Power Rail—現在選択中のパワーレールを表示します。希望のデザインレールを選択した後、Reset をクリックし、更新されたボード読み出しで画面をリフレッシュします。Scale—パワーグラフをスケールする量を指定します。より細かい数字を表示するには小さい番号を選択して拡大します。より多くの数値を選択してズームアウトすると、記録された値の範囲全体が表示されます。

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Speed—グラフをリフレッシュする頻度を指定します。

Power Information RMS ( 二乗平均平方根 ) 電流値、大値、および小値を mA で表示します。

Graph ボードの電力消費量の経時変化を mA で表示します。緑のラインは現在の値を示します。赤ラインは後にリセットをしてから読み出された大値を示します。黄ラインは後にリセットをしてから読み出された小値を示します。

General Information MAX V バージョンと FPGA とボードの現在の温度を表示します。

Reset グラフをクリアーし、小値と大値をリセットして、Power Monitor を再起動します。

4 ボード・テスト・システムUG-20004 | 2017.09.05


4.4.12 Clock Control

Clock Control アプリケーションは、3 つのプログラマブル・オシレーターを 10 MHz から 810 MHzまでの任意の周波数に設定します。周波数は、小数点以下 8 桁の精度をサポートします。

Clock Control は、JTAG バスを介してボード上の MAX V デバイスと通信します。プログラマブル・オシレーターは 2 線式シリアルバスを介して MAX V デバイスに接続されています。

図 -21: Clock Controller ウィンドウ

各 Si5338 タブには、各クロック・ジェネレーターごとに同じ GUI コントロールが表示されます。各タブで個別の制御が可能です。Si5338 は、350 MHz までの 4 つの独立したユーザー・プログラマブル・クロック周波数を合成し、大 710 MHz の周波数を選択することができます。


F_vco 電圧制御発振器で生成される信号の値を表示します。

Registers 各オシレーターの現在の周波数を表示します。

Frequency (MHz) クロックの周波数を指定できます。

Disable all 一度ですべてのオシレーターを停止します。

Read アクティブなタブに関連付けられているオシレーターの現在の周波数の設定を読み出します。

continued...

4 ボード・テスト・システムUG-20004 | 2017.09.05



Default アクティブなタブに関連付いているオシレーターの周波数をデフォルト値に戻します。ボードの電源の再投入でデフォルト値に戻ります。

Set 選択したクロック向けのプログラマブル・オシレーターの周波数を、各 Si5338 で CLK0～CLK3 コントロールの値に設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。この間、クロックに不具合が表示される場合があります。アルテラは、周波数の変更後に FPGA ロジックのリセットを推奨しています。

Import Silicon Laboratories ClockBuilder Desktop から生成されたレジスター・マップ・ファイルをインポートします。

4 ボード・テスト・システムUG-20004 | 2017.09.05


5 ボード・コンポーネント

この章では、 Arria 10 SoC 開発ボードの主要なコンポーネントを紹介します。ボード概要図にコンポーネントの配置を示し、ボード・コンポーネントの表でボードのすべてのコンポーネント機能を説明します。

開発ボードの完全な回路図のセット、物理的なレイアウトのデータベース、およびファブリケーション・ファイルは、Arria 10 SoC 開発キットのボードデザイン・ファイルのディレクトリーにあります。

5.1 ボードの概要

この項では、ボードイメージとその解説、ならびにコンポーネントの説明を含んだ Arria 10 SoC 開発ボードの概要を説明します。下図にボード機能の外観を示します。

図 -22: Arria 10 SoC 開発ボードの外観


SDI Video

J42 FMCA Voltage

Display Port

J32 FMCB Voltage

J30 FPGA Power

Trace x 4

J33 Clock Cleaner Source Select

On/Off Switch

Clock CleanerJ58 FPGA Power Jumper

FPGA Memory

SFP + Optical PortsFPGA

Ethernet HPS Ethernet

SMA Ports

HPS Memory

Boot Memory Daughtercard

USB

PCI Express x8Storage Memory

Daughtercard

Warm/Cold Reset

FMC B Daughtercard Port

FMC A Daughtercard Port

USB UART

FPGA HPS_DP[0-3]Trace x16

12V AC Adapter

USB Blaster II

JTAG Header

RS232 UART


FPGA_PB[0-3]

HPS_PB[0-3]

HPS_LED[0-3]FPGA_LED[0-3]

SW1

HPS Clock Source Selection JumperSW3 JTAG Switch

SMA EXT RefclkHPS EXT Refclk

Linear Dongle Header

SW4

UG-20004 | 2017.09.05






表 15. ボード・コンポーネント

ボード・リファレンスタイプ説明

主要なデバイス

U23 FPGA Arria 10 SoC、10AS066N3F40E2SG、1517 ピン FBGA

U16 CPLD MAX V CPLD システム・コントローラー、5M2210ZF256、256 ピンFBGA

U21 CPLD IO_MUX_CPLD、5M2210F256、256 ピン FBGA

コンフィグレーション、ステータス、およびセットアップ・エレメント

J24(JTAG)

JTAG チェーンヘッダー JTAG スキャンチェーンへのアクセスを提供し、USB-Blaster ケーブルなどの外付け JTAG デバッガーの使用時にオンボード USB-Blaster II をディスエーブルします。

SW3 JTAG チェーン・コントロール DIPスイッチ

アクティブ JTAG チェーンのデバイスを削除または追加します。

SW4 MSEL DIP スイッチボード上のコンフィグレーション手法を制御します。MSEL ピン 0、1、および 2 を DIP スイッチに接続します。

J22(MICRO_USB_CONN)

マイクロ USB ヘッダータイプ B のマイクロ USB ケーブルを介する HPS、FPGA、またはMAX V CPLD のプログラミングおよびデバッグ用のオンボード USB-Blaster II JTAG への USB インターフェイスです。

SW1 ファンクション DIP スイッチ I2C マスターを選択して PCIE スロットの消費を制御し、FPGA イメージソースを選択します。

S8 プログラム・セレクト・ボタンプログラムセレクト LED をトグルし、フラッシュメモリーから FPGA にロードされるプログラムイメージを選択します。　

S7 コンフィグレーション・ボタンプログラムセレクト LED の設定に基づき、イメージをフラッシュメモリーから FPGA にロードします。

D18 コンフィグレーション完了 LED FPGA がコンフィグレーションされると点灯します。

D19 ロード LED MAX V CPLD 5M2210 システム・コントローラーが FPGA をコンフィグレーションしている際に点灯します。

D17 エラー LED フラッシュメモリーからの FPGA のコンフィグレーションが失敗すると点灯します。

D42 電源 LED 3.3 V の電源供給されている際に点灯します。

D13、D14 JTAG TX/RX LED JTAG チェーンの送受信の動作を示します。リンクが使用中かつアクティブな場合は TX と RX LED が点滅します。不使用時、または使用中でもアイドル状態の場合は消灯します。

D20-D22 プログラム・セレクト LED プログラム・セレクト・ボタンを押した際に点灯し、どのフラッシュメモリー・イメージが FPGA にロードされるかを示します。

D23、D24 FMC ポートの使用を示す LED ドータカードが FMC ポートに接続されている際に点灯します。

D11、D12 UALT LED UART トランスミッターおよびレシーバーの使用中に点灯します。

クロック回路

U42 多重出力オシレーター 156.25 MHz、100MHz、25MHz、100MHz の出力を備えた Si5338AQuad 出力固定オシレーターです。

U54 148.5 MHz オシレーターデフォルト周波数 148.5 MHz を有するプログラマブル・オシレーターです。MAX V CPLD 5M2210 システム・コントローラーで動作するクロック・コントロール GUI を使用して、周波数をプログラミングできます。

U51 50 MHz オシレーター汎用ロジック用の 50.000 MHz 水晶発振器です。

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



U11 多重出力オシレーター PCIe アプリケーション用の 2 つの 100 MHz 出力です。

J13、J14 クロック入力 SMA コネクタートランシーバー・テスト・ポート用の外部クロック入力です。

J15 HPS SMA クロック LVCMOS を HPS クロック・マルチプレクサーに駆動します。

U50 多重出力オシレーター 125MHz、270MHz、100MHz、100MHz の出力を有する Si5338AQuad 出力固定オシレーターです。

U49 多重出力オシレーター 4 つの 133.33MHz 出力を有する Si5338A Quad 出力固定オシレーターです。

U26 多重出力クロッククリーナー LMK04828 クロッククリーナー

汎用ユーザー入力 / 出力

D25-D32 ユーザー LED Low での駆動時に点灯する各 4 個のユーザー LED と HPS LED です。

SW2 ユーザー DIP スイッチユーザー DIP スイッチです。スイッチが ON の場合はロジック 0 が選択されます。

S10 FPGA リセットボタン FPGA ロジックをリセットします。

S9 HPS 外部割り込みボタン HPS 外部割り込み

S3-S6S11-S14

汎用ユーザーボタン押すと Low を駆動する 4 個のユーザーボタンと 4 個の HPS ボタンです。

S1、S2 HPS リセットボタン HPS コールド / ウォーム・リセットボタン

メモリーコネクター

J26 HPS HILO メモリーコネクター DDR3 HILO と DDR4 HILO のメモリーカードを含む HPS メモリーカードです。

J23 ブート・フラッシュ・コネクターブート・フラッシュ・カードのオプションは、QSPI 、マイクロ SD、NANDのフラッシュカードを含みます。

J27 FPGA HILO コネクター FPGA メモリーカードのオプションは、 DDR3 HILO と DDR4 HILOのメモリーカードを含みます。

U19 EPCQ フラッシュ FPGA AS コンフィグレーション用 EPCQ フラッシュ

U45 I2C EEPROM 32-Kb I2C シリアル EEPROM

通信ポート

J57 PCI Express ソケット GEN3 x8 ソケット

J29、J19 FMC ポート J29 は V57.1 互換性の FMC コネクターです。J19 はアルテラの 16トランシーバー仕様で定義されている FMC コネクターです。

J7、J8 SFP+ ポート 2 個の SFP+ ポート

U12、J5 ギガビット・イーサネット・ポート Micrel KSZ9031RN PHY を介して HPS 10/100/1000 イーサネット接続を提供する RJ-45 コネクターです。

U8、J2( ポート 1)

ギガビット・イーサネット・ポート FPGA トランシーバー経由の SGMII ギガビット・イーサネット・ポートです。

U9、J3(ポート 2)

ギガビット・イーサネット・ポート FPGA トランシーバー経由の SGMII ギガビット・イーサネット・ポートです。

J10、U13(UART 1)

USB-UART ポートシリアル UART インターフェイス用の USB―UART ブリッジへのミニB USB インターフェイスです。

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



J25 DB9 UART ポート DB9 RS-232 UART ポートです。

U22、J4(USB 2.0)

USB OTG ポート USB 2.0 On-The-Go (OTG) インターフェイスです。

U5 リアルタイム・クロックボードの電源が未投入であっても、電源障害を検出し、自動的にバックアップ・バッテリー電源に切り替えて、時刻を維持する内臓の電源検出回路を有する DS1339 デバイスです。

J43(HPS トレース )

Mictor-38 HPS デバッグ用の 4 ビット・トレースです。

J20(FPGA トレース )

Mictor 38 FPGA 16 ビット・トレースです。

ビデオおよびディスプレイ・ポート

J35 キャラクター LCD 2 個のスタンドオフを有する 16 文字 × 2 行の LCD モジュールとインターフェイスするコネクターです。

J36 ディスプレイ・ポート・コネクターディスプレイ・ポート・インターフェイスです。

U29、J48(SDI_TXBNC_P)

SDI ビデオ出力ポート HDBNC 75Ω SDI ビデオ TX インターフェイスです。

U30、J49(SDI_IN_P1)

SDI ビデオ入力ポート HDBNC 75Ω SDI ビデオ RX インターフェイスです。

電源

J36 DC 入力ジャック許容電圧は DC 12 V です。

SW5 電源スイッチ DC 入力ジャックから電力が供給される際のボード電源入切を切り替えます。

5.2 主要デバイス : Arria 10 SoC

Arria 10 SoC 開発ボードには、ARM® Cortex™- A9 MPCore プロセッサーを内蔵した HPS ( ハード・プロセッサー・システム ) を有する Arria 10 SoC 10AS066N3F40E2SG デバイス (U23) が搭載されています。

表 16. Arria 10 SoC の特徴

リソース 10AS066N2F40

LE (K) 660

ALM 250、540

レジスター 1,002,160

メモリー (Kb) 42,660

18 × 18 ビット乗算器 3,356

トランシーバー数 48

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.3 MAX V CPLD 5M2210 システム・コントローラー

ボードは、次の目的でアルテラ MAX V CPLD である 5M2210ZF256 システム・コントローラーを使用します。

• パワーシーケンス

• システム・リセット・コントローラー

• PCIe, FMC スロット・パワー・シーケンス

• FPGA PS コンフィグレーション・コントローラー

• I2C マスター・コントローラー

• UART レベルシフター

• HPS SPI I/O エクスパンダー

• HPS 共有 I/O

表 17. MAX V CPLD システム・コントローラー・デバイスのピン配置

I/O バンクボード・リファレンスピン名ピンタイプ I/O 規格

説明

3 E14 P0V9Pgood シュミットトリガー入力

3.3 V 0.9 V パワーレールのパワーグッド信号 ( アクティブ High)

3 C14 HPS_Pgood シュミットトリガー入力

3.3 V HPS コア電圧パワーグッド信号

3 C15 PN0V95pgood シュミットトリガー入力

3.3 V 0.95 V 電源パワーグッド信号( アクティブ High)

3 E13 1V0_Pgood シュミットトリガー入力

3.3 V 1V0 電源パワーグッド信号( アクティブ High)

3 E12 1V8_Pgood シュミットトリガー入力


3 D15 2V5_Pgood シュミットトリガー入力


3 F14 3V3_Pgood シュミットトリガー入力


3 D16 PGM_LED2 OC 3.3 V FPGA ステータス LED

3 F13 5V0_Pgood シュミットトリガー入力


3 E15 HILOHPS_VDDPGood シュミットトリガー入力

3.3 V HPS_HILO 電源パワーグッド信号

3 E16 HILO_VDDPGood シュミットトリガー入力

3.3 V HILO VDD 電源パワーグッド信号

3 F15 HILO_VDDQPGood シュミットトリガー入力

3.3 V HILO VDDQ 電源パワーグッド信号

3 G14 FMCAVADJPGood シュミットトリガー入力

3.3 V FMC VADJ 電源パワーグッド信号

3 F16 FMCBVADJPGood シュミットトリガー入力

3.3 V FMC VADJ 電源パワーグッド信号

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

3 G13 10V_Fail_n シュミットトリガー入力

3.3 V 10.11 V 以下の A10_12V 入力 ( アクティブ Low)

3 G15 10V_good シュミットトリガー入力

3.3 V 10.62 V 以上の A10_12V 入力 ( アクティブ Low)

3 G12 LTFAUL0 入力 / 出力 3.3 V LT2977 フォールト信号

3 G16 LTPWRGD 入力 / 出力 3.3 V LT2977 パワーグッド入力

3 H14 FAC2MPgood 出力 3.3 V FMCA_EN と FMCA_AUXENがイネーブルされてから 30 ms遅延です。

3 H15 FBC2MPgood 出力 3.3 V FMCB_EN と FMCB_AUXENがイネーブルされてから 30 ms遅延です。

3 H13 FAM2CPgood シュミットトリガー入力

3.3 V このフラグは、MAX V I / OCPLD BANK3 電源が FMCPOWER を使用中に、FMC DCカードからの電力が良好であることを示します。

3 H16 TSENSE_ALERTn シュミットトリガー入力

3.3 V I2C がハングした際の SMBUSアラートビット

3 J13 OVERTEMPn シュミットトリガー入力

3.3 V しきい値以上の温度

3 J16 FAN_EN 出力 3.3 V FAN イネーブル ( アクティブHigh)

3 J12 MAXV_USB_CLK クロック入力 3.3 V USB-blaster からのクロック入力

3 H12 NC - 3.3 V -

3 J14 NC - 3.3 V -

3 J15 A10_EN 出力 3.3 V Arria 10 12 V 入力イネーブル( アクティブ High)

3 K16 A10_0V9_EN 出力 3.3 V 0.9 V の電源イネーブル ( アクティブ High)




3 L16 IO_EN 出力 3.3 V Arria 10 I/O 電源イネーブル( アクティブ High)

3 L11 PCIE_Auxen 出力 3.3 V PCIE Aux 電源イネーブル ( アクティブ High)

3 L15 PCIE_EN 出力 3.3 V PCIE 3V3 イネーブル ( アクティブ high)

3 L12 FMCA_AUXEN 出力 3.3 V FMCA Aux 電源イネーブル( アクティブ High)

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

3 M16 FMCA_EN 出力 3.3 V FMCA3V3 イネーブル ( アクティブ High)

3 L13 FMCB_AUXEN 出力 3.3 V FMCB Aux 電源イネーブル( アクティブ High)

3 M15 FMCB_EN 出力 3.3 V FMCB3V3 イネーブル ( アクティブ High)

3 L14 Pmbus_Altertn シュミットトリガー入力

3.3 V I2C がハングすると、Pmbus アラートビットが入力されます。

3 N16 IO3V3_Discharge 出力 3.3 V IO3V3 に対する 6A の負荷放電 ( アクティブ High)

3 M13 PLL1V8_discharge 出力 3.3 V IO3V3 に対する 3A の負荷放電 ( アクティブ High)

3 N15 NC - 3.3 V -

3 N14 LTCNTRL0 出力 3.3 V LT2977 制御 0

3 P15 LTCNTRL1 出力 3.3 V LT2977 制御 1

3 P14 LTWDI_RESETN 出力 3.3 V LT2977 リセット

3 D13 FAPRSNT_n シュミットトリガー入力

3.3 V FMCA DC カードの検出信号

3 D14 FBPRSNT_N シュミットトリガー入力

3.3 V FMCB DC カードの検出信号

3 F11 USB_Vflagn シュミットトリガー入力

3.3 V EXT USB 電源の過電流フラグ

3 F12 NC - 3.3 V -

3 K12 NC - 3.3 V -

3 M14 NC - 3.3 V -

3 N13 NC - 3.3 V -

4 R1 A10_2L_SDA 入力 / OC 3.3 V I2C データライン

4 P4 A10_2L_SCL OC 3.3 V I2C クロックライン

4 T2 A10I2CEN 出力 3.3 V Arria 10 HPS I2C をイネーブルします。( アクティブ High)

4 P5 A10PMBUSEN 出力 3.3 V Arria 10 FPGA I2C をイネーブルします。( アクティブ High)

4 R3 A10_PMBUSDIS_N 出力 3.3 V Arria 10 FPGA PMBus アクセスをディスエーブルします。( アクティブ Low)

4 N5 UARTA_RX 入力 3.3 V USB-UART からの HPS UARTRX 入力

4 P6 UARTA_TX 出力 3.3 V USB-UART への HPS UARTTX 出力

4 N6 PCIE_PRSNT2n 入力 3.3 V PCIe DC カードからの検出信号

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

4 R5 SFPA_LOS 入力 3.3 V SFP+ A ソケットロス信号 ( アクティブ Low)

4 M6 SFPA_TXFAULT 入力 3.3 V SFP + A ソケット TX フォールト信号 ( アクティブ Low)

4 T5 SFPGA_TXDISABLE 出力 3.3 V SFP+ A ソケット TX ディスエーブル信号 ( アクティブ Low)

4 P7 SFPA_RATESEL0 出力 3.3 V SFP + A RX 信号方式レート選択、0 <4.25 GBd、1> 4.25GBd

4 R6 SFPA_RATESEL1 出力 3.3 V SFP +A TX 信号方式レートの選択、0<4.25 GBd、1 > 4.25GBd

4 N7 SFPB_TXDISABLE 出力 3.3 V SFP+ B ソケット TX ティスエーブル信号 ( アクティブ Low)

4 M7 SFPB_RATESEL0 出力 3.3 V SFP+ B RX 信号方式レートの選択、0<4.25 GBd、1 > 4.25GBd

4 R7 SFPB_RATESEL1 出力 3.3 V SFP +B TX 信号方式レートの選択、0<4.25 GBd、1 > 4.25GBd

4 P8 SFPB_LOS 入力 3.3 V SFP+ A ソケットロス信号 ( アクティブ Low)

4 T7 SFPB_TXFAULT 入力 3.3 V SFP+ A ソケット tx 障害信号( アクティブ Low)

4 N8 SFPA_MOD0_PRSNTn 入力 3.3 V スロット A での SFP+ モジュールの検出信号 ( アクティブLow)

4 R8 SFPB_MOD0_PRSNTn 入力 3.3 V スロット B での SFP+ モジュールの検出信号 ( アクティブLow)

4 T8 NC - 3.3 V -

4 T9 NC - 3.3 V -

4 R9 Eneta_HPS_Intn 入力 3.3 V イーサネット・ポート 3 からの割り込み入力

4 M9 Logic_resetn 入力 3.3 V FPGA_logic リセット入力

4 M8 EXT_intn 入力 3.3 V HPS 外部割り込み

4 M10 UART1_RX 入力 3.3 V DB9 RS232 UART RX

4 R10 UART1_TX 出力 3.3 V DB9 RS232 UART TX

4 N10 NC 出力 3.3 V -

4 T11 LMK_reset 出力 3.3 V LMK クロック・クリーナー・リセット ( アクティブ High)

4 P10 NC - 3.3 V -

4 R11 NC - 3.3 V -

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

4 T12 ENET_HPS_RESETn 出力 3.3 V イーサネット・ポート 3 のリセット ( アクティブ Low)

4 N11 USB_RESET 出力 3.3 V USB PHY のリセット ( アクティブ High)

4 T13 PCIE_PERSTn 出力 3.3 V PCIE_auxEnと PCIE_ENがアクティブではない場合、この信号は Low で保つ必要があります。PCIE_ENがアクティブになってから 15 ms 後にこの信号を High に設定します。PCIeRC スロットはリセットで、アクティブ Low です。

4 R13 RESET_HPS_UARTA_N 出力 3.3 V UART_RESET ( アクティブLow)

4 R12 MAX2toMAXV0 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス

4 P11 MAX2toMAXV1 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス

4 N12 MAX2toMAXV2 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス



4 T15 MAX2toMAXV5 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス



4 M11 MAX2toMAXV8 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス

4 M12 MAX2toMAXV9 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス

4 N9 MAX2toMAXV10 入力 / 出力 3.3 V MAX II と MAX V の間のインターバス




2 D4 USER_LED_FPGA0 OC 2.5 V USER FPGA LED 0 出力

2 B1 USER_LED_FPGA1 OC 2.5 V USER FPGA LED 1 出力

2 C5 USER_LED_FPGA2 OC 2.5 V USER FPGA LED 2 出力

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

2 C4 USER_LED_FPGA3 OC 2.5 V USER FPGA LED 3 出力

2 B4 USER_LED_HPS0 OC 2.5 V HPS LED 0 出力

2 D6 USER_LED_HPS1 OC 2.5 V HPS LED 1 出力

2 E6 USER_LED_HPS2 OC 2.5 V HPS LED 2 出力

2 B5 USER_LED_HPS3 OC 2.5 V HPS LED 3 出力

2 A5 MAX_ERROR OC 2.5 V ボード異常インジケーター

2 D7 MAX_LOAD OC 2.5 V FPGA ステータス LED

2 B6 MAX_CONF_DONE OC 2.5 V FPGA ステータス LED

2 E7 File_Presentn 入力 2.5 V 現在のフラグのファイルフラッシュ

2 C8 FACTORY_LOAD OC 2.5 V FPGA ステータス LED

2 B7 PGM_LED0 OC 2.5 V FPGA ステータス LED

2 D8 PGM_SEL 入力 2.5 V FPGA 外部トリガー

2 A7 BF_Presentn 入力 2.5 V 現在のフラグのブートフラッシュ

2 B8 USER_DIPSW_HPS0 入力 2.5 V ユーザー DIP HPS 0

2 A8 USER_DIPSW_HPS1 入力 2.5 V ユーザー DIP HPS 1

2 A9 USER_DIPSW_HPS2 入力 2.5 V ユーザー DIP HPS 2

2 E9 USER_DIPSW_HPS3 入力 2.5 V ユーザー DIP HPS 3

2 B9 USER_DIPSW_FPGA0 入力 2.5 V ユーザー DIP FPGA 0

2 D9 USER_DIPSW_FPGA1 入力 2.5 V ユーザー DIP FPGA 1

2 A10 USER_DIPSW_FPGA2 入力 2.5 V ユーザー DIP FPGA 2

2 C9 USER_DIPSW_FPGA3 入力 2.5 V ユーザー DIP FPGA 3

2 E10 HPS_WARM_RESET1N 入力 2.5 V MAX II からのトレースリセット( アクティブ Low)

2 A11 HPS_WAM_RESETn 入力 2.5 V ウォーム・リセットボタン ( アクティブ Low)

2 B11 HPS_cold_resetn 入力 2.5 V コールド・リセットボタン ( アクティブ Low)

2 A12 DC_Power_CTRL 入力 2.5 V DC カードの電源オン / オフのスイッチです。「0」は DC 電源がオフ「1」は DC 電源がオン

2 E11 I2C_flag 入力 2.5 V I2C マスター選択、'0' は MAXV、'1’ は HPS です。

2 B12 PGM_CONFIG 入力 2.5 V FPGA 外部トリガー

2 C11 Security_mode 入力 2.5 V FPGA モードビット

2 B13 PGM_LED1 OC 2.5 V FPGA ステータス LED

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

2 D12 MAXVtoMAXV4 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 B14 MAXVtoMAXV5 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 C13 MAXVtoMAXV6 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 B16 MAXVtoMAXV7 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 A13 MAXVtoMAXV8 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 A15 MAXVtoMAXV9 入力 / 出力 2.5 V MAX Vs 間のインターバス

2 A2 USER_PB_HPS0 入力 2.5 V HPS ユーザーボタン 0



2 B10 USER_PB_HPS3 入力 2.5 V HPS ユーザーボタン 3

2 B3 USER_PB_FPGA0 入力 2.5 V FPGA ユーザーボタン 0

2 C10 USER_PB_FPGA1 入力 2.5 V FPGA ユーザーボタン 1



2 C7 MAXVtoMAXV3 入力 / 出力 2.5 V MAX Vs 間のインターバス




2 E8 MAXVtoMAXV13 入力 / 出力 2.5 V MAX Vs 間のインターバス

1 D3 MSEL0 入力 1.8 V FPGA プログラムモード選択

1 C2 MSEL1 入力 1.8 V FPGA プログラムモード選択

1 C3 MSEL2 入力 1.8 V FPGA プログラムモード選択

1 E3 MFD0 入力 / 出力 1.8 V EPCQ データ 0

1 D2 MFD1 入力 / 出力 1.8 V EPCQ データ 1

1 E4 MFD2 入力 / 出力 1.8 V EPCQ データ 2

1 D1 MFD3 入力 / 出力 1.8 V EPCQ データ 3

1 E5 CLK_50M_MAX 出力 1.8 V FPGA への 50 MHz クロック

1 F3 MFCSN 出力 1.8 V EPCQ チップセレクト

1 E1 MFCLK 出力 1.8 V EPCQ チップクロック

1 F4 HPSUARTA_TX 入力 1.8 V HPS UART TX.

1 F2 HPSUARTA_RX 出力 1.8 V HPS UART RX.

1 F1 SPIM1_MOSI 入力 1.8 V SPI データ入力

1 F6 SPIM1_SS0_N 入力 1.8 V SPI チップセレクト 0

1 G2 SPIM1_SS1_N 入力 1.8 V SPI チップセレクト 1

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

1 G3 SPIM1_MISO 出力 1.8 V SPI データ出力

1 G1 MAXVtoMAXV0 入力 / 出力 1.8 V MAX Vs 間のインターバス

1 G4 MAXVtoMAXV1 入力 / 出力 1.8 V MAX Vs 間のインターバス

1 H2 MAXVtoMAXV2 入力 / 出力 1.8 V MAX Vs 間のインターバス

1 G5 MAX_IO_CLK 出力 1.8 V IO MAXV CPLD への 50MHzクロック出力

1 H3 A10SH_GPIO0 入力 / 出力 1.8 V HPS GPIO 5

1 J1 A10SH_GPIO1 入力 / 出力 1.8 V HPS GPIO 13

1 H4 A10SH_GPIO2 入力 / 出力 1.8 V HPS GPIO 16

1 J2 A10SH_GPIO3 入力 / 出力 1.8 V HPS GPIO 17

1 H5 CLK_50M_MAX 入力 1.8 V MAX V 50 Mhz リファレンス・クロック

1 J5 SPIM1_CLK 入力 1.8 V SPIM1_CLK 入力

1 J4 PS_D0 出力 1.8 V パッシブ・コンフィグレーションD0

1 K1 Nconfig 出力 1.8 V パッシブ・コンフィグレーションNconfig 出力

1 J3 DCLK 出力 1.8 V プログラムクロック

1 K2 CVP_configDone 入力 1.8 V コンフィグレーション中、コンフィグレーション後に UART_TXに CVP は完了入力を設定します。

1 K5 NSTATUS 入力 1.8 V FPGA コンフィグレーション中のステータスピット

1 L1 CONF_DONE 入力 1.8 V コンフィグレーション完了

1 L2 DEV_CLRN 出力 1.8 FPGA リセットビット

1 K3 CRCerror 出力 1.8 V コンフィグレーション中はCRCerror、コンフィグレーション完了後は UART_RX です。

1 M1 Dedicated_TX 入力 1.8 V UART TX 専用入力

1 M2 Daticated_RX 出力 1.8 V UART RX 専用出力

1 L4 FPGA_IO5 入力 1.8 V FPGA_IO5

1 L3 FPGA_IO4 出力 1.8 V FPGA_IO4

1 N1 FPGA_IO3 出力 1.8 V FPGA_IO3

1 M4 FPGA_IO2 出力 1.8 V FPGA_IO2

1 N2 FPGA_IO1 入力 / 出力 1.8 V FPGA_IO1

1 M3 FPGA_IO0 入力 / 出力 1.8 V FPGA_IO0

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



説明

1 N3 PCIE1V8_PERSTn 出力 1.8 V I/O MAX V 機能がディスエーブルされた場合、PCIE_En がアクティブになってから 15 ms 後に PCIE-PHY 0_Reset

1 P2 PCIE1V8_PERST1n 出力 1.8 V I/O MAX V 機能がディスエーブルされた場合、PCIE-PHY1_Reset はインターバスを介して I/O MAX V ビット R16(FBLAP33) に接続する必要があります。

1 E2 BQSPI_RESETN 入力 / 出力 1.8 V ブート・フラッシュ・リセット

1 F5 HPS_NPOR 出力 1.8 V HPS の NPOR 出力

1 H1 HPS_NRST 出力 1.8 V HPS の NRST 出力

1 K4 FILE_RESETN 出力 1.8 V ファイル・フラッシュ・リセット

1 L5 Dedicated_OE 入力 1.8 V UART 専用イネーブル入力

1 P3 M5_JTAG_TCK 入力 1.8 V JTAG クロック

1 L6 M5_JTAG_TDI 入力 1.8 V JTAG データイン

1 M5 M5_JTAG_TDO 出力 1.8 V JTAG データアウト

1 N4 M5_JTAG_TMS 入力 1.8 V JTAG_TMS

5.4 コンフィグレーション

この項では、Arria 10 SoC 開発ボードでサポートされる FPGA、I/O MUX CPLD、および MAX VCPLD 5M2210 システム・コントローラー・デバイスのプログラミング手法について説明します。

Arria 10 SoC 開発ボードは、JTAG を使用して次のコンフィグレーション手法をサポートしています。

• Quartus Prime プログラマーを付属 USB ケーブルとともに JTAG モードで使用し、FPGA をコンフィグレーションするためのデフォルト手法のオンボード USB-Blaster II

• Lauterbach TRACE32 のような ARM DS-5 Altera Edition ソフトウェアと DSTREAM、または JTAG デバッグとトレースツールを使用して HPS をコンフィグレーションする外部 Mictor コネクター

• 外部 USB-Blaster を JTAG ヘッダー (J24) に接続する際の FPGA コンフィグレーション用の外部 USB-Blaster

5.4.1 システム・コントローラー・コンフィグレーション

J58 は、FPGA 電源の切断に使用されます。次の表は、各 J58 コンフィグレーションの状態を示しています。

表 18. J58 ジャンパーの設定

ボード・リファレンス説明

J58 • OPEN: 通常アプリケーション• SHORT: FPGA への電源供給なし

5 ボード・コンポーネントUG-20004 | 2017.09.05


注意: MAX V システム・コントローラーは、パワーシーケンスを制御します。コンフィグレーション・ファイルが正しくない場合、ボードが損傷する可能性があります。

システム・コントローラー MAX V をプログラムするには、次の手順に従って行う必要があります。

1. Short J58

2. SW3 ビットを次のように設定します。

表 19. システム・コントローラー MAX V プログラミングでの SW3 システム・コンフィグレーション・モード


ON ON ON ON ON OFF OFF ON

3. 電源をオンにします。赤色の LED が点滅します。

4. USB ケーブルをオンボード USB-Blaster II に接続します。

5. Quartus Prime で「autodetect」を使用し、MAX V を検出します。

6. Change File をクリックし、\examples\max5\PRD\system_max5\system_max5.pofを選択します。

7. 選択した.pof ファイルの Program/Configure オプションをオンにし、Start をクリックしてMAX V にダウンロードします。Progress バーが 100％になると、コンフィグレーションが完了します。

8. 電源をオフにし、J58 を取り外します。

9. SW3 を通常起動モードに設定します。

SW3 のコンフグレーションについてはデフォルトスイッチとジャンパーの設定 16 ページの表3-4 を参照してください。

10. 電源をオンにします。赤色の LED が FPGA のコンフィグレ―ション完了まで点灯します。

5.4.2 オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング

表 20. オンボード USB-Blaster II モードでの SW3 コンフィグレーション


OFF OFF ON ON ON OFF OFF OFF

このコンフィグレーション手法では、マイクロ USB コネクター (J22)、USB 2.0 PHY デバイス(U18)、およびアルテラの MAX II CPLD EPM1270M256C4N (U17) を実装し、USB ケーブルでのFPGA コンフィグレーションが可能です。この USB ケーブルは、ボード上の USB コネクターとQuartus Prime ソフトウェアを実行している PC の USB ポートに直接接続します。

MAX II CPLD EPM1270M256C4N のオンボード USB-Blaster II は、通常 JTAG チェーンのマスターになります。オンボード USB-Blaster II は外部ヘッダーとピンを共有しており、JTAG ヘッダー(J24) を介して外部 USB-Blaster を JTAG チェーンに接続する際に自動的にディスエーブルされます。JTAG インターフェイスに加え、オンボード USB-Blaster II は HPS デバッグ用のトレース機能を有しています。HPS からのトレース・インターフェイスは、FPGA を介してオンボード USB-Blaster II接続ピンと接続しています。

5 ボード・コンポーネントUG-20004 | 2017.09.05


図 -23: JTAG チェーン

DisableCypress On-Board USB-Blaser II

TRST

TCKTM

STDI

TDO

10-PinJTAG Header

TCKTM

STDI

TDO

TRST

TCKTM

STDI

TDO

FPGA Trace

TRST

TCKTM

STDI

TDO

TCKTMSTDITDO

A10 HPS/FPGA

TRST

HPS Trace

TCKTMSTDITDO

PCIE

TCKTMSTDITDO

FMC Port A

TCKTMSTDITDO

IO_MUX CPLD

FMC Port B

TCKTMSTDITDO

MAX V CPLD 5M2210 System Controller

Flash Memory

MAX II JTAG Switch

注意: 外部 USB-Blaster (I/II) ケーブルが EXTERNAL JTAG HEADER に接続されている場合、MAX IIは DIP スイッチの設定に関わらず自動的にそれをマスターとして使用します。

MAX II CPLD (EPM1270M256C4N) は、オンボード USB-Blaster II の機能のみに特化し、片方をUSB 2.0 PHY デバイスに接続し、逆側の GPIO ピンに JTAG 信号を出力駆動します。このデバイスの専用 JTAG インターフェイスは、初の試作品のデバッグ専用の小型の表面実装ヘッダーに接続されています。

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.4.3 HPS による FPGA プログラミング

デフォルト手法は、ファクトリー・デザイン—ゴールデン・ハードウェア・リファレンス・デザイン (GHRD)を使用します。

表 21. HPS FPGA コンフィグレーション

コンフィグレーションスイッチの位置

HPS FPGA SW4.4:OFF (Down) = MSEL2 は 0

SW4.3:OFF (Down) = MSEL1 は 0

SW4.2:OFF (Down) = MSEL0 は 0

表 22. AS コンフィグレーション

コンフィグレーションスイッチの位置

アクティブシリアル (AS) SW4.4:OFF (Down) = MSEL2 は 0

SW4.3:ON (Up) = MSEL1 は 1

SW4.2:ON (Up) = MSEL0 は 1

電源投入時、またはウォーム / コールド・リセットボタンを押すことで、HPS はブートフラッシュからGHRD デザインをダウンロードして FPGA を設定します。FPGA がコンフィグレーションされると、D17 ( エラー LED) が消え、D18 ( コンフィグレーション完了 LED) が点灯します。

デフォルトでの FPGA は、HPS によりコンフィグレーションされています。

詳しくは、GSRD User Manual を参照してください。

5.4.4 EPCQ デバイスによる FPGA プログラミング

EPCQ デバイスを使用し、電源投入時にアクティブシリアル (AS) モードで FPGA コンフィグレーションができます。不揮発性メモリーを有する EPCQ デバイスは、シンプルな 6 ピン・インターフェイスとスモールフォーム・ファクターを特長とします。EPCQ は AS x1 モードと x4 モードをサポートしています。

5.4.5 外部 USB-Blaster による FPGA プログラミング

JTAG チェーンヘッダーは、PC で動作する Quartus Prime プログラマーと外部 USB-Blaster デバイスを使用して FPGA をコンフィグレーションする方法を提供します。JTAG マスター間での衝突を避けるために、JTAG チェーンヘッダーを介して外部 USB-Blaster を JTAG チェーンに接続すると、オンボード USB-Blaster は自動的にディスエーブルされます。

5 ボード・コンポーネントUG-20004 | 2017.09.05


http://rocketboards.org/foswiki/view/Documentation/GSRD

5.5 ステータスエレメント

開発ボードにはステータス LED が付属しています。この項ではステータスエレメントについて説明します。

表 23. ボード特有の LED


D18 コンフィグレーション完了 LED FPGA がコンフィグレーションされると点灯します。

D19 ロード LED MAX V CPLD 5M2210 システム・コントローラーが FPGA コンフィグレーションを実行している際に点灯します。

D17 エラー LED フラッシュメモリーからの FPGA のコンフィグレーションが失敗した際に赤色の LED が点灯します。

D42 電源 LED 3.3 V の電源供給されているときに点灯します。

D13、D14 JTAG TX/RX LED JTAG チェーンの送受信の動作を示します。リンクが使用中かつアクティブの場合、 TX および RX LED が点滅します。LED は不使用時または使用中でもアイドル状態のどちらの場合も消灯します。　

D20-D22 プログラムセレクト LED プログラムセレクト・ボタンを押した際に点灯し、どのフラッシュメモリー・イメージが FPGA にロードされるかを示します。

D23、D24 FMC ポートの使用を示す LED ドータカードが FMC ポートに接続されている際に点灯します。

D11、D12 UALT LED UART トランスミッターおよびレシーバーの使用中に点灯します。

5.6 セットアップ・エレメント

開発ボードには、いくつかの異なるセットアップ・エレメントが含まれています。この項では、以下のセットアップ・エレメントについて説明します。

• ボード設定 DIP スイッチ

• JTAG チェーン・コントロール DIP スイッチ

• FPGA コンフィグレーション・モード DIP スイッチ

• HPS ジャンパー

• CPU リセットボタン

• ロジック・リセット・ボタン

• プログラム・コンフィグレーション・ボタン

• プログラム・セレクト・ボタン

5.6.1 ボード設定 DIP スイッチ

ボード設定 DIP スイッチ (SW1 と SW4) は、ボードと MAX V CPLD 5M2210 システム・コントローラー・ロジック・デザインのさまざまな機能を制御します。詳しくは、SW1 と SW4 の「デフォルトスイッチおよびジャンパーの設定」の項を参照ください。

関連情報16 ページのデフォルトスイッチとジャンパーの設定

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.6.2 JTAG チェーン・コントロール DIP スイッチ

JTAG チェーン・コントロール DIP スイッチ (SW4) は、アクティブな JTAG チェーン内でデバイスを削除または追加します。

SW3 スイッチ選択は、JTAG マスター / スレーブ選択を制御します。DIP スイッチ MSTR は、マスターセレクトを制御します。他の 5 本のピンは、さまざまな使用が可能な JTAG スレーブのバイパスピンです。以下のスレーブは、対応するバイパスのスイッチを「ON」の位置にすることでバイパスが可能です。

表 24. JTAG コンフィグレーション・モード

スイッチ 3 ビットボードラベル機能

1 Arria 10 ON- Arria10 JTAG バイパスOFF- Arria10 JTAG イネーブル

2 I/O MAX V ON- MAXV JTAG バイパスOFF- MAXV JTAG イネーブル

3 FMCA ON- FMCA JTAG バイパスOFF- FMCA JTAG イネーブル

4 FMCB ON - FMCB JTAG バイパスOFF- FMCB JTAG イネーブル

5 PCIe ON- PCIe JTAG バイパスOFF- PCIe JTAG イネーブル

6 MSTR[0] 表 2563 ページのを参照してください。



MSTRスイッチの設定とそれぞれの内容は、下の表で確認できます。

表 25. マスタースイッチのモード

MSTR2 MSTR1 MSTR0 モード

ON ON ON ブート

OFF ON ON FMCA JTAG マスター

ON OFF ON FMCB JTAG マスター

ON ON OFF FTRACE JTAG マスター

OFF OFF OFF オンボード USB-Blaster IIJTAG マスター

ON OFF OFF システム・コンフィグレーション・モード

OFF ON OFF GUI テストモード

OFF OFF ON 予約済み

5 ボード・コンポーネントUG-20004 | 2017.09.05


バイパススイッチの設定ではスレーブがチェーンの内か外かが決定しますが、すべてのスレーブがチェーン内でイネーブルされている場合は下の順序を確認してください。

1. Arria 10

2. IO_MAXV

3. PCIe

4. FMCA

5. FMCB

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.6.3 リファレンス・クロックソースの選択

HPS ジャンパーは、HPS のブートストラップ・オプション—ブートソース、モード、HPS クロック設定、パワーオンリセット (POR) モード、およびペリフェラル選択を定義します。

表 26. HPS ジャンパー

ボード・リファレンス回路信号名説明

J17、J16 OSC2_CLK_SEL [1:0] OSC2 クロックのソースを選択します。00—25 MHz クロックソースを選択01—SMA コネクターを介して外部ソースを選択10—33 MHz オンボード・オシレーターを選択

J30 HPS 電圧選択 Short—0.95V の HPS コアの電圧Open—0.9V の HPS コアの電圧

5.6.4 CPU リセットボタン

表 27. CPU リセットボタン

プッシュボタン説明

S1 HPS_WARM_RESETボタン

S2 HPS_COLD_RESET ボタン

HPS_NRST入力は HPS_WARM_RESETにより駆動されます。HPS_NPOR入力はHPS_COLD_RESETにより起動されます。

5.6.5 ロジック・リセット・ボタン

ロジック・リセット・ボタン (S10) は、MAX V CPLD 5M2210 システム・コントローラーに入力します。このプッシュボタンは、CPLD ロジックと FPGA でデフォルトリセットです。

5.7 汎用ユーザー入出力

DIP スイッチと LED のすべてのユーザー定義ボタンは、MAX V システム・コントローラーに接続されています。IO_MUX CPLD は、GHRD で定義されているように FPGA I/O にユーザー定義信号をマッピングします。次の項では、マッピングの表について説明します。

表 28. I/O MAX V アプリケーション・モード

ユーザー DIP スイッチ [3:0] 説明

0000 デフォルト FPGA モード

0001 予約

0010 予約

0011 予約

0100 予約

0101 予約continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05


ユーザー DIP スイッチ [3:0] 説明

0110 予約

0111 予約

1000 SDI モード

1001 DP_mode

1010 PCIE EP モード

1011 予約

1100 予約

1101 予約

1110 予約

1111 予約

5.7.1 キャラクター LCD

開発ボードには、HPS に接続された標準の I2C インターフェイスを使用して、Lumex のキャラクターLCD である 2 行 ×16 文字とインターフェイスする、10 ピン 0.1 インチ・ピッチのシングルロウ・ヘッダーが付属しています。

タイミング、文字コード表、インターフェイスのガイドライン、およびその他の関連資料など詳しい情報については、http://www.newhavendisplay.com を参照してください。

5 ボード・コンポーネントUG-20004 | 2017.09.05


http://www.newhavendisplay.com

5.8 クロック回路

この項では、ボードのクロック入力と出力について説明します。

5.8.1 オンボード・オシレーター

図 -24: FPGA I/O バンククロック接続

上の図の色で、FPGA I/O バンクと対応するクロックソースを一致させます。

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9 コンポーネントとインターフェイス

この項では、Arria 10 SoC デバイスに関連する開発ボードの通信ポートとインターフェイス・カードについて説明します。開発ボードは次の通信ポートをサポートしています。

• PCI Express Gen3 ルート・コンプレックスとエンドポイント

• 10/100/1000 イーサネット (HPS)

• 10/100/1000 イーサネット (FPGA)

• FMC

• RS-232 UART (HPS)

• リアルタイム・クロック

• SFP+

• I2C インターフェイス

5.9.1 PCI Express

開発ボードの RC インターフェイスは、Gen1 の 8 Gbps / レーンでの Gen3 の接続速度と同様に、×1 から ×8 までのオート・ネゴシエーション・チャネル幅をサポートしています。

PCI Express エンドポイント・インターフェイスは、FMCB スロットに接続されています。SAMTEC 製の専用 PCIE-FMC ケーブル (HDR-181157-01-PCIEC) は、PCIe EP アプリケーションで FMCBスロットに接続する必要があります。

注意: PCIe-FMC ケーブルについては、SAMTEC 社へお問い合わせください。

PCIe RC アプリケーションでは、PCIE_REFCLK_P/N信号は PCIe エッジコネクターを介してドータカードに駆動される 100 MHz の差動入力です。この信号は、DC カップリングにより Arria 10 SoCREFCLK入力ピンのペアに直接接続します。I/O 規格は、HCSL (High-Speed Current SteeringLogic) です。

図 -25: PCI Express リファレンス・クロック・レベルVmax = 1.15 V

REFCLK -

VCROSS MAX = 550 mV

VCROSS MIN = 250 mV

REFCLK +

VMIN = -0.30 V

PCI Express エッジコネクターは、カードがインストールされているかどうかをマザーボードが判断するためのプレゼンス検知機能も備えています。

5 ボード・コンポーネントUG-20004 | 2017.09.05


表 29. PCI Express の FPGA ピン割り当て

Arria 10 SoC ピン名回路信号名入力 / 出力説明

Y38 PCIE_TX_N7 出力 PCIe RC チャネル 7 トランスミッター

Y39 PCIE_TX_P7 出力 PCIe RC チャネル 7 トランスミッター

Y34 PCIE_RX_N7 入力 PCIe RC チャネル 7 レシーバー

Y35 PCIE_RX_P7 入力 PCIe RC チャネル 7 レシーバー

AA36 PCIE_TX_N6 出力 PCIe RC チャネル 6 トランスミッター

AA37 PCIE_TX_P6 出力 PCIe RC チャネル 6 トランスミッター

AA32 PCIE_RX_N6 入力 PCIe RC チャネル 6 レシーバー

AA33 PCIE_RX_P6 入力 PCIe RC チャネル 6 レシーバー

AB38 PCIE_TX_N5 出力 PCIe RC チャネル 5 トランスミッター

AB39 PCIE_TX_P5 出力 PCIe RC チャネル 5 トランスミッター

AB34 PCIE_RX_N5 入力 PCIe RC チャネル 5 レシーバー

AB35 PCIE_RX_P5 入力 PCIe RC チャネル 5 レシーバー

AC36 PCIE_TX_N4 出力 PCIe RC チャネル 4 トランスミッター

AC37 PCIE_TX_P4 出力 PCIe RC チャネル 4 トランスミッター

AB30 PCIE_RX_N4 入力 PCIe RC チャネル 4 レシーバー

AB31 PCIE_RX_P4 入力 PCIe RC チャネル 4 レシーバー

AD38 PCIE_TX_N3 出力 PCIe RC チャネル 3 トランスミッター

AD39 PCIE_TX_P3 出力 PCIe RC チャネル 3 トランスミッター

AC32 PCIE_RX_N3 入力 PCIe RC チャネル 3 レシーバー

AC33 PCIE_RX_P3 入力 PCIe RC チャネル 3 レシーバー

AE36 PCIE_TX_N2 出力 PCIe RC チャネル 2 トランスミッター

AE37 PCIE_TX_P2 出力 PCIe RC チャネル 2 トランスミッター

AD34 PCIE_RX_N2 入力 PCIe RC チャネル 2 レシーバー

AD35 PCIE_RX_P2 入力 PCIe RC チャネル 2 レシーバー

AE28 - 入力 Ground にプルダウン、未使用

AE29 - 入力 Ground にプルダウン、未使用

関連情報www.Samtec.com

5 ボード・コンポーネントUG-20004 | 2017.09.05


https://www.samtec.com/

5.9.2 10/100/1000 イーサネット (HPS)

開発ボードは、外付け Micrel KSZ9031RN PHY と HPS EMAC 機能を使用する RJ-45 (HPS_P3)10/100/1000 Base-T イーサネットをサポートしています。PHY と MAC 間のインターフェイスは、1Gbps の接続速度に対してそれぞれ 250 Mbps の 4 本のデータラインを使用する RGMII 接続を採用しています。

PHY は、イーサネット・トラフィックへの銅線の駆動に使用されるパルストランスを内蔵する RJ-45 モデルとインターフェイスします。

図 -26: HPS (MAC) と PHY との間の RGMII インターフェイス

RGMIIMAC

Single-Port RGMIIMicrel KSZ9031RN RJ-45 (HPS_P3)

表 30. イーサネット (HPS) のピン割り当て

FPGA ピン番号共有 I/O ビット回路信号名説明

H18 GPIO0_IO12 ENET_HPS_GTX_CLK EMAC0 RGMII TX クロック

H19 GPIO0_IO13 ENET_HPS_TX_EN EMAC0 RGMII イネーブル

F18 GPIO0_IO14 ENET_HPS_RX_CLK EMAC0 RGMII RX クロック

G17 GPIO0_IO15 ENET_HPS_RX_DV EMAC0 RGMII RX DV フラグ

E20 GPIO0_IO16 ENET_HPS_TXD0 EMAC0 RGMII TXD0

F20 GPIO0_IO17 ENET_HPS_TXD1 EMAC0 RGMII TXD1

G20 GPIO0_IO18 ENET_HPS_RXD0 EMAC0 RGMII RXD0



G19 GPIO0_IO21 ENET_HPS_TXD3 EMAC0 RGMII TXD3

F22 GPIO0_IO22 ENET_HPS_RXD2 EMAC0 RGMII RXD2


H23 GPIO1_IO8 ENETB_MDIO EMAC2 MDIO

J23 GPIO1_IO9 ENETB_MDC EMAC2 MDIO

K21 GPIO1_IO10 ENET_HPS_MDIO EMAC2 MDIO

K20 GPIO1_IO11 ENET_HPS_MDC EMAC2 MDIO

Micrel KSZ9031RN PHY では、少ない I/O ピンのセット (7) でデバイス内に多数のデフォルト設定を可能にするマルチレベル POR ブートストラップ・エンコーディング方式を使用します。

5 ボード・コンポーネントUG-20004 | 2017.09.05


表 31. イーサネット PHY (HPS) ブートストラップ・エンコーディング方式

ボード・リファレンス（U10）回路信号名説明ストラップオプション

17 ENET_HPS_LED1_LINK PHY アドレスビット 0 High へ引き上げ

15 ENET_HPS_LED2_LINK PHY アドレスビット 1 High へ引き上げ

32 ENET_HPS_RXD0 モード 0 High へ引き上げ




35 ENET_HPS_RX_CLK PHY アドレスビット 2 High へ引き上げ

33 ENET_HPS_RX_DV クロックイネーブル Low へ引き下げ

41 CLK125_NDO_LED_MODE シングル LED モード High へ引き上げ

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.3 10/100/1000 イーサネット (FPGA)

開発ボードは、Marvell 88E1111 を使用する 2 つの RJ-45 10/100/1000 Base-T イーサネットをサポートしています。SGMII AC カップリング・インターフェイスは、PHY と FPGA トランシーバーと間で使用されます。

図 -27: FPGA (MAC) と PHY との間の MII インターフェイス

FPGA SGMIIMAC

RJ-45

RJ-45

(1E,0)

(1E,1)

MARVELL 88E1111 SGMII

PHY

MARVELL 88E1111 SGMII

PHY

Port 1

Port 2

表 32. イーサネット (FPGA) ピン割り当て

FPGA ピン割り当て回路信号名入力 / 出力説明

AK38 ENETA_TX_N 出力イーサネット・ポート A トランスミッター

AK39 ENETA_TX_P 出力イーサネット・ポート A トランスミッター

AG32 ENETA_RX_N 入力イーサネット・ポート A レシーバー

AG33 ENETA_RX_P 入力イーサネット・ポート A レシーバー

AL36 ENETB_TX_N 出力イーサネット・ポート B トランスミッター

AL37 ENETB_TX_P 出力イーサネット・ポート B トランスミッター

AH34 ENETB_RX_N 入力イーサネット・ポート B レシーバー

AH35 ENETB_RX_P 入力イーサネット・ポート B レシーバー

AG29 CLK_ENET_FPGA_P 入力クロック・シンセサイザーからの125MHz リファレンス・クロック

AG28 CLK_ENET_FPGA_N 入力クロック・シンセサイザーからの125MHz リファレンス・クロック

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.4 FMC

FMCA スロットは V57.1 仕様に準拠しています。すべての FMC V57.1 1.8V ドータカードは、FMCAスロットに差し込めます。FMCB スロットはアルテラ 16 トランシーバー FMCB 仕様に基づいて設計されています。

注意: FMC カードを FMCB スロットに挿入する必要がある場合は、信号接続を確認してください。

表 33. FMC ポート A トランシーバー・ピン割り当て


E36 FAD9C2MN 出力 FMCA スロットチャネル 9 トランスミッター

E37 FAD9C2MP 出力 FMCA スロットチャネル 9 トランスミッター

K30 FAD9M2CN 入力 FMCA スロットチャネル 9 レシーバー

K31 FAD9M2CP 入力 FMCA スロットチャネル 9 レシーバー

F34 FAD8C2MN 出力 FMCA スロットチャネル 8 トランスミッター

F35 FAD8C2MP 出力 FMCA スロットチャネル 8 トランスミッター

K34 FAD8M2CN 入力 FMCA スロットチャネル 8 レシーバー

K35 FAD8M2CP 入力 FMCA スロットチャネル 8 レシーバー

F38 FAD7C2MN 出力 FMCA スロットチャネル 7 トランスミッター

F39 FAD7C2MP 出力 FMCA スロットチャネル 7 トランスミッター

L32 FAD7M2CN 入力 FMCA スロットチャネル 7 レシーバー

L33 FAD7M2CP 入力 FMCA スロットチャネル 7 レシーバー

G36 FAD6C2MN 出力 FMCA スロットチャネル 6 トランスミッター

G37 FAD6C2MP 出力 FMCA スロットチャネル 6 トランスミッター

M30 FAD6M2CN 入力 FMCA スロットチャネル 6 レシーバー

M31 FAD6M2CP 入力 FMCA スロットチャネル 6 レシーバー

L29 LMK_FMCCLK_P 入力クロッククリーナーからの FMCAリファレンス・クロック

L28 LMK_FMCCLK_N 入力クロッククリーナーからの FMCAリファレンス・クロック

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



N29 FAGBTCLK0M2CP 入力 FMCA SLOT リファレンス・クロック 0

N28 FAGBTCLK0M2CN 入力 FMCA SLOT リファレンス・クロック 0

H38 FAD5C2MN 出力 FMCA スロットチャネル 5 トランスミッター

H39 FAD5C2MP 出力 FMCA スロットチャネル 5 トランスミッター

M34 FAD5M2CN 入力 FMCA スロットチャネル 5 レシーバー

M35 FAD5M2CP 入力 FMCA スロットチャネル 5 レシーバー

J36 FAD4C2MN 出力 FMCA スロットチャネル 4 トランスミッター

J37 FAD4C2MP 出力 FMCA スロットチャネル 4 トランスミッター

N32 FAD4M2CN 入力 FMCA スロットチャネル 4 レシーバー

N33 FAD4M2CP 入力 FMCA スロットチャネル 4 レシーバー

K38 FAD3C2MN 出力 FMCA スロットチャネル 3 トランスミッター

K39 FAD3C2MP 出力 FMCA スロットチャネル 3 トランスミッター

P30 FAD3M2CN 入力 FMCA スロットチャネル 3 レシーバー

P31 FAD3M2CP 入力 FMCA スロットチャネル 3 レシーバー

L36 FAD2C2MN 出力 FMCA スロットチャネル 2 トランスミッター

L37 FAD2C2MP 出力 FMCA スロットチャネル 2 トランスミッター

P34 FAD2M2CN 入力 FMCA スロットチャネル 2 レシーバー

P35 FAD2M2CP 入力 FMCA スロットチャネル 2 レシーバー

M38 FAD1C2MN 出力 FMCA スロットチャネル 1 トランスミッター

M39 FAD1C2MP 出力 FMCA スロットチャネル 1 トランスミッター

R32 FAD1M2CN 入力 FMCA スロットチャネル 1 レシーバー

R33 FAD1M2CP 入力 FMCA スロットチャネル 1 レシーバー

N36 FAD0C2MN 出力 FMCA スロットチャネル 0 トランスミッター

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



N37 FAD0C2MP 出力 FMCA スロットチャネル 0 トランスミッター

T30 FAD0M2CN 入力 FMCA スロットチャネル 0 レシーバー

T31 FAD0M2CP 入力 FMCA スロットチャネル 0 レシーバー

R29 FAGBTCLK1M2CP 入力 FMCA SLOT リファレンス・クロック 1

R28 FAGBTCLK1M2CN input FMCA SLOT リファレンス・クロック 1

表 34. FMC ポート B トランシーバー・ピン割り当て


U29 REFCLK1_FMCB_P 入力クロック・シンセサイザーからのFMCB リファレンス・クロック 1

U28 REFCLK1_FMCB_N 入力クロック・シンセサイザーからのFMCB リファレンス・クロック 1

P38 FBD15C2MN 出力 FMCB スロットチャネル 15 トランスミッター

P39 FBD15C2MP 出力 FMCB スロットチャネル 15 トランスミッター

T34 FBD15M2CN 入力 FMCB スロットチャネル 15 レシーバー

T35 FBD15M2CP 入力 FMCB スロットチャネル 15 レシーバー

R36 FBD14C2MN 出力 FMCB スロットチャネル 14 トランスミッター

R37 FBD14C2MP 出力 FMCB スロットチャネル 14 トランスミッター

U32 FBD14M2CN 入力 FMCB スロットチャネル 14 レシーバー

U33 FBD14M2CP 入力 FMCB スロットチャネル 14 レシーバー

T38 FBD13C2MN 出力 FMCB スロットチャネル 13 トランスミッター

T39 FBD13C2MP 出力 FMCB スロットチャネル 13 トランスミッター

V30 FBD13M2CN 入力 FMCB スロットチャネル 13 レシーバー

V31 FBD13M2CP 入力 FMCB スロットチャネル 13 レシーバー

U36 FBD12C2MN 出力 FMCB スロットチャネル 12 トランスミッター

U37 FBD12C2MP 出力 FMCB スロットチャネル 12 トランスミッター

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



V34 FBD12M2CN 入力 FMCB スロットチャネル 12 レシーバー

V35 FBD12M2CP 入力 FMCB スロットチャネル 12 レシーバー

V38 FBD11C2MN 出力 FMCB スロットチャネル 11 トランスミッター

V39 FBD11C2MP 出力 FMCB スロットチャネル 11 トランスミッター

W32 FBD11M2CN 入力 FMCB スロットチャネル 11 レシーバー

W33 FBD11M2CP 入力 FMCB スロットチャネル 11 レシーバー

W36 FBD10C2MN 出力 FMCB スロットチャネル 10 トランスミッター

W37 FBD10C2MP 出力 FMCB スロットチャネル 10 トランスミッター

Y30 FBD10M2CN 入力 FMCB スロットチャネル 10 レシーバー

Y31 FBD10M2CP 入力 FMCB スロットチャネル 10 レシーバー

W29 FBGBTCLK1M2CP 入力 FMCB スロットチャネル 1 からのリファレンス・クロック

W28 FBGBTCLK1M2CN 入力 FMCB スロットチャネル 1 からのリファレンス・クロック

AM38 FBD7C2MN 出力 FMCB スロットチャネル 7 トランスミッターまたは PCIE EP チャネル 7 トランスミッター

AM39 FBD7C2MP 出力 FMCB スロットチャネル 7 トランスミッターまたは PCIE EP チャネル 7 トランスミッター

AH30 FBD7M2CN 入力 FMCB スロットチャネル 7 レシーバーまたは PCIE EP チャネル 7レシーバー

AH31 FBD7M2CP 入力 FMCB スロットチャネル 7 レシーバーまたは PCIE EP チャネル 7レシーバー

AN36 FBD6C2MN 出力 FMCB スロットチャネル 6 トランスミッターまたは PCIE EP チャネル 6 トランスミッター

AN37 FBD6C2MP 出力 FMCB スロットチャネル 6 トランスミッターまたは PCIE EP チャネル 6 トランスミッター

AJ32 FBD6M2CN 入力 FMCB スロットチャネル 6 レシーバーまたは PCIE EP チャネル 6レシーバー

AJ33 FBD6M2CP 入力 FMCB スロットチャネル 6 レシーバーまたは PCIE EP チャネル 6レシーバー

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



AP38 FBD5C2MN 出力 FMCB スロットチャネル 5 トランスミッターまたは PCIE EP チャネル 5 トランスミッター

AP39 FBD5C2MP 出力 FMCB スロットチャネル 5 トランスミッターまたは PCIE EP チャネル 5 トランスミッター

AK34 FBD5M2CN 入力 FMCB スロットチャネル 5 レシーバーまたは PCIE EP チャネル 5レシーバー

AK35 FBD5M2CP 入力 FMCB スロットチャネル 5 レシーバーまたは PCIE EP チャネル 5レシーバー

AP34 FBD4C2MN 出力 FMCB スロットチャネル 4 トランスミッターまたは PCIE EP チャネル 4 トランスミッター

AP35 FBD4C2MP 出力 FMCB スロットチャネル 4 トランスミッターまたは PCIE EP チャネル 4 トランスミッター

AK30 FBD4M2CN 入力 FMCB スロットチャネル 4 レシーバーまたは PCIE EP チャネル 4レシーバー

AK31 FBD4M2CP 入力 FMCB スロットチャネル 4 レシーバーまたは PCIE EP チャネル 4レシーバー

AR36 FBD3C2MN 出力 FMCB スロットチャネル 3 トランスミッターまたは PCIE EP チャネル 3 トランスミッター

AR37 FBD3C2MP 出力 FMCB スロットチャネル 3 トランスミッターまたは PCIE EP チャネル 3 トランスミッター

AL32 FBD3M2CN 入力 FMCB スロットチャネル 3 レシーバーまたは PCIE EP チャネル 3レシーバー

AL33 FBD3M2CP 入力 FMCB スロットチャネル 3 レシーバーまたは PCIE EP チャネル 3レシーバー

AT38 FBD2C2MN 出力 FMCB スロットチャネル 2 トランスミッターまたは PCIE EP チャネル 2 トランスミッター

AT39 FBD2C2MP 出力 FMCB スロットチャネル 2 トランスミッターまたは PCIE EP チャネル 2 トランスミッター

AM34 FBD2M2CN 入力 FMCB スロットチャネル 2 レシーバーまたは PCIE EP チャネル 2レシーバー

AM35 FBD2M2CP 入力 FMCB スロットチャネル 2 レシーバーまたは PCIE EP チャネル 2レシーバー

AL29 REFCLK0_FMCB_P 入力クロック・シンセサイザーからのFMCB リファレンス・クロック 0

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



AL28 REFCLK0_FMCB_N 入力クロック・シンセサイザーからのFMCB リファレンス・クロック 0

AN29 FBGBTCLK0M2CP 入力 FMCB スロット・リファレンス・クロック・チャネル 0 または PCIEEP リファレンス・クロック

AN28 FBGBTCLK0M2CN 入力 FMCB スロット・リファレンス・クロック・チャネル 0 または PCIEEP リファレンス・クロック

AT34 FBD1C2MN 出力 FMCB スロットチャネル 1 トランスミッターまたは PCIE EP チャネル 1 トランスミッター

AT35 FBD1C2MP 出力 FMCB スロットチャネル 1 トランスミッターまたは PCIE EP チャネル 1 トランスミッター

AM30 FBD1M2CN 入力 FMCB スロットチャネル 1 レシーバーまたは PCIE EP チャネル 1レシーバー

AM31 FBD1M2CP 入力 FMCB スロットチャネル 1 レシーバーまたは PCIE EP チャネル 1レシーバー

AU36 FBD0C2MN 出力 FMCB スロットチャネル 0 トランスミッターまたは PCIE EP チャネル 0 トランスミッター

AU37 FBD0C2MP 出力 FMCB スロットチャネル 0 トランスミッターまたは PCIE EP チャネル 0 トランスミッター

AN32 FBD0M2CN 入力 FMCB スロットチャネル 0 レシーバーまたは PCIE EP チャネル 0レシーバー

AN33 FBD0M2CP 入力 FMCB スロットチャネル 0 レシーバーまたは PCIE EP チャネル 0レシーバー

AV38 FBD9C2MN 出力 FMCB スロットチャネル 9 トランスミッター

AV39 FBD9C2MP 出力 FMCB スロットチャネル 9 トランスミッター

AP30 FBD9M2CN 入力 FMCB スロットチャネル 9 レシーバー

AP31 FBD9M2CP 入力 FMCB スロットチャネル 9 レシーバー

AV34 FBD8C2MN 出力 FMCB スロットチャネル 8 トランスミッター

AV35 FBD8C2MP 出力 FMCB スロットチャネル 8 トランスミッター

AR32 FBD8M2CN 入力 FMCB スロットチャネル 8 レシーバー

AR33 FBD2M2CP 入力 FMCB スロットチャネル 8 レシーバー

5 ボード・コンポーネントUG-20004 | 2017.09.05


FMCA スロットは FMC V57.1 の要件に準拠するように設計されています。このスロットは外部 FMCメモリーカード (DDR3 または DDR4) をサポートするように使用できます。

表 35. FMCA LVDS 信号 I/O 割り当て

バンクピン番号回路信号名 DDR3 インターフェイス ( オプション ) DDR4 インターフェイス ( オプション )

3H P15 FAHAN0 DDR3 DQ4 DDR4 DQ4

3H P14 FAHAP0 DDR3 DM0 DDR4 LDM_n0

3H N14 FAHAN1 DDR3 DQ5 DDR4 DQ5

3H M14 FAHAP1 DDR3 DQ6 DDR4 DQ6

3H J14 FAHAN2 DDR3 DQ1 DDR4 DQ1

3H J13 FAHAP2 DDR3 DQ0 DDR4 DQ0

3H L15 FAHAN3 DDR3 DQS 0n DDR4 DQSL_n0

3H L14 FAHAP3 DDR3 DQS 0p DDR4 DQSL_p0

3H L13 FAHAN4 DDR3 DQ2 DDR4 DQ2

3H L12 FAHAP4 DDR3 DQ3 DDR4 DQ3

3H K13 FAHAN5 DDR3 DQ7 DDR4 DQ7

3H K12 FAHAP5 --- ---

3H H14 FALAN0 DDR3 DQ9 DDR4 DQ9

3H G14 FALAP0 DDR3 DQ8 DDR4 DQ8

3H D14 FALAN3 DDR3 DQ11 DDR4 DQ11

3H C14 FALAP3 DDR3 DQ10 DDR4 DQ10



3H E13 FA_LA_DEVCLK_N DDR3 DQS1n DDR4 DQSU0n

3H E12 FA_LA_DEVCLK_P DDQ3 DQS1p DDQ4 DQSU0p

3H H13 FALAN4 DDR3 DQ13 DDQ4 DQ13

3H H12 FALAP4 240Ω リファレンス抵抗 240Ω リファレンス抵抗

3H F14 FA_LA_SYSREF_N DDR3 DQ15 DDR4 DQ15

3H F13 FA_LA_SYSREF_P DDR3 DM1 DDR4 UDM_n0

3H C12 FAHAN6 DDR3 DQ20 DDR4 DQ20

3H C11 FAHAP6 DDR3 DQ22 DDR4 DQ22

3H E11 FAHAN7 DDR3 DQ17 DDR4 DQ17

3H D11 FAHAP7 DDR3 DQ18 DDR4 DQ18

3H G12 FAHAN8 DDR3 DQ19 DDR4 DQ19

3H F12 FAHAP8 DDR3 DQ16 DDR4 DQ16

3H G10 FAHAN9 DDR3 DQSn2 DDR4 DQSL1n

3H F10 FAHAP9 DDR3 DQSp2 DDR4 DQSl1p

3H E10 FAHAN10 DDR3 DM2 DDR4 LDM_n1

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3H D10 FAHAP10 DDR3 DQ21 DDR4 DQ21

3H H11 FAHAN11 DDR3DQ23 DDR4DQ23

3H G11 FAHAP11

3H B10 FALAN6 DDR3 DMA3 DDR4 UDM_n1

3H A10 FALAP6 DDR3 DQ31 DDR4 DQ31

3H B9 FALAN7 DDR3 DQ30 DDR4 DQ30

3H A9 FALAP7

3H B12 FALAN8 DDR3 DQ29 DDR4 DQ29

3H B11 FALAP8 DDR3 DQ28 DDR4 DQ28

3H A13 FALAN9 DDR3 DQSn3 DDR4 DQSU1n

3H A12 FALAP9 DDR3 DQSp3 DDR4 DQSU1p

3H A8 FALAN10 DDR3 DQ25 DDR4 DQ25

3H A7 FALAP10 DDR3 DQ26 DDR4 DQ26



3G F8 FAHAN12 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G E8 FAHAP12 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G C7 FAHAN13 DDR3 バイト 8 の DM DDR4 バイト 8 の DM

3G B7 FAHAP13 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G D8 FAHAN14 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G C8 FAHAP14 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G C6 FAHAN15 DDR3 バイト 8 の DQS DDR4 バイト 8 の DQS

3G B6 FAHAP15 DDR3 バイト 8 の DQS DDR4 バイト 8 の DQS

3G B5 FAHAN16 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G A5 FAHAP16 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G B4 FAHAN17 DDR3 バイト 8 の DQ DDR4 バイト 8 の DQ

3G A4 FAHAP17 未使用 DDR4 Alertn

3G C4 FALAN20 DDR3 バンク・アドレス・ラインの BA2 DDR4 グループラインの BG0

3G C3 FALAP20 DDR3 バンク・アドレス・ラインの BA1 DDR4 バンク・アドレス・ラインの BA1

3G D3 FALAN21 DDR3 バンク・アドレス・ラインの BA0 DDR4 バンク・アドレス・ラインの BA0

3G C2 FALAP21 DDR3 コントロール・ラインの CASn DDR4 アドレスラインの A17

3G F7 FAHAN22 DDR3 コントロール・ラインの RASn DDR4 アドレスラインの A16

3G E7 FAHAP22 DDR3 アドレスラインの A15 DDR4 アドレスラインの A15

3G D5 FALAN15 DDR3 アドレスラインの A14 DDR4 アドレスラインの A14

3G D4 FALAP15 DDR3 アドレスラインの A13 DDR4 アドレスラインの A13

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3G E6 FALAN16 DDR3 アドレスラインの A12 DDR4 アドレスラインの A12

3G D6 FALAP16 240Ω リファレンス抵抗 240Ω リファレンス抵抗

3G F5 FA_EMI_CLKN 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック

3G E5 FA_EMI_CLKP 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック

3G H9 FAHAN19 DDR3 アドレスラインの A11 DDR4 アドレスライン A11

3G H8 FAHAP19 DDR3 アドレスラインの A10 DDR4 アドレスラインの A10

3G G9 FALAN17 DDR3 アドレスラインの A9 DDR4 アドレスラインの A9

3G F9 FALAP17 DDR3 アドレスラインの A8 DDR4 アドレスラインの A8

3G K8 FPGA_RCLK_3Gn DDR3 アドレスラインの A7 DDR4 アドレスラインの A7

3G J8 FPGA_RCLK_3Gp DDR3 アドレスラインの A6 DDR4 アドレスラインの A6

3G G6 FALAN19 DDR3 アドレスラインの A5 DDR4 アドレスラインの A5

3G G5 FALAP19 DDR3 アドレスラインの A4 DDR4 アドレスラインの A4

3G H7 FALAN18 DDR3 アドレスラインの A3 DDR4 アドレスラインの A3

3G G7 FALAP18 DDR3 アドレスラインの A2 DDR4 アドレスラインの A2

3G J6 FAHAN23 DDR3 アドレスラインの A1 DDR4 アドレスラインの A1

3G H6 FAHAP23 DDR3 アドレスラインの A0 DDR4 アドレスラインの A0

3G L10 FAHAN20 未使用 DDR4 PAR

3G K10 FAHAP20 未使用 DDR4 コントロール・ラインの CSN1

3G K11 FAHAN13 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック

3G J11 FAHAP13 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック

3G N13 FALAN12 DDR3 ClKe1 DDR4 CKe1

3G M12 FALAP12 DDR3 CKe0 DDR4 CKe0

3G N11 FAHAN21 DDR3 ODT1 DDR4 ODT1

3G M10 FAHAP21 DDR3 ODT0 DDR4 ODT0

3G J10 FALAN14 DDR3 CSn1 DDR4 ACTn

3G J9 FALAP14 DDR3 CSn0 DDR4 CSn0

3G N12 FAHAN18 DDR3 Resetn DDR4 Resetn

3G M11 FAHAP18 DDR3 Wen DDR4 BG1

3F G4 FALAN22 DDR3 DQ4 DDR4 DQ4

3F F4 FALAP22 DDR3 DM0 DDR4 LDM_n0

3F D1 FALAN23 DDR3 DQ5 DDR4 DQ5

3F C1 FALAP23 DDR3 DQ6 DDR4 DQ6

3F E2 FALAN24 DDR3 DQ1 DDR4 DQ1

3F E1 FALAP24 DDR3 DQ0 DDR4 DQ0

3F F3 FALAN25 DDR3 DQS 0n DDR4 DQSL_n0

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3F E3 FALAP25 DDR3 DQS 0p DDR4 DQSL_p0

3F G2 FALAN26 DDR3 DQ2 DDR4 DQ2

3F F2 FALAP26 DDR3 DQ3 DDR4 DQ3

3F H2 FALAN27 DDR3 DQ7 DDR4 DQ7

3F G1 FALAP27

3F J5 FAHBN0 DDR3 DQ9 DDR4 DQ9

3F J4 FAHBP0 DDR3 DQ8 DDR4 DQ8

3F J1 FAHBN1 DDR3 DQ11 DDR4 DQ11

3F H1 FAHBP1 DDR3 DQ10 DDR4 DQ10

3F H4 FAHBN2 DDR3 DQ14 DDR4 DQ14

3F H3 FAHBP2 DDR3 DQ12 DDR4 DQ12

3F K2 FAHBN3 DDR3 DQS1n DDR4 DQSU0n

3F K1 FAHBP3 DDQ3 DQS1p DDQ4 DQSU0p

3F L3 FAHBN4 DDR3 DQ13 DDQ4 DQ13

3F L2 FAHBP4 240Ω リファレンス抵抗 240Ω リファレンス抵抗

3F K3 FAHBN5 DDR3 DQ15 DDR4 DQ15

3F J3 FAHBP5 DDR3 DM1 DDR4 UDM_n0

3F N7 FAHBN6 DDR3 DQ20 DDR4 DQ20

3F N6 FAHBP6 DDR3 DQ22 DDR4 DQ22

3F K6 FAHBN7 DDR3 DQ17 DDR4 DQ17

3F K5 FAHBP7 DDR3 DQ18 DDR4 DQ18

3F L7 FAHBN8 DDR3 DQ19 DDR4 DQ19

3F K7 FAHBP8 DDR3 DQ16 DDR4 DQ16

3F M7 FAHBN9 DDR3 DQSn2 DDR4 DQSL1n

3F M6 FAHBP9 DDR3 DQSp2 DDR4 DQSl1p

3F M4 FAHBN10 DDR3 DM2 DDR4 LDM_n1

3F L4 FAHBP10 DDR3 DQ21 DDR4 DQ21

3F M5 FALAN28 DDR3DQ23 DDR4DQ23

3F L5 FALAP28

3F P10 FALAN29 DDR3 DMA3 DDR4 UDM_n1

3F N9 FALAP29 DDR3 DQ31 DDR4 DQ31

3F M9 FAHBN13 DDR3 DQ30 DDR4 DQ30

3F N8 FAHBP13

3F R10 FALAN30 DDR3 DQ29 DDR4 DQ29

3F P9 FALAP30 DDR3 DQ28 DDR4 DQ28

3F R8 FALAN31 DDR3 DQSn3 DDR4 DQSU1n

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3F P8 FALAP31 DDR3 DQSp3 DDR4 DQSU1p

3F R11 FALAN33 DDR3 DQ25 DDR4 DQ25

3F P11 FALAP33 DDR3 DQ26 DDR4 DQ26

3F L9 FALAN32 DDR3 DQ24 DDR4 DQ24

3F L8 FALAP32 DDR3 DQ27 DDR4 DQ27

表 36. FMCB LVDS 信号 IO 割り当て

バンクピン番号回路信号名

3E U7 FBHA_N6

3E T7 FBHA_P6

3E U6 FPGA_Refsys_3En

3E U5 FPGA_Refsys_3Ep

3E V7 FBHA_P17

3E V6 FBHA_N17

3E W6 Refclk_3En

3E W5 Refclk_3Ep

3E U4 FBLAN20

3E T4 FBLAP20

3E T3 FBLAN21

3E T2 FBLAP21

3E U2 FBLAN22

3E U1 FBLAP22

3E V2 FBLAN23

3E V1 FBLAP23

3E W4 FBLAN24

3E W3 FBLAP24

3E V4 FBLAN25

3E V3 FBLAP25

3E U10 FBLAN26

3E U9 FBLAP26

3E V9 FBLAN27

3E V8 FBLAP27

3E T9 FBHA_N23

3E T8 FBHA_P23

3E W10 FBHA_N20

3E W9 FBHA_P20

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3E V11 FBHA_N21

3E U11 FBHA_P21

3E R7 FBHA_N22

3E R6 FBHA_P22

3A AU7 FBLAN0

3A AV7 FBLAP0

3A AT8 FB_LA_DEVCLK_N

3A AT7 FB_LA_DEVCLK_P

3A AT10 FBLAN2

3A AT9 FBLAP2

3A AV8 FBLAN3

3A AW8 FBLAP3

3A AU9 FBLAN4

3A AV9 FBLAP4

3A AW10 FB_LA_SYSREF_N

3A AW9 FB_LA_SYSREF_P

3A AP8 FBLAN6

3A AR8 FBLAP6

3A AU11 FBLAN7

3A AU10 FBLAP7

3A AN9 FBLAN8

3A AP9 FBLAP8

3A AP10 FBLAN9

3A AR10 FBLAP9

3A AR12 FBLAN10

3A AT12 FBLAP10

3A AP11 FBCLK0M2CN

3A AR11 FBCLK0M2CP

3A AL10 Refclk_3An

3A AM10 Refclk_3Ap

3A AK12 FBLAN11

3A AK11 FBLAP11

3A AL12 FBLAN12

3A AM12 FBLAP12

3A AM11 FBLAN13

3A AN11 FBLAP13

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3A AL14 FBLAN14

3A AL13 FBLAP14

3A AN13 FBLAN15

3A AN12 FBLAP15

3A AJ15 FBLAN16

3A AK15 FBLAP16

3A AH13 FBLAN17

3A AH12 FBLAP17

3A AJ13 FBLAN18

3A AK13 FBLAP18

3A AF14 FBLAN19

3A AG14 FBLAP19

3A AH14 FMB_SYNC_AB

3A AJ14 FMB_SYNC_CD

3A AF15 FMB_SYNCN

3A AG15 FMB_SYNCP

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.5 HPS 共有 I/O

表 37. HPS 共有 I/O

ピン数共有 I/O ビット回路信号名説明

D18 GPIO0_IO0 USB_CLK USB2.0 クロック

E18 GPIO0_IO1 USB_STP USB2.0 ストップビット

C19 GPIO0_IO2 USB_DIR USB2.0 ダイレクション・ビット

D19 GPIO0_IO3 USB_DATA0 USB2.0 データライン 0

E17 GPIO0_IO4 USB_DATA1 USB2.0 データライン 1

F17 GPIO0_IO5 USB_NXT USB2.0 NXT フラグ

C17 GPIO0_IO6 USB_DATA2 USB2.0 データライン 2






H18 GPIO0_IO12 ENET_HPS_GTX_CLK EMAC0 RGMII TX クロック

H19 GPIO0_IO13 ENET_HPS_TX_EN EMAC0 RGMII

F18 GPIO0_IO14 ENET_HPS_RX_CLK EMAC0 RGMII RX クロック

G17 GPIO0_IO15 ENET_HPS_RX_DV EMAC0 RGMII RX DV フラグ

E20 GPIO0_IO16 ENET_HPS_TXD0 EMAC0 RGMII TXD0





G19 GPIO0_IO21 ENET_HPS_TXD3 EMAC0 RGMII TXD3

F22 GPIO0_IO22 ENET_HPS_RXD2 EMAC0 RGMII RXD2


K18 GPIO1_IO0 SPIM1_CLK MAXV IO SPI クロック

L19 GPIO1_IO1 SPIM1_MOSI MAXV IO SPI マスター出力 / スレ―ブ入力

H22 GPIO1_IO2 SPIM1_MISO MAXV IO SPI スレ―ブ入力 / マスター出力

H21 GPIO1_IO3 SPIM1_SS0_N MAXV IO SPI チップセレクト 0

J21 GPIO1_IO4 SPIM1_SS1_N MAXV IO SPI チップセレクト 1

J20 GPIO1_IO5 A10SH_GPIO0 MAXV_GPIO0

J18 GPIO1_IO6 UARTA_TX UART ポート 1 TX

J19 GPIO1_IO7 UARTA_RX UART ポート 1 RX

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05


ピン数共有 I/O ビット回路信号名説明

H23 GPIO1_IO8 ENETB_MDIO EMAC2 MDIO

J23 GPIO1_IO9 ENETB_MDC EMAC2 MDIC

K21 GPIO1_IO10 ENET_HPS_MDIO EMAC0 MDIO

K20 GPIO1_IO11 ENET_HPS_MDC EMAC0 MDIC

L20 GPIO1_IO12 SH_SDA I2C ポート 1 SDA

M20 GPIO1_IO13 SH_SCL I2C ポート 1 SCL

N20 GPIO1_IO14 A10SH_GPIO1 MAXV_GPIO1

P20 GPIO1_IO15 TRACE_ClK TRACE クロック

K23 GPIO1_IO16 A10SH_GPIO2 MAXV_GPIO2

L23 GPIO1_IO17 A10SH_GPIO3 MAXV_GPIO3

N23 GPIO1_IO18 ENETA_MDIO EMAC1 MDIO

N22 GPIO1_IO19 ENETA_MDC EMAC1 MDIC

K22 GPIO1_IO20 TRACE_D0 TRACE D0

L22 GPIO1_IO21 TRACE_D1 TRACE D1

M22 GPIO1_IO22 TRACE_D2 TRACE D2

M21 GPIO1_IO23 TRACE_D3 TRACE D3

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.6 USB 2.0 ポート (HPS)

この開発では、USB2.0 インターフェイス 1 つをサポートしています。HPS USB インターフェイスは、マイクロ USB コネクター (J4) に接続する USB3320 PHY に接続されます。

表 38. USB 2.0 FPGA の信号名と機能

FPGA ピン割り当て共有 I/O ビット回路信号名説明

D18 GPIO0_IO0 USB_CLK USB2.0 クロック

E18 GPIO0_IO1 USB_STP USB2.0 ストップビット

C19 GPIO0_IO2 USB_DIR USB2.0 ダイレクション・ビット



F17 GPIO0_IO5 USB_NXT USB2.0 NXT フラグ







5.9.7 RS-232 UART (HPS)

この開発ボードは、HPS デバッグ UART と FPGA デバッグ UART インターフェイスの 2 つの UARTインターフェイスをサポートしています。HPS デバッグ UART は、 FT232RQ-REEL USB と UART 間のブリッジを使用してミニ USB コネクター (J10) に接続されています。このインターフェイスでサポートされる大レートは 1 Mbps です。FPGA デバッグ UART は、MAX3221 UART PHY を使用してDB9 コネクター (J25) に接続されています。ボード・リファレンス D11 と D12 は、TX と RX の動作を示すために点灯する HPS デバッグ UART LED です。

表 39. UART FPGA の信号名と機能

FPGA ピン割り当て共有 I/O ビット回路信号名説明

J18 GPIO1_IO6 UARTA_TX HPS デバッグ UART ポート 1TX

J19 GPIO1_IO7 UARTA_RX HPS デバッグ UART ポート 1RX

AV22 - CVP_CONFDONE FPGA コンフィグレーション後のHPS UART0 TX

AU21 - CRCERROR FPGA コンフィグレーション後のHPS UART0 RX

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.8 リアルタイム・クロック (HPS)

HPS システムは I2C インターフェイスを介して接続されたバッテリー・バックアップのリアルタイム・クロック (RTC) を有します。RTC は Maxim Semiconductor の DS1339 デバイスを使用して実装されています。デバイスは、電源障害を検出して自動的にバックアップ・バッテリー電源に切り替えて時刻を維持し続ける内蔵の電源検出回路を備えています。デバイスは、1.55V の公称電圧を持つEnergizer 357-303HVZ リチウムコイン電池を使用しています。

注意: RTC のバッテリーは開発キットに付属していません。

5.9.9 SFP+

開発ボードには、FPGA からの 2 つのトランシーバー・チャネルを使用する SFP+ ポート 2 つが付属しています。これらのポートは、FPGA からシリアルデータを取り込み、光信号に変換します。どちらの SFP+ ポートもアクティブであり、SFP+ ケージ・アセンブリーを備えています。

表 40. SFP+ FPGA トランシーバー・ピン割り当て


AW36 SFPB_TX_N 出力 SFP+ B トランスミッター

AW37 SFPB_TX_P 出力 SFP+ B トランスミッター

AT30 SFPB_RX_N 入力 SFP+ B レシーバー

AT31 SFPB_RX_P 入力 SFP+ B レシーバー

AW32 SFPA_TX_N 出力 SFP+ A トランスミッター

AW33 SFPA_TX_P 出力 SFP+ A トランスミッター

AU32 SFPA_RX_N 入力 SFP+ A レシーバー

AU33 SFPA_RX_P 入力 SFP+ A レシーバー

AR29 LMK_SFPCLK_P 入力クロッククリーナーからの SFP+クロック・リファレンス

AR28 LMK_SFPCLK_N 入力クロッククリーナーからの SFP+クロック・リファレンス

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.10 I2C インターフェイス

I2C バッファーは、I2C ポート 1 に接続されています。I2C バッファーのイネーブルピンは MAX VA10I2CENにより制御されています。HPS は表 4190 ページの示す I2C デバイスへのアクセス前に、A10I2CENをロジック 1 に設定する必要があります。

図 -28: I2C バス接続ADC

LTC2497(Current of DC)

ADCLTC2497

Current of Core, C2

Address =b’0010100


LTBUS

SEEPROM24LC32A

RTCDS1339C

TEMPMAX1619




SFP+ A PCIE Slot FMCA Slot


Address =b’???

Address =b’???

BUS 1 BUS 1

EXTA BUS EXTA BUS

SFP+ B FMCB SlotEXTA BUS

Address =b’???


ClockSI5338

ClockSI5338XCVR

ClockSI5338

EMI Clock




Clock BUS Clock BUS

PowerManagement

LTC2977

LTM46770.9 V

Output

LTM4676A3.3 V

OutputPMBUS PMBUS PMBUS

PMBUSCON PMBUS

MAX V

LevelShift

FXMA2102UMX

A10_VID

A10PMBUSEN

VID

BUS 1

PMBUS

LevelShift

FXMA2102UMX

LevelShift

FXMA2102UMX

MAX V

LevelShift

FXMA2102UMX

LCDLCD BUS

A10_PMBUSDIS_N

A10_HPS_I2C1

LevelShift

FXMA2102UMX

MAX V

A10I2CEN

I2C1





2V5 I2CBUS

5V0 I2CBUS

A10_2U2C

表 41. I2C デバイスアドレス

アドレスデバイス

0x14、0x16 LT2497 ADC

0x51 24LC32A EEPROM

0x68 DS1339C リアルタイム・クロック回路

0x4c MAX1619 温度モニター

0x71、0x70、0x73 Si5338 クロック・ジェネレーター

0x5C LTC2977 パワー・マネッジメント

0x42 0.9V LTM4677 パワー・コントローラー

0x0E 3.3VLTM4676A パワー・コントローラー

0x28 LCD

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.11 FPGA 汎用 I/O コンフィグレーション

5.9.11.1 FPGA-I/O MAX V インターフェイス

13 個の FPGA I/O ペア (FPGAIO_NP 信号 ) が、イーサネット向け FPGA I/O MAX V CPLD、FPGA ユーザー IO、ディスプレイ・ポート、および SDI アプリケーションのサポートに接続されています。

表 42. FPGA I/O ペアの I/O 割り当て


3E M2 FPGAIO9_N

3E M1 FPGAIO9_P

3E N4 FPGAIO8_N

3E N3 FPGAIO8_P

3E R3 FPGAIO7_N

3E R2 FPGAIO7_P

3E N2 FPGAIO6_N

3E N1 FPGAIO6_P

3E R1 FPGAIO5_N

3E P1 FPGAIO5_P

3E P4 FPGAIO4_N

3E P3 FPGAIO4_P

3E P6 FPGAIO3_N

3E P5 FPGAIO3_P

3E T5 FPGAIO2_N

3E R5 FPGAIO2_P

2I AR22 FPGAIO_N

2I AR23 FPGAIO_P

2I AL22 FPGAIO12_N

2I AM22 FPGAIO12_P

2I AP21 FPGAIO11_N

2I AR21 FPGAIO11_P

2I AN22 FPGAIO10_N

2I AN21 FPGAIO10_P

2I AL20 FPGAIO1_N

2I AM21 FPGAIO1_P

下の図は、2 つの MAX V と FPGA の間の信号接続を示しています。

5 ボード・コンポーネントUG-20004 | 2017.09.05


図 -29: コントロール信号接続

si516_fssdi_clk148_down

sdi_clk148_upsdi_tx_sd_hdn

sdi_mf3_mosisdi_mf4_status

sdi_xhd_rateDP_HOT_PLUG

DP_ONenetb_intn

enetb_reseteneta_intn

eneta_reset

sfpb_lossfpa_los

user_dipsw_fpga3user_dipsw_fpga2user_dipsw_fpga1user_dipsw_fpga0

user_pb_fpga3user_pb_fpga2user_pb_fpga1user_pb_fpga0user_led_fpga3user_led_fpga2user_led_fpga1user_led_fpga0

plbus_alternA10PMBUSEN

MAXV

toMA

XV13

MAXV

toMA

XV12

MAXV

toMA

XV11

MAXV

toMA

XV10

MAXV

toMA

XV9

MAXV

toMA

XV8

MAXV

toMA

XV7

MAXV

toMA

XV6

MAXV

toMA

XV5

MAXV

toMA

XV4

MAXV

toMA

XV3

MAXV

toMA

XV2

MAXV

toMA

XV1

MAXV

toMA

XV0

FPGAIO12_NFPGAIO12_PFPGAIO11_NFPGAIO11_PFPGAIO10_NFPGAIO10_PFPGAIO9_NFPGAIO9_PFPGAIO8_NFPGAIO8_PFPGAIO7_NFPGAIO7_PFPGAIO6_NFPGAIO6_PFPGAIO5_NFPGAIO5_PFPGAIO4_NFPGAIO4_PFPGAIO3_NFPGAIO3_PFPGAIO2_NFPGAIO2_PFPGAIO1_NFPGAIO1_PFPGAIO0_NFPGAIO0_P

user_dipsw_hps3

MAX2toMAXV13

FPGA_IO5FPGA_IO4

MAX II

MAX V (System)

MAX V (I/O)

FPGA

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.11.2 LMK04828 コントローラー

TI インターフェイスは、USB インターフェイスを使用して LMK04828 クロッククリーナーにアクセスします。LMK04828 コントローラーは、FT245RQ 信号を LMK04828 クロック・クリーナー・チップのSPI インターフェイスに渡します。

図 -30: LMK04828 コントローラー

USB_MAXV_RXFnUSB_MAXV_TXEnUSB_MAXV_WRUSB_MAXV_RDnUSB_MAXV_RESET

USB_MAXV_D0USB_MAXV_D1USB_MAXV_D2USB_MAXV_D3USB_MAXV_D4USB_MAXV_D5USB_MAXV_D6USB_MAXV_D7

USB_MAXV_RXFnUSB_MAXV_TXEnUSB_MAXV_WRUSB_MAXV_RDnUSB_MAXV_RESET

USB_MAXV_D0USB_MAXV_D1USB_MAXV_D2USB_MAXV_D3USB_MAXV_D4USB_MAXV_D5USB_MAXV_D6USB_MAXV_D7

FT245RQ MAX V

LMK_RESETSPI_SDIOSPI_CLKSPI_CSn

LMK04828

RESETSDIOSCKCS

J33 はリファレンス・クロック・ソースの選択に使用されます。

表 43. J33 リファレンス・クロック・ソース

説明クロッククリーナーのクロックソース

OPEN VCXO

SHORT EXT_CLOCK

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.11.3 FPGA 抵抗 MUX

JESD204B フレームソースは抵抗 MUX により選択が可能です。

表 44. JESD204B フレームソース選択

JESD204B モードマスター ( クロッククリーナーからのクロックソース ) 選択 1 ( デフォルト )

FMCA スロット抵抗 MUX FMCB スロット抵抗 MUX FPGA 抵抗 MUX

R612 R361 R575

R613 R365 R576

R621 R373 R584

R633 R383 R585

JESD204B モードマスター ( FPGA からのクロックソース ) 選択 2

FMCA スロット抵抗 MUX FMCB スロット抵抗 MUX

R610 R360

R611 R361

R620 R372

R632 R382

FBHA_P/N6、FBHA_PN17、FBHA_PN21 および FBHA_PN23 はデフォルトによるトランシーバーとして選択されます。

表 45. FBHA6、FBHA17、FBHA21、および FBHA23 パッシブ MUX

MUX ID 選択 1 ( デフォルト ) 選択 2

FBHA6 MUX FBD12C2MP/N FBHA_P/N6

C367 R437

C376 R445


C422 R470

C423 R471

FBHA21 MUX FBD15M2CP/N FBHA_P/N21

C335 R404

C336 R405


C346 R411

C354 R427

FPGA 3A、3E、3G および 3H バンク・リファレンス・クロックは、異なるクロックソースから選択されます。

5 ボード・コンポーネントUG-20004 | 2017.09.05


表 46. 3A、3E、3G および 3H バンク・リファレンス・クロック選択

MUX ID 選択 1 ( デフォルト ) 選択 2 選択 3

REFLCK_3AMux CLK_3A FBCLK1M2C

R354 R355

R347 R348

REFClk_3EMUX LMK_CLEAN_CLK FACLK1M2C CLK_3E

R576 R577 R579

R575 R574 R578

Refsys_3EMUX LMK_SYSREF FACLK3BDIR

R585 R587

R584 R586

REFCLK_3GMUX RCLOCK_OUT FACLK2BIDIR

R602 R604

R601 R603

FA_EMI_3HMUX FACLK0M2C CLK_FAEMI

R596 R594

R595 R593

5.9.11.4 FPGA デバッグポート

デバッグポートは、HPS 16 ビット・トレース・デバッグ・ポートと Blaster ダイレクト・デバッグ・ポートの両方をサポートする必要があります。

表 47. FPGA デバッグポート

バンクピン番号回路図上の名前 HPS トレースモードUSER_DIPSW_HPS3 = 0

Blaster ダイレクトポートUSER_DIPSW_HPS3 = 1

2A AM19 FTRACE_D0 HPS 16 ビット・トレース・ポート D0 Direct_USB_D0

2A AM16 FTRACE_D1 HPS 16 ビット・トレース・ポート D1 Direct_USB_D1

2A AN16 FTRACE_D2 HPS 16 ビット・トレース・ポート D2 Direct_USB_D2

2A AP16 FTRACE_D3 HPS 16 ビット・トレース・ポート D3 Direct_USB_D3

2A AR16 FTRACE_D4 HPS 16 ビット・トレース・ポート D4 Direct_USB_D4

2A AN19 FTRACE_D5 HPS 16 ビット・トレース・ポート D5 Direct_USB_D5

2A AP19 FTRACE_D6 HPS 16 ビット・トレース・ポート D6 Direct_USB_D6

2A AR18 FTRACE_D7 HPS 16 ビット・トレース・ポート D7 Direct_USB_D7

2A AT18 FTRACE_D8 HPS 16 ビット・トレース・ポート D8 Direct_USB_RDn

2A AR17 FTRACE_D9 HPS 16 ビット・トレース・ポート D9 Direct_USB_Wrn

2A AT17 FTRACE_D10 HPS 16 ビット・トレース・ポート D10 Direct_USB_OEn

2A AT19 FTRACE_D11 HPS 16 ビット・トレース・ポート D11 Direct_USB_RESETn

2A AU19 FTRACE_D12 HPS 16 ビット・トレース・ポート D12 Direct_USB_EMPTY

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05


バンクピン番号回路図上の名前 HPS トレースモードUSER_DIPSW_HPS3 = 0

Blaster ダイレクトポートUSER_DIPSW_HPS3 = 1

2A AT20 FTRACE_D13 HPS 16 ビット・トレース・ポート D13 Direct_USB_FULL

2A AU20 FTRACE_D14 HPS 16 ビット・トレース・ポート D14 Direct_USB_SDA

2A AU17 FTRACE_D15 HPS 16 ビット・トレース・ポート D15 Direct_USB_SCL

2A AU16 FTRACE_CLK HPS トレースクロック -

2A AP18 USB_FPGA_CLK - Blaster USB クロック

5.9.11.5 FPGA PMBUS VID

表 48. PMBUS VID ピン割り当て

バンクピン番号回路図上の名前説明

2A AV19 FPGA_IO4 A10PMBUSEN

2A AW18 FPGA_IO5 PMBUS_ALTERTn

2A AW21 VID_SCL_1V8 PMBUSVID SCL

2A AW19 VID_SDA_1V8 PMBUSVID SDA

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.11.6 FPGA 補助信号

表 49. FPGA 補助信号

バンクピン番号回路図上の名前説明

2A AH18 PS_D0 PS モード・データライン

2A AN18 CLK_50M_FPGA MAXV 50Mhz クロック

2A AP20 CLKUSR 100Mhz クロック

2A AR20 FPGA_IO1 EMAC1 MDC 信号

2A AV16 FPGA_IO0 EMAC1 MDIO 信号

2A AW16 PCIE1V8_PERSTn PCIE PHY 0 リセット信号

2A AV18 PCIE1V8_PERST1n PCIE PHY 1 リセット信号

2A AV17 FPGA_IO3 EMAC2 MDC 信号

2A AV22 CvP_CONFDONE FPGA コンフィグレーション後の HPS UART0 TX

2A AW20 FPGA_IO2 EMAC2 MDIO 信号

2A AU21 CRCERROR FPGA コンフィグレーション後の HPS UART0 RX

2I AT22 DP_AUX_CH_N ディスプレイ・ポート AUX ポート N

2I AU22 DP_AUX_CH_P ディスプレイ・ポート AUX ポート P

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.9.12 HPS SPIO インターフェイス

HPS は SPI インターフェイスを介して以下の機能信号を監視および制御することができます。

• HPS LED 信号

• HPS プッシュボタンと DIP スイッチ信号

• パワーグッドおよび信号

• リセット信号

• FMCA/B PCIE パワーイネーブル信号

• SFP+ コントロール信号

• I2C マスター表示信号

• HPS ウォームリセット信号

• PMBUS コントロール信号

表 50. SPI インターフェイス・ピン定義

ピン説明機能

nCS チップセレクトマスターデバイスからデータをスレーブデバイスが受信または転送できるようにするアクティブ Low 信号です。

SCK シリアルクロックデータ転送を同期するためにマスターデバイスから生成されたクロック信号です。

MOSI シリアルデータ入力正の SCK クロックでシリアルデータを受信します。

MISO シリアルデータ出力負の SCK クロックエッジでシリアルにデータを送信します。

HPS SPI コントローラーは SPI マスターであり、MAX V はスレーブ SPI I/O エクスパンダーとして機能します。SPI インターフェイスは、8 ビット・フレームサイズを使用します。MOSI では、1 番目のバイトが命令バイトとして使用されます。ビット [7：1] はレジスターアドレスです。ビット [0] は、ロジック「1」がフラグ読み出しでありロジック「0」がフラグ書き込みである動作フラグです。2 番目のバイトはデータバイトです。MISO では、1 番目のバイトは 0 バイト ( パッド ) で、2 番目のバイトはデータバイトです。

図 -31: HPS SPI コントローラー書き込みタイミング図

MSB LSB

SCK

CSn

MOSI

MISO

1 2 3 4 5 6 7 8 10 11 12 13 14 15 169

Instruction

zeros

0

Register#

0

Data to store in Register#

zeros

Write Instruction

00000000

5 ボード・コンポーネントUG-20004 | 2017.09.05


図 -32: HPS SPI 書き込みタイミング ( 書き込み / 書き込み）

I1(write) WD1

0 0

I2(write) WD2

0 0

Write followed by Write

In transaction 1 a write instruction (I1) is sent with accompanying data and the read data from a prior instruction is returned .

In transaction 2 a write instruction (I2) is sent with accompanying data and the read data from a prior instruction is returned .

図 -33: HPS SPI 読み出しタイミング図

MSB

SCK

CSn

MOSI

MISO

1 2 3 4 5 6 7 8 10 11 12 13 14 15 169

Data from this register read instruction

LSB

Register#

1

Zeros (Dummy Read)

Read Instruction

00

00000000

zero

0 0 0 0 0 0

図 -34: HPS SPI 読み出しタイミング ( 読み出し / 書き込み )

I2(write) WD2

0 0

Read followed by Write

In transaction 1 a read instruction (I1) is sent and the read data from a prior instruction is returned .

In transaction 2, a 0 is written and the read data from I 1 is returned . Since the 0 is a write, the read register is not updated .

In transaction 3, a write instruction (I2) is sent with accompanying data and the read data from I 1 is returned .

I1(read) 0

0 RD1

図 -35: HPS SPI 読み出しタイミング ( 読み出し / 読み出し )Read followed by Read

In transaction 1 a read instruction (I1) is sent. The data from the last read is returned .

On transaction 2, the read data from I 1 is returned . Since a 0 is a write so the read data register is not updated for the 3rd transaction .

In transaction 3, a read instruction (I2) is sent.

On transaction 4, the read data from I 2 is returned . 0 is sent in 2nd byte .

I1(read) 0

0 RD1

I2(read) 0

0 RD2

16 8 ビット・レジスターが実装されています。MOSI では、1 番目のバイトが命令バイトとして使用されます。ビット [7：1] はレジスターアドレスです。ビット [0] は動作フラグで、つまりロジック「1」がフラグ読み出しでありロジック「0」がフラグ書き込みです。2 番目のバイトはデータバイトです。MISO では、1番目のバイトは 0 バイト ( パッド ) で、2 番目のバイトはデータバイトです。

表 51. SPI I/O エクスパンダー・レジスター定義

命令 (8 ビット )

命令の説明レジスターデータの説明

00000001 CPLD リビジョン値レジスター 0: 読み出し専用レジスター

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05




読み出し値は CPLD リビジョン値

00000010 HPS LED レジスターの書き込み

Register 1:Bit[7:4] - USER_LED_HPS[3:0]、アクティブ Low、デフォルト値は “0xF”Bit[3:0] - 予約済み、デフォルト値は “0x0”

00000011 HPS LED レジスターの読み出し

Register 1:ビット [7:4] - USER_LED_HPS[3:0]ビット [3:0] - 予約済みデフォルト値は “0xF0”

00000101 HPS プッシュボタンとDIP スイッチレジスターの読み出しード

Register 2:USER_PB_HPS と USER_DIPSW_HPS の現在のステータスBit[7:4] - USER_PB_HPS [3:0]Bit[3:0] - USER_DIPSW_HPS [3:0]

00000110 書き込み HPS プッシュボタン IRQ フラグクリアー・レジスター

Register 3:Bit[7] - レジスター 2 のビット 7 フラグをクリアーするためにロジック 1 を書き込み、フラグがクリアーになった後、このビットにロジック 0 を書き込んでリセットします。Bit[6] - レジスター 2 のビット 6 フラグをクリアーするためにロジック 1 を書き込み、フラグがクリアーになった後、このビットにロジック 0 を書き込んでリセットします。Bit[5] - レジスター 2 のビット 5 フラグをクリアーするためにロジック 1 をライトし、フラグがクリアーになった後、このビットにロジック 0 を書き込んでリセットします。Bit[4] - レジスター 2 でビット 4 フラグをクリアーするためにロジック 1 をライトし、フラグがクリアーになった後、このビットにロジック 0 を書き込んでリセットします。

00000111 HPS プッシュボタンIRQ フラグレジスターの読み出し

Register 3: 読み出し専用レジスターBit[7:4] - USER_PB_HPS ホールドレジスター・ビットBit 7: USER_PB_HPS3 IRQ フラグ、アクティブ Low、レジスター 3 のビット 7 によるフラグクリアーBit 6: USER_PB_HPS2 IRQ フラグ、アクティブ Low、レジスター 3 のビット 6 によるフラグクリアーBit 5: USER_PB_HPS1 IRQ フラグ、アクティブ Low、レジスター 3 のビット 5 によるフラグクリアーBit 4: USER_PB_HPS0 IRQ フラグ、アクティブ Low、レジスター 3 のビット 4 によるフラグクリアーBit[3:0] - 予約済みプッシュボタンのうちの 1 つが押された場合は、対応する PB の IRQ レジスタービットが設定され、A10_SH_GPIO0 が「0」にコンフィグレーションされます。A10_SH_GPIO0 は、(PB がまだ押されている場合でも ) HPS が関連するビットをクリアーした後に「1」に戻ります。2 番目のプッシュボタンが HPS が 1 番目のプッシュボタンの割り込み処理の間に押された場合、HPS が割り込みをクリアーするまでは 2 番目の PB の IRQ レジスタービットは「0」の状態です。HPS が 2 番目の PB の IRQ レジスタービットをクリアーするまで、A10_SH_GPIO0 は Low の状態を保持します。

00001001 Power good1 レジスターの読み出し

Register 4: リード専用オプションBit[7] - operation_flag。「1」: パワーオン完了。「0」: システムはパワーダウン・サイクル中です。Bit[6] - 1V8_Pgood。「1」: 1.8V パワーレール出力は正常です。「0」: 1.8V パワーレール出力は異常です。Bit[5] - 2V5_Pgood。「1」: 2.5V パワーレール出力は正常です。「0」: 2.5V パワーレール出力は異常です。Bit[4] - 3V3_Pgood。「1」: 3.3V パワーレール出力は正常です。「0」: 3.3V パワーレール出力は異常です。Bit[3] - 5V0_Pgood。「1」: 5V パワーレール出力は正常です。「0」: 5V パワーレール出力は異常です。Bit[2] - 0V9_Pgood。「1」: 0.9V パワーレール出力は正常です。「0」: 0.9V パワーレール出力は異常です。

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05




Bit[1] - 0V95_Pgood。「1」: 0.95V パワーレール出力は正常です。「0」: 0.95V パワーレール出力は異常です。Bit[0] - 1V0_Pgood。「1」: 1.0V パワーレール出力は正常です。「0」: 1.0V パワーレール出力は異常です。

00001011 Power good2 レジスターの読み出し

Register 5: リード専用レジスターBit[7] - HPS_Pgood。「1」: HPS コアのパワーレール出力は正常です。「0」: HPS コアのパワーレール出力は異常です。Bit[6] - HILOHPS_VDDPgood。「1」: HPS メモリーのパワーレール出力は正常です。「0」: HPSメモリーのパワーレール出力は異常です。Bit[5] - HILO_VDDPgood。「1」: FPGA メモリー VDD のパワーレール出力は正常です。「0」:FPGA メモリー VDD のパワーレール出力は異常です。Bit[4] - HILO_VDDQPgood。「1」: FPGA メモリー VDDQ のパワーレール出力は正常です。「0」:FPGA メモリー VDDQ のパワーレール出力は異常です。Bit[3] - FMCAVADJPGood。「1」: FMCAVADJ のパワーレール出力は正常です。「０」：FMCAVADJのパワーレール出力は異常です。Bit[2] - FMCBVADJPGood。「1」: FMCBVADJ のパワーレール出力は正常です。「0」: FMCBVADJのパワーレール出力は異常です。Bit[1] - FAC2MPgood。「1」: FMCA スロットパワーは正常です。「０」: FMCA スロットパワーは異常です。Bit[0] - FBC2MPgood。「1」: FMCB スロットパワーは正常です。「０」: FMCB スロットパワーは異常です。

00001101 Power good3 と現在のレジスターの読み出し

Register 6: 読み出し専用オプションBit[7] - FAM2CPgood。「1」: FMCA スロット DC パワー出力は正常です。「0」: FMCA スロットDC パワー出力は異常です。Bit[6] - 10V_Fail_n。「1」: 10V 以上の入力電圧。「0」: 10V 以下の入力電圧。Bit[5] - BF_PRESENTn。「1」: ブート・フラッシュ・カードなし。「0」: ブート・フラッシュあり。Bit[4] - FILE_PRESENTn。「1」: ブート・フラッシュ・カードなし。「0」: ファイル・フラッシュあり。Bit[3] - FMCA_PRESENTn。「１」：FMCA カードなし。「０」：FMCA カードあり。Bit[2] - FMCB_PRESENTn。「1」: FMCB カードなし。「0」: FMCB カードあり。Bit[1] - PCIE_PRESENTn。「1」: PCIE カードなし。「0」: PCIE カードあり。Bit[0] - 予約済み

00001110 FMCA/B PCIE パワー・イネーブル・レジスターの書き込み

Register 7Bit[7] - PCIE_EN。「1」: PCIE RC スロットパワーを有効にします。「0」: PCIE RC スロットパワーを無効にします。Bit[6] - PCIE_AUXEN。「1」: PCIE RC スロット補助電源を有効にします。「0」: PCIE RC 補助電源を無効にします。Bit[5:0] - 予約済み

00001111 FMCA/B PCIE パワー・イネーブル・レジスターの読み出し

Register 7パワー・イネーブル・レジスターのステータスの読み出し

00010000 HPS リセットレジスターの書き込み

Register 8Bit[7] - 予約済みBit[6] - 予約済みBit[5] - 予約済みBit[4] - 予約済みBit[3] - 予約済みBit[2] - 予約済みBit[1] - ENET_HPS_RESETn。アクティブ Low にして HPS イーサネット・ポートをリセットします。Bit[0] - 予約済み

00010001 HPS リセットレジスターの読み出し

Register 8Bit[7] - HPS_UARTA_RESETn。読み出し専用ビット。常に「1」です。

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05




Bit[6] - HPS_WARM_RESETn。読み出し専用ビット。「0」: WARM_Reset ボタンは押された状態です。「1」: 動作なしです。Bit[5] - HPS_WARM_RESET1n。読み出し専用ビット。「0」: トレースリセットが検出されます。「1」は動作なしです。Bit[4] - HPS_COLD_RESETn. 読み出し専用ビット。「0」: Cold_Reset ボタンは押された状態です。「1」は動作なしです。Bit[3] - HPS_NPOR. 読み出し専用ビット。HSP 用 NPOR。アクティブ Low。Bit[2] - HPS_NRST。読み出し専用ビット。HSP 用 NRST。アクティブ Low。Bit[1] - ENET_HPS_RESETn. ENET_HPS_RESETn のステータスを読み出します。Bit[0] - ENET_HPS_INTn。ENET_HPS_INTn 現在の状態。

00010010 USB & BQSPI& FILE& PCIE リセットレジストターの書き込み

Register 9Bit[7] - USB_RESET。アクティブ High にして HPS USB をリセットします。Bit[6] - BQSPI_RESETn。アクティブ Low にしてボートフラッシュをリセットをします。Bit[5] - FILE_RESETn。アクティブ Low にして FILE フラッシュをリセットします。Bit[4] - PCIE_PERSTn。アクティブ Low にして PCIE スロットをリセットします。Bit[3:0] - 予約済み

00010011 USB & BQSPI& FILE& PCIE リセットレジスターの読み出し

Register 9USB & BQSPI& FILE & PCIE リセットのステータスの読み出しBit[7] - USB_RESETBit[6] - BQSPI_RESETnBit[5] - FILE_RESETnBit[4] - PCIE_RESETnBit[3:0] - 予約済み

00010100 SFPA コントロール・レジスターの書き込み

Register 10Bit[7] - SFPA_TXDISABLE.。「1」: SFPA TX を無効にします。「0」: SFPA を有効にします。Bit[6:5] - SFPA_RATESEL[1:0]。SFPA RX レート選択。「0」: <4.25GBd1: > 4.25GBdBit[4:0] - 予約済み

00010101 SFPA コントロールレジスターの読み出し

Register 10Bit[7] - SFPA_TXDISABLE。「1」: SFPA TX を無効にします。「0」: SFPA TX を有効にします。Bit[6:5] - SFPA_RATESEL[1:0]。SFPA RX レート選択。「0」: <4.25GBd1: > 4.25GBdBit [4] - SFPA_LOS. SFPA の信号損失。「1」: LOS。「0」: 正常。Bit[3] - SFPA_FAULT. SFPA の Tx fault 信号。「1」: デフォルト。「0」: 正常。Bit[2] - SFPA_PRESENTn。スロット A の SFP モジュールの信号を検出します。「1」: SFP モジュールなし。「0」: SFP モジュールプあり。Bit[1:0] - 予約済み

00010110 SFPB コントロール・レジスターの書き込み

Register 11Bit[7] - SFPB_TXDISABLE。「1」: SFPB TX を有効にします。「0」: SFPB TX を無効にします。Bit[6:5] - SFPA_RATESEL[1:0]。SFPA RX レート選択。「0」: <4.25GBd1: > 4.25GBdBit[4:0] - 予約済み

00010111 SFPB コントロール・レジスターの読み出し

Register 11Bit[7] - SFPB_TXDISABLE。SFPB TXDISABLE のステータスを読み出します。Bit[6:5] - SFPB_RATESEL[1:0]。SFPB レート選択のステータスを読み出します。Bit[4] - SFPB_LOS。SFPB の Los 信号を読み出します。「1」: ロス。「0」: 正常。Bit[3] - SFPB_FAULT。SFPB の Tx Fault 信号を読み出します。「1」: Fault。「0」: 正常。Bit[2] - SFPB_PRESENTn。スロット B で SFP モジュールの信号を検出します。「1」: SFP モジュールなし。「0」: SFP モジュールあり。Bit[1:0] - 予約済み

00011001 I2C マスターレジスターの読み出し

Register 12Bit[7] - I2C マスター表示。「1」: HPS は I2C マスターです。「0」: MAXV は I2C マスターです。

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05




Bit[6:0] - 予約済み

00011010 HPS ウォームリセット・レジスターの書き込み

Register 13Bit[7:6] - “00”Bit[5] - HPS_SPI_WARM_RESETn。アクティブ Low にして HPS ウォームリセットにします。アクティブになると、MAX V は自動的にこのビット 1 をクリアーします。Bit[4:0] - “00000”

00011011 HPS ウォームリセット・レジスターの読み出し

Register 13Bit[7:6] - “00”Bit[5] - HPS_SPI_WARM_RESETn。HPS SPI ウォームリセットのステータスをリードします。Bit[4:0] - “00000”

00011100 HPS ウォームリセット・キーレジスターの書き込み

Register 14Bit[7:0] - HPS ウォームリセットのキーレジスター。0xA8 の値は、レジスター 13 のビット 5 を認識させます。ソフトウェアは、レジスター 13 でビット 5 への有効な書き込み後にこのレジスターに異なる値を書き込む必要があります。

00011101 HPS ウォームリセット・キーレジスターの読み出し

Register 14HPS ウォームリセット・キーレジスターでの現在の値

00011110 PM バス・コントロール・レジスターの書き込み

Register 15Bit[7] - A10PMBUSEN。「1」: Arria 10 FPGA PMBUS を有効にします。「0」: Arria 10 FPGAPMBUS を無効にします。Bit[6] - A10_PMBUSDIS_N。「1」: MAX5/HPS PMBus システムを有効にします。「0」: SystemMAX5/HPS PMBus システムを無効にします。Bit[5:0] - 予約済み

00011111 PM バス・コントロール・レジスターを読み出し

Register 15Bit[7] - A10PMBUSEN。「1」: Arria 10 FPGA PMBUS は有効になります。「0」: Arria 10 FPGAPMBUS は無効になります。Bit[6] - A10_PMBUSDIS_N。「1」: MAXV/HPS PMBus システムは有効になります。「0」:MAXV/HPS PMBus システムは無効になります。Bit[5] - Pmbus_Altertn。「1」: I2C は正常です。「0」: I2C はハングします。Bit[4:0] - 予約済み

5.10 メモリー

この項では、開発ボードののメモリー・インターフェイスのサポート、および Arria 10 SoC に関連する信号名、タイプ、および接続性について説明します。開発ボードは以下のメモリー・インターフェイスを備えています。

• DDR3/DDR4 (FPGA)

• DDR3/DDR4/QDRIV/RLDRAM3 (HPS)

• ブートフラッシュ :

— QSPI

— マイクロ SD フラッシュ

— NAND

• I2C EEPROM

関連情報• タイミング解析

5 ボード・コンポーネントUG-20004 | 2017.09.05


http://www.altera.com/literature/hb/external-memory/emi_debug_timing.pdf

• DDR, DDR2, and DDR3 SDRAM Design Tutorials

5 ボード・コンポーネントUG-20004 | 2017.09.05


http://www.altera.com/literature/hb/external-memory/emi_tut_ddr.pdf

5.10.1 FPGA 外部メモリー

HILO メモリーカードに接続されている 72 ビット・メモリー・インターフェイスの 1 つは、3 つの I/Oバンク (3B、3C、3D) に割り当てられています。ハードメモリー・コアはこのインターフェイスに割り当てられています。下の表に DDR3、DDR4、RLDRAM3、および QDRIV インターフェイスのメモリー・インターフェイスのピン割り当てをリストします。

表 52. FPGA 外部メモリー・インターフェイス・ピン

バンクピン番号 DDR3 DDR4 RLDRAM3 QDRIV 回路図上の名前

3D W8 DDR3 DQ36 DDR4 DQ36 RLDRAM3 DQ23 QDRIV DQB4 MEM_DQB4

3D Y8 DDR3 DQ32 DDR4 DQ32 RLDRAM3 DQ19 QDRIV DQB0 MEM_DQB0


3D AA9 DDR3 DQ38 DDR4 DQ38 RLDRAM3 DQ25 QDRIV DQB6 MEM_DQB6

3D AB11 DDR3 DQ33 DDR4 DQ33 RLDRAM3 DQ26 QDRIV QKB_N0 MEM_DQB1

3D AA10 DDR3 DM4 DDR4 LDM_n2 RLDRAM3 DQ18 QDRIV DINVB0 MEM_DMB0

3D AA8 DDr3 DQSn4 DQSL_n2 RLDRAM3 QK2n QDRIV DQB17 MEM_DQSB_N0

3D AA7 DDR3 DQSp4 DQSL_p2 RLDRAM3 QK2p QDRIV DQB16 MEM_DQSB_P0

3D AB10 DDR3 DQB34 DDR4 DQ34 RLDRAM3 DQ21 QDRIV DQB2 MEM_DQB2

3D AB9 DDR3 DQ35 DDR4 DQ35 RLDRAM3 DQ22 QDRIV DQB3 MEM_DQB3

3D AB7 DDR3 DQ39 DDR4 DQ39 RLDRAM3 DQ26 QDRIV QKB_N0 MEM_DQB7

3D AC7 QDRIV QKB_P0 MEM_QKB_P0

3D Y7 DDR3 DQ41 DDR4 DQ41 QDRIV DQB8 MEM_DQB9



3D AA5 DDR3 DQ42 DDR4 DQ42 QDRIV DQB9 MEM_DQB10

3D AD5 DDR3 DQ46 DDR4 DQ46 QDRIV DQB13 MEM_DQB14


3D AE6 DDR3 DQS_n5 DDR4 DQSU_n2 RLDRAM3 DK0n QDRIV DKB_n0 MEM_DQSB_N1

3D AE5 DDR3 DQs_p5 DDR4 DQSU_p2 RLDRAM3 DK0p QDRIV DKB_p0 MEM_DQSB_P1

3D AC6 DDR3 DQ45 DDR4 DQB45 QDRIV DQB12 MEM_DQB13

3D AD6 QDRIV DQB15 MEM_DQB32

3D AB6 DDR3 DQ47 DDR4 DQ47 QDRIV DQB14 MEM_DQB15

3D AB5 DDR3 DM5 DDR4 UDM_n2 QDRIV QVLDB0 MEM_DMB1



3D W1 DDR3 DQ49 DDR4 DQ49 RLDRAM3 DQ2 QDRIV DQB19 MEM_DQB17


3D AA4 DDR3 DQ51 DDR4 DQ51 RLDRAM3 DQ4 QDRIV DQB21 MEM_DQB19


continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3D AA3 DDR3 DQS_n6 DDR4 DQSL_n3 RLDRAM3 QK0n QDRIV DQB35 MEM_DQSB_N2

3D AA2 DDR3 DQS_p6 DDR4 DQSL_p3 RLDRAM3 QK0 QDRIV DQB34 MEM_DQSB_P2

3D AB2 DDR3 DM6 DDR4 LDM_n3 RLDRAM3 DQ0 QDRIV DINVB1 MEM_DMB2


3D AC4 DDR3 DQ55 DDR4 DQ55 RLDRAM3 DQ8 QDRIV QKB_N1 MEM_DQB23

3D AC3 RLDRAM3 DM0 QDRIV QKB_P1 MEM_QKB_P1

3D AC1 DDR3 DM7 DDR4 UDM_n3 QDRIV QVLDB1 MEM_DMB3



3D AC2 QDRIV DQB33 MEM_DQB33

3D AF2 DDR3 DQ61 DDR4 DQ61 QDRIV DQB29 MEM_DQB29

3D AG2 DDR3 DQ60 DDR4 DQ60 QDRIV DQB28 MEM_DQB28

3D AG1 DDR3 DQSn7 DDR4 DQSU_n3 DKB_n1 MEM_DQSB_N3

3D AH1 DDR3 DQSp7 DDR4 DQSU_p3 DKB_P1 MEM_DQSB_P3

3D AE2 DDR3 DQ57 DDR4 DQ57 QDRIV DQB26 MEM_DQB25



3D AF3 DDR3 DQ59 DDR4 DQ59 QDRIV DQB28 MEM_DQB27

3C AC9 DDR3 DQ67 DDR4 DQ67 MEM_DQ_ADDR_CMD4

3C AC8 DDR3 DQ66 DDR4 DQ66 MEM_DQ_ADDR_CMD3

3C AE11 DDR3 DM8 DDR4 LDM_n4 MEM_DQ_ADDR_CMD0

3C AE10 DDR3 DQ65 DDR4 DQ65 MEM_DQ_ADDR_CMD2

3C AD9 DDR3 DQ64 DDR4 DQ64 MEM_DQ_ADDR_CMD1

3C AD8 DDR3 DQ68 DDR4 DQ68 MEM_DQ_ADDR_CMD5

3C AE8 DDR3_DQS8_n DDR4 DQSL_n4 MEM_DQS_ADDR_CMD_N

3C AF8 DDR3_DQS8_p DDR4_DQSL_P4 MEM_DQS_ADDR_CMD_P

3C AC11 DDR3 DQ69 DQ69 MEM_DQ_ADDR_CMD6

3C AD10 DDR3 DQ70 DQ70 MEM_DQ_ADDR_CMD6

3C AF10 DDR3 DQ71 DQ71 MEM_DQ_ADDR_CMD8

3C AF9 DDR4 ALERTn RLDRAM3 Csn3 QDRIV A22 MEM_ADDR_CMD29

3C AG4 DDR3 BA2 DDR4 BG0 RLDRAM3 BA2 QDRIV A21 MEM_ADDR_CMD18

3C AH4 DDR3 BA1 DDR4 BA1 RLDRAM3 BA1 QDRIV A20 MEM_ADDR_CMD17

3C AF5 DDR3 BA0 DDR4 BA0 RLDRAM3 BA0 QDRIV A19 MEM_ADDR_CMD16

3C AF4 CASn DDr4 A17 RLDRAM3 A17 QDRIV A18 MEM_ADDR_CMD19

3C AE7 RASn DDR4 A16 RLDRAM3 A18 QDRIV A17 MEM_ADDR_CMD26

3C AF7 DDR3 A15 DDR4 A15 RLDRAM3 A15 QDRIV A16 MEM_ADDR_CMD15

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3C AH3 DDR3 A14 DDR4 A14 RLDRAM3 A14 QDRIV A15 MEM_ADDR_CMD14

3C AJ3 DDR3 A13 DDR4 A13 RLDRAM3 A13 QDRIV A14 MEM_ADDR_CMD13

3C AG7 DDR3 A12 DDR4 A12 RLDRAM3 A12 QDRIV A13 MEM_ADDR_CMD12

3C AH7 240 ohm Referenceresistor

MEM_ADDR_CMD12

3C AG6 133Mhz Referenceclock

CLK_EMI_N

3C AG5 133Mhz Referenceclock

CLK_EMI_P

3C AH6 DDR3 A11 DDR4 A11 RLDRAM3 A11 QDRIV A12 MEM_ADDR_CMD11



3C AK3 DDR3 A8 DDR4 A8 RLDRAM3 A8 QDRIV A9 MEM_ADDR_CMD8




3C AL5 DDR3 A4 DDR4 A4 RLDRAM3 A4 QDRIV A5 MEM_ADDR_CMD4



3C AM4 DDR3 A1 DDR4 A1 RLDRAM3 A1 QDRIV A2 MEM_ADDR_CMD1

3C AN3 DDR3 A0 DDR4 A0 RLDRAM3 A0 QDRIV A1 MEM_ADDR_CMD0

3C AH2 DDR4 PAR RLDRAM3 REFn QDRIV A0 MEM_ADDR_CMD31

3C AJ1 DDR4 Csn1 RLDRAM3 Csn2 QDRIV AINV MEM_ADDR_CMD30

3C AK2 DDR3 CLKn DDR4 CLKn RLDRAM3 CLKn QDRIV CLKn MEM_CLK_N

3C AK1 DDR3 CLKp DDR4 CLKp RLDRAM3 CLkp QDRIV CLKp MEM_CLK_P

3C AN1 DDR3 CKE1 DDR4 CKE1 RLDRAM3 Wen QDRIV RWBn MEM_ADDR_CMD21

3C AM1 DDR3 CKE0 DDR4 CKE0 RLDRAM3 A20 QDRIV RWAn MEM_ADDR_CMD20

3C AR2 DDR3 ODT1 DDR4 ODT1 RLDRAM3 A19 QDRIV LDBn MEM_ADDR_CMD25

3C AR1 DDR3 ODT0 DDR4 ODT0 RLDRAM3 A18 QDRIV LDAn MEM_ADDR_CMD24

3C AL2 DDR3 Csn1 DDR4 Actn RLDRAM3 CSn1 QDRIV LBK1n MEM_ADDR_CMD23

3C AM2 DDR3 Csn0 DDR4 Csn0 RLDRAM3 CSn0 QDRIV LDBn MEM_ADDR_CMD22

3C AN2 DDR3 resetn DDR4 resetn RLDRAM3resetn

QDRIV resetn MEM_ADDR_CMD27

3C AP1 DDR3 Wen DDR4 BG1 RLDRAM3 BA3 QDRIV CFGn MEM_ADDR_CMD28

3B AH8 DDR3 DM0 DDR4 LDM-N0 QDRIV DINVA0 MEM_DMA0

3B AJ8 DDR3 DQ6 DDR4 DQ6 QDRIV DQA6 MEM_DQA6

3B AH9 DDR3 DQ2 DDR4 DQ2 QDRIV DQA2 MEM_DQA2

3B AJ9 DDR3 DQ1 DDR4 DQ1 QDRIV DQA1 MEM_DQA1

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3B AF12 DDR3 DQ3 DDR4 DQ3 QDRIV DQA3 MEM_DQA3

3B AG12 DDR3 DQ0 DDR4 DQ0 QDRIV DQA0 MEM_DQA0

3B AG10 DDR3 DQSn0 DDR4 DQSn0 QDRIV DQA17 MEM_DQSA_N0

3B AG9 DDR3 DQSp0 DDR4 DQSp0 QDRIV DQA16 MEM_DQSA_P0

3B AG11 DDR3 DQ5 DDR4 DQ5 QDRIV DQA5 MEM_DQA5

3B AH11 DDR3 DQ4 DDR4 DQ4 QDRIV DQA4 MEM_DQA4

3B AJ11 DDR3 DQ7 DDR4 DQ7 QDRIV QKA_N0 MEM_DQA7

3B AJ10 QDRIV QKA_P0 MEM_QKA_P0

3B AK7 DDR3 DQ13 DDR4 DQ13 RLDRAM3 DQ14 QDRIV DQA12 MEM_DQA13

3B AL7 DDR3 DQ15 DDR4 DQ15 RLDRAM3 DQ16 QDRIV DQA14 MEM_DQA15

3B AM6 DDR3 DM1 DDR4 UDM_n0 QDRIV QVLDA0 MEM_DMA1

3B AN6 DDR3 DQ12 DDR4 DQ12 RLDRAM3 DQ13 QDRIV DQA11 MEM_DQA12



3B AM7 DDR3 DQS_n1 DDR4 DQSU_n0 RLDRAM3 QK1n DKAn0 MEM_DQSA_N1

3B AN7 DDR3 DQS_p1 DDR4 DQSU_p0 RLDRAM3 QK1p DKAP0 MEM_DQSA_P1

3B AM9 DDR3 DQ14 DDR4 DQ14 RLDRAM3 DQ15 QDRIV DQA13 MEM_DQA14

3B AN8 RLDRAM3 DQ17 QDRIV DQA15 MEM_DQA32



3B AM5 DDR3 DM2 DDR4 LDM_n1 RLDRAM3 DQ13 QDRIV DINVA1 MEM_DMA2

3B AN4 DDR3 DQ20 DDR4 DQ20 QDRIV DQA22 MEM_DQA20

3B AP3 DDR3 DQ19 DDR4 DQ19 RLDRAM3QVLD1

QDRIV DQA21 MEM_DQA19

3B AR3 DDR3 DQ16 DDR4 DQ16 QDRIV DQA18 MEM_DQA16

3B AP5 DDR3 DQ22 DDR4 DQ22 QDRIV DQA24 MEM_DQA22

3B AP4 DDR3 DQ18 DDR4 DQ18 QDRIV DQA20 MEM_DQA18

3B AP6 DDR3 DQSn2 DDR4 DQSLn1 RLDRAM3 DK1n QDRIV DQA35 MEM_DQSA_N2

3B AR5 DDR3 DQSp2 DDR4 DQSLp1 RLDRAM3 DK1p QDRIV DQA34 MEM_DQSA_P2

3B AU2 DDR3 DQ17 DDR4 DQ17 QDRIV DQA19 MEM_DQA17

3B AU1 DDR3 DQ21 DDR4 DQ21 QDRIV DQA23 MEM_DQA21

3B AT3 DDR3 DQ23 DDR4 DQ23 QDRIV QKA_n1 MEM_DQA23

3B AT2 QDRIV QKA_p1 MEM_QKA_P1

3B AT5 DDR3 DQ31 DDR4 DQ31 RLDRAM3 DQ34 QDRIV DQA32 MEM_DQA31

3B AT4 DDR3 DM3 DDR4 UDM_n1 QDRIV QVLDA1 MEM_DMA3

3B AR7 DDR3 DQ30 DDR4 DQ30 RLDRAM3 DQ33 QDRIV DQA31 MEM_DQA30

continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



3B AR6 DDR3 DQ29 DDR4 DQ29 RLDRAM3 DQ32 QDRIV DQA30 MEM_DQA29

3B AU4 DDR3 DQ24 DDR4 DQ24 RLDRAM3 DQ27 QDRIV DQA25 MEM_DQA24

3B AV4 DDR3 DQ27 DDR4 DQ27 RLDRAM3 DQ30 QDRIV DQA28 MEM_DQA27

3B AV6 DDR3 DQS3n DDR4 DQSU_n1 RLDRAM3 QK3n QDRIV DKA_n1 MEM_DQSA_N3

3B AW6 DDR3 DQS3p DDR4 DQSU_p1 RLDRAM3 QK3n QDRIV DKA_p1 MEM_DQSA_P3

3B AU6 RLDRAM3 DQ35 QDRIV DQA33 MEM_DQA33

3B AU5 DDR3 DQ26 DDR4 DQ26 RLDRAM3 DQ29 QDRIV DQA27 MEM_DQA26

3B AW5 DDR3 DQ25 DDR4 DQ25 RLDRAM3 DQ28 QDRIV DQA26 MEM_DQA25

3B AW4 DDR3 DQ28 DDR4 DQ28 RLDRAM3 DQ31 QDRIV DQA29 MEM_DQA28

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.10.2 HPS 外部メモリー

FPGA 2K および 2J I/O バンクに割り当てられた 40 ビット HPS DDR3/4 メモリー・インターフェイス (32 ビット・データと 8 ビット ECC データ ) は、HILO メモリー・ドータカードに接続されています。

表 53. DDR3 と DDR4 インターフェイス向けバンク 2K と 2J I/O ピンの割り当て

バンクピン番号 DDR3 インターフェイス DDR4 インターフェイス回路図上の名前

2K P25 DM4 DM4 HMEM_DQ_ADDR_CMD0

2K N25 DQ4 ビット DQ4 ビット HMEM_DQ_ADDR_CMD3

2K L26 DQ4 ビット DQ4 ビット HMEM_DQ_ADDR_CMD4

2K K26 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD2

2K M25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD1

2K L25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD5

2K L24 DQS4_n DQS4_n HMEM_DQS_ADDR_CMD_N

2K K25 DQS4_p DQS4_P HMEM_DQS_ADDR_CMD_P

2K N24 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD6

2K M24 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD7

2K J25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD8

2K J26

2K J24 BA2 BG0 HMEM_ADDR_CMD18

2K H24 BA1 BA1 HMEM_ADDR_CMD17

2K E25 BA0 BA0 HMEM_ADDR_CMD16

2K D25 CASn A17 HMEM_ADDR_CMD19

2K F23 RASn A16 HMEM_ADDR_CMD26

2K F24 A15 A15 HMEM_ADDR_CMD15

2K G25 A14 A14 HMEM_ADDR_CMD14

2K G26 A13 A13 HMEM_ADDR_CMD13

2K F26 A12 A12 HMEM_ADDR_CMD12

2K E26 240Ω リファレンス抵抗 240Ω リファレンス抵抗 RZQ_2K

2K G24 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック CLK_HPSEMI_N

2K F25 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック CLK_HPSEMI_P

2K D24 A11 A11 HMEM_ADDR_CMD11

2K C24 A10 A10 HMEM_ADDR_CMD10

2K E23 A9 A9 HMEM_ADDR_CMD9

2K D23 A8 A8 HMEM_ADDR_CMD8


2K B22 A6 A6 HMEM_ADDR_CMD6


continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05








2K A18 未使用 PAR HMEM_ADDR_CMD31

2K A17 未使用 CSN1 HMEM_ADDR_CMD30

2K B19 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック HMEM_CLK_N

2K B20 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック HMEM_CLK_P

2K A23 ClKe1 CKe1 HMEM_ADDR_CMD21

2K A24 CKe0 CKe0 HMEM_ADDR_CMD20

2K A25 ODT1 ODT1 HMEM_ADDR_CMD25

2K A26 ODT0 ODT0 HMEM_ADDR_CMD24

2K B21 CSn1 ACTn HMEM_ADDR_CMD23

2K A22 CSn0 CSn0 HMEM_ADDR_CMD22

2K A19 resetn resetn HMEM_ADDR_CMD27

2K A20 Wen BG1 HMEM_ADDR_CMD28

2J AV26 DM3 DM3 HPSMEM_DMA0

2J AV27 DQ3 ビット DQ3 ビット HMEM_DQA4

2J AU27 DQ3 ビット DQ3 ビット HMEM_DQA5



2J AW28 DQ3 ビット DQ3 ビット HMEM_DQA0

2J AW25 DQS 3n DQS_n3 HMEM_DQSA_N0

2J AW26 DQS 3p DQS _p3 HMEM_DQSA_P0


2J AW24 DQ3 ビット DQ3 ビット HMEM_DQA3


2J AW23

2J AU25 DM2 DM2 HPSMEM_DMA1


2J AR26 DQ2 ビット DQ2 ビット HMEM_DQA11

2J AT26 DQ2 ビット DQ2 ビット HMEM_DQA10

2J AT23 DQ2 ビット DQ2 ビット HMEM_DQA14


continued...

5 ボード・コンポーネントUG-20004 | 2017.09.05



2J AT24 DQS2n DQS_n2 HMEM_DQSA_N1

2J AT25 DQS2p DQS_p2 HMEM_DQSA_P1

2J AP25 DQ2 ビット DQ2 ビット HMEM_DQA13

2J AR25 DQ2 ビット DQ2 ビット HMEM_DQA9


2J AP24

2J AN26 DM1 DM1 HPSMEM_DMA2


2J AN23 DQ1 ビット DQ1 ビット HMEM_DQA17

2J AN24 DQ1 ビット DQ1 ビット HMEM_DQA18

2J AK26 DQ1 ビット DQ1 ビット HMEM_DQA19

2J AL26 DQ1 ビット DQ1 ビット HMEM_DQA16

2J AL25 DQSn1 DQS1n HMEM_DQSA_N2

2J AM25 DQSp1 DQSl1p HMEM_DQSA_P2

2J AK23 DQ1 ビット DQ1 ビット HMEM_DQA20

2J AL23 DQ1 ビット DQ1 ビット HMEM_DQA21

2J AM24 DQ1 ビット DQ1 ビット HMEM_DQA23

2J AL24

2J AH25 DM0 DM0 HPSMEM_DMA3

2J AJ26 DQ0 ビット DQ0 ビット HMEM_DQA31

2J AH23 DQ0 ビット DQ0 ビット HMEM_DQA30

2J AH24 DQ0 ビット DQ0 ビット HMEM_DQA27



2J AJ25 DQSn0 DQS0n HMEM_DQSA_N3

2J AK25 DQSp0 DQS0p HMEM_DQSA_P3

2J AF25 DQ0 ビット DQ0 ビット HMEM_DQA25

2J AG25 DQ0 ビット DQ0 ビット HMEM_DQA26

2J AF24 DQ0 ビット DQ0 ビット HMEM_DQA24

2J AG24 未使用 Alertn HMEM_ADDR_CMD29

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.10.3 HPS ブート・フラッシュ・インターフェイス

HPS は専用 I/O を含んでいます。専用 I/O [17:4] は以下のブート・フラッシュ・ドータカードへの接続に使用されます。

• NAND フラッシュ (x8) カード : 128MB

• QSPI フラッシュカード : 128MB

• マイクロ SD フラッシュカード : 4GB

表 54. 専用 I/O ピン割り当て

バンクピン番号回路信号名 NF1.0 インターフェイス QSPI インターフェイス SDMMC インターフェイス

専用 E16 HPS_DIO0 NAND_ADQ0 QSPI_CLK SDMMC_DATA0

専用 H16 HPS_DIO1 NAND_ADQ1 QSPI_IO0 SDMMC_CMD

専用 K16 HPS_DIO2 NAND_WEn QSPI_SS0 SDMMC_CCLK

専用 G16 HPS_DIO3 NAND_REn QSPI_IO1 SDMMC_DATA1

専用 H17 HPS_DIO4 NAND_ADQ2 QSPI_IO2_WPn SDMMC_DATA2

専用 F15 HPS_DIO5 NAND_ADQ3 QSPI_IO3_HOLD SDMMC_DATA3

専用 L17 HPS_DIO6 NAND_CLE 未使用 SDMMC_PWR

専用 N19 HPS_DIO7 NAND_ALE 未使用未使用

専用 M19 HPS_DIO8 NAND_RB 未使用 SDMMC_DATA4

専用 E15 HPS_DIO9 NAND_CEn 未使用 SDMMC_DATA5

専用 J16 HPS_DIO10 NAND_ADQ4 未使用 SDMMC_DATA6

専用 L18 HPS_DIO11 NAND_ADQ5 未使用 SDMMC_DATA7

専用 M17 HPS_DIO12 NAND_ADQ6 未使用未使用

専用 K17 HPS_DIO13 NAND_ADQ7 未使用未使用

フラッシュモードはフラッシュ・ドータカードでの BOOTSELビット定義により選択されます。BOOTSEL値は 0x02、0x04 および 0x06 です。

5.10.4 I2C EEPROM

このボードは、32 Kb EEPROM デバイスを備えています。このデバイスは 2 線式の I2C シリアル・インターフェイス・バスを有し、4 ブロックの 4K x 8- ビット・メモリーとして構成されています。デバイスの主な機能は EtherCAT IP 使用向けですが、他のストレージ目的にも同様に使用できます。

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.10.5 ドータカード

アルテラ・コーポレーションとそのパートナーは、多様なアプリケーション固有のドータカードを提供しています。これらのドータカードを使用すると、Arria 10 SoC 開発ボードの機能を広げることができます。ドータカードの多くにはリファレンス・デザインとアプリケーション固有のソフトウェアが付属しており、デザインプロセスをさらに容易にします。すべてのドータカードはアルテラのウェブサイト(www.altera.co.jp) で入手可能です。

表 55. Arria 10 SoC 開発ボード・ドータカード

ドータカードドータカードのイメージメモリー・コンポーネント部品番号

ブート・フラッシュ・ドータカード

マイクロ SD ブート・フラッシュカード

KingstonMBLY10G2/4GB

QSHDC-MSD-A

QSPI ブート・フラッシュカード

MicronMT25QU01GBBA8E12-0SIT

QSHDC-QSPI-A

NAND ブート・フラッシュカード

MicronMT29F1G08ABBEAH4

QSHDC-NAND-A

HILO メモリー・ドータカード

RLDRAM3 MicronMT44K16M36RB-093E

HLDC-RLDRAM3-A

DDR3 MicronMT41K512M16TNA-107:E

HLDC-DDR3-A

DDR4 MicronEDY4016AABG-DR-F

HLDC-DDR4-A

QDRIV CypressCY7C4142KV13-106FCXC

HLDC-QDRIV-A

関連情報すべてのドータカード

5 ボード・コンポーネントUG-20004 | 2017.09.05


https://www.altera.com/products/boards_and_kits/daughter-cards.html

5.11 ボードの電源

この項では、Arria 10 SoC 開発ボードの電源について説明します。ノートパソコン用の DC 電源は開発キットと共に提供されます。電源は必ず指定されたものを使用してください。電源は 100 ~ 240VAC の入力電圧を自動検出する機能があり、16 A で 12 VDC の電力を開発ボードに出力します。12VDC の入力電力は、ボードのコンポーネントによりさまざまなパワーレールに降圧されます。

ボード上のマルチチャネル・アナログ-デジタル・コンバーター (ADC) は、いくつかの特定のボードレールの電圧と電流の両方を測定します。消費電力は、消費電力対時間のグラフ表示できるグラフィカル・ユーザー・インターフェイス (GUI) に表示されます。

5 ボード・コンポーネントUG-20004 | 2017.09.05


5.11.1 電源分配システム

A10 SoC 開発ボード上の電力分配システムを下の図に示します。

図 -36: Arria 10 SoC 開発キット電力分配ネットワーク図

5.11.2 電力測定

J28 コネクターに DC1613A リニアドングルを挿入し、電圧、電流、ワット数を収集することができます。24 ビットの差動 ADC デバイスを使用して、オンボード電源電圧、電流、およびワット数を測定します。高精度検出抵抗は、レールと ADC デバイスを主要電源ブレーンから分離して ADC の電流を測定します。I2C バスは、これらの ADC デバイスを MAX V CPLD EPM2210 システム・コントローラーとArria 10 Soc FPGA に接続します。

5 ボード・コンポーネントUG-20004 | 2017.09.05


A 追加情報

A.1 ユーザーガイド改訂履歴

表 56. Arria 10 SoC 開発キット・ユーザーガイド改訂履歴

日付バージョン変更内容

2017 年 9 月 2017.09.05 • HPS ブート・フラッシュ・インターフェイス 113 ページの専用 I/O ピン割り当ての表を更新。

• リアルタイム・クロック (HPS)89 ページの使用されるバッテリー名を更新。

2017 年 8 月 2017.08.08 ボードの取り扱い 9 ページの注意を追加。

2016 年 12 月 2016.12.29 • FMC73 ページの FMCA LVDS 信号 I/O 割り当ての表を更新。

2016 年 12 月 2016.12.22 更新 :• 汎用ユーザー入出力 65 ページの表を追加。

2016 年 7 月 2016.07.29 更新 :• ボード検査 10 ページの• USB-Blaster ドライバーのインストール 13 ページの• デフォルトスイッチとジャンパーの設定 16 ページの• バージョンセレクター 21 ページの• System Info タブ 25 ページの• システム・コントローラー・コンフィグレーション 58 ページの• オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング 59

ページの• FPGA-I/O MAX V インターフェイス 91 ページの

2016 年 6 月 2016.06.30 追加 :• バージョンセレクター 21 ページの• EEPROM タブ 41 ページの更新 :• USB-Blaster ドライバーのインストール 13 ページの• ボード・テスト・システム GUI スクリーンショット

2016 年 5 月 2016.05.26 更新 :• FPGA-I/O MAX V インターフェイス 91 ページの• 電源分配システム 116 ページの

2016 年 5 月 2016.05.24 更新 :FPGA-I/O MAX V インターフェイス 91 ページの

2016 年 4 月 2016.04.04 更新 :

continued...

UG-20004 | 2017.09.05






日付バージョン変更内容

• 表 4997 ページの• 表 52105 ページの• 表 53110 ページの• 表 54113 ページの

2016 年 3 月 2016.03.18 製品リリース

A 追加情報UG-20004 | 2017.09.05


A.2 コンプライアンスと適合に関して

A.2.1 CE EMI 適合への注意

このボードは 2004/108/EC 指令により義務付けられている関連規格に適合しています。プログラマブル・ロジック・デバイスの性質により、ユーザーは、この機器に対して定められた限度を超えた電磁妨害(EMI) を引き起こすようにキットを変更することが可能です。提供された機器への変更の結果として生じた EMI はユーザーの責任となります。

A 追加情報UG-20004 | 2017.09.05


Documents

Arria 10 SoC 開発キット・ユーザーガイド - Intel...1 Arria 10 SoC 開発キットの概要 この資料は、ピン配置の詳細およびコンポーネントの参考資料を含んだ開発ボードのすべてのコンポー

Arria 10 SoC 開発キット・ユーザーガイド - Intel...1 Arria 10 SoC 開発キットの概要この資料は、ピン配置の詳細およびコンポーネントの参考資料を含んだ開発ボードのすべてのコンポー