AXI リファレンスガイド

AXI リファレンスガイド

UG761 (v13.1) 2011 年 3 月 7 日

AXI リファレンスガイド japan.xilinx.com UG761 (v13.1) 2011 年 3 月 7 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂の説明

2010 年 9 月 21 日 1.0 ザイリンクスによる初版リリース 12.4。

2011 年 3 月 1 日 2.0 ザイリンクスによる第 2 版リリース 13.1。

AXI インターコネクトの新機能を追加。

付録 A の ARESETN に関する説明を修正。

2011 年 3 月 7 日 3.0 リンク切れを修正。

http://japan.xilinx.com

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : ザイリンクスシステム開発のための AXI 入門概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5AXI の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

AXI4 の利点のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6AXI の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6IP の相互運用性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

データ解釈について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8IP の互換性について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8インフラストラクチャ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9メモリマップ方式のプロトコル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9AXI4-Stream プロトコル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9AXI4-Stream とメモリマップ方式のプロトコルの組み合わせ . . . . . . . . . . . . . . . . . . . . . . . . . .9

AXI によって置き換えられるプロトコル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10ターゲットリファレンスデザイン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10その他の参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 2 章 : ザイリンクスのツールおよび IP による AXI のサポートザイリンクスデザインツールによる AXI 開発の支援 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

エンベデッド開発キット : Embedded Edition および System Edition . . . . . . . . . . . . . . . . . . .13AXI エンベデッドシステムの新規作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13AXI IP の作成とインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14デザインのデバッグおよび検証 : XPS による ChipScope の使用法 . . . . . . . . . . . . . . . .14

Project Navigator におけるプロセッサを含まないエンベデッド IP の使用法 . . . . . . . . . . . . .14System Generator : DSP Edition の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

System Generator による AXI4 のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15ザイリンクス AXI IP : Logic Edition での使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17

ザイリンクス AXI インフラストラクチャ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19ザイリンクス AXI インターコネクトコア IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19

AXI インターコネクトコアの特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19AXI インターコネクトコアの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22AXI インターコネクトコア接続図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23AXI インターコネクトコアの使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23幅変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27N 対 M インターコネクト (共有アクセスモード ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28クロック変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29パイプライン処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29ペリフェラルレジスタスライス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29データパス FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29

AXI インターコネクトコアのスレーブとマスターの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . .30AXI-To-AXI コネクターの特徴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30AXI-To-AXI コネクターの使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

外部マスターおよびスレーブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

Centralized DMA (セントラル DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33AXI セントラル DMA の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34AXI セントラル DMA のスキャッターギャザー機能 . . . . . . . . . . . . . . . . . . . . . . . . . . .34セントラル DMA の設定可能な機能. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34セントラル DMA の AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

目次


2 japan.xilinx.com AXI リファレンスガイド

UG761 (v13.1) 2011 年 3 月 7 日

イーサネット DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35AXI4 DMA の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37DMA の AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38

ビデオ DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39AXI VDMA の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40VDMA の AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41

メモリ制御 IP およびメモリインターフェイスジェネレーター . . . . . . . . . . . . . . . . . . . . . . .41Virtex-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42Spartan-6 のメモリ制御ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

第 3 章 : ザイリンクス FPGA に導入された AXI 機能メモリマップ方式 IP の機能の導入とサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45AXI4-Stream の導入とサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

AXI4-Stream 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47AXI4-Stream 内の数値データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47実数スカラーデータの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49複素スカラーデータの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50ベクターデータの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51パケットとヌルバイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54サイドバンド信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55イベント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55TLAST イベント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

DSP とワイヤレス IP AXI 機能の導入 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

第 4 章 : ザイリンクス AXI プロトコルへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

IP コアの AXI への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59AXI-To-PLB ブリッジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60AXI4 スレーブインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60PLBv4.6 マスターインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61AXI-To-PLBv4.6 ブリッジの機能説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

Local-Link から AXI4-Stream への移行. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62Local-Link の必須信号から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . .62

Local-Link のオプション信号から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . .64Local-Link IP のバリエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65Local-Link に関する参考文献 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

IP 移行における System Generator の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65System Generator for DSP IP の AXI への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65クロックイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65TDATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65ポートの順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67出力幅の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

System Generator における PLBv4.6 インターフェイスの移行 . . . . . . . . . . . . . . . . . . . . . . . .67FSL ( 高速シンプレックスリンク ) から AXI4-Stream への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . 67

マスター FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67スレーブ FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68スロットルの相違点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

DSP IP で AXI4-Stream を使用するための HDL デザインの移行 . . . . . . . . . . . . . . . . . . . . . . . . . 69各 DSP IP 固有の移行に関する指示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

デモテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69IP アップグレードのための CORE Generator の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70レイテンシの変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70スレーブ FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71



AXI 移行におけるソフトウェアツールに関する考慮事項 ( エンディアンの反転 ) . . . . . . . . . . . . 71ビッグエンディアンからリトルエンディアンへの移行時のガイドライン . . . . . . . . . . . . . . . . . . . 72データタイプとエンディアンネス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73ハイエンドの検証ソリューション. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

付録 A : AXI 導入のまとめAXI4 および AXI4-Lite 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

グローバル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75AXI4 および AXI4-Lite 書き込みアドレスチャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . .76AXI4 および AXI4-Lite 書き込みデータチャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77AXI4 および AXI4-Lite 書き込み応答チャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78AXI4 および AXI4-Lite 読み出しアドレスチャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . .78AXI4 および AXI4-Lite 読み出しデータチャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

AXI4-Stream 信号のまとめ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

付録 B : AXI の用語



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第 1 章

ザイリンクスシステム開発のための AXI 入門

概要

ザイリンクス®では、 Spartan®-6 および Virtex®-6 デバイス以降、 IP コアに AXI (AdvancedeXtensible Interface) プロトコルを採用しています。

このリファレンスガイドは、次を目的としています。

• AXI プロトコルの主要概念の紹介

• AXI ベースの IP 作成に利用できるザイリンクスツールの概要紹介

• ザイリンクスが採用した AXI の機能の説明

• 既存デザインから AXI への移行方法に関するガイドラインの提供

メモ : このリファレンスガイドは、 AMBA® (Advanced Microcontroller Bus Architecture) ARM®

AXI4 仕様に代わるものではありません。AXI によるデザインを開始する前に、『ARM AMBA AXIProtocol v2.0 Specification』および『AMBA4 AXI4-Stream Protocol v1.0』をダウンロードして読

み理解する必要があります。

仕様のダウンロード手順は次のとおりです。資料をダウンロードする前に、簡単な登録フォームに

入力する必要があります。

1. www.amba.com にアクセスします。

2. [Download Specifications] をクリックします。

3. 画面左側の [Contents] ペインより [AMBA] → [AMBA Specifications] → [AMBA4] をクリッ

クします。

4. 『ABMA AXI4-Stream Protocol Specification』および『ABMA AXI Protocol Specificationv2.0』の両方をダウンロードします。

AXI の概要

AXI は、 1996 年に公開されたマイクロコントローラーバスファミリ ARM AMBA の一部です。

AXI の初のバージョンは、 2003 年にリリースされた AMBA 3.0 で導入されました。 2010 年に

リリースされた AMBA 4.0 には AXI の 2 番目のバージョンである AXI4 が含まれています。

AXI4 インターフェイスには、次の 3 つの種類があります。

• AXI4 ― メモリマップ方式の高性能インターフェイスです。

• AXI4-Lite ― 簡素化された低スループットのメモリマップ方式通信インターフェイスです (制御レジスタやステータスレジスタとの通信などに使用)。

• AXI4-Stream ― 高速のデータストリーミング用インターフェイスです。

ザイリンクスでは、 ISE® Design Suite リリース 12.3 で、これらのインターフェイスを導入しました。


http://www.amba.com


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第 1 章 : ザイリンクスシステム開発のための AXI 入門

AXI4 の利点のまとめ AXI4 はあらゆるザイリンクス製品を改善および強化し、生産性、柔軟性、そして可用性の向上と

いう利点を提供します。

• 生産性 ― AXI インターフェイスによる標準化により、開発者が習得しなければならない IP 用のプロトコルが 1 つで済みます。

• 柔軟性 ― アプリケーションに適したプロトコルを提供できます。

• AXI4 はメモリマップ方式のインターフェイス用プロトコルであり、1 つのアドレスフェー

ズによって大 256 データサイクルのバースト転送が可能です。

• AXI4-Lite は、メモリマップ方式を用いた単一トランザクション専用の軽量インターフェ

イスです。ロジックのフットプリントが小さく、設計時にも使用時にも扱いやすいシンプ

ルなインターフェイスです。

• AXI4-Stream は、アドレスフェーズの要件をすべて取り去った、データバーストサイズに

制約のないプロトコルです。AXI4-Stream によるインターフェイスおよび転送にはアドレス

フェーズが存在しないため、メモリマップ方式のインターフェイスとは見なされません。

• 可用性 ― 業界の標準規格に移行することで、ザイリンクスの IP カタログだけでなく、世界的

に展開している ARM 社パートナーコミュニティが提供する IP が利用可能になります。

• 多くの IP プロバイダーが AXI プロトコルをサポートしています。

• AXI ツールの強力なサードパーティベンダーが、検証、システム開発、性能評価用のさ

まざまなツールを提供しています。AXI ベースのより高性能なシステムの開発を始めるに

は、これらのツールが不可欠となります。

AXI の動作

ここでは、 AXI インターフェイスの動作について概要を説明します。 5 ページの「概要」に ARM仕様を入手する手順を示しています。 AXI の動作の詳細は、これらの仕様を参照してください。

AXI 仕様では、相互に情報を交換する IP コアとして表された 1 つの AXI マスターと 1 つの AXIスレーブ間のインターフェイスを規定しています。メモリマップ方式の AXI のマスターとスレー

ブは、インターコネクトブロックと呼ばれる構造によって接続されます。ザイリンクスの AXI インターコネクト IP には AXI 準拠のマスターおよびスレーブインターフェイスが含まれ、 1 つ以上

の AXI マスターおよびスレーブ間のトランザクション配線に使用できます。 AXI インターコネク

ト IP については、 19 ページの「ザイリンクス AXI インターコネクトコア IP」で説明します。

AXI4 および AXI4-Lite インターフェイスは、次の 5 つのチャネルから構成されます。

• 読み出しアドレスチャネル

• 書き込みアドレスチャネル

• 読み出しデータチャネル

• 書き込みデータチャネル

• 書き込み応答チャネル

データは、マスターとスレーブ間で双方向に同時転送が可能であり、それぞれの転送データのサイ

ズは異なっていてもかまいません。サポートされるバーストトランザクションのサイズは大で

256 のデータ転送です。AXI4-Lite の場合は、1 トランザクションあたり 1 データの転送のみサポー

トされます。

7 ページの図 1-1 は、 AXI4 読み出しトランザクションにおいて、読み出しアドレスおよび読み出

しデータチャネルがどのように使用されるかを示したものです。



AXI の動作

図 1-2 は、書き込みトランザクションにおいて、書き込みアドレス、書き込みデータ、および書き

込み応答チャネルがどのように使用されるかを示したものです。

図に示したとおり、 AXI4 では読み出しと書き込みのいずれの場合も、データとアドレスで別々の

接続を使用します。このようなアーキテクチャを使用していることにより、双方向から同時にデー

タを転送できるようになります。 AXI4 はアドレスを 1 つ要求し、大 256 ワードのデータをバー

スト転送します。 AXI4 準拠のシステムのデータスループットを高めるさまざまなオプションが

AXI4 プロトコルに記述されています。たとえばバースト以外にも、データのアップサイジングお

よびダウンサイジング、 Multiple Outstanding アドレス機能、アウトオブオーダートランザクショ

ン処理などの機能があります。

ハードウェアレベルの特徴としては、 AXI マスター /スレーブの各ペアに対して異なるクロックを

使用できるという機能があります。また、タイミングクロージャを容易にするためにレジスタスライス (パイプラインステージとも呼ばれる) を挿入できます。

X-Ref Target - Figure 1-1

図 1-1 : 読み出しのチャネルアーキテクチャ


図 1-2 : 書き込みのチャネルアーキテクチャ

Masterinterface

Read address channelAddress

andcontrol

Read data channel

Readdata

Readdata

Readdata

Readdata

Slaveinterface

X12076

Masterinterface

Write address channelAddress

andcontrol

Write data channel

Writedata

Writedata

Writedata

Writedata

Writeresponse

Write response channel

Slaveinterface

X12077



UG761 (v13.1) 2011 年 3 月 7 日


AXI4-Lite の機能は、いくつかの点を除き AXI4 と同様です。も顕著な相違点は、 AXI4-Lite では

バースト転送がサポートされていないことです。『ARM AMBA AXI Protocol v2.0 Specification』の

AXI4-Lite に関する章に、このプロトコルに関する詳細が記載されています。

AXI4-Stream プロトコルは、ストリーミングデータの伝送に使用する単一のチャネルを定義しま

す。 AXI4-Stream チャネルは、 AXI4 の書き込みデータチャネルをモデルにしています。ただし、

AXI4 とは異なり、 AXI4-Stream インターフェイスでは、バースト転送するデータ量に制限があり

ません。『AXI4-Stream Protocol Specification』には、これ以外にもオプション機能についての記

述があります。また、 AXI4-Stream 準拠のインターフェイスを分割、結合、インターリーブ、アッ

プサイジング、ダウンサイジングする方法も記載されています。 AXI4 とは異なり、 AXI4-Streamでは転送順序を並べ替えることはできません。

AXI4-Stream の場合、 2 つの IP がいずれも AXI4-Stream 仕様に従って設計され、信号レベルでは

互換性を持っていたとしても、よりハイレベルのシステムを考えた場合、これら 2 つのコンポーネ

ントが適切に連動するとは限りません。詳細は、 http://japan.xilinx.com/ipcenter/axi4.htm の AXIIP 仕様、および 47 ページの「AXI4-Stream 信号」を参照してください。

IP の相互運用性

AXI 仕様は、シグナリングの規格を定義することで、IP 間のデータ転送用プロトコルを規定するフ

レームワークを提供します。この規格は、データが IP 間で確実に交換され、システム全体に行き

渡るようにします。

AXI IP の相互運用性は、次に影響を与えます。

• IP アプリケーション空間

• IP によるデータ解釈の方法

• 使用する AXI インターフェイスプロトコル (AXI4、 AXI4-Lite、 AXI4-Stream のいずれか)

AXI プロトコルは、データの交換、転送、変換方法を定義します。また、効率的かつ柔軟で予測性

の高い、確実なデータ転送手段を提供します。

データ解釈について AXI プロトコルによってデータ解釈が規定または実行されることはありません。したがって、設計

者がデータの内容を把握し、異なる IP 間でデータ解釈の方法に互換性を持たせる必要があります。

メモリマップ方式の AXI4 インターフェイスを持つ汎用プロセッサなどの IP の場合、エンドポイ

ント IP の要件に応じてデータをフォーマットおよび解釈するプロセッサをどのようにプログラミ

ングするかには、高い自由度があります。

IP の互換性について AXI4-Stream を使用する IP の中でも、イーサネット MAC (EMAC) やビデオディスプレイなどの

特定用途向け IP の場合、その互換性は対応するアプリケーションに限定されたものになります。し

たがって、たとえばイーサネット MAC の IP をビデオディスプレイ IP に直接接続することは現実

的ではありません。

メモ : EMAC とビデオストリーミングなどの 2 つの IP が理論上はデータを交換できたとしても、

ビットフィールドやデータパケットの解釈の方法が両者ではまったく異なるため、連携した動作は

不可能です。


http://japan.xilinx.com/ipcenter/axi4.htm


IP の相互運用性

インフラストラクチャ IP システムを構築する IP の別の形態として、インフラストラクチャ IP があります。インフラストラ

クチャ IP は、システム内のデータを汎用 AXI4 インターフェイスによって転送または変換するの

みでデータの解釈は行わない、汎用 IP の場合がほとんどです。

インフラストラクチャ IP には、たとえば次のようなものがあります。

• レジスタスライス (パイプライン用)

• AXI FIFO (バッファー動作/クロック変換用)

• AXI インターコネクト IP (メモリマップ方式 IP の相互接続用)

• AXI DMA (Direct Memory Access) エンジン (メモリマップ方式からストリーム方式への変換用)

これらの IP は複数の IP を接続してシステムを構築する場合には役立ちますが、通常、データのエ

ンドポイントにはなりません。

メモリマップ方式のプロトコルメモリマップ方式の AXI (AXI3、 AXI4、 AXI4-Lite) では、すべてのトランザクションに、システ

ムメモリ空間内の宛先アドレスと転送するデータが関連します。

多くの場合、メモリマップ方式のシステムでは、定義されたメモリマップを中心に IP が動作する

ため、システム全体がより均質なものとして捉えられます。

AXI4-Stream プロトコル AXI4-Stream プロトコルは、アドレスという概念がないかまたは必要としない、データ中心のデー

タフロー方式を用いるアプリケーションで使用されます。 AXI4-Stream の各インターフェイスは、

ハンドシェイクデータフローによる単独の単方向チャネルとして機能します。

メモリマップ方式の AXI プロトコルタイプよりも低レベルの動作であることから、 IP 間のデータ

転送メカニズムはより効率的に定義されます。ただし、 IP 間に統一されたアドレス関係は存在しま

せん。 AXI4-Stream IP はデータフローアプリケーションの性能を適化するには適しているもの

の、特定のアプリケーション空間に専用化される傾向があります。

AXI4-Stream とメモリマップ方式のプロトコルの組み合わせ AXI4-Stream とメモリマップ方式の AXI IP の両方を組み合わせてシステムを構築する手法もあり

ます。メモリからストリームを入出力するには、多くの場合 DMA エンジンを使用します。たとえ

ば、プロセッサを DMA エンジンと組み合わせることで、パケットをデコードしたり、データのス

トリーミングにプロトコルスタックをインプリメントしてより複雑なシステムを構築し、異なるア

プリケーション空間または IP の間のデータ転送を可能にしたりできます。



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AXI によって置き換えられるプロトコル表 1-1 は、利用可能な AXI4 のハイレベルの機能と、AXI の各オプションが置換する既存プロトコ

ルをまとめたものです。

ターゲットリファレンスデザインこのガイドの別の章では、ザイリンクスのツールや IP の AXI への対応について、より詳細に解説

しています。 Spartan-6 および Virtex-6 ターゲットリファレンスデザインも AXI 対応に移行済み

で、 AXI への移行をサポートしています。これらはザイリンクスのターゲットデザインプラット

フォームの一部である、ドメイン特化プラットフォームソリューションの基盤となるデザインで

す。ターゲットリファレンスデザインを活用することで、エンベデッド、 DSP、コネクティビティ

をはじめとするザイリンクスのさまざまなデザイン分野に AXI がどのように適用されるのかを知

ることができます。ターゲットリファレンスデザインの詳細は http://japan.xilinx.com/products/targeted_design_platforms.htm に掲載されています。

表 1-1 : 使用可能な AXI4 の機能および置き換えられる IP(1)

インターフェイス機能置換対象

AXI4 • 従来のメモリマップ方式のアドレス/データインターフェイス

• データバーストのサポート

PLBv3.4/v4.6

OPB

NPI

XCL

AXI4-Lite • 従来のメモリマップ方式のアドレス/データインターフェイス

• 単一データサイクルのみ

PLBv4.6 (シングルのみ)

DCR

DRP

AXI4-Stream • データのみのバースト Local-Link

DSP

TRN (PCIe 内で使用)

FSL

1. 詳細は、第 4 章「ザイリンクス AXI プロトコルへの移行」を参照してください。


http://japan.xilinx.com/products/targeted_design_platforms.htm



その他の参考資料

その他の参考資料参考資料として、次の仕様書があります。

• 『ARM AMBA AXI Protocol v2.0 Specification』

• 『AMBA4 AXI4-Stream Protocol v1.0』

http://www.amba.com より ARM® AMBA® AXI 仕様をダウンロードする手順については、 5 ペー

ジの「概要」を参照してください。

さらに、このリファレンスガイドでは、ザイリンクスウェブサイトに掲載された次の資料を参照

しています。

http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm

• 『AXII Interconnect IP データシート』 (DS768)

• 『AXI-To-AXI Connector IP データシート』 (DS803)

• 『AXI External Master Connector データシート』 (DS804)

• 『AXI External Slave Connector データシート』 (DS805)

• 『MicroBlaze プロセッサリファレンスガイド』 (UG081)

また、次のウェブサイトを紹介しています。

• AXI IP 関連資料のウェブサイト : http://japan.xilinx.com/ipcenter/axi4.htm

• EDK のウェブサイト : http://japan.xilinx.com/tools/embedded.htm

• CORE Generator® ツール : http://japan.xilinx.com/tools/coregen.htm

• メモリ制御 : http://japan.xilinx.com/products/design_resources/mem_corner

• System Generator : http://japan.xilinx.com/tools/sysgen.htm

• Local-Link : http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf

• ターゲットデザインプラットフォーム : http://japan.xilinx.com/products/targeted_design_platforms.htm

• アンサーデータベース : http://japan.xilinx.com/support/answers/37425.htm


http://www.amba.com


http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/mb_ref_guide.pdf


http://japan.xilinx.com/tools/embedded.htm

http://japan.xilinx.com/tools/coregen.htm

http://japan.xilinx.com/tools/coregen.htm

http://japan.xilinx.com/products/design_resources/mem_corner

http://japan.xilinx.com/tools/sysgen.htm


http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf



http://japan.xilinx.com/support/answers/37425.htm


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第 2 章

ザイリンクスのツールおよび IP による AXI のサポート

ザイリンクスデザインツールによる AXI 開発の支援ここでは、ザイリンクス® ツールを使用して、ザイリンクス AXI IP を相互接続したシステムを構

築する方法 (Xilinx Platform Studio または System Generator for DSP を使用)、および個々の AXIIP を実装する方法 (CORE Generator™ ツールを使用) を説明します。

エンベデッド開発キット : Embedded Edition および System Edition ザイリンクス ISE Design Suite : Embedded Edition および System Edition は、この後説明する一連

のツールによって、デザインに AXI コアを追加する作業をサポートします。

AXI エンベデッドシステムの新規作成

次のエンベデッド開発キット (EDK) ツールは、 AXI ベースの IP コア (pcore) の作成および追加を

サポートします。

• Base System Builder (BSB) ウィザード ― サポート対象の開発ボードに搭載されたあらゆる

機能、またはたいていのエンベデッドシステムに一般的に含まれる基本的な機能を用いて、

AXI または PLBv.46 の動作するエンベデッドデザインを作成します。作成した基本システム

は Xilinx Platform Studio (XPS) のメインビューおよび ISE でカスタマイズします。ザイリン

クスでは、 BSB を使用して新規デザインを作成することを推奨しています。詳細は XPS ヘル

プを参照してください。

• Xilinx Platform Studio (XPS) ― さまざまなバスインターフェイス (AXI を含む) によって

IP ブロックを接続してエンベデッドシステムを作成する、ブロックベースのシステムアセン

ブリツールを提供します。プロセッサを含むシステム、含まないシステムのいずれにも対応し

ています。このツールでは、グラフィカルインターフェイスによって、プロセッサ、ペリフェ

ラル、バスインターフェイスを接続します。

• ソフトウェア開発キット (SDK) ― アプリケーションプロジェクト用のソフトウェア開発環

境です。 SDK は Eclipse オープンソース規格に基づいて構築されています。 AXI ベースのエ

ンベデッドシステムの場合、ハードウェアプラットフォーム仕様を XML 形式で SDK にエク

スポートします (XPS ベースのソフトウェア開発やデバッグには対応していません)。詳細は

SDK ヘルプを参照してください。

EDK の詳細は、次のサイトを参照してください。

http://japan.xilinx.com/support/documentation/dt_edk.htm


http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_1/platform_studio/platform_studio_start.htm

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_1/platform_studio/platform_studio_start.htm

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/SDK_Doc/index.html




UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイリンクスのツールおよび IP による AXI のサポート

AXI IP の作成とインポート

XPS には、 Platform Studio の IP リポジトリーに IP を自動的に登録できるようにする Create andImport Peripheral (CIP) Wizard があります。

デザインのデバッグおよび検証 : XPS による ChipScope の使用法

ChipScope™ Pro Analyzer AXI モニターコア (chipscope_axi_monitor) は、ザイリンクスの AXI4または AXI4-Lite プロトコルインターフェイスのモニターおよびデバッグをサポートします。この

コアを使用することで、メモリマップ方式のあらゆる AXI マスター /スレーブバスインターフェ

イスを、 XPS からプローブできます。

このプローブによって、ペリフェラルから AXI インターコネクトコアに送信される AXI 信号を監

視できます。たとえば、 MicroBlaze プロセッサの命令またはデータインターフェイスにモニター

をセットすることで、プロセッサに対して入出力を行うすべてのメモリトランザクションを監視し

ます。

モニターコアはそれぞれ独立して動作するため、トリガー出力をチェーン接続すればシステムレベルの測定も可能です。モニターコアの補助トリガー入力ポートやトリガー出力を用いてマルチレ

ベルのトリガー環境を構築することで、システムレベルの複雑な測定が簡素化されます。

たとえば、マスターが 100MHz、スレーブが 50MHz で動作している場合、この多層トリガーを使

用すれば、異なるタイムドメイン間のデータ転送を解析できます。また、システムレベルの測定

によって、複数のタイムドメインが存在する複雑なシステムレベルの障害のデバッグや、レイテ

ンシのボトルネック解析が可能になります。

chipscope_axi_monitor コアは IP カタログの /debug フォルダー下にあり、 XPS から次の手順で

システムに追加できます。

1. バスインターフェイスの System Assembly View (SAV) に chipscope_axi_monitor を追加します。

2. [Bus Name] で、プローブするバスを選択します。

バスを選択すると、ペリフェラルと AXI インターコネクトコア IP の間にモニターの頭文字

「M」が表示されます。

3. ChipScope の ICON コアをシステムに追加し、制御バスを AXI モニターに接続します。

4. モニターコアの [SAV Ports] タブ上で、コアの MON_AXI_ACLK ポートを、プローブ対象の

AXI インターフェイスが使用するクロックと同様に設定します。

オプションとして、 MON_AXI_TRIG_OUT ポートを割り当て、システム内のほかの chipscope_axi_monitor コアに接続できます。

Project Navigator におけるプロセッサを含まないエンベデッド IP の使用法

プロセッサシステム以外でも EDK IP の一部が必要となる場合があります。たとえば、マルチポー

トの DDR3 コントローラーを構築するには AXI インターコネクトコアブロックを使用します。こ

のように、プロセッサを含まないシステムでも、 EDK IP の管理、接続、提供に XPS を使用できま

す。詳細は、ザイリンクスアンサーレコード #37856 を参照してください。




ザイリンクスデザインツールによる AXI 開発の支援

System Generator : DSP Edition の使用法 System Generator for DSP は、AXI4 および AXI4-Stream の両インターフェイスに対応しています。

• AXI4 インターフェイスは EDK プロセッサブロックでサポートされます。

• AXI4-Stream インターフェイスは、 System Generator の AXI4 ブロックライブラリに含まれ

る IP によってサポートされます。

System Generator による AXI4 のサポート

System Generator は、そのブロックセットに含まれる EDK プロセッサブロックを使用して AXI4(メモリマップ方式) をサポートします。EDK プロセッサブロックは、System Generator で作成した

ハードウェア回路とザイリンクス MicroBlaze™ プロセッサの接続を可能にします。プロセッサへの

接続オプションとしては、 PLBv4.6 または AXI4 インターフェイスのいずれかを使用できます。

System Generator のフローを使用する場合、 AXI4 の専門用語を熟知している必要はありません。

これは、 EDK プロセッサブロックがメモリを中心とした、複数のバスタイプで動作するインター

フェイスを提供するためです。

共有レジスタ、共有 FIFO、共有メモリを用いたハードウェアを作成できます。指定したインター

フェイスへのメモリの接続は、 EDK プロセッサブロックが管理します。

図 2-1 に、 [EDK Processor] ダイアログボックスの [Implementation] タブで AXI4 バスタイプを

選択した状態を示します。


図 2-1 : [EDK Processor] ダイアログボックスの [Implementation] タブ



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ポート名の短縮

System Generator は AXI4-Stream の信号名を短縮することで、ブロック上の表示を読みやすくし

ます。これは表示方法に限られ、ネットリスト内では AXI4-Stream の完全な名前が使用されます。

ポート名短縮のデフォルト設定はオンです。完全なポート名を表示させるには、ブロックパラメー

ターのダイアログボックスで [Display shortened port names] をオフにします。

ポートのグループ化

System Generator は AXI4-Stream チャネル信号をグループ化し、各ブロックを色分けして表示し

ます。

次の図の例では、一番上の入力ポート data_tready と、上の 2 つの出力ポート data_tvalid とdata_tdata は、同じ AXI4-Stream チャネルに属します。同様に、phase_tready、phase_tvalid、

phase_tdata は同じチャネルに属します。

AXI4-Stream チャネルのいずれにも含まれない信号は、ブロックの背景と同じ色で表示されます。

図 2-2 の rst 信号は、その例です。

マルチチャネル TDATA の各チャネル表示

AXI4-Stream の TDATA 信号には、複数のデータチャネルが含まれる場合があります。 SystemGenerator では、 TDATA の各チャネルが表示されます。たとえば、図 2-3 の複素乗算器では、 dout

ポートの TDATA が虚数部分と実数部分に分けて表示されています。


図 2-2 : ブロック信号のグループ化



ザイリンクスデザインツールによる AXI 開発の支援


メモ : マルチチャネル TDATA の各チャネルが表示されても、デザインに余分なロジックが追加さ

れるわけではありません。データはバイトごとに適切にそろえられます。

System Generator および AXI IP 作成の詳細は、次のウェブサイトをご覧ください。


ザイリンクス AXI IP : Logic Edition での使用法 AXI4 インターフェイスを備えたザイリンクス IP は、 CORE Generator、 Project Navigator、PlanAhead の IP カタログから直接利用できます。 IP カタログの [AXI4] 列には、AXI4 サポートの

有無が表示されます。また、 IP の情報パネルには、その IP がサポートする AXI4、 AXI4-Stream、

AXI4-Lite インターフェイスが表示されます。

通常、 Virtex®-6 および Spartan®-6 デバイスファミリの場合、 AXI4 インターフェイスに対応して

いる IP は、最新バージョンのものです。これ以前の「Production」バージョンの IP も、引き続き

Virtex-6、 Spartan-6、 Virtex®-5、 Virtex®-4、 Spartan®-3 デバイスファミリのコアに該当するレガ

シーインターフェイスによってサポートされます。 IP カタログにはデフォルトで、 IP の「Production」バージョンがすべて表示されます。図 2-4 は、 CORE Generator の IP カタログです。

図 2-3 : マルチチャネルの TDATA





UG761 (v13.1) 2011 年 3 月 7 日


18 ページの図 2-5 は、 PlanAhead を使用した場合の [AXI4] 列と、 IP の詳細情報パネルに表示さ

れた、サポート対象の AXI4 インターフェイスです。


図 2-4 : ザイリンクスソフトウェアの IP カタログ


図 2-5 : PlanAhead ソフトウェアの IP カタログ



ザイリンクス AXI インフラストラクチャ IP

ザイリンクス AXI インフラストラクチャ IP ザイリンクスは、提供中の IP の大部分を AXI プロトコルに移行しました。ここでは、多くの AXIベースのシステムで使用される、より複雑な IP の概要を説明します。

Virtex®-6 や Spartan®-6 デバイス、および今後サポートされるデバイスには、ザイリンクスによる、

次の一般的なインフラストラクチャ IP を使用できます。

• ザイリンクス AXI インターコネクトコア IP

• AXI インターコネクトコアのスレーブとマスターの接続

• 外部マスターおよびスレーブ

• Centralized DMA (セントラル DMA)

• イーサネット DMA

• ビデオ DMA

• メモリ制御 IP およびメモリインターフェイスジェネレーター

使用法の詳細は、第 4 章「ザイリンクス AXI プロトコルへの移行」を参照してください。また、

AXI IP の全リストは、次のウェブサイトに掲載されています。


ザイリンクス AXI インターコネクトコア IP AXI インターコネクトコア IP (axi_interconnect) は、 1 つ以上のメモリマップ方式 AXI マスター

デバイスと、 1 つ以上のメモリマップ方式のスレーブデバイスを接続します。AXI インターフェイ

スは、ARM® の AMBA® AXI 仕様のバージョン 4 に準拠しています。この仕様には AXI4-Lite 制御レジスタインターフェイスのサブセットも含まれます。

メモ : AXI インターコネクトコア IP は、メモリマップ方式の転送のみを前提に構成されているた

め、AXI4-Stream による転送には適用できません。AXI4-Stream インターフェイスを備えた IP は、

通常同種の IP どうし、および DMA IP と接続されます。

AXI インターコネクトコア IP は、Xilinx Platform Studio ソフトウェアに含まれる、暗号化された

ライセンス不要の (無償) pcore として提供されます。

AXI インターコネクトコアの特長

AXI インターコネクト IP には次のような特長があります。

• AXI プロトコル (AXI3、 AXI4、 AXI4-Lite) に準拠した次の機能

• 大バースト長 256 のインクリメンタル (INCR) バーストが可能です。

• 宛先が AXI3 のスレーブの場合、16 ビートを超える AXI4 バーストにはトランザクション

を分割する変換を加えます。

• 複数のアドレスデコード範囲を持つスレーブに対して REGION 出力を生成します。

• USER 信号が存在する場合、それを各チャネルに伝搬します。その場合、 USER 信号幅は

チャネルごとに独立して設定できます (オプション)。

• サービス品質 (QoS) 信号が存在する場合、それを伝搬します。この信号は AXI インター

コネクトコアでは使用しません (オプション)。

• インターフェイスデータ幅

• AXI4 : 32、 64、 128、 256 ビット

• AXI4-Lite : 32 ビット

• アドレス幅 32 ビット




UG761 (v13.1) 2011 年 3 月 7 日


• 1 ～ 16 個のマスターと 1 ～ 16 個のスレーブの接続

• マスターとスレーブを 1 対 1 で接続する場合、 AXI インターコネクトコアは必要に応じ

てアドレス範囲チェックを実行できます。さらに、通常のデータ幅、クロックレート、プ

ロトコルの変換やパイプライン処理も実行できます。

• マスターとスレーブを 1 対 1 で接続し、変換またはアドレス範囲チェックのいずれも実行

しない場合、 AXI インターコネクトコアはワイヤとしてインプリメントされ、リソース

を使用せず、遅延やレイテンシも発生しません。

• ビルトインデータ幅変換

• マスターおよびスレーブの各接続では、それぞれ独立したデータ幅 (32、 64、 128、 256ビット幅のいずれか) を使用できます。

- 内部クロスバーは、ネイティブデータ幅が 32、 64、 128、 256 ビットになるようなコ

ンフィギュレーションが可能です。

- クロスバーのネイティブデータ幅と異なる幅のマスターおよびスレーブ接続ではデー

タ幅を変換します。

• よりデータ幅の広いインターフェイスに変換する場合 (アップサイジング)、データをパッ

ク (結合) します (オプション)。それには、アドレスチャネル制御信号によって許可する

(CACHE 変更許可ビットをアサートする) 必要があります。

• よりデータ幅の狭いインターフェイスに変換 (ダウンサイジング) する際に、そのままでは

大バースト長を超えてしまう場合は、バーストトランザクションを複数のトランザク

ションに分割できます。

• ビルトインクロックレート変換

• マスターおよびスレーブの接続は、それぞれ独立したクロックレートを使用できます。

• 内部クロスバーのネイティブクロックレートへ整数比 (N:1 および 1:N) の同期変換が可

能です。

• 非同期クロック変換にも対応しています (ただし、同期変換よりも多くのストレージを使

用し、より長いレイテンシを発生します)。

• AXI インターコネクトコアは、接続された各マスター /スレーブペアのクロックレート

に再同期されたリセット信号をエクスポートします。

• ビルトイン AXI4-Lite プロトコル変換

• AXI インターコネクトコアは、あらゆる比率の AXI4 と AXI4-Lite マスター /スレーブの

組み合わせに対する接続が可能です。

• AXI インターコネクトコアを AXI4-Lite のスレーブに接続した場合、トランザクション

ID が保存され、応答転送時にリストアされます。

- AXI4-Lite のスレーブの場合は ID をサンプリングしたり保存したりする必要はあり

ません。

• AXI インターコネクトコアは、複数ワードのバーストが実行されるトランザクションな

ど、 AXI4 マスターからの不正な AXI4-Lite トランザクションを検出します。このときマ

スターに対してプロトコルに準拠したエラー応答を生成すると共に、この不正なトランザ

クションが AXI4-Lite スレーブに伝搬されないようにします。

• AXI4-Lite スレーブへの書き込みおよび読み出しは単一スレッドのトランザクションです。

つまり、一度に 1 つのアドレスのみを伝搬します。これによって通常は、書き込みと読み

出しのアドレス信号を分けることによるリソースのオーバーヘッドを抑止できます。




• ビルトイン AXI3 プロトコル変換

• AXI3 スレーブに接続した場合、AXI インターコネクトコアは、AXI4 マスターからの 16ビートを超えるバーストトランザクションを、 16 ビート以下の複数のトランザクション

に分割します。

• レジスタスライスによるパイプライン処理 (オプション)

• マスターやスレーブに接続する、各 AXI チャネルに適用できます。

• 周波数対レイテンシのトレードオフを調整することで、タイミングクロージャを容易にし

ます。

• すべての AXI ハンドシェイク条件において、レジスタスライスあたりのレイテンシは 1 サイクルで、データスループットが低下することはありません。

• データパス FIFO によるバッファー処理 (オプション)

• マスターやスレーブに接続する、書き込みおよび読み出しのデータパスに適用できます。

• 深さ 32 の LUT-RAM ベースのバッファーを提供します。

• 深さ 512 のブロック RAM ベースのバッファーを提供します。

• 選択可能なインターコネクトアーキテクチャ

• 共有アドレス複数データ (SAMD : Shared-Address, Multiple-Data) クロスバー

- 書き込みおよび読み出しデータチャネル用の並列のクロスバーパスです。複数の書き

込みまたは読み出しデータソースが異なる宛先に対してデータを送信しようとしてい

る場合、 AXI の順序の規定に従っていれば、これらのデータ転送を独立して同時に実

行できます。

- コネクティビティマップのコンフィギュレーションに従った、スペースクロスバー

データパスはリソース使用量を低減します。

- 書き込みアドレスの共有アービターと読み出しアドレスの共有アービターをそれぞれ

1 つずつ含みます。通常、トランザクションが平均 3 データビート以上の場合、アー

ビトレーションに要するレイテンシはデータスループットに影響を与えません。

• 共有アクセスモード (エリア適化)

- 書き込みデータ、読み出しデータ、 1 つのアドレスパスを共有します。

- 一度に 1 つの Outstanding トランザクションを発行します。

- リソース使用率を小化します。

• Multiple Outstanding (複数の未処理) トランザクションのサポート

• マスターによる複数の深さレベルの順序変更 (ID スレッド ) に対応します。

• 大 16 ビット幅の ID 信号に対応します (システム共通)。

• 書き込み応答の順序変更に対応します。読み出しデータの順序変更および読み出しデータ

のインターリーブにも対応しています。

• 接続された各マスターに対して、書き込みおよび読み出しトランザクションの受け付け限

度を設定できます。

• 接続された各スレーブに対して、書き込みおよび読み出しトランザクションの発行限度を

設定できます。

• サイクル依存性 (デッドロック ) を予防する「ID あたり 1 スレーブ」の手法

• マスターは、発行した各 ID スレッドにおいて、書き込みおよび読み出しのスレーブ各 1 つずつに対する Outstanding トランザクションをいつでも実行できます。



UG761 (v13.1) 2011 年 3 月 7 日


• 固定優先順位とラウンドロビンアービトレーション

• 16 段階の静的優先順位を設定できます。

• より優先順位が高いほかのマスターからの要求がない場合、低の優先順位に設定された

(優先順位 0 の) すべてのマスター間で、ラウンドロビン方式のアービトレーションが実行

されます。

• 受け付け限度に達したマスター、発行限度に達したスレーブを宛先としているマスター、

またはデッドロックのおそれがある方法でスレーブにアクセスしようとしているマスター

は、アービトレーションへの参加資格を一時的に奪われます。これによって、ほかのマス

ターがアービトレーションに参加できるようにします。

• 接続された各スレーブに対する TrustZone セキュリティの一括サポート

- セキュアなスレーブとして設定すると、セキュアな AXI アクセスしか受け付けなくな

ります。

- セキュアでないアクセスはブロックされ、AXI インターコネクトコアがマスターに対

して DECERR 応答を返します。

• リソース使用量を低減する読み出し専用および書き込み専用マスター /スレーブのサポート

AXI インターコネクトコアの制約 • AXI インターコネクトコアは、次の AXI3 機能には対応していません。

• アトミックロックトランザクション ― この機能は AXI4 プロトコルでは廃止されまし

た。分割禁止にロックされたトランザクションは、ロックを解除されたトランザクション

に変換されたうえでスレーブに伝搬されます。

• 書き込みインターリーブ ― この機能は AXI4 プロトコルでは廃止されました。したがっ

て、 AXI3 マスターは、書き込みインターリーブの深さが 1 のスレーブに接続するように

設定する必要があります。

• AXI4 の QoS 信号は、アービトレーションの優先順位に影響を与えません。 QoS 信号は、マ

スターからスレーブに伝搬されます。

• 複数ビートのバーストを複数の単一ビートトランザクションに変換する AXI インターコネク

トコアの機能は、 AXI4-Lite スレーブに接続した場合は実行されません。

• AXI インターコネクトコアは低消費電力モードまたは AXI チャネル信号による伝搬には対応

していません。

• AXI インターコネクトコアは、 AXI チャネル伝送のいずれかの宛先が恒久的にストールして

も、タイムアウトしません。したがって、すべての AXI スレーブは受信したトランザクショ

ンのすべてに対して AXI プロトコルの要件に従った応答を返す必要があります。

• AXI インターコネクトコアはアドレスマップの再割り当てを行いません。

• AXI インターコネクトコアは、APB などの非 AXI プロトコルへのビルトイン変換機能を備え

ていません。

• AXI インターコネクトコアにはクロックイネーブル (ACLKEN) 入力がありません。このため、

ザイリンクスシステムではメモリマップ方式の AXI インターフェイス間で ACLKEN を使用で

きません。

メモ : ザイリンクス AXI4-Stream インターフェイスでは ACLKEN 信号がサポートされています。




AXI インターコネクトコア接続図

図 2-6 は、 AXI インターコネクトの上位接続図です。

AXI インターコネクトコアの使用モデル

AXI インターコネクトコア IP は、1 つ以上のメモリマップ方式 AXI マスターデバイスと、1 つ以

上のメモリマップ方式のスレーブデバイスを接続します。以降のサブセクションでは、使用例につ

いて説明します。

• パススルー

• 変換のみ

• N 対 1 のインターコネクト

• 1 対 N のインターコネクト

• N 対 M インターコネクト (スパースクロスバー )

• N 対 M インターコネクト (共有アクセスモード )

パススルー

接続されるデバイスがマスターとスレーブのそれぞれ 1 つだけで、オプションの変換機能やパイプ

ライン処理を実行しない場合、 AXI インターコネクトコアはワイヤによる直接接続になり、レイ

テンシを発生せず、ロジックリソースも消費しません。

図 2-7 はパススルーの接続図です。


図 2-6 : AXI インターコネクトの最上位接続図

AXI Interconnect

SlaveInterface

MasterInterface

SI Hemisphere MI Hemisphere

Crossbar

Master 0 Slave 0

Slave 1Master 1 Reg

iste

r S

lices

Reg

iste

r S

lices

Up-

size

rs

Up-

size

rs

Clo

ck C

onve

rter

s

Dow

n-si

zers

Dat

a F

IFO

s

Clo

ck C

onve

rter

s

Dow

n-si

zers

Pro

toco

l Con

vert

ers

Dat

a F

IFO

s

X12047


図 2-7 : AXI インターコネクトの使用例－パススルー

Master 0 Slave 0

Interconnect



UG761 (v13.1) 2011 年 3 月 7 日


変換のみ

AXI インターコネクトコアは、1 つのマスターを 1 つのスレーブに接続した場合、次のようなさま

ざまな変換およびパイプライン機能を実行できます。次に例を示します。

• データ幅変換

• クロックレート変換

• AXI4-Lite スレーブ適合

• AXI-3 スレーブ適合

• レジスタスライスまたはデータチャネル FIFO によるパイプライン処理

これらの使用例では、 AXI インターコネクトコアにアービトレーション、デコード、ルーティング

のロジックは含まれません。また、実行する変換によってはレイテンシが発生する場合があります。

図 2-8 は、 1 対 1 変換の使用例を示したものです。

N 対 1 のインターコネクト

一般に、このような AXI インターコネクトコアのコンフィギュレーションを行うのは、複数のマ

スターデバイスが、 1 つのスレーブデバイス、通常はメモリコントローラーへのアクセスについ

てアービトレーションを実行する場合です。

このようなケースでは、アドレスデコードロジックが不要になることがあり、その場合 AXI イン

ターコネクトコアから除外されます (ただしアドレス範囲検証が不要の場合に限ります)。

このコンフィギュレーションでも、データ幅やククロックレートなどの変換機能は動作します。

図 2-9 は N 対 1 の AXI インターコネクトの使用例を示したものです。


図 2-8 : AXI インターコネクトの使用例－ 1 対 1 変換

X12049

Master 0 Slave 0

Interconnect

Conversionand/or

Pipelining




.

1 対 N のインターコネクト

もう 1 つの AXI インターコネクトコアのコンフィギュレーションケースが、1 つのマスターデバ

イス、通常はプロセッサが、複数のメモリマップ方式のスレーブペリフェラルにアクセスする場合

です。このような場合、アドレスおよび書き込みデータパスのアービトレーションは実行されませ

ん。 25 ページの図 2-10 は、 1 対 N のインターコネクトの使用例を示したものです。

N 対 M インターコネクト (スパースクロスバー )

AXI インターコネクトは SAMD (共有アドレス複数データ) トポロジを取ることができます。これ

は、図 2-11 に示すようにスパースデータクロスバー接続から構成され、単一スレッドの書き込み

および読み出しアドレスアービトレーションが実行されます。


図 2-9 : AXI インターコネクトの使用例－ N 対 1


図 2-10 : AXI インターコネクトの使用例－ 1 対 N

X12050

Master 0

Master 1

Slave 0

Interconnect

Arb

iter

X12051

Master 0

Slave 0

Slave 1

Interconnect

Dec

oder

/Rou

ter



UG761 (v13.1) 2011 年 3 月 7 日


26 ページの図 2-12 は、スパースクロスバーによる書き込みおよび読み出しデータパスを示したも

のです。


図 2-11 : 共有書き込みおよび読み出しアドレスアービトレーション

X12052

Master 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

Interconnect

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

WriteTransactionArbiter

ReadTransactionArbiter

Router

Router


図 2-12 : スパースクロスバーによる書き込みおよび読み出しデータパス

X12053

InterconnectMaster 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

W

R

W

R

W

R

W

R

W

R

W

R

Write Data Crossbar

Read Data Crossbar




並列書き込みおよび読み出しデータパスは、スパースコネクティビティマップのコンフィギュ

レーションに従い、各 SI (Slave Interface) スロット (左側の AXI マスターに接続) を、アクセス可

能なすべての MI (Master Interface) スロット (右側の AXI スレーブに接続) に接続します。複数の

ソースが異なる宛先に対してデータを送信しようとしている場合、AXI の順序の規定に従っていれ

ば、データ転送を独立して同時に実行できます。

すべての SI スロット (複数の場合) の書き込みアドレスチャネルはセントラルアービターに入力

され、アービターは一度に 1 つの SI スロットへのアクセスを許可します。読み出しアドレスチャ

ネルの場合も同様です。各アービトレーションサイクルでアクセス権を得たマスターは、宛先の

MI スロットにアドレス情報を転送し、該当するコマンドキューにエントリをプッシュします。こ

のようにして AXI の順序の規定に従いつつ、さまざまなデータパスを経由して適切な宛先にデー

タが送られます。

幅変換

AXI Interconnect コアには、パラメーターによって内部ネイティブデータ幅が定義されています。

サポートされるデータ幅は、 32、 64、 128、 256 ビットです。クロスバーに接続された AXI データ

チャネルは、 C_INTERCONNECT_DATA_WIDTH パラメーターによって指定された AXI インター

コネクトの「ネイティブ」幅に調整されます。

これとは異なる幅の SI スロットまたは MI スロットがあると、 AXI インターコネクトコアは幅変

換ユニットを挿入して、スロット幅を AXI インターコネクトコアのネイティブ幅に適合させてか

ら、クロスバーをもう一方の側へと横断させます。

データが SI から MI に向かう方向で見てデータパス幅が広くなる ( 「アップサイジング」 ) 場合と、

狭くなる ( 「ダウンサイジング」 ) 場合で、幅変換の機能は異なりますが、 SI 側 (SI から AXI イン

ターコネクトネイティブ幅への変換) と MI 側 (AXI インターコネクトネイティブ幅から MI への

変換) では同じになります。

MI と SI の各スロットには、それぞれ個別にパラメーターによってデータ幅の値が関連付けられて

います。 AXI インターコネクトコアは、 MI および SI の各スロットを次の手順で自動的に内部ネ

イティブデータ幅に適合させます。

• SI スロットのデータ幅が AXI インターコネクトの内部ネイティブデータ幅よりも広い場合、

SI スロットのパスに沿ってダウンサイジングの変換を実行します。

• AXI インターコネクトコアの内部ネイティブデータ幅が MI スロットのデータ幅よりも広い

場合、 MI スロットのパスに沿ってダウンサイジングの変換を実行します。

• SI スロットのデータ幅が AXI インターコネクトの内部ネイティブデータ幅よりも狭い場合、

SI スロットのパスに沿ってアップサイジングの変換を実行します。

• AXI インターコネクトコアの内部ネイティブデータ幅が MI スロットのデータ幅よりも狭い

場合、 MI スロットのパスに沿ってアップサイジングの変換を実行します。

通常、AXI インターコネクトコアのデータ幅は、システムデザイン内の大 SI スロット幅と大

MI スロット幅のうち小さい方に合わせられます。

この後、ダウンサイジングおよびアップサイジングの動作について説明します。



UG761 (v13.1) 2011 年 3 月 7 日


ダウンサイジング

幅の広いマスターデバイスを接続するパスに使用されるダウンサイザーには、 AXI の大バース

ト長を超える可能性があるバーストトランザクションを分割する機能が (そのようなバーストが実

際には決して発生しない場合であっても ) 実装されています。SI 側のデータ幅が MI 側よりも広く、

かつトランザクションの転送サイズも MI 側のデータ幅より広い場合、ダウンサイジングが実行さ

れ、 MI 側に発行されるトランザクションのデータビート数は分割数に応じて倍増します。

• 書き込みの場合、データがシリアル化されます。

• 読み出しの場合、データが結合されます。

転送サイズが MI 側のデータ幅以下の場合、トランザクション (アドレスチャネルの値) は変化せ

ず、転送データはバイトレーンステアリングの場合を除き、そのまま通過します。これは、書き

込みおよび読み出しの両方に当てはまります。

アップサイジング

SI 側のアップサイザーでは、 AW/ARCACHE[1] ビット (変更許可) がアサートされていれば、デー

タ圧縮が実行されます (INCR および WRAP バーストの場合)。

その結果、 MI 側に発行されるトランザクションのデータビート数は圧縮に応じて減少します。

• 書き込みの場合、データが結合されます。

• 読み出しの場合、データがシリアル化されます。

N 対 M インターコネクト (共有アクセスモード )

共有アクセスモードにおける N 対 M 接続の場合、 28 ページの図 2-13 に示すように、 AXI イ

ンターコネクトコアは一度に 1 つだけ Outstanding トランザクションを提供します。接続された

各マスターでは、読み出しトランザクション要求が書き込み要求よりも常に優先されます。要求を

送信したマスターのいずれかをアービターが選択します。これによって、宛先のスレーブデバイス

に対する書き込みまたは読み出しデータ転送が有効になります。データ転送が完了 (書き込み応答

を含む) すると、次の要求が選択され処理されます。

共有アクセスモードはインターコネクトのクロスバーモジュールをインプリメントするために必

要なリソースを小限に抑えます。図 2-13 に、共有アクセスモードを示します。X-Ref Target - Figure 2-13

図 2-13 : 共有アクセスモード




クロック変換

クロック変換は、次の条件に従って実行されます。

• クロックレートリダクションモジュールは、入力 (SI) 側から出力 (MI) 側に向けて整数比 N:1でクロックレートを分周します。

• クロックレートアクセラレーションモジュールは、入力 (SI) 側から出力 (MI) 側に向けて整

数比 1:N でクロックレートを逓倍します。

• 同期クロック変換モジュールは、非同期 FIFO を通してチャネル信号を渡すことで、クロック

レートを増減します。

リダクションおよびアクセラレーションのいずれのモジュールでも、より高速なクロックドメイン

のサンプリングサイクルは自動的に決定されます。各モジュールは、 5 つの AXI チャネルのすべ

てに適用可能です。

MIおよび SI は複数のクロック入力を持ち、その各ビットは対応するインターフェイススロットの

全信号と同期しています。 AXI インターコネクトコアには専用のネイティブクロック入力があり

ます。 AXI インターコネクトコアは、 MI および SI の各スロットのクロックレートを AXI イン

ターコネクトのクロックレートに自動的に適合させます。

通常、 AXI インターコネクトコアのネイティブクロック入力は、システムデザイン内の大周波

数の SI または MI スロット、たとえばメインメモリコントローラーに接続された MI スロットな

どが使用しているものと同じクロックソースに接続されます。

パイプライン処理

ある環境下では、データバーストをバッファリングすることで AXI インターコネクトコアのス

ループットが向上する場合があります。このような状況は通常、データ幅またはクロックレートの

変換によって SI または MI スロットのデータレートが AXI インターコネクトコアのネイティブ

データレートと異なる場合に見られます。

レート変換の種々の組み合わせに対応するために、オプションでさまざまな位置にデータバースト

バッファーを挿入できます。

さらにオプションとして深さ 2 のレジスタスライス (スキッドバッファー) を、各 SI または MI スロットの 5 つの AXI チャネルのそれぞれに対して挿入し、システムのタイミングクロージャを改

善することもできます。

ペリフェラルレジスタスライス

SI および MI 両方の外周部分では、必要に応じて、各インターフェイススロットの各チャネルに

レジスタスライスバッファーを挿入できます。その主な目的は、レイテンシは 1 サイクル分増加

しますが、システムタイミングを改善することです。

ペリフェラルレジスタスライスは、常に SI または MI スロットのクロックに同期します。

データパス FIFO

AXI インターコネクトコアの SI および MI の間で実行される、さまざまなデータフローレート変

換の組み合わせに対応するために、必要に応じて次の 4 箇所にデータパスバッファーを挿入でき

ます。

• 各 SI スロットの書き込みデータルーターの前の、 SI 側書き込みデータ FIFO

• 各 MI スロットの書き込みデータマルチプレクサーの後の、 MI 側書き込みデータ FIFO

• 各 MI スロットの読み出しデータルーターの前 (MI 側) の、 MI 側読み出しデータ FIFO



UG761 (v13.1) 2011 年 3 月 7 日


• 各 SI スロットの読み出しデータマルチプレクサーの後 (SI 側) の、SI 側読み出しデータ FIFO(マルチスレッド SI スロットの場合、複数の ID スレッドパス間のマルチプレクサーも含まれ

ます)

データ FIFO は AXI インターコネクトコアのネイティブクロックに同期します。各データ FIFOの幅は、 AXI インターコネクトコアのネイティブデータ幅と同じです。

AXI インターコネクト IP の詳細および必要な信号やパラメーターについては、ザイリンクスの

ウェブサイトより提供している『AXI インターコネクト IP データシート』 (DS768) を参照してく

ださい。 http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm

AXI インターコネクトコアのスレーブとマスターの接続 AXI インターコネクトコアモジュールのスレーブインターフェイスを、別の AXI インターコネ

クトコアに接続する場合、 AXI-to-AXI コネクター IP (axi2axi_connector) を使用すれば、ほかの

ロジックの介在は不要です。 axi2axi_connector IP は、システム内のコネクティビティを記述する

ために必要なポート接続点、および接続される AXI インターコネクトコアモジュールの対応する

インターフェイスの設定に使用する一連のパラメーターを提供します。

AXI-To-AXI コネクターの特徴

axi2axi_connector には、次のような特徴があります。

• 1 つの AXI インターコネクトコアモジュールのマスターインターフェイスを、別の AXI インターコネクトコアモジュールのスレーブインターフェイスに接続します。

• すべてのマスターインターフェイス信号をすべてのスレーブインターフェイス信号に直接接

続します。

• ロジックまたはストレージは含まれず、 EDK 内ではバスブリッジとして機能します。

内容

axi2axi_connector ( 「コネクター」 ) モジュールの AXI スレーブインターフェイスは、必ず ( 「アッ

プストリームの」 ) AXI インターコネクトコアモジュールのマスターインターフェイス接続点 (スロット ) の 1 つに接続されます。一方、コネクターの AXI マスターインターフェイスは、必ず上

記とは異なる ( 「ダウンストリームの」 ) AXI インターコネクトコアモジュールのスレーブイン

ターフェイススロットに接続されます (31 ページの図 2-14 参照)。





AXI-To-AXI コネクターの使用法

AXI-To-AXI コネクター (axi2axi_connector) を使用すると、 2 つの AXI インターコネクトコアを

カスケード接続できます。 axi2axi_connector IP のデータ幅およびクロック周波数のパラメーター

は、マスターおよびスレーブインターフェイスの特性が適切に一致するように、EDK ツールによっ

て設定します。

さらに、 EDK ツールは、互いに接続されたインターコネクトモジュールが同じクロックソースに

同期するように、 axi2axi_connector のクロックポートを自動的に接続します。

AXI To AXI コネクターの詳細および必要な信号やパラメーターについては、ザイリンクスのウェ

ブサイトより提供している『AXI To AXI Connector IP データシート』 (DS803) を参照してくださ

い。 http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm

外部マスターおよびスレーブ EDK の pcore として入手できない AXI マスターまたはスレーブ IP モジュール (純粋な HDL モジュールなど) が存在し、これらを EDK のサブモジュール内で AXI インターコネクトコアに接続

する必要がある場合に、これらのユーティリティコアを使用します。 AXI マスターまたはスレー

ブモジュールをデザインの上位に配置したまま、このユーティリティ pcore を使用して AXI 信号を EDK のサブシステムに接続します。

機能 • AXI マスターまたはスレーブインターフェイスを AXI インターコネクトコア IP に接続します。

• 一方の側にマスターまたはスレーブの AXI バスインターフェイス、もう一方の側に AXI ポー

トがあります。


図 2-14 : 2 つの AXI インターコネクトコアを接続するマスターおよびスレーブインターフェイスモジュール

mb_0

AXI_Interconnect_0

AXI_Interconnect_1

AXI_Interconnect_2

slave_2

axi2axi_connector

slave_1

slave_3

M_AXI_IP

M_AXI_DP

M_AXI_IC

M_AXI_DC

X12036




UG761 (v13.1) 2011 年 3 月 7 日


• ほかのポートは I/O インターフェイスとしてモデル化され、外部インターフェイス化できます。

この外部インターフェイスによって、必要な信号を上位のマスターまたはスレーブに接続で

きます。

32 ページの図 2-15 は、 AXI 外部マスターコネクターのブロック図です。

図 2-16 は、外部スレーブコネクターのブロック図です。

Platform Studio の IP カタログには、外部マスターおよび外部スレーブコネクターが用意されてい

ます。詳細は、次のウェブサイトを参照してください。



図 2-15 : 外部マスターコネクターを使用した EDK サブシステム

Individual AXI Ports madeexternal to sub-system

interface

Microblaze

EDK sub-system

Axi_ext_master_conn

ICAXI

DCAXI

S_AXI

M_AXI

Memory controllerAxi_interconnect

X12040


図 2-16 : 外部スレーブコネクターを使用した EDK サブシステム

Microblaze

Axi_interconnect

ICAXI S_AXI Memory controller

DCAXI

EDK sub-system

Individual AXI Ports made external to sub-system

interface

Axi_gpio

Axi_ext_slave_conn

S_AXI

S_AXI

X12075





Centralized DMA (セントラル DMA) ザイリンクスでは、AXI 対応のセントラル DMA を提供しています。このコアは、既存の PLBv4.6セントラル DMA を AXI4 対応のバージョンに置き換えるもので、機能と性能が強化されています。

図 2-17 は、 AXI (AXI4 と AXI4-Lite) セントラル DMA を導入した代表的なエンベデッドシステ

ムアーキテクチャを示したものです。

AXI4 セントラル DMA は、あるメモリマップ空間から別のメモリマップ空間に、システムのマイ

クロプロセッサの制御のもと、 AXI4 バーストプロトコルによって高速にデータを転送します。


図 2-17 : AXI セントラル DMA の一般的使用例

AXI CDMA

CPU(AXI

MicroBlaze)

AXI4 MMap Interconnect(AXI4-Lite)

AXI BRAM

AXI DDRx

Registers

Scatter Gather Engine

AXI4

AXI4

AXI4 Read

AXI4 Write

AXI4-Lite

AXI4

AXI IntcAXI4-Lite

AXI4-Lite

AXI4 MMap Interconnect

(AXI4)

DP

DC

IC

AXI4

AXI4

Interrupt

Interrupts In

Interrupt Out(To AXI Intc)

AXI4-Stream

AXI4-Stream

DataMover

X12037



UG761 (v13.1) 2011 年 3 月 7 日


AXI セントラル DMA の概要

AXI セントラル DMA では、従来の PLBv4.6 セントラル DMA と同様、シンプル転送モード動作

を使用できます。シンプルモードによる転送では、 CPU が 1 回の転送ごとにセントラル DMA のレジスタセットをプログラムし、転送を起動します。セントラル DMA には次のような機能があり

ます。

• 転送を実行します。

• 転送が完了すると割り込みを発生します。

• マイクロプロセッサが次の転送をプログラムし、起動するまで待機します。

さらに、AXI セントラル DMA には、オプションとして 32 ビットおよび 64 ビットのバス幅のデー

タリアライメント機能を備えています。この機能によって、転送元および送信先のアドレスを独立

して指定できます。

AXI セントラル DMA のスキャッターギャザー機能

AXI セントラル DMA には、従来の PLBv4.6 セントラル DMA 動作のサポートに加えて、オプショ

ンのスキャッターギャザー (SG) 機能があります。

SG 機能によって、転送制御に伴うシステム CPU の負荷を、セントラル DMA のスキャッターギャ

ザーエンジンが提供する高速のハードウェアオートメーションに軽減できます。 SG 機能は、あら

かじめフォーマットされた転送コマンド (バッファーディスクリプター ) を、システムに可能な

大の速度でシステムメモリからフェッチして実行します。この際、 CPU による介入は必要小限

に抑えられます。セントラル DMA のアーキテクチャでは SG AXI4 バスインターフェイスを

AXI4 データ転送インターフェイスと分離します。これによって、バッファーディスクリプターの

フェッチおよび更新を、実行中のデータ転送と並列して進めることが可能となり、性能が大幅に改

善されます。

DMA 転送は、セントラル DMA に内蔵された、プログラム可能で柔軟な割り込み生成手法によっ

て、システム CPU と適切に連携して進行します。さらに、 AXI セントラル DMA では、シンプル

モードと SG アシストモードを、プログラム可能なレジスタセットを用いて、システムプログラ

マーが切り替えることができます。

AXI セントラル DMA は、新しい高性能 AXI DataMover ヘルパーコアを中心に構築されていま

す。このコアは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブリッジングエレメントとして機能します。 AXI セントラル DMA の場合、 DataMover の出力ストリームは、内

部で入力ストリームへとループバックされます。 SG 機能は、スキャッターギャザー対応に機能強

化されたすべての AXI DMA 製品に使用される、ザイリンクス SG ヘルパーコアによって実現さ

れています。

セントラル DMA の設定可能な機能

AXI4 セントラル DMA では、インプリメントする機能セットと FPGA リソースの使用量間のト

レードオフが可能です。 FPGA のインプリメンテーション時に、次の機能をパラメーターを介して

設定できます。

• メインデータ転送への DataMover Lite 適用 (このデータ転送メカニズムでは、データリアラ

イメントエンジン (DRE)、および SG モードはサポートされない)

• スキャッターギャザー機能の有効/無効

• DRE 機能の有効/無効 (DRE は 32 ビットおよび 64 ビットのデータ転送バス幅の場合のみ使用

可能)

• メインデータ転送のバス幅の指定 (32、 64、 128、 256 ビット )

• データ転送時に DataMover が使用できる AXI4 の大バースト長の指定




セントラル DMA の AXI4 インターフェイス

次の表は、 AXI4 セントラル DMA の 4 つの外部インターフェイス、およびこの DMA 機能に含ま

れる内部でブリッジングされた DataMover ストリームインターフェイスをまとめたものです。

イーサネット DMA ザイリンクスのエンベデッド処理システムに導入された AXI4 プロトコルには、DMA (ダイレクト

メモリアクセス) 機能を備えたイーサネットソリューションがあります。これは AXI4 の性能面の

利点と、ザイリンクスの既存イーサネット IP ソリューションが持つ効果的な動作を融合させた手

法です。

36 ページの図 2-18 は、 AXI DMA の上位ブロック図です。

表 2-1 : AXI セントラル DMA の AXI4 インターフェイス

インターフェイス AXI の種類データ幅内容

制御 AXI4-Lite

スレーブ

32 AXI セントラル DMA の内部レジスタにアクセスします。通

常は、システムプロセッサが AXI セントラル DMA の動作を

制御および監視するために使用します。

スキャッターギャザー AXI4 マスター 32 AXI セントラル DMA がシステムメモリから DMA 転送ディ

スクリプターを読み出すとき、および関連する転送動作が終了

した時点で更新済みのディスクリプター情報をシステムメモ

リに書き戻すときに使用する、メモリマップ方式の AXI4 マス

ターインターフェイスです。

データ MMap 読み出し

AXI4 読み出し

マスター 32、 64、

128、 256

メモリマップ方式のソースアドレスから転送ペイロードデー

タを読み出します。データ幅は、パラメーターによって 32、64、128、 256 ビット幅のいずれかに設定できます。

データ MMap 書き込み

AXI4 書き込み

マスター 32、 64、

128、 256メモリマップ方式の宛先アドレスに転送ペイロードデータを

書き込みます。データ幅は、パラメーターによって 32、64、128、256 ビット幅のいずれかに設定できます。幅はデータ読み出し

インターフェイスと同じになります。



UG761 (v13.1) 2011 年 3 月 7 日


図 2-19 は、 AXI イーサネットの代表的なシステムアーキテクチャです。


図 2-18 : AXI DMA の上位ブロック図

AXI DMA

S2MM DMA Controller

MM2S DMA Controller

AXI DataMoverA

XI L

ite S

lave

Inte

rfac

e

MM2S_IntrOut

S2MM_IntrOut

ResetModule

Register Module

MM2S_DMACRMM2S_DMASR

MM2S_CURDESC

ReservedMM2S_TAILDESC

Reserved

S2MM_DMACRS2MM_DMASR

S2MM_CURDESC

ReservedS2MM_TAILDESC

Reserved

AX

I Con

trol

Inte

rfac

eA

XI S

tatu

sIn

terfa

ce

SG Engine(Interrupt Coalescing)

SG Interface

AXI Memory Map Read (MM2S)

AXI Memory Map Write (S2MM)

AXI Control Stream (MM2S)

AXI Status Stream (S2MM)

AXI Stream (MM2S)

AXI Stream (S2MM)

AXI Lite

AXI Memory Map SG Read / Write

SG Interface

X12038


図 2-19 : AXI DMA および AXI4 イーサネットの代表的使用例

CPU(AXI

MicroBlaze)


AXI Ethernet

AXI BRAM

AXI DDRx

Registers

AXI DMA

Scatter Gather Engine

DataMover

Ethernet Control

and Status

Registers

AXI4-Lite

AXI4-Stream

AXI4-Stream

AXI4-Stream

AXI4-Stream

Tx Payload

Rx Payload

Tx Control

Rx Status

AXI Intc


DP

DC

IC

AXI4

Interrupt

Interrupts In



AXI4-Stream

AXI4-Stream

AVB

Ethernet Tx

Ethernet Rx

MIIM

AXI4-LiteAXI4-Lite

AXI4-Lite

AXI4

AXI4

AXI4

AXI4

AXI4 Read

AXI4 Write

X12039




36 ページの図 2-19 に示したとおり、 AXI イーサネットは新しい AXI DMA IP と組み合わせて使

用されるようになりました。 AXI DMA は、従来の PLBv4.6 マルチポートメモリコントローラー

(MPMC) が提供していた PLBv4.6 SDMA 機能を置き換えます。

AXI DMA は、 AXI イーサネットの AXI4-Stream ネイティブプロトコルと、エンベデッド処理シ

ステムが必要とするメモリマップ方式の AXI4 プロトコルの間をブリッジングします。

AXI4 DMA の概要

AXI DMA エンジンは、システムメモリと AXI4-Stream タイプのターゲットペリフェラルの間の

高性能 DMA 機能を提供します。また、スキャッターギャザー (SG) 機能も備え、CPU は転送の制

御および実行に伴う負荷をハードウェアオートメーションにオフロードできます。

AXI DMA および SG エンジンは、 AXI DataMover ヘルパーコア (共有サブブロック ) を中心に構

築されています。このコアは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブ

リッジングエレメントとして機能します。

AXI DMA では、送信チャネルのメモリマップからスレーブ (MM2S) と、受信チャネルのスレーブ

からメモリマップ (S2MM) の転送動作を独立して実行できます。また、パケットメタデータの負

荷を軽減する独立した AXI4-Stream インターフェイスを提供します。

MM2S の AXI 制御ストリームは、AXI DMA より送信される SG ディスクリプターから、ユーザー

アプリケーションのデータを提供します。

同様に、 S2MM の AXI ステータスストリームは、受信パケットに関連付けられた SG ディスクリ

プター内に受信、格納される AXI4 イーサネットなどのソース IP から、ユーザーアプリケーショ

ンのデータを提供します。

AXI イーサネットアプリケーションでは、チェックサムオフロードの実行に必要な機能を、 AXI4制御ストリームおよび AXI4 ステータスストリームが提供します。

オプションとして、 SG ディスクリプターのキューにも対応しており、 AXI DMA 内部に大 4 つのディスクリプターをフェッチしたりキューイングしたりできます。この機能は、メインデータバス上の広帯域幅によるデータ転送を可能とします。



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DMA の AXI4 インターフェイス

ザイリンクスでは、 AXI4 機能を幅広く活用して DMA をインプリメントしています。次の表は、

AXI DMA 機能で使用されている 8 つの AXI4 インターフェイスについてまとめたものです。

表 2-2 : AXI DMA インターフェイス


制御 AXI4-Lite

スレーブ

32 AXI DMA の内部レジスタにアクセスします。通常は、シス

テムプロセッサが AXI DMA の動作を制御および監視す

るために使用します。

スキャッターギャザー AXI4 マスター 32 AXI4 DMA がシステムメモリから DMA 転送ディスクリプ

ターを読み出すとき、および関連する転送動作が終了した時

点で更新済みのディスクリプター情報をシステムメモリに

書き戻すときに使用する、メモリマップ方式の AXI4 マス

ターインターフェイスです。

データ MM 読み出し AXI4 読み出し

マスター 32、 64、

128、 256DMA のメモリマップ方式インターフェイス側から、メイン

ストリーム出力側へのデータ転送動作時に、ペイロード

データを転送します。

データ MM 書き込み AXI4 書き込み

マスター 32、 64、

128、 256DMA のデータストリーム入力インターフェイス側から、

DMA のメモリマップ方式インターフェイス側へのデータ

転送動作時に、ペイロードデータを転送します。

データストリーム出力 AXI4-Stream

マスター 32、 64、

128、 256データ MM 読み出しインターフェイスによって読み出さ

れたデータを、 AXI4-Stream プロトコルを使用して宛先の

受信 IP に転送します。

データストリーム入力 AXI4-Stream

スレーブ 32、 64、

128、 256AXI4-Stream プロトコルを使用してソース IP からデータ

を受信します。受信したデータは、データ MM 書き込みイ

ンターフェイスを介して、メモリマップ方式のシステムに

転送します。

制御ストリーム出力 AXI4-Stream

マスター

32 Tx 転送ディスクリプターに埋め込まれた制御情報を、宛先

IP に転送するために使用します。

ステータスストリーム入力 AXI4-Stream

スレーブ

32 ソース IP から Rx 転送情報を受信し、関連する転送ディス

クリプターのデータを更新したうえで、システムメモリに

書き戻します。ディスクリプターの更新にはスキャッター

ギャザーインターフェイスを使用します。




ビデオ DMA AXI4 プロトコルによるビデオ DMA (VDMA) は、ビデオアプリケーションを広帯域化するソ

リューションです。イーサネット DMA ソリューションと同様の方法でインプリメントされます。

図 2-20 は、 AXI4 VDMA の上位ブロック図です。

40 ページの図 2-21 は、 AXI VDMA の代表的なシステムアーキテクチャです。


図 2-20 : AXI VDMA の上位ブロック図

AXI VDMA

S2MM DMA Controller

MM2S DMA Controller

AXI DataMover

AX

I Lite

Sla

ve In

terfa

ce

MM2S_IntrOut

S2MM_IntrOut

ResetModule

Register ModuleMM2S_DMACRMM2S_DMASR

MM2S_CURDESC

S2MM_DMACRS2MM_DMASR

S2MM_CURDESCReserved

SG Engine(Interrupt Coalescing )

AXI Memory Map Read (MM2S)

AXI Memory Map Write (S2MM)

AXI MM2S Stream

AXI S2MM Stream

AXI Lite

AXI Memory Map SG Read

MM2S Gen-Lock

MM2S FSync

S2MM Gen-Lock

S2MM FSync

MM2S_TAILDESCReserved

S2MM_TAILDESCReserved

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

axi_resetn

m_axis_mm2s_aresetns_axis_s2mm_aresetn

Line Buffer

Line Buffer

MM2S Line Bufffer Status

S2MM Line Bufffer Status

DownSizer

UpSizer

Reserved

x12054



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AXI VDMA の概要

AXI VDMA エンジンは、システムメモリと AXI4-Stream タイプのターゲットペリフェラルの間の

高性能 DMA 機能を提供します。また、スキャッターギャザー (SG) 機能も備え、CPU は転送の制御

および実行に伴う負荷をハードウェアオートメーションにオフロードできます。AXI VDMA および

SG エンジンは、AXI DataMover ヘルパーコアを中心に構築されています。このコアは、AXI4-Streamとメモリマップ方式の AXI4 バスの間で基本的なブリッジング要素として機能します。

AXI VDMA には、大 16 フレームバッファーの循環フレームバッファーアクセス機能があり、

ビデオフレームの一部または全体を転送するツールを提供します。

また、同じビデオフレームデータを繰り返し転送する、フレームの「保留」機能も備えています。

VDMA は独立したフレーム同期機能および独立した AXI クロックを持ち、各チャネルを異なるフ

レームレートおよび異なるピクセルレートで動作させることができます。2 つの独立して動作する

AXI VDMA チャネル間の同期を保つため、オプションとして Gen-Lock 同期機能も使用できます。

Gen-Lock を使用すると、 1 つ以上の AXI VDMA マスターに、 AXI VDMA スレーブを自動的に

同期させることができます。この機能によって、スレーブではマスターとは異なるフレームバッ

ファー空間による動作が可能になります。このモードでは、スレーブチャネルがフレームを自動的

にスキップするか、繰り返します。いずれのチャネルを Gen-Lock スレーブまたは Gen-Lock マス

ターに設定してもかまいません。

ビデオデータを転送する場合、 AXI4-Stream ポートは、 8 ビットから大 256 ビット幅に設定で

きます。 AXI4-Stream ポートの幅が、関連するメモリマップ方式の AXI4 ポートよりも狭いコン

フィギュレーションでは、 AXI VDMA がデータのアップサイジングまたはダウンサイジングを実

行し、メモリマップ方式インターフェイス側のバーストにバス幅全体を使用できるようにします。


図 2-21 : AXI VDMA およびビデオ IP の代表的使用例




VDMA の AXI4 インターフェイス

表 2-3 は、AXI VDMA 機能で使用される 6 つの AXI4 インターフェイスについてまとめたものです。

メモリ制御 IP およびメモリインターフェイスジェネレーター IP カタログには、 2 つの DDRx (SDRAM) AXI メモリコントローラーがあります。

Virtex-6 と Spartan-6 デバイスではメモリ制御メカニズムが原理的に異なるため、メモリ制御記述

も必然的にデバイス固有のものになります (Virtex-6 はファブリックベースのコントローラーを使

用しているのに対し、 Spartan-6 はオンチップのメモリ制御ブロック (MCB) を搭載)。この後は、

Virtex-6 および Spartan-6 デバイスによる AXI メモリ制御について説明します。

Virtex-6 および Spartan-6 のメモリコントローラーは、 2 つの異なるソフトウェアパッケージ内で

使用できます。

• EDK では、メモリコントローラーコアの axi_v6_ddrx または axi_s6_ddrx を使用します。

• CORE™ Generator インターフェイスの場合は、メモリインターフェイスジェネレーター

(MIG) ツールを使用します。

下位の HDL コードは、ラッパーが異なる以外は 2 つのパッケージで同じです。

AXI4 インターフェイスの柔軟性から、いずれのタイプのコントローラーを使用した場合でも適合

は容易です。

表 2-3 : AXI VDMA インターフェイス


制御 AXI4-Lite スレーブ 32 AXI VDMA の内部レジスタにアクセスします。通常

は、システムプロセッサが AXI VDMA の動作を制御

および監視するために使用します。

スキャッターギャザー

AXI4 マスター 32 AXI VDMA がシステムメモリから DMA 転送ディス

クリプターを読み出すときに使用する、メモリマップ

方式の AXI4 マスターインターフェイスです。フェッ

チされたスキャッターギャザーディスクリプターは、

ビデオ転送に関する内部パラメーターを設定します。

データ MM 読み出し AXI4 読み出しマスター 32、 64、128、 256

DMA のメモリマップ方式インターフェイス側から、メ

インストリーム出力側へのデータ転送動作時に、ペイ

ロードデータを転送します。

データ MM 書き込み AXI4 書き込みマスター 32、 64、128、 256

DMA のデータストリーム入力インターフェイス側か

ら、DMA のメモリマップ方式インターフェイス側への

データ転送動作時に、ペイロードデータを転送します。

データストリーム

出力 AXI4-Stream マスター 8、 16、 32、

64、 128、256

データ MM 読み出しインターフェイスによって読み出

されたデータを、 AXI4-Stream プロトコルを使用して

宛先の受信 IP に転送します。

データストリーム

入力 AXI4-Stream スレーブ 8、 16、 32、

64、 128、256

AXI4-Stream プロトコルを使用してソース IP から

データを受信します。受信したデータは、データ MM 書き込みインターフェイスを介して、メモリマップ方式

のシステムに転送します。



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Virtex-6

Virtex-6 メモリコントローラーソリューションは、メモリインターフェイスジェネレーター (MIG)ツールでサポートしており、オプションで AXI4 インターフェイスを指定して更新できます。

このソリューションは EDK から、 AXI4 専用インターフェイスを axi_v6_ddrx メモリコント

ローラーと指定しても使用できます。

axi_v6_ddrx メモリコントローラーは、ハードウェア記述言語 (HDL) のロジック、 GUI 共に同

じものを使用しますが、 XPS による EDK プロセッサのサポート用にパッケージ化されています。

Virtex-6 メモリコントローラーは、AXI4-to-UI ブリッジ (AXI4 からユーザーインターフェイスへ

のブリッジ) を使用して AXI4 スレーブインターフェイス (SI) に適合させます。AXI4-to-UI ブリッ

ジは、AXI4 スレーブトランザクションを、MIG Virtex-6 UI プロトコルに変換します。これによっ

て、従来の Virtex-6 メモリソリューションと同じオプションが使用できるようになります。

AXI4 の適データ幅は UI データ幅と同じで、メモリデータ幅の 4 倍です。AXI4 メモリインター

フェイスのデータ幅は、UI インターフェイスよりも狭くすることができますが、このようにするこ

とは推奨していません。幅変換のサポートに、エリアが大きくタイミングや性能の劣るコアが使用

される可能性があるためです。

AXI4 インターフェイスは、 AXI4 の各トランザクションをよりストライドの短い、メモリのサイ

ズに合ったトランザクションに分割することで、 UI へとマッピングします。さらに Virtex-6 メモ

リコントローラーがバンク /行を管理することで、メモリ使用率が向上します。

図 2-22 は、AXI4 インターフェイスを使用した Virtex-6 メモリソリューションのブロック図です。

Spartan-6 のメモリ制御ブロック

Spartan-6 デバイスは、このデバイス固有の、ハードウェアによるメモリ制御ブロック (MCB) プリ

ミティブを使用します。Spartan-6 MCB ソリューションは、メモリマップ方式の AXI4 スレーブインターフェイス (SI) に適合します。

Spartan-6 アーキテクチャの外部メモリに対する AXI4 トランザクションを処理するには、 MCBユーザーインターフェイスへの変換ブリッジが必要です。

これら 2 つのインターフェイスが類似していることから、AXI4 の SI を軽量に設定することができ

ます。それには、データ幅の狭いバーストを発行せず、かつ設定対象の MCB インターフェイスと

同じネイティブデータ幅を持つマスターに接続します。

AXI4 ブリッジには、次のような特徴があります。

• 16 ビート以下の転送の場合は、 AXI4 のインクリメンタル (INCR) コマンドを MCB のコマン

ドに 1 対 1 で変換します。


図 2-22 : Virtex-6 メモリ制御のブロック図

axi_v6_ddrx (EDK) or memc_ui_top (COREGen) top level

DDR2 / DDR3 PHY

Virtex-6 Memory

Controller

AXI4 Slave Interface

BlockDDR2 / DDR3 DFINative

Interface

User Interface

bllock

UI Interface

AXI4 Interface

DDR2 or DDR3

SDRAM external

AXI4 Master




• 16 ビートを超える AXI4 転送は、大 16 ビートのトランザクションに分割して MCB プロト

コルによって送信します。

これによって、マルチポートシステムにおける性能とレイテンシのバランスを取ることができま

す。 AXI4 の WRAP コマンドは、 MCB インターフェイス上でラップ処理できるように 2 つの MCBトランザクションに分割されます。 MCB インターフェイスは WRAP をネイティブコマンドとして

サポートしていないためです。

axi_s6_ddrx コアと CORE Generator による Spartan-6 AXI MIG コアは、大 6 ポート (MCB ポー

トコンフィギュレーションによって異なる) を用いた 32、 64、 128 ビット幅のインターフェイスな

ど、MCB のネイティブポートコンフィギュレーションをすべてサポートします。図 2-23 は、AXISpartan-6 メモリソリューションのブロック図です。

メモリ制御の詳細は、メモリソリューションのウェブサイト http://japan.xilinx.com/products/design_resources/mem_corner の資料を参照してください。


図 2-23 : Spartan-6 メモリソリューションのブロック図

X12046

axi_s6_ddrx or mcb_ui_top

mcb_raw_wrapper

fpga boundary

MCB

MCB Soft Calibration Logic

AXI4 Master

AXI4 Master

AXI4 Master AXI4 SlaveInterface 5

AXI4 SlaveInterface 1

AXI4 SlaveInterface 0

LPDDR/DDR/DDR2/DDR3

SDRAM

Port 0

Port 1

Port 5


http://japan.xilinx.com/products/design_resources/mem_corner


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第 3 章

ザイリンクス FPGA に導入された AXI 機能

この章では、AXI 規格の各機能がザイリンクス®の IP に具体的にどのように利用されているかにつ

いて説明し、 IP 設計者が AXI 関連のさまざまなデザインや統合手法を自在に選択できるようにす

ることを目的としています。

メモリマップ方式 IP の機能の導入とサポート

ザイリンクスは、 AXI4 および AXI4-Lite に基づく豊富な機能のインプリメンテーションとサポー

トを進めてきました。これらの機能は、ザイリンクスの開発チーム、ユーザー、サードパーティの

パートナーなどが作成したメモリマップ方式 IP 間の相互運用を容易にします。

表 3-1 は、ザイリンクスが導入した AXI4 および AXI4-Lite の主要機能、ザイリンクス IP がイン

プリメントした AXI4 仕様とそれに対するサポートレベルについてまとめたものです。

表 3-1 : ザイリンクスによる AXI4 および AXI4-Lite 機能の導入とサポート状況

AXI の機能ザイリンクス IP のサポート

READY/VALID

ハンドシェイク AXI プロトコルによって規定された READY/VALID ハンドシェイクによる順方向、逆方向の完全

フロー制御です。

転送長メモリマップ方式 AXI4 のバースト長 :

• インクリメンタルバーストの場合 1 ～ 256 ビート

• ラップバーストの場合 1 ～ 16 ビート

ザイリンクス IP では固定バーストを使用しないでください。

固定バーストによってハンドシェイクレベルのプロトコル違反が発生するわけではありません

が、この動作は未定義であり、インクリメンタルバーストに置き換えられる場合があります。

転送サイズ/データ幅 IP のネイティブデータ幅は、 32、 64、 128、 256 ビットのいずれかに定義できます。

ただし、 AXI4-Lite でサポートされるデータ幅は 32 ビットのみです。

幅の狭い AXI4 バーストにも対応していますが、推奨できません。狭いバーストはシステム性能

を劣化させ、システム規模を増大させる恐れがあるためです。

幅が異なるザイリンクス IP 間で通信する必要がある場合、 AXI インターコネクトがデータ幅変

換の機能を提供します。

読み出し /書き込み専用読み出し /書き込み、読み出し専用、書き込み専用のインターフェイスを使用できます。

AXI インターコネクトをはじめとする多くの IP では、インターフェイスを読み出し専用または

書き込み専用に設定すると、これに合わせてロジックが適化されます。



UG761 (v13.1) 2011 年 3 月 7 日

第 3 章 : ザイリンクス FPGA に導入された AXI 機能

AXI3 vs. AXI4 本来は AXI4 をサポートするよう設計されています。 AXI3 との相互運用が必要な場合は、 AXIインターコネクトに必要な変換ロジックがインプリメントされているため、これを使用して

AXI3 と AXI4 デバイスを接続できます。

ただし、AXI3 の書き込みインターリーブ機能はサポートしていません。ザイリンクス IP では使

用しないでください。

メモ : この機能は、 AXI4 仕様になって削除されました。

ロック /排他的アクセスロックされた転送には対応していません。

ザイリンクスインフラストラクチャ IP は、システム内のあらゆる場所に排他的アクセストラン

ザクションを転送できますが、ザイリンクス IP 側では排他的アクセス機能をサポートしていま

せん。このため、排他的アクセス要求に対する応答には、すべて「OK」が返されます。

保護/キャッシュビットインフラストラクチャ IP は、システム内のあらゆる場所に保護ビットおよびキャッシュビット

を転送できますが、通常のエンドポイント IP は動的保護またはキャッシュビットをサポートし

ていません。

• 保護ビットは、常時セキュアなトランザクションタイプを意味する定数 000 に固定してくだ

さい。

• キャッシュビットは通常 0011 に固定します。この値は、バッファリングおよび変更が可能

なトランザクションであることを示します。

このように設定すると、システムを通過するトランザクションをインフラストラクチャ IP が転

送および変更する際に高い柔軟性が得られ、性能が向上します。

サービス品質 (QoS) ビット

インフラストラクチャ IP は QoS ビットをシステム内のあらゆる場所に転送できますが、エンド

ポイント IP は、通常 QoS ビットを無視します。

REGION ビットザイリンクス AXI インターコネクトは、そのアドレスマップ定義に規定された、デコーダーの

ベース/上限アドレスに基づいて REGION ビットを生成します。

レジスタスライスなどのザイリンクスインフラストラクチャ IP は REGION ビットをシステム

全体に転送します。

複数のアドレス範囲に対応した一部のエンドポイントスレーブ IP は、アドレスデコーダーが冗

長になることを防ぐために REGION ビットを使用する場合があります。

AXI マスターエンドポイント IP は REGION ビットを生成しません。

ユーザービットインフラストラクチャ IP はシステム内のあらゆる場所にユーザービットを転送しますが、エン

ドポイント IP は通常これらを無視します。

相互運用性の問題が懸念されるため、汎用 IP ではユーザービットの使用を推奨しません。

ただし、システム内にユーザービットを転送する機能は、トランザクションごとに補助的なサイ

ドバンド信号を必要とする、特殊用途のカスタムシステムを構築する場合に役立ちます。たとえ

ば、パリティまたはデバッグ情報を転送するためにユーザービットを使用できます。

リセットザイリンクス IP は通常、リセットから 8 サイクル以内にすべての VALID 出力をディアサート

します。リセットパルス幅の要件は 16 サイクル以上です。

も遅い AXI クロックの 16 サイクルの間 AXI の ARESETN をアサート状態に保てば、ザイリ

ンクス IP のリセットパルス幅としては通常十分です。

低消費電力

インターフェイスサポートされていません。 AXI のオプションである低消費電力インターフェイス、 CSYSREQ、

CSYSACK、 CACTIVE は IP インターフェイスに含まれません。

表 3-1 : ザイリンクスによる AXI4 および AXI4-Lite 機能の導入とサポート状況 (続き)

AXI の機能ザイリンクス IP のサポート



AXI4-Stream の導入とサポート

AXI4-Stream の導入とサポート相互運用を容易にするために、ストリーミングインターフェイスを必要とするザイリンクス IP は、

AXI4-Stream プロトコルのサブセットに厳密に従っています。

AXI4-Stream 信号表 3-2 に、 AXI4-Stream の信号、使用条件、使用上の注意を示します。

AXI4-Stream 内の数値データ

AXI4-Stream チャネルは、マスターからスレーブにデータを転送する手段として使用します。相互

運用性を確保するため、データビットの解釈方法がマスターとスレーブで正しく一致している必要

があります。

ザイリンクス IP では、サンプリングされた物理量を表す数値データ (例 : ビデオのピクセルデー

タ、音声データ、信号処理データなど) の転送にストリーミングインターフェイスをしばしば使用

します。相互運用に対応するには、数値データの一貫した解釈方法が必要です。

ザイリンクス IP 内の数値データストリームは、論理および物理の 2 つのレベルで定義されます。

情報を実質的にデータ構造として転送できる DSP アプリケーションでは、これらの定義を把握す

ることが特に重要です。

• 論理レベルとは、アプリケーション固有のデータ構造の記述を指します。

• 物理レベルでは、この論理によって規定されたデータを、ビットや下位の AXI4-Stream 信号

にどのように対応付けるかを記述します。

論理レベルでは単純な値のベクターによって数値データを表現します。個々の値はアプリケーショ

ンに応じて実数または複素数の形を取ります。ベクターの要素数も、値と同様にアプリケーション

固有です。

表 3-2 : AXI4-Stream の信号

信号使用条件注意事項

TVALID 必須

TREADY オプション TREADY の使用は任意ですが、強く推奨します。

TDATA オプション

TSTRB オプション通常、エンドポイント IP では使用されませんが、スパースストリー

ム信号で使用可能です。メモ : 残りのパケットを示すには、 TSTRBではなく TKEEP を使用します。

TKEEP 未使用ヌルバイトは残りのパケットを示すためにのみ使用します。先頭ま

たは途中のヌルバイトは通常サポートされません。

TLAST オプション

TID オプション通常、エンドポイント IP では使用されませんが、インフラストラク

チャ IP では使用可能です。

TDEST オプション通常、エンドポイント IP では使用されませんが、インフラストラク

チャ IP では使用可能です。

TUSER オプション



UG761 (v13.1) 2011 年 3 月 7 日


物理レベルでは、論理レベルで規定されたデータをインターフェイスの物理ワイヤにマップする必

要があります。論理値は、ビット幅 N の基本単位によって表します。 N はアプリケーション固有の

値です。通常は、次のように規定されます。

• N ビットは、固定小数点型の値として解釈されますが、浮動小数点型の値も使用できます。

• 実数の値は、 1 つの基本単位によって表されます。

• 複素数の値は、基本単位の対として表され、実数成分の後ろに虚数成分が続きます。

相互運用を容易にするために、ストリーム内の論理値は、すべて同じビット幅の基本単位によって

表現します。

AXI4-Stream の信号 TDATA に対応付ける前に、各基本単位の N ビットには幅がバイト単位になる

ようにパディングビットを付加します。例 :

• N=12 の基本単位は、 16 ビットの値として TDATA に格納されます。

• N=20 の基本単位は、 24 ビットの値として TDATA に格納されます。

このようにすることでメモリに基づくシステムとのインターフェイスが簡素化されると共に、アッ

プサイジングやダウンサイジングを行う AXI インターコネクトなどの AXI インフラストラクチャ

IP を使用できるようになります。

通常、パディング用の追加ビットはスレーブへの入力時に無視されるため、余分なリソースは使用

せず、バックエンドツールによって削除されます。診断を簡素化するために、マスターは未使用

ビットを次のように駆動します。

• 符号なしの値は、ゼロ拡張します (未使用ビットをゼロにします)。

• 符号付きの値は、符号拡張します (未使用ビットを符号ビットと同じ値にします)。

TDATA の幅によっては、複数の基本単位を同じサイクル内に並列で転送できます。たとえば、基本

単位が 16 ビットで TDATA 信号幅が 64 ビットの場合、 4 つの基本単位 (4 つのスカラー値または 2 つの複素数の値) を並列で転送できます。論理ベクターを構成する基本単位は、はじめに空間的に

(1 つの TDATA の幅方向)、続いて時間的 (連続する各 TDATA 転送) に対応付けられます。

フィールド幅の合計がバイトの整数倍にならない複数のデータサブフィールドを連結する操作を、

バイト境界への位置合わせの前後のいずれに実行すべきかは、通常、情報のアトミック性を考慮し

て決定します。アトミックな情報とは、それだけで解釈が可能なデータを意味します。一方、アト

ミックではない情報とは、データ解釈を目的とした場合に不完全なものを指します。

たとえば、アトミックなデータには、浮動小数点数の情報ビットがすべて含まれます。しかし、浮

動小数点数の指数ビットだけではアトミックなデータとは言えません。通常 TDATA に情報を格納

する場合、データの非アトミックビットに対しては、 (データ幅にかかわらず) アトミックな単位が

完成するまで連結操作を続けます。アトミックな単位が完成した時点で、必要であればパディング

ビットを加えてバイト境界に揃えます。




実数スカラーデータの例

スカラー値のストリームの場合、オプションの TLAST 信号には 2 つの使用方法があります。いず

れも、等しく有効な方法です。例を挙げて説明します。

次の表に示す特性を持った数値データのストリームを考えます。

このデータは、図 3-1 に示すような AXI4-Stream として表されます。

スカラー値は、まったくパケット化されていないデータと見なすことができます。この場合、TLAST

はアクティブ Low に駆動してかまいません (TLASTA)。また TLAST はオプション信号であるため、

チャネルから完全に削除することもできます。

論理タイプ符号なし実数

論理ベクター長 1 (たとえば、スカラー値)

物理基本単位 12 ビット固定小数点

物理基本単位格納幅 16 ビット

物理 TDATA 幅 16 ビット


図 3-1 : AXI4-Stream による実数スカラー (符号なし ) データの例

X12056



UG761 (v13.1) 2011 年 3 月 7 日


一方、スカラー値を長さ 1 のベクターであると見なすこともできます。この場合は、 TLAST をアク

ティブ High に駆動する必要があります (TLASTB)。符号なしであるため、使用しないパディング

ビットは 0 に駆動されています (ゼロ拡張)。

一方、符号付きのデータでは、図 3-2 に示すように使用しないパディングビットを符号ビットと同

じ値で駆動します (符号拡張)。

複素スカラーデータの例


このデータは、図 3-3 に示すような AXI4-Stream として表されます。

図の re(X) および im(X) は、それぞれ X の実数成分と虚数成分を表します。


図 3-2 : 符号付きスカラー値 (符号拡張) の例

X12057

TDATA[15] ... TDATA[12]

論理タイプ符号付き複素数

論理ベクター長 1 (たとえば、スカラー値)





図 3-3 : AXI4-Stream による複素スカラーデータの例

X12058




メモ : 図を見やすくするために、符号拡張した TDATA[15:12] は省略してあります。複素数の値は、

2 クロックサイクルごとに 1 つ転送されます。

TDATA 信号の幅が 32 ビットのチャネルでも同じデータを転送できます。この場合、バス幅が広い

ことから、図 3-4 に示すように、 1 クロックサイクルごとに 1 つの複素数の値を転送できます。

上の 2 つの図に示した同じデータの異なる表現方法 (直列および並列) は、システム固有の要件に合

わせてデータの表現を調整できることを意味しています。これら 2 つの表現方法は、たとえば次の

ように使い分けます。

• 高速フーリエ変換 (FFT) などの高スループットの処理エンジンでは、並列の表現が望ましいで

しょう。

• MAC ベースの有限インパルス応答 (FIR) の場合は、時分割多重化 (TDM) によるデータパス

共有が可能な直列表現が適しています。

表現方法が異なるサブシステム間の相互運用性を得るには、変換のメカニズムが必要になります。

この場合、表現方法は標準の AXI インフラストラクチャ IP によって簡単に変換ができるものを選

択します。

• 直列形式から並列形式への変換には AXI4-Stream ベースのアップサイザーを使用します。

• 並列形式から直列形式への変換には AXI4-Stream ベースのダウンサイザーを使用します。

ベクターデータの例



図 3-4 : 32 ビット幅の TDATA 信号による複素スカラー値転送の例

X12059

論理タイプ符号付き複素数

論理ベクター長 4






UG761 (v13.1) 2011 年 3 月 7 日


AXI4-Stream による表現方法を図 3-5 に示します。

スカラーの場合と同様に、同じデータを 32 ビット幅の TDATA チャネルに送出できます (図 3-6 参照)。


図 3-5 : 数値ストリームの例

X12060


図 3-6 : AXI4-Stream スカラーの例

X12061




TDATA の幅が 64 ビットのチャネルでは、並列度をさらに高めることができます (図 3-7 参照)。

TDATA の幅を 128 ビットにすることで、並列度を大限に高めた例が図 3-8 です。

スカラーデータに関してここまでの図に示したとおり、数値データには複数の表現方法があり、こ

れらはアプリケーションに応じて調整可能です。

同様に、変換には AXI4-Stream のアップサイザーおよびダウンサイザーを使用できます。


図 3-7 : 64 ビット幅 TDATA の例

x12062


図 3-8 : 128 ビット幅 TDATA の例

X12063



UG761 (v13.1) 2011 年 3 月 7 日


パケットとヌルバイト

AXI4-Stream プロトコルでは、オプションの TLAST 信号を使用してパケットの境界を指定できます。

多くの場合、この指定方法で十分です。しかし、原理的に TLAST 信号はデータのサイズをパケッ

トの末尾で示すのに対し、多くの IP ではパケットの先頭でサイズが必要になります。このように

パケットサイズを初に指定する必要がある場合、 IP は別のメカニズムでパケットサイズを知る

必要があります。このことから、ストリーミングのスレーブチャネルは次の 3 種類に分類できます。

• パケット境界の解釈を必要としないスレーブ

スレーブチャネルにパケット境界という概念がまったく存在しない場合、あるいはコアが実行

する処理動作がパケットサイズの影響を受けない場合があります。多くの場合、この種の IPは、入力から出力にデータと同じレイテンシで TLAST を伝搬するパススルー機能を備えてい

ます。

• パケット境界を識別するために TLAST 信号を必要とするスレーブ

これらのスレーブチャネルは本質的にパケット向けに設計され、パケットサイズの指標として

TLAST を使用できます。たとえば、巡回冗長検査 (CRC) コアは、データ転送と並行に CRC を計算でき、 TLAST 信号を検出した時点で CRC が正しいかどうかを検証できます。

• パケット境界を識別するために TLAST 信号を必要としないスレーブ

スレーブチャネルの中には、必要なパケットサイズを内部的に予測できるものがあります。た

とえば、 FFT の入力パケットサイズは常に変換のサイズと同じです。このような場合、 TLAST

が示す情報は冗長となるばかりか、パケットのサイズ判断に曖昧さをもたらす恐れがあります

(例 : N ポイントの FFT に N-1 のサンプルパケットが入力された場合など)。

このような曖昧さを排除するため、多くのザイリンクス IP コアではスレーブチャネルの TLAST を無視し、明示的に得られるほかのパケットサイズ情報を利用します。この場合、TLAST

の状態にかかわらず、AXI 転送の必要数が使用されます。この方法であれば、TLAST をアサー

トするタイミングをマスターとスレーブで一致させる必要もなく、ほとんどの場合相互運用性

が大幅に向上します。

例として、 FIR に続き N ポイント FFT を実行する場合を考えます。 FIR はストリームベース

のコアであり、N 回の転送ごとに TLAST をアサートしたストリームを生成する機能は、本来備

えていません。 FFT が TLAST 入力を無視するように設計されていれば、これは問題にならず、

システムは期待どおりに機能します。ただし、FFT が TLAST を必要とする場合は、必要な信号

を発生させるために、「再フレーミング」のための中間的なコアが必要になります。

• パケット化されたデータの場合、残りのパケットを示すために TKEEP が必要な場合がありま

す。 TDATA の幅がストリームのアトミックサイズ (データの小粒度) よりも広い場合、デー

タビート全体を埋めるに十分なデータバイト数がないために、パケットが残る可能性があり

ます。ザイリンクスのエンドポイント IP がサポートする TKEEP の使用方法は、残りのパケッ

トを示すことのみです。ディアサートされた TKEEP ビット (これらを AXI4-Stream プロトコ

ル v1.0 では「ヌルバイト」と呼びます) は TLAST がアサートされたデータビート内にしか存

在しません。パケット化されていない連続ストリーム、またはパケット化されていてもデータ

幅がそのデータのアトミックサイズ以下のストリームでは TKEEP は不要です。これは、通常、

AXI4-Stream プロトコルに記載された「アライメントされた連続ストリーム」モデルに従って

います。

AXI4-Stream プロトコルは、サイズ変換後、特に中途半端な長さのパケットをアップサイジン

グした後にパケット長を保つためにヌルバイトを末尾にエンコードする場合の TKEEP の使用

方法を定義しています。この TKEEP 使用方法は、基本的にパケット末尾の後ろに残余バイトを

エンコードするというものです。これはデータのアトミックサイズを超えてパケットをアップ

サイジングしたことによって生じる、意味のない情報です。




ザイリンクスの AXI マスター IP は転送末尾で TKEEP ビットすべてがディアサートされてい

るパケットを生成しません。つまり、このガイドラインによって、ザイリンクス IP はこのよう

なパケットの送信元になることはないため、互換性とスループットが大化されます。 TKEEP

ビットがディアサートされている場合は、同じデータビート内で TLAST = 1 とすることで、パ

ケット内の後のデータバイトの位置を示す必要があります。

ザイリンクスの AXI スレーブ IP は、通常 TKEEP ビットがすべてディアサートされた転送末尾

のパケットを受信できるようには設計されていません。 TKEEP 入力を備えたスレーブ IP は、

TLAST がアサートされた TKEEP のみをサンプリングして、パケットの残りのバイトを判断し

ます。通常、ザイリンクス IP を使用するシステムでは、ほかの IP が AXI4-Stream 仕様に記述

された「アライメントされた連続ストリーム」に準拠して設計されているため、すべての TKEEPビットがディアサートされた末尾の転送は発生しません。

ザイリンクス IP のシステムに入力されるすべてのストリームは、入力時点で完全に満たされて

いなければなりません (先頭または途中にヌルバイトを含まない)。これにより、どのようなサ

イズ変換を実行しても、 TKEEP は残りのパケットに対するエンコードのみに使用され、すべて

の TKEEP ビットがディアサートされたデータビートは発生しません。

サイドバンド信号

AXI4-Stream インターフェイスプロトコルでは、 TUSER バスを使用してサイドバンド信号を転送

できます。

相互運用性という観点から見ると、 AXI4-Stream チャネル上で TUSER を使用すると、 TDATA だけ

でなく TUSER にもマスターとスレーブで同じ解釈方法を使用する必要があるため課題が生じます。

通常、ザイリンクス IP で TUSER フィールドを使用するのは、TDATA フィールドのデータを補強す

るために有益であり、かつ終的には無視してもよい情報を追加する場合のみです。 TUSER を無視

することで、情報の一部が失われる可能性がありますが、 TDATA フィールドにはある情報が残され

ます。

たとえば、 FFT コアインプリメンテーションにおいて TDATA バスに適用するブロック指数を

TUSER 出力によって示すことができます。この場合、 TUSER を無視すると指数の倍率は失われま

すが、 TDATA には倍率をかける前の変換データが含まれています。

イベント

イベント信号とは、特定の状態 (たとえば、入力パラメーターが無効、バッファーが空またはフル、

コアが追加情報の待機中など) が存在することを示すためにコアが使用する、単線のインターフェ

イスです。イベント信号は特定の状態が存在する間アサートされ、状態が解消された時点でディア

サートされ、ラッチはされません。使用するコア、およびそのシステム内での使用方法に応じて、

アサートされるイベントはエラー、警告、情報などを表します。イベント信号は、オプションの信

号を含まない VALID 信号のみの AXI4-Stream チャネルと見なすことができます。あるいは OOB(Out-Of-Band) 情報であると考え、汎用フラグ、割り込み、ステータス信号のように扱うこともで

きます。

イベント信号には、次のようにさまざまな使用方法が考えられます。

• 無視する

明示的に述べられていない限り、システムはいずれのイベント条件も無視できます。

通常、イベントがアサートされている間も、ある程度の性能劣化の可能性はあるもののコアは

動作を続けます。



UG761 (v13.1) 2011 年 3 月 7 日


• 割り込みまたは GPIO として使用する

適切な割り込みコントローラーまたは汎用 I/O コントローラーを介してイベント信号をプロ

セッサに接続します。入力されたイベントに対して、システムソフトウェアは必要に応じて自

由に応答できます。

• シミュレーション診断に使用する

イベントは、ハードウェアシミュレーション時に役に立つ場合があります。イベントによって、

マスターとスレーブ間の相互運用性の問題点を明らかにしたり、サブシステム間の対話におけ

る解釈の誤りを示したりできます。

• ハードウェア診断に使用する

イベントは、ハードウェア診断時にも役立つ場合があります。イベント信号を診断 LED または

テストポイントに配線したり、 ChipScopeｪ Pro Analyzer に接続したりできます。

システムが、開発から統合を経てリリースに移行すると共に動作に対する信頼性が高まり、これに

合わせてイベントの必要性は低くなると思われます。

たとえば、開発時のシミュレーションでは、イベントを積極的に監視し、システムが期待どおり動作

していることを確認します。ハードウェア統合に移行してからは、予想外の動作を示したときのみイ

ベントを監視します。完全にテスト済みのシステムでは、イベントを無視しても問題ありません。

イベント信号は、その記述する状態をコアが検出した時点でアサートされることに注意が必要です。

つまり、コア内部のレイテンシやバッファリングの方法によっては、イベントを発生させる入力か

ら不確定の時間の経過後に、イベント信号がアサートされる場合があるということです。

TLAST イベント

スレーブチャネルの中には、パケット境界を示す TLAST 信号を必要としないものがあります。こ

のような場合、入力される TLAST と、内部のパケット境界の概念の不一致を示す 2 つのイベント

があります。

• TLAST 欠落 : コアの予想に反して TLAST がアサートされない状況です。

• 予期せぬ TLAST : コアの予想に反して TLAST がアサートされる状況です。

これらのイベントで問題が発生する可能性があるかどうかはシステムデザインによって異なります。

例として、 CPU のコプロセッサとして FFT コアを使用する場合を考えます。このシステムでは、

パケット形式の DMA エンジンによってデータがコアにストリーム転送されます。

DMA エンジンは、指定された長さの連続したメモリ領域を FFT コアに送信し、パケットの末尾で

適切に TLAST をアサートするように設定できます。システムソフトウェアは、このコプロセッサ

を次に示すいくつかの方法で使用できます。

• 単独変換

も単純な動作モードでは、 FFT コアと DMA エンジンをロックステップ方式で動作させま

す。FFT コアが N ポイント変換を実行するように設定されている場合、DMA エンジンは N 個の複素数サンプルからなるパケットを送信するように設定する必要があります。

ソフトウェアまたはハードウェアのバグによってこの関係が崩れた場合、 FFT コアは TLASTの不一致を検出して、該当するイベントをアサートします。この場合のイベントはエラー状態

を示します。



DSP とワイヤレス IP AXI 機能の導入

• グループ変換

通常、 DMA エンジンによって転送される 1 パケットごとに、開始アドレス、転送長、フラグ

を含むディスクリプターが必要です。このようなディスクリプターを生成してエンジンに送信

する動作はホスト CPU の負荷になります。変換サイズが短く、変換回数が多くなると、この

ディスクリプター管理のオーバーヘッドが、 FFT コアに CPU 処理をオフロードするメリット

を上回る可能性があります。

この課題に対する解決策の 1 つが、複数の変換を 1 つの DMA 動作にグループ化する方法です。

たとえば、FFT コアを 32 ポイント変換用にコンフィギュレーションしている場合、CPU は 64回の変換を 1 回の DMA 動作にまとめることができます。DMA エンジンは、64 回の変換に必

要なデータを含む長さ 2048 のサンプルパケットを 1 つのみ生成します。しかし、 DMA エン

ジンが送信するパケットはこの 1 つのみであるため、TLAST が適切にアサートされるのは後

の変換に対するデータのみになります。したがって、グループ化された転送では、 FFT コアが

63 回の「TLAST 欠落」イベントを発生します。このイベント発生は完全に予測された結果で

あり、エラー状態を示しているわけではありません。

この例では、グループ転送の通常動作中に「予期せぬ TLAST」イベントはアサートされません。

TLAST が FFT 変換の末尾に一致しない DMA 転送は行われないはずです。しかし、前述の単

独変換の場合と同じように、ソフトウェアまたはハードウェアのエラーがこのイベントをア

サートする可能性があります。たとえば、グループ化されたパケットの途中で、変換サイズを

誤って変更した場合などにこのエラーが発生します。

• ストリーミング変換

大規模な変換の場合、入力パケット全体を 1 つの連続したメモリ領域に格納するのが困難な場

合があります。

このような場合は、複数のより小さな DMA 転送によって FFT コアにデータを送信する必要が

あることがあります。各転送の後に TLAST 信号がアサートされます。 CPU による DMA 転送の管理方法によっては、 FFT コア内部のパケット境界の概念と TLAST 信号がまったく一致

しない場合があります。

このような場合、 FFT コアはデータ転送中に「TLAST 欠落」と「予期せぬ TLAST」イベント

の両方をアサートすることになります。これはすべて想定された結果であり、エラー状態を示

しているわけではありません。

DSP とワイヤレス IP AXI 機能の導入個々の AXI4-Stream スレーブチャネルは、ブロック型またはノンブロック型チャネルのいずれか

に分類されます。

チャネル上でトランザクションを実行している間、コアの動作が禁止される場合、このチャネルを

ブロック型チャネルと呼びます。

たとえば、データチャネルと制御チャネルの 2 つのスレーブチャネルを持つ FFT コアを考えます。

データチャネルは入力データを、制御チャネルは入力データの処理方法 (変換サイズなど) を指示

する制御パケットを転送します。

制御チャネルは、ブロック型またはノンブロック型のいずれにも設計できます。

• ブロック型の場合、コアに制御パケットとデータパケットの両方が存在する場合にのみ変換が

実行されます。

• ノンブロック型の場合は、データパケットだけがあれば変換を実行できます。コアは前回の変

換の制御情報を再利用します。



UG761 (v13.1) 2011 年 3 月 7 日


ブロック型とノンブロック型のインターフェイスの選択に関しては、次のようにいくつかのトレー

ドオフがあります。

一般的には、ブロック型チャネルの簡便さはそのデメリットを上回ります。

メモ : ブロック型とノンブロック型の動作の違いは、与えられたデータと制御情報をコアが使用す

る方法であり、スレーブチャネルの TREADY の駆動方法に直接影響するとは限りません。たとえば、

スレーブチャネルに内部バッファーを適用したコアでは、このバッファーに空き領域があるときに

TREADY をアサートする場合があります。

機能ブロック型ノンブロック型

同期化自動

コアはトランザクションに合わせて動作

します。たとえば、1 つの制御パケットと

1 つの入力データパケットによって、1 つの出力データパケットが生成されます。

非自動

システム設計者は、制御情報が

データより先にコアに到達する

よう設計する必要があります。

シグナリングの

オーバーヘッド若干あり

前回と同じであっても、制御情報を毎回

転送する必要があります。

小限

前回と異なる場合のみ、制御情

報を転送します。

接続単純

ブロック型コアのシステムには必要な

データが必要なときに供給され、自動同

期機能によって制御とデータのパケッ

トは確実に同期が保たれます。

複雑

ノンブロック型のコアでは、シ

ステム内のデータフローと制御

フローをシステム設計者が管理

する必要があります。

リソースの

オーバーヘッド

若干あり

ブロック動作を可能とするために、通常、

コアに少数のバッファーおよびステート

マシンを追加する必要があります。

なし

ノンブロック型の動作には、通

常、リソースの追加は不要です。



第 4 章

ザイリンクス AXI プロトコルへの移行

概要

既存のコアを移行するプロセスでは、既存の I/O 信号を AXI プロトコルの対応する信号にマッピ

ングします。ロジックの追加が必要になる場合もあります。

MicroBlaze™ エンベデッドプロセッサではエンディアンネスが従来のビッグエンディアン

(PowerPC® エンベデッドプロセッサの PLB インターフェイスに対応) から、リトルエンディアン

(ARM® プロセッサの要件および AXI プロトコルに対応) に変更されました。ソフトウェアの移行

に関しては、 70 ページの「IP アップグレードのための CORE Generator の使用法」で説明します。

IP コアの AXI への移行

IP の移行に関して、次のようなガイドラインがあります。

エンベデッド PLBv4.6 IP : エンベデッド IP の種類に応じて次の 3 とおりの移行ケースを検討する

必要があります。

• ゼロから構築された IP

• 旧バージョンのザイリンクスツールが提供する Create and Import Perihperal Wizard を使

用して作成された IP

• 変更不可であり、既存の PLBv4.6 インターフェイスを用いて現状のまま使用する必要があ

る IP

ゼロから作成した IP については、ここでは取り上げません。 45 ページの「メモリマップ方式 IP の機能の導入とサポート」および ARM 社のウェブサイトに掲載されている仕様書『ARM AMBA AXIProtocol v2.0 Specification』を参照してください。新規の IP は AXI プロトコルに従って設計する

必要があります。

旧バージョンのザイリンクスツールが提供する Create and Import Peripheral (CIP) Wizard によっ

て作成した IP は、アンサーレコード http://japan.xilinx.com/support/answers/37425.htm に掲載さ

れているテンプレートを使用して AXI 対応に移行できます。

変更せずに現状を保つ必要がある IP であっても、 AXI-To-PLB ブリッジを使用すればザイリンク

スツール内での処理が可能になります。詳細は、次のセクション「AXI-To-PLB ブリッジ」を参照

してください。

大規模なザイリンクス IP (しばしばコネクティビティ IP または Foundation IP と呼ばれるもの) :この種の IP については、その IP 別の資料に、移行に関する指示が記載されています。 PCIe、イー

サネット、メモリコア、高速シリアル I/O などの IP がこの分類に含まれます。

DSP IP : この多岐にわたる IP の変換に関する一般的なガイドラインが示されています。




UG761 (v13.1) 2011 年 3 月 7 日

第 4 章 : ザイリンクス AXI プロトコルへの移行

Local-Link インターフェイス : Local-Link はザイリンクスソフトウェアで何世代にもわたって使

用されてきた、 FIFO 方式の汎用ストリーミングインターフェイスです。詳細は、 62 ページの

「Local-Link から AXI4-Stream への移行」を参照してください。

AXI-To-PLB ブリッジ

PLBv4.6 ベースの IP を独自に開発してきたザイリンクスのエンベデッドプロセッサの顧客企業向

けに、AXI-To-PLB ブリッジは既存の IP を AXI ベースのシステムに取り込むメカニズムを提供し

ます。

この AXI4 からプロセッサのローカルバス (PLBv4.6) へのブリッジは、AXI4 トランザクションを

PLBv4.6 トランザクションに変換します。AXI4 側では 32 ビットまたは 64 ビットのスレーブとし

て、 PLBv4.6 側では 32 ビットまたは 64 ビットのマスターとして機能します。

機能ザイリンクス AXI (AXI4 と AXI4-Lite) から PLBv4.6 へのブリッジは、次の機能をサポートする

ソフト IP コアです。

• AXI4、 AXI4-Lite および PLB v.46 (ザイリンクスシンプリフィケーションを適用したもの)

• 同期クロック比 : AXI:PLB=1:1

• AXI および PLB インターフェイスのアドレス幅 : 32 ビット

• AXI および PLB インターフェイスのデータバス幅 : 32 ビットまたは 64 ビット (AXI:PLB=1:1)

• 書き込みおよび読み出しデータのバッファリング

AXI4 スレーブインターフェイス AXI4 スレーブインターフェイス (SI) の次の機能に対応しています。

• AXI4 インターフェイスカテゴリの設定

• 制御 (AXI4-Lite) インターフェイス

• 読み出し /書き込みインターフェイス

• 読み出し専用インターフェイス

• 書き込み専用インターフェイス

• デザインの内部レジスタにアクセスする追加制御インターフェイス

• 1 ～ 256 の INCR バースト

• FIXED タイプの 1 ～ 16 バースト転送

• WRAP タイプの 2、 4、 8、 16 バースト転送

• 幅の狭い転送に対するサポートの設定

• アライメントなしのトランザクション

• バッファリング可能な書き込み転送に対する早期応答

• バッファリング可能な書き込み転送時のエラー /タイムアウト状態を調べるデバッグレジスタ

• パイプライン化する読み出し /書き込みアドレス数 ( 大 2) の設定

• ヌルデータ書き込みストローブに対する割り込み生成

• 先頭および末尾のデータビートを除く、部分データストローブに対する割り込み生成

• 読み出し /書き込み同時動作のサポート



AXI-To-PLB ブリッジ

PLBv4.6 マスターインターフェイスサポート対象の PLBv4.6 マスターインターフェイス (MI) 機能は次のとおりです。

• パイプライン化する読み出し /書き込みアドレス数 ( 大 2) の設定

• ザイリンクスシンプリフィケーションを適用した PLBv4.6 プロトコル

• 小 1 バイト、 4 ～ 8 バイトまでの単独転送

• 2 ～ 16 データビートの固定長

• ラインサイズ 4 および 8 のキャッシュライントランザクション

• 読み出し 1 回および書き込み 1 回に対するアドレスのパイプライン化

• 読み出し /書き込み同時動作のサポート

• 必要に応じてデータを複製する 32、 64、 128 ビットの PLBv4.6 データバスのサポート

AXI-To-PLBv4.6 ブリッジの機能説明図 4-1 は、 AXI-To-PLBv4.6 ブリッジのブロック図です。

• PORT-2 は、 C_EN_DEBUG_REG=1、 C_S_AXI_PROTOCOL=”AXI4”、C_S_AXI_SUPPORTS_WRITE=1 の場合のみ有効です。

• AXI のデータバス幅は 32 および 64 ビット、PLBv4.6 マスターは 32 および 64 ビットのデバ

イスです (例 : C_MPLB_NATIVE_DWIDTH= 32/64)。AXI-To-PLBv4.6 ブリッジは、 PLBv4.6 のデータバス幅として、 32 ビット、 64 ビット、 128ビットをサポートし、必要ならばデータを複製します。

• AXI トランザクションは AXI スレーブインターフェイス (SI) によって受信された後、

PLBv4.6 バスマスターインターフェイス上の PLBv4.6 トランザクションに変換されます。

• 読み出しおよび書き込みデータはいずれもブリッジ内にバッファリングされます (C_S_AXI_PROTOCOL=”AXI4” の場合)。これは、 AXI と PLBv4.6 プロトコル間に機能の相

違があるためです。具体的には、 AXI プロトコルではマスターがデータフロー量を調整 (スロットル) できるのに対し、 PLBv4.6 プロトコルの PLB マスターはデータフローをスロット

ルできません。


図 4-1 : AXI-To-PLBv4.6 ブリッジのブロック図

PORT 1

PORT 2

AXI4

Registers

PLB

v46

AXI PLBv46 Bridge

AXI4 Lite

Invalid if (C_BRIDGE_AXI_PROTOCOL=”axi4lite”)

OR (C_S0_AXI_SUPPORTS_WRITE=0) OR (C_S0_AXI_DEBUG_REGISTER_EN=0)

Valid only when (C_BRIDGE_AXI_PROTOCOL=”axi4”)

Valid only when (C_BRIDGE_AXI_PROTOCOL=”axi4lite”)

AXI4-PLBv46 Bridge

Bridge Logic

AXILite-PLBv46 Bridge

X12064



UG761 (v13.1) 2011 年 3 月 7 日


ブリッジには次のような特徴があります。

• PLBv4.6 書き込みトランザクションを開始する前に、AXI ポートからの書き込みデータ入力を

バッファリングします。

• 大バースト長 (16) の PLB 転送 2 回分のデータを格納できる深さ 32x32/64x32 の読み出し

および書き込みデータバッファーをインプリメントします。

• AXI から PLB への読み出し /書き込み同時動作をサポートします。

Local-Link から AXI4-Stream への移行 Local-Link は、ザイリンクス IP コアに広く使用されているアクティブ Low の信号の規格です。こ

れらの信号の多くに AXI4-Stream 内の信号が対応しているため、 AXI4-Stream プロトコルに簡単

に変換できます。

Local-Link の必須信号から AXI4-Stream 信号への対応付け Local-Link には一連の必須信号と、オプション信号があります。表 4-1 は、必須信号と AXI4-Streamプロトコル信号の対応をまとめたものです。

• クロックおよびリセット信号は、移行対象のインターフェイスの該当するクロックおよびリ

セット信号に直接対応付けることができます。ARESETN 信号を使用しない IP コアもあります

が、その場合は別のシステムリセット信号を使用できます。

表 4-1 : Local-Link の必須信号

信号名方向内容対応する AXI4-Stream 信号

CLK 入力クロック : すべての信号は、このク

ロックに同期します。

ACLK

RST_N 入力リセット : リセットがアサートされ

ると、制御信号がディアサートされ

ます。

ARESETN

(または、その他の

リセット )

DATA ソースから宛先データバス : フレームデータはこ

のバスを通して送信されます。

TDATA

SRC_RDY_N ソースから宛先ソース Ready : ソースのデータ送信

準備が整ったことを示します。

TVAILD

DST_RDY_N 宛先からソースデスティネーション Ready : シンク

のデータ受信準備が整ったことを

示します。

TREADY

SOF_N ソースから宛先フレームの開始 : フレームの先頭

ビートを示します。

<なし >

EOF_N ソースから宛先フレームの終了 : フレームの終

ビートを示します。

TLAST

CLK 入力クロック : すべての信号は、このク

ロックに同期します。

ACLK



Local-Link から AXI4-Stream への移行

• AXI4-Stream の TDATA 信号はオプションです。 Local-Link では DATA 信号が必須であるた

め、Local-Link から AXI4-Stream に変換されたインターフェイスでも TDATA 信号を生成する

必要があると考えられます。

• ソースおよび宛先の Ready はアクティブ Low の信号です。これらの信号はアクティブ Highの信号に反転することで TVALID および TREADY 信号に変換できます。

メモ : TREADY 信号はオプションです。インターフェイスを変換する場合、この信号を使用す

ることを前提としています。

• EOF_N はフレームの終端を示すためのアクティブ Low の信号です。この信号は反転すること

でオプションの TLAST に直接接続できます。

• SOF_N には、 AXI4-Stream プロトコル内に直接対応付けられる信号がありません。

フレームは必ず TLAST (またはリセット ) 検出後の初の有効なビートから開始されるため、

その先頭は明示的に示さなくてもわかります。このため、インターフェイスにこの信号は不要

になりました。この信号を TUSER フィールドに印加してもかまいません。

図 4-2 は、単一 Local-Link の一般的な波形です。

図 4-2 から、フロー制御信号 (SRC_RDY_N および DST_RDY_N) がデータフローをどのように制

御しているかがわかります。また、SOF_N と EOF_N 信号がデータパケットのフレームを規定して

いる方法も確認してください。

図 4-3 は、 AXI4-Stream によって同じタイプのトランザクションを処理する場合を示したもので

す。 Local-Link との顕著な差異は、フレーム開始が示されるようになり、その機能を担っていた

SOF 信号が削除された点のみであることに注目してください。


図 4-2 : 単一 Local-Link の波形

CLK

SOF_N

EOF_N

SRC_RDY_N

DST_RDY_N

DATA[63:0]

X12043

P0 P2 P3 P4 P5P1


図 4-3 : AXI4-Stream の波形

ACLK

TLAST

TVALID

TREADY

TDATA P0 P1 P2 P3 P4 P5X12042



UG761 (v13.1) 2011 年 3 月 7 日


Local-Link のオプション信号から AXI4-Stream 信号への対応付け

表 4-2 は、Local-Link のオプション信号の中から使用頻度高いものについて、AXI4-Stream への対

応をまとめたものです。

• この表に示していないオプション信号は、いずれも TUSER 信号を使用して送信する必要があ

ります。

• Local-Link で SOP_N および EOP_N 信号が使用されることはまれです。これらの信号は、

SOF/EOF 信号に粒度を付加します。これらの信号が必要な場合は、 TUSER フィールド内に作

成する必要があります。

• REM 信号はパケットの残りの部分を指定します。 AXI4-Stream で TLAST = 1 の場合、パケッ

ト内の終バイトの位置を示すために TKEEP バスがディアサートされることがあります。

• ソース中断信号 SRC_DSC_N はソース側から早期にトランザクションを終了するためのメカ

ニズムです。この機能は、 TUSER フィールドを使用して実現できます。ソースデバイスは

TLAST 信号も印加する必要があります。

• 宛先側からの中断については、AXI4-Stream プロトコル側に対応するネイティブ機能がありま

せん。 TUSER は常にソースデバイスから送信されるため、この機能には使用できません。し

たがって、 AXI4-Stream には規定されていない、専用のサイドバンド信号を使用します。この

ような信号は、 AXI4-Stream には含まれないと考えられます。

• CH インジケーターは、スレッド ID (TID) に対応付けることができます。パリティまたは何ら

かのエラーチェックに使用するリソースとしては TUSER が適です。

表 4-2 : Local-Link のオプション信号から AXI4-Stream 信号への対応付け

信号名方向内容対応する AXI 信号

SOP_N ソースから宛先パケット先頭 : フレーム内の

パケット指定

TUSER

EOP_N ソースから宛先パケット終端 : フレーム内の

パケット指定

TUSER

REM ソースから宛先データの余りを示すバス : 有効データと無効データの境界

指定

TKEEP

SRC_DSC_N ソースから宛先ソース中断 : ソースデバイス

がフレームを中断したことを

示します。

TUSER

DST_DSC_N 宛先からソース宛先中断 : 宛先デバイスがフ

レームを中断したことを示し

ます。

<なし >

CH ソースから宛先チャネルバス番号 : チャネル

または宛先 ID を指定するた

めに使用します。

TID

PARITY ソースから宛先パリティ : データバス全体に

わたって計算したパリティを

含みます。

TUSER



IP 移行における System Generator の使用法

Local-Link IP のバリエーション

Local-Link にはいくつかのバリエーションがあり、注意が必要です。

• 一部アクティブ High の信号を使用するものがあります。 AXI4-Stream もアクティブ High の信号を使用するため (ARESETN を除く )、このような変形例では移行後も極性が変わりません。

• 独自の Local-Link 信号を作成するユーザーもいます。これらの信号は Local-Link 仕様には定

義されていません。

• 信号がソースから宛先に送信されるものの場合、移行先としては TUSER が適しています。

• 信号が宛先からソースに向かう場合は、 TUSER その他の AXI4-Stream 信号はいずれも使

用できません。このような場合には、宛先からソースに信号を戻す別の AXI4-Stream インターフェイスを作成する方法が推奨されます。このインターフェイスではオプションの

AXI4-Stream 信号の大部分を使用しません。使用するのは TVALID と TUSER 信号のみ

です。

Local-Link に関する参考文献

Local-Link の資料は、次のウェブサイトから入手できます。


IP 移行における System Generator の使用法

DSP および PLBv4.6 いずれの IP も、 System Generator ソフトウェアを使用した移行が可能です。

System Generator for DSP IP の AXI への移行

AXI IP を使用するために System Generator for DSP によるデザインを移行する場合、一般的な考

慮事項がいくつかあります。ここでは、これらの重要な項目について詳細を述べ、移行プロセスの

概要を示します。各 IP 固有の移行に関する詳細については、それぞれのデータシートを参照して

ください。

リセット

System Generator では、非 AXI IP のリセット信号はアクティブ High です。 AXI IP 一般および

System Generator 内のリセット信号にはアクティブ Low の aresetn が使用されます。したがっ

て、 AXI と非 AXI の IP の両方を 1 つのリセット信号でリセットするには、 System Generator の「Inverter」ブロックが必要になります。

aresetn 信号は内部レジスタにラッチされるため、Low パルスは少なくとも 2 サイクル必要です。

また、 aresetn は常に aclken よりも優先されます。

クロックイネーブル

System Generator では、クロックイネーブルとして非 AXI IP および AXI IP のいずれに対しても

アクティブ High 信号を使用します。System Generator の AXI IP ではアクティブ High のクロック

イネーブル aclken を使用します。

TDATA

AXI プロトコルでは、データは 1 つの TDATA 入力ストリームに統合されます。これによって、

CORE Generator 内の DSP IP の上位ポートとの一貫性が保たれます。データポートの接続を容

易にするために、System Generator のブロックビューでは TDATA が個々のポートに分解して表示

されます。




UG761 (v13.1) 2011 年 3 月 7 日


図 4-4 に、この例の AXI Complex Multiplier ブロックを示します。

ポートの順序

非 AXI と AXI の IP、たとえば複素乗算器の 3.1 (非 AXI) と 4.0 (AXI) では、ブロック上の実数お

よび虚数ポートの表示順序が上下逆になります。したがって、 AXI ブロックをデータパスに接続

するときは、誤って交差させないように注意が必要です。図 4-5 に、ポート信号の例を示します。


図 4-4 : AXI Complex Multiplier ブロック


図 4-5 : ポート信号の例



FSL (高速シンプレックスリンク) から AXI4-Stream への移行

レイテンシ

System Generator の AXI IP では、非 AXI IP とはレイテンシの扱い方が異なります。非 AXI IP では、 GUI のオプションを使用するか、 maximum performance オプションに -1 を指定することで

直接レイテンシを規定できます。これに対して AXI IP のレイテンシの場合は、 Automatic または

Manual のいずれかを指定します。

• Automatic が maximum performance オプションの -1 に相当します。

• レイテンシを手作業で設定する場合は、 AXI ブロックの Minimum Latency と呼ばれるパラ

メーターを使用します。ブロック型のモードではシステムにバックプレッシャがある場合、レ

イテンシは指定した小レイテンシよりも大きくなるためです。ノンブロック型の AXI コン

フィギュレーションの場合、レイテンシは必然的に決定します。

出力幅の仕様

System Generator では出力ワード幅の仕様が、非 AXI と AXI の IP で異なります。非 AXI IP では、出力の上位ビット (MSB) と下位ビット (LSB) の両方を指定する必要があります。一方、

AXI IP では出力幅 (全体の幅) のみ指定すれば、 2 進数の小数点位置は自動的に判断されます。出

力の丸め動作は、非 AXI と AXI の IP で同様です。

System Generator における PLBv4.6 インターフェイスの移行 System Generator では、既に PLBv4.6 インターフェイスが含まれているデザインの移行が容易で

す。15 ページの図 2-1 に示すように、プロセッサコア (pcore) を生成する前に EDK プロセッサブロックで AXI4 インターフェイスを選択します。

プロセッサインポートモードを使用する場合、 [Bus Type] は灰色表示となり、入力できません。

これは、インポートする MicroBlaze™ プロセッサに使用されているバスを System Generator が自

動的に検出し、適切なインターフェイスを適用するためです。 System Generator へのインポートを

実行する前に、 AXI4 インターフェイスを備えた MicroBlaze プロセッサを含む新規の XPS プロ

ジェクトを作成する必要があります。

FSL (高速シンプレックスリンク) から AXI4-Stream への移行 FSL (高速シンプレックスリンク ) ペリフェラルを AXI4-Stream ペリフェラルに変換する場合に検

討すべき項目がいくつかあります。移行が必要となる対象は次のとおりです。

• スレーブ FSL ポートから AXI4-Stream スレーブインターフェイスへ

• マスター FSL ポートから AXI4-Stream マスターインターフェイスへ

次の表は、マスター FSL およびスレーブ FSL から AXI4-Stream 信号への変換表です。

マスター FSL から AXI4-Stream 信号への対応付け表 4-3 に、 AXI4-Stream 信号の対応付けを示します。

表 4-3 : AXI4-Stream 信号の対応付け

信号方向 AXI 信号方向

FSL_M_Clk 出力 M_AXIS_<Port_Name>ACLK 入力

FSL_M_Write 出力 M_AXIS_<Port_Name>TVALID 出力



UG761 (v13.1) 2011 年 3 月 7 日


スレーブ FSL から AXI4-Stream 信号への対応付け表 4-4 に、 FSL から AXI4-Stream 信号への対応付けを示します。

スロットルの相違点

FSL と AXI4-Stream ではスロットルの方法に、次のような根本的な相違があります。

• AXI_M_TVALID 信号は、いったんアサートすると AXI_TREADY 信号によって転送が完了す

るまでディアサートできません。ただし、 AXI_TREADY は、 AXI4-Stream スレーブからの要

求があれば、常にアサートおよびディアサートできます。

• FSL の場合、 FSL_Full および FSL_Exists 信号がインターフェイスの状態 (スレーブがフ

ルかどうかやマスターに有効なデータがあるかどうかなど) を示します。

• FSL マスターは、書き込みを実行する前に、 FSL スレーブの FSL_Full 信号の現在の状態を

確認することで、スレーブが転送を受信できるかどうかを確認します。

• AXI4-Stream のマスターの場合は、転送が開始されてからのみ、 AXI_S_TREADY の状態を使

用できます。

MicroBlaze プロセッサには、 FSL インターフェイスの現在の状態を確認する FSL テスト命令があ

ります。 AXI4-Stream においてこの命令を動作させるために、 MicroBlaze の AXI4-Stream マス

ターインターフェイスは、それぞれに出力保持レジスタとして機能する 32 ビットのデータフリッ

プフロップ (DFF) を備えています。

MicroBlaze は put fsl 命令を実行する際、この DFF に書き込みます。MicroBlaze 内の AXI4-Streamロジックは、AXI4-Stream に許可されるとただちに値を DFF から外部の AXI4-Stream スレーブデバ

イスに転送します。 AXI4-Stream の TREADY/TVALID 信号を確認する代わりに、 FSL のテスト命令

によって DFF に有効なデータが格納されているかどうかを確認します。これは、この目的に

AXI_S_TREADY 信号を直接使用できないためです。

この 32 ビット DFF の追加によって、現在の FSL 命令のすべてが AXI4-Stream 上でもシームレス

に動作することが保証されます。 FSL から AXI4-Stream への変換にソフトウェアの変更は必要あ

りません。

FSL_M_Full 入力 M_AXIS_<Port_Name>TREADY 入力

FSL_M_Data 出力 M_AXIS_<Port_Name>TDATA 出力

FSL_M_Control 出力 M_AXIS_<Port_Name>TLAST 出力

表 4-3 : AXI4-Stream 信号の対応付け (続き)


表 4-4 :


FSL_S_Clk 出力 S_AXIS_<Port_Name>ACLK 入力

FSL_S_Write 入力 S_AXIS_<Port_Name>TVALID 入力

FSL_S_Full 出力 S_AXIS_<Port_Name>TREADY 出力

FSL_S_Data 入力 S_AXIS_<Port_Name>TDATA 入力

FSL_S_Control 入力 S_AXIS_<Port_Name>TLAST 入力



DSP IP で AXI4-Stream を使用するための HDL デザインの移行

下位互換性を確保するために、 MicroBlaze プロセッサは AXI4 向けに通常のメモリマップ方式

AXI インターフェイスが設定されている場合でも、引き続き FSL インターフェイスをサポートし

ます。これを可能とするのが、独立した MicroBlaze コンフィギュレーションパラメーター

(C_STREAM_INTERCONNECT) であり、このパラメーターに基づいてストリームインターフェイ

スが AXI4-Stream あるいは FSL のいずれとすべきかを判断しています。

DSP IP で AXI4-Stream を使用するための HDL デザインの移行

DSP IP で AXI4-stream インターフェイスを使用する際には、それによってフィルターまたは FFTなどの DSP 機能つまり信号処理動作が変化しないようにする必要があります。しかし、 DSP IP に入力されるデータのシーケンスが変わると、その DSP IP からの機能出力も著しく変化する可能性

があります。たとえば、時分割多重化 (TDM) された入力データストリームにおいて 1 サンプル分

のシフトが発生しただけでも、すべての TDM データに誤った結果が出力されます。

AXI4-Stream インターフェイスを備えた DSP IP を使用するための HDL デザインの移行を容易に

するために、ここでは一般的な検討課題を示します。

各 DSP IP 固有の移行に関する指示

各 IP のデータシートには、その IP 固有の移行に関する詳細な指示が記載されていますが、ここで

はそれらについて概観します。特定の IP を移行する前に、その IP のデータシートの「AXI4-Streamに関する考慮事項」および「旧バージョンからの移行」の項を確認してください。

デモテストベンチ

図 4-6 に、 IP のデータシートに含まれるリストの例を示します。

コアの移行をサポートするために CORE Generator ではテストベンチ例を生成できます。生成され

たテストベンチは、 CORE Generator プロジェクトディレクトリの下の demo_tb ディレクトリ内

に保存されます。このテストベンチは、生成されたコアをインスタンシエートし、 DSP IP がAXI4-stream インターフェイスと共にどのように動作するかを簡単な例で示します。これは、コア

を実行する単純な VHDL テストベンチです。ソースコードは CORE Generator 出力ディレクトリ

内にある 1 つの VHDL ファイル demo_tb/tb_<コンポーネント名>.vhd です。ソースコード

には詳細なコメントが記載されています。デモンストレーションテストベンチはコアの入力信号を

駆動して、 AXI4-Stream インターフェイスを備えたコアの機能と動作モードの実行例を示します。


図 4-6 : IP データシートの例



UG761 (v13.1) 2011 年 3 月 7 日


生成されたテストベンチの詳細な使用法は、各 IP データシートのデモテストベンチに関するセク

ションを参照してください。

図 4-7 は、 demo_tb ディレクトリの構造を示したものです。

IP アップグレードのための CORE Generator の使用法

CORE Generator が使用可能であれば、そのコアアップグレード機能を使用して既存の XCO ファ

イルを旧バージョンのコアから新バージョンにアップグレードできます。

FIR Compiler v6.0、Fast Fourier Transform v8.0、DDS Compiler v5.0、Complex Multipler v4.0 などの DSP IP コアには、XCO パラメーターを旧バージョンのコアからアップグレードする機能があ

ります。図 4-8 に、 CORE Generator のアップグレード機能を示します。

メモ : アップグレードのメカニズムだけでは、新バージョンと互換性のあるコアは作成されませ

ん。アップグレード機能は、パラメーターを旧バージョンと等価になるよう選択するのみです。

AXI4-Stream インターフェイスを使用するには、デザイン内のコアのインスタンシエーションも更

新する必要があります。アップグレード機能は、以前の XCO ファイルのバックアップも作成しま

す。生成された出力は、 CORE Generator プロジェクトの /tmp フォルダーに保存されます。

レイテンシの変更

AXI4-Stream の各スレーブチャネルは、ブロック型またはノンブロック型のいずれかに分類され

ます。チャネル上でトランザクションを実行している間、コアの動作が禁止される場合、このチャ

ネルをブロック型チャネルと呼びます。通常、 DSP IP の AXI4-Stream インターフェイスのレイテ

ンシは、非ブロッキングモードでは一定に、ブロッキングモードでは可変になります。デザイン

移行時のエラーを回避するために、 IP データシートの「Latency Changes」および「Instructions forMinimum Change Migration」のセクションを参照してください。


図 4-7 : demo_tb ディレクトリの構造


図 4-8 : CORE Generator のアップグレード機能



AXI 移行におけるソフトウェアツールに関する考慮事項 (エンディアンの反転)

スレーブ FSL から AXI4-Stream 信号への対応付け

表 4-4 に、 FSL から AXI4-Stream 信号への対応付けを示します。

AXI 移行におけるソフトウェアツールに関する考慮事項 (エンディアンの反転)

MicroBlaze™ の PLBv4.6 に基づくビッグエンディアンシステムを AXI ベースのリトルエンディ

アンシステムに変換する場合、ソフトウェアフローへの影響に配慮する必要があります。ここで

は、このようなデザイン向けのソフトウェア開発における一般的な考慮事項を解説します。

AXI4 の場合も、ザイリンクスソフトウェア開発キット (SDK) のソフトウェアツールのフローは

変わりません。IDE および下位のソフトウェアツールは MicroBlaze プロセッサインターフェイス

を自動的に検出し、使用する適切なオプションを推定します。

たとえば、SDK で管理するビルドでボードサポートパッケージやユーザーアプリケーションを構

築すると、コンパイラーのフラグ -mlittle-endian が自動的に追加されます。ただし、コマン

ドラインから直接 MicroBlaze GNU コンパイラーを呼び出す場合は、明示的にこのオプションを

付加する必要があります。

Libgen、XMD、その他のコマンドラインソフトウェアツールは、エンディアンネスを考慮したう

えで出力を生成し、プロセッサシステムと対話します。さらに、デザインに使用されている AXIエンベデッド処理 IP に適切なドライバーが関連付けられます。これには、MicroBlaze v8.00.a の更

新された CPU ドライバーも含まれます。

ただし、 Xilinx Platform Studio IDE は、 AXI ベースのデザイン向けのボードサポートパッケージ

またはユーザーアプリケーションの作成には対応していません。代わりに SDK を使用するか、コ

マンドラインから直接ソフトウェアツールを起動してください。

MicroBlaze のビッグエンディアンシステム向けに作成されたエンドユーザーアプリケーション

であっても、コードがエンディアンネスの影響を受けないものであれば、小限の変更、またはまっ

たく変更なしに同等のリトルエンディアンシステムで動作させることができます。ハードウェア

の移行が完了後、ハードウェアデザインの更新と同じ手法によって、ソフトウェアアプリケーショ

ンを移行します (推奨手順は SDK のオンラインヘルプを参照してください)。 API が変更された場

合、 OS のライブラリやドライバー用のボードサポートパッケージ関数に対するユーザーアプリ

ケーション内の呼び出しを変更する必要があります。

ユーザーコード、カスタムドライバー、その他のコードは、ビッグエンディアンまたはリトルエンディアンフォーマットによるデータ表現の影響を受ける場合、再作成が必要になる可能性があり

ます。

表 4-5 : FSL から AXI4-Stream 信号への対応付け


FSL_S_Clk 出力 S_AXIS_<Port_Name>ACLK 入力

FSL_S_Write 入力 S_AXIS_<Port_Name>TVALID 入力

FSL_S_Full 出力 S_AXIS_<Port_Name>TREADY 出力

FSL_S_Data 入力 S_AXIS_<Port_Name>TDATA 入力

FSL_S_Control 入力 S_AXIS_<Port_Name>TLAST 入力



UG761 (v13.1) 2011 年 3 月 7 日


ビッグエンディアンからリトルエンディアンへの移行時のガイドライン

以降に MicroBlaze のビッグエンディアン表現で使用されているソフトウェアフローやコードを、

リトルエンディアンのデザインに移行する場合に考慮すべき一般的なガイドラインを示します。

1. エンディアンネスの影響を受けやすいソフトウェアの場合は状況を的確に把握してください。

メモリ、ファイル、ストリームとの間で読み出しまたは書き込みを実行する場合は、特に注意

が必要です。

2. MicroBlaze の PLBv4.6 ビッグエンディアンシステム上で動作する既存のソフトウェアには

変更が必要な場合があります。

a. XPS ソフトウェアフローは AXI をサポートしていないため、 SDK を使用する必要があ

ります。

b. SDK では、新しい AXI ハードウェアハンドオフのインポート、新しいボードソフトウェ

アパッケージの作成、ソフトウェアアプリケーションのインポートを実行します。

c. 必要に応じてドライバー呼び出しを変更し、ユーザーコードがエンディアン変更の影響を

受けないことを確認します。ユーザー開発のドライバーは、動作がエンディアンネスの影

響を受ける場合、再作成が必要となる可能性があります。

d. コマンドラインから GNU ツールを実行して makefile を作成する場合、適切なコンパイ

ラーフラグ –mlittle-endian を使用する必要があります。

3. MicroBlaze のリトルエンディアンとビッグエンディアンソフトウェアには互換性がありま

せん。

a. データ表現のエンディアンネスが異なるオブジェクトファイル (.o) およびライブラリを、

混在させないでください。

b. 互換性が確認されている場合を除き、ドライバーを混在させないでください。

c. ビッグエンディアンシステム用に作成された ELF ファイルを、リトルエンディアンシス

テム上で使用しないでください (その逆も同様)。

d. 生成されたザイリンクスデータファイルがシステム内のエンディアンネスの影響を受ける

場合は (たとえば、 ELF ファイルなどのブロック RAM データを含む BIT ファイルなど) 使用しないでください。

e. ブロック RAM の初期化やデータ共有の設定は、マスターのエンディアンネス要件に合わ

せる必要があります。

f. エンディアンネス (ファイル内のバイト順) の影響を受ける、旧アプリケーションデータ

ファイルは使用しないでください。

g. MicroBlaze のエンディアンネスに注意を払い、ソフトウェアコードを適切に作成してく

ださい。

h. ビッグエンディアンとリトルエンディアンのマスター間でデータを交換する場合、ユー

ザーアプリケーションコードおよびドライバー (または、いずれか一方) によってデータ

のバイト順を操作し、相互運用性を確保する必要があります。

下の表は、 MicroBlaze が各種データの表現にビッグエンディアンまたはリトルエンディアンを使

用する場合のデータ構成をまとめたものです。この表は、『MicroBlaze プロセッサリファレンスガイド』 (UG081) を基に作成しました。


http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_1/mb_ref_guide.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_1/mb_ref_guide.pdf


データタイプとエンディアンネス

データタイプとエンディアンネス

MicroBlaze がデータ表現にビッグエンディアンまたはリトルエンディアンのいずれのフォーマッ

トを使用するかは、パラメーター C_ENDIANNESS の設定によって決定します。 MicroBlaze™ プロ

セッサのハードウェアがサポートするデータタイプは、ワード、ハーフワード、バイトです。

反転ロードおよび反転ストア命令の LHUR、LWR、SHR、SWR を使用すると、表の「バイト反転オー

ダー」に示したように、データ内のバイトが反転されます。

表 4-6 ～ 74 ページの表 4-8 に、各データタイプのビットおよびバイト構成を示します。

表 4-6 : ワードデータタイプのビットおよびバイト構成

ワードデータタイプ値

ビッグエンディアンバイトアドレス n n+1 n+2 n+3

ビッグエンディアン上位/下位バイト上位バイト下位バイト

ビッグエンディアンバイト順 n n+1 n+2 n+3

ビッグエンディアンバイト反転順 n+3 n+2 n+1 n

リトルエンディアンバイトアドレス n+3 n+2 n+1 n

リトルエンディアン上位/下位バイト上位バイト下位バイト

リトルエンディアンバイト順 n+3 n+2 n+1 n

リトルエンディアンバイト反転順 n n+1 n+2 n+3

ビットラベル 0 31

上位ビット /下位ビット上位ビット下位ビット

表 4-7 : ハーフワードデータタイプ

ハーフワードデータタイプ値

ビッグエンディアンバイトアドレス n n+1

ビッグエンディアン上位/下位バイト上位バイト下位バイト

ビッグエンディアンバイト順 n n+1

ビッグエンディアンバイト反転順 n+1 n

リトルエンディアンバイトアドレス n+1 n

リトルエンディアン上位/下位バイト上位バイト下位バイト

リトルエンディアンバイト順 n+1 n

リトルエンディアンバイト反転順 n n+1


上位ビット /下位ビット上位ビット下位ビット



UG761 (v13.1) 2011 年 3 月 7 日


ハイエンドの検証ソリューション多くのサードパーティ企業が (Cadence Design Systems、 ARM、 Mentor Graphics、 Synopsys など

の各社)、システムレベルの検証およびシステムレベルデザインの性能を調整する機能を持つツー

ルを提供しています。 AXI ベースの大規模システム設計において、可能なかぎり高度な検証および

性能が必要とされる場合は、これらのサードパーティツールを使用することを推奨します。

表 4-8 : バイトデータタイプ

バイトアドレス n


上位ビット /下位ビット上位ビッ下位ビット


AXI リファレンスガイド japan.xilinx.com 75UG761 (v 13.1) 2011 年 3 月 7 日

付録 A

AXI 導入のまとめ

この付録では、ザイリンクス®が AXI4、 AXI-Lite、 AXI4-Stream インターフェイスプロトコル IPに導入したプロトコル信号をまとめています。これらの信号の詳細は、 AXI 仕様 (www.amba.comより入手可能) を参照してください。

AXI4 および AXI4-Lite 信号

グローバル信号表 A-1 にグローバル AXI 信号を示します。

表 A-1 : グローバル AXI 信号

信号 AXI4 AXI4-Lite

ACLK クロックソース。関連するクロックイネーブル信号 ACLKEN が併用される場合があります。

ただし、ACLKEN は業界の便宜上使用される信号であり、ARM 仕様には明示的に規定されていないこと

に注意してください。

ARESETN アクティブ Low のグローバルリセットソース。 IP がリセットソース (極性を問いません) として別の

信号を使用できる場合、この信号はインターフェイス上に表れません。ザイリンクス IP では通常、リ

セットのアサートから 8 サイクル以内に VALID 出力をディアサートする必要があります。

また、リセットパルスの幅は、通常も遅いクロックの 16 サイクル以上であることが要求されます。


www.amba.com


UG761 (v 13.1) 2011 年 3 月 7 日

付録 A: AXI 導入のまとめ

AXI4 および AXI4-Lite 書き込みアドレスチャネル信号表 A-2 に書き込みアドレスチャネル信号を示します。

メモ : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込みアドレスチャネル全

体がありません。

表 A-2 : 書き込みアドレスチャネル信号


AWID 完全サポート。

マスターは、 ID ビットの変化する部分 (存在する場合) のみを出力して、

順序変更可能なトランザクションのスレッドを表示します。

単一スレッドのマスターインターフェイスの場合、この信号を無視してかまいま

せん。マスターは、マスター ID を構成する定数の部分を出力する必要はありませ

ん。この部分は AXI インターコネクトによって付加されます。

この信号は存在しま

せん。

AWADDR 完全サポート。

32 ビット幅です。必要に応じてより広い幅も使用します。スレーブのネイティブアドレス範囲を超える

上位ビットはエンドポイントスレーブによって無視 (切り捨て) されます。この結果、スレーブ内でアド

レスのエイリアシングが発生する可能性があります。

メモ : EDK は 32 ビットアドレスのみサポートします。

AWLEN 完全サポート。

サポート対象のバースト :

• インクリメンタルバースト (INCR) の場合、大 256 ビート

• ラップバースト (WRAP) の場合、 16 ビート


せん。

AWSIZE 転送幅 8 ～ 256 ビットに対応しています。

AWSIZE がネイティブデータ幅より狭いバーストの使用は推奨できません。


せん。

AWBURST INCR および WRAP を完全サポート。

FIXED バーストは推奨しません。

FIXED バーストでもプロトコルに準拠したハンドシェイクは確立されますが、

FIXED 転送の影響が、誤って INCR または未定義の状態に解釈される恐れがある

ためです。


せん。

AWLOCK ザイリンクスのエンドポイント IP には、排他的アクセス機能がインプリメントさ

れていません。

インフラストラクチャ IP は排他的アクセスビットをシステム全体に転送します。


せん。

AWCACHE 値 0011 の設定を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、キャッシュ不可、

変更可能、バッファリング可能のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP はキャッシュビットをシステム全体に転送します。

AWPROT 値 000 の設定を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、セキュア、デー

タ属性のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP は保護ビットをシステム全体に転送します。




AXI4 および AXI4-Lite 書き込みデータチャネル信号表 A-3 に書き込みデータチャネル信号を示します。

メモ : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込みデータチャネル全体

を無視します。

AWQOS ザイリンクスエンドポイント IP にはインプリメントされていません。

インフラストラクチャ IP は QoS ビットをシステム全体に転送します。

この信号は存在し

ません。

AWREGION ザイリンクスエンドポイントスレーブ IP にインプリメント可能です。

マスター IP にはインプリメントされていません。

対応するアドレスデコーダーの範囲設定に基づき、 AXI インターコネクトによっ

て生成されます。


ません。

AWUSER 通常、ザイリンクスエンドポイント IP にはインプリメントされていません。

インフラストラクチャ IP はユーザービットをシステム全体に転送します。


ません。

AWVALID 完全サポート。

AWREADY 完全サポート。

表 A-2 : 書き込みアドレスチャネル信号 (続き)


表 A-3 : 書き込みデータチャネル信号


WDATA ネイティブ幅 32 ～ 256 ビットに対応しています。

今後、 512 ビットおよび 1024 ビット幅もサポートされる

可能性があります。

32 ビット幅に対応しています。

AXI4-Lite は現在のところ 64 ビットのネイ

ティブデータ幅をサポートしていません。

WSTRB 完全サポート。スレーブインターフェイスでは WSTRB を無

視 (すべてのバイトを有効と見なす) してもか

まいません。

WLAST 完全サポート。この信号は存在しません。

WUSER 通常、ザイリンクスエンドポイント IP にはインプリメン

トされていません。

インフラストラクチャ IP はユーザービットをシステム


この信号は存在しません。

WVALID 完全サポート。

WREADY 完全サポート。



UG761 (v 13.1) 2011 年 3 月 7 日


AXI4 および AXI4-Lite 書き込み応答チャネル信号表 A-4 に書き込み応答チャネル信号を示します。

メモ : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込み応答チャネル全体を

無視します。

AXI4 および AXI4-Lite 読み出しアドレスチャネル信号表 A-5 に読み出しアドレスチャネル信号を示します。

メモ : 書き込み専用のマスターまたはスレーブインターフェイスは、読み出しアドレスチャネル全

体を無視します。

表 A-4 : 書き込み応答チャネル信号


BID 完全サポート。

詳細は、 AWID を参照してください。


BRESP 完全サポート。 EXOKAY の値は、仕様には規定されていません。

BUSER 通常、ザイリンクスエンドポイント IP にはインプリメ

ントされていません。




BVALID 完全サポート。

BREADY 完全サポート。

表 A-5 : 読み出しアドレスチャネル信号


ARID 完全サポート。

マスターは、ID ビットの変化する部分 (存在する場合) のみを出力

して、順序変更可能なトランザクションのスレッドを表示します。

単一スレッドのマスターインターフェイスの場合、この信号を無

視してかまいません。マスターは、「マスター ID」を構成する定数

の部分を出力する必要はありません。この部分は AXI インターコ

ネクトによって付加されます。


ARADDR 完全サポート。

32 ビット幅です。必要に応じてより広い幅も使用します。スレーブのネイティブアドレス範囲を超える

上位ビットはエンドポイントスレーブによって無視 (切り捨て) されます。この結果、スレーブ内でアド

レスのエイリアシングが発生する可能性があります。

メモ : EDK は 32 ビットアドレスのみサポートします。

ARLEN INCR および WRAP を完全サポート。

FIXED バーストは推奨しません。FIXED バーストでもプロトコル

に準拠したハンドシェイクは確立されますが、 FIXED 転送による

影響が、誤って INCR または未定義の状態に解釈される恐れがあ

るためです。





ARSIZE 転送幅 8 ～ 256 ビットに対応しています。

今後、512 ビットおよび 1024 ビット幅もサポートされる可能性が

あります。 ARSIZE がネイティブデータ幅より狭いバーストの使

用は推奨できません。


ARBURST INCR および WRAP を完全サポート。

FIXED バーストは推奨しません。FIXED バーストでもプロトコル

に準拠したハンドシェイクは確立されますが、 FIXED 転送の影響

が、誤って INCR または未定義の状態に解釈される恐れがあるた

めです。


ARLOCK ザイリンクスのエンドポイント IP には、排他的アクセス機能がイ

ンプリメントされていません。

インフラストラクチャ IP は排他的アクセスビットをシステム全

体に転送します。


ARCACHE 値 0011 の設定を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、キャッシュ不可、

変更可能、バッファリング可能のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP はキャッシュビットをシステム全体に転送します。

ARPROT 値 000 の設定を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、セキュア、デー

タ属性のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP は保護ビットをシステム全体に転送します。

ARQOS ザイリンクスエンドポイント IP にはインプリメントされていま

せん。

インフラストラクチャ IP は QoS ビットをシステム全体に転送し

ます。


ARREGION ザイリンクスエンドポイントスレーブ IP にインプリメント可能

です。

マスター IP にはインプリメントされていません。

対応するアドレスデコーダーの範囲設定に基づき、 AXI インター

コネクトによって生成されます。


ARUSER 通常、ザイリンクスエンドポイント IP にはインプリメントされて

いません。

インフラストラクチャ IP はユーザービットをシステム全体に転送

します。


ARVALID 完全サポート。

ARREADY 完全サポート。

表 A-5 : 読み出しアドレスチャネル信号 (続き)




UG761 (v 13.1) 2011 年 3 月 7 日


AXI4 および AXI4-Lite 読み出しデータチャネル信号表 A-6 に読み出しデータチャネル信号を示します。

メモ : 書き込み専用のマスターまたはスレーブインターフェイスは、読み出しデータチャネル全体

を無視します。

表 A-6 : 読み出しデータチャネル信号


RID 完全サポート。

詳細は、 ARID を参照してください。


RDATA ネイティブ幅 32 ～ 256 ビットに対応しています。 32 ビット幅に対応しています。

AXI4-Lite は現在のところ 64 ビットのネイ

ティブデータ幅をサポートしていません。

RRESP 完全サポート。 EXOKAY の値は、仕様には規定されていません。

RLAST 完全サポート。この信号は存在しません。

RUSER 通常、ザイリンクスエンドポイント IP にはインプリメ

ントされていません。




RVALID 完全サポート。

RREADY 完全サポート。



AXI4-Stream 信号のまとめ

AXI4-Stream 信号のまとめ AXI4-Stream 信号の一覧を表 A-7 に示します。

表 A-7 : AXI4-Stream 信号のまとめ

信号オプションデフォルト (全ビット )

内容

TVALID 必須 N/A 変更なし

TREADY オプション 1 変更なし

TDATA オプション 0 変更なし

ザイリンクス AXI IP における規則 : 8 ～ 4096 ビット幅までは、ザイリンクス AXI IP が使用します (テスト境界の

確立)。

TSTRB オプション TKEEP と同じ、

それ以外

の場合は 1

変更なし

通常、 TSTRB はスパースストリームのエンコードに使用します。 TSTRB は、残

余パケットのエンコードだけを目的として使用すべきではありません。

TKEEP オプション 1 ザイリンクス IP では、ヌルバイトの利用をパケット化されたストリームの末尾に

発生する残余バイトのエンコードに限定しています。

ザイリンクスのエンドポイント IP では、ストリーム中の先頭または途中のヌルバイトに TKEEP を使用しません。

TLAST オプション 0 パケットの終データビートを示します。

TLAST を省略した場合、連続したパケット化されていないストリームと見なされ

ます。

TID オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 32 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の確立)。

TDEST オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 32 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の確立)。

TUSER オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 4096 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の

確立)。



UG761 (v 13.1) 2011 年 3 月 7 日




付録 B

AXI の用語

ここでは、AXI 固有の略語、用語および定義の一覧と共に、これらの用語が使用される IP コアの種

類を示します。

表 B-1 : AXI の用語

用語コアの種類内容適用対象

AXI 汎用インプリメントされる AXI プロトコルイン

ターフェイス全般を指す一般的な用語です。

一般的な説明。

AXI4 メモリマップ方式の

ブロック転送。

大 256 データビートをバースト転送する、

アドレス指定のインターフェイス。

エンベデッドコアおよびメモリコア。

例 : MIG、ブロック RAM、EDK、

PCIe ブリッジ、 FIFO

AXI4-Lite 制御レジスタ向けの

サブセット。

32 ビット幅のデータを転送するメモリマッ

プ方式の軽量インターフェイス。転送できる

データは一度に 1 ビートのみです。

管理レジスタ。例 : 割り込みコン

トローラー、UART Lite、IIC バス

インターフェイス

AXI4-Stream データストリーミング

向けのサブセット

単一書き込みチャネルモデルの単方向

リンク。

バースト長に制限がありません。

DSP、ビデオ、通信アプリケーショ

ンに使用されます。

インターフェ

イス

AXI4

AXI4-Lite

AXI4-Stream

IP コア機能を外部に提供するための 1 つ以

上のチャネルの集合。マスターをスレーブに

接続します。

1 つの IP が複数のインターフェイスを持つ

場合もあります。

すべて

チャネル

AXI4

AXI4-Lite

AXI4-Stream

VALID 信号と関連付けられた、 AXI 信号の

独立した集合。

すべて

バス汎用複数ビットからなる信号。

(インターフェイスまたはチャネルとは異な

ります。 )

すべて



UG761 (v 13.1) 2011 年 3 月 7 日

付録 B: AXI の用語

トランザク

ション

AXI4-Stream チャネルを介して実行される完結した通信

動作で、1 つ以上の転送から構成されます。完

結した動作です。

DSP、ビデオ、通信アプリケーショ

ンに使用されます。

AXI4

AXI4-Lite

アドレス、データ、応答の各チャネルを介し

た、互いに関連付けられた読み出し /書き込み

通信動作すべての集合で、 1 つ以上の転送か

ら構成されます。完結した読み出しまたは書

き込み要求です。

エンベデッドコアおよびメモリコア。

管理レジスタ。

転送

AXI4

AXI4-Lite

AXI4-Stream

VALID 信号のハンドシェイクによって識別

する、情報を伝達する 1 つのクロックサイ

クルです。データビート。

すべて

バースト

AXI4

AXI4-Lite

AXI4-Stream

複数の転送から構成されるトランザクション。すべて

マスター

AXI4

AXI4-Lite

AXI4-Stream

AXI トランザクションを生成してスレーブ IP へと接続されたワイヤに発信する、 IP またはデバイス (または IP 上の複数のインター

フェイスのうちの 1 つ)。

すべて

スレーブ

AXI4

AXI4-Lite

AXI4-Stream

マスター IP へと接続されたワイヤから AXIトランザクションを受信して応答する、IP またはデバイス (または IP 上の複数のインター

フェイスのうちの 1 つ)。

すべて

マスターインターフェ

イス (汎用)

AXI4

AXI4-Lite

AXI4-Stream

発信 AXI トランザクションを生成して AXI 転送の開始側 (送信元) となる IP またはモ

ジュールのインターフェイス。

すべて

スレーブインターフェ

イス (汎用)

AXI4

AXI4-Lite

AXI4-Stream

AXI 転送の受信側 (宛先) となって着信 AXI トランザクションを受信する IP またはモ

ジュールのインターフェイス。

すべて

SI AXI4

AXI4-Lite

AXI インターコネクトのスレーブインター

フェイス : 接続されたすべてのマスター IP からの着信 AXI トランザクションを受信す

る、ベクター化された AXI スレーブイン

ターフェイス。

EDK

MI AXI4

AXI4-Lite

AXI インターコネクトのマスターインター

フェイス : 接続されたすべてのスレーブ IP への発信 AXI トランザクションを生成する、

ベクター化された AXI マスターインター

フェイス。

EDK

表 B-1 : AXI の用語 (続き)




SI スロット AXI4

AXI4-Lite

スレーブインターフェイススロット : 1 つの

マスター IP に接続するインターコネクトの

スレーブインターフェイスベクター信号の

1 スライス。

EDK

MI スロット AXI4

AXI4-Lite

マスターインターフェイススロット : 1 つの

マスターインターフェイススレーブ IP に接

続するインターコネクトのマスターイン

ターフェイスベクター信号の 1 スライス。

EDK

SI 側 AXI4

AXI4-Lite

インターコネクトの SI 側に近いモジュール

インターフェイスを指します。

EDK

MI 側 AXI4

AXI4-Lite

インターコネクトの MI 側に近いモジュール

インターフェイスを指します。

EDK

アップ

サイザー

AXI4

AXI4-Lite

AXI4-Stream

スレーブインターフェイスからマスターイ

ンターフェイスの方向にデータが移動する場

合に (書き込み/読み出しの方向に関係なく )、データパス幅を広くする変換機能。

すべて

ダウン

サイザー

AXI4

AXI4-Lite

AXI4-Stream

スレーブインターフェイスからマスターインターフェイスにデータが移動する場合に

(書き込み/読み出しの方向に関係なく )、デー

タパス幅を狭くする変換機能。

すべて

SAMD トポロジ共有アドレス複数データ EDK

クロスバートポロジ AXI インターコネクトの中心に位置し、さま

ざまな SI スロットおよび MI スロット間の

アドレス、データ、応答の各チャネルの転送

をルーティングするモジュール。

すべて

表 B-1 : AXI の用語 (続き)




UG761 (v 13.1) 2011 年 3 月 7 日

付録 B: AXI の用語


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AXI リファレンス ガイド

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