CIN=20fF, COUT=10pF – si calcoli U che minimizza il tempo di propagazioneA

B

D Si mostri la struttura di un transistore MOS a floating gate, e se ne illustri l’uso nelle memorie non volatili (es. FLASH)

cognome

nome matricola Totale

A B C3 3 2

I L

V1(0)=-1V V2(0)=2V

CX=1pF CY=10fF

Si calcoli la tensione finale a cui si porta il nodo X a seguito della chiusura dell’interruttore

Studenti di Elettronica II, vedere A,B,C,D sul retro del foglio!

V3(0)=-1VV4(0)=2V

U U2

CoutIN

Il mos a floating gate a differenza di un mos classico presenta al di sopra del canale due piatti conduttivi isolati tra loro. La regione di contatto di gate avviene in quello superiore, mentre quello interno è lasciato flottante. La particolarità di questo dispositivo è che pilotando opportunamente la tensione di gate è possibile modificare la carica

immagazzinata nel piatto flottante. Ciò al fine di alzare o abbassare la tensione di soglia. Se connessi come mostrato in figura è possibile immagazzinare un ‘1’ portando la tensione di soglia ad un valore superiore alla tensione della WL altrimenti viene immagazzinato un ‘0’.

vVVV

eeVeeVee

CVVCVVCVVCVV

QQ

XXX

XX

YXXXYX

TOTTOT

97.001.1/98.001.001.0201.03

15101510121021211510312113

)(0)0(

00

343241

85001020

1010 3315

12

3

IN

OUT

C

CU

I

Si assuma VTN= -0.1, VTP=0.1, SP=4, SN=1 e si trascuril’effetto Body (=0).1) Assumendo A=B, si calcoli per quale valore di tensione di ingresso

si ha X=Vdd/2. 2) Si calcoli il consumo di potenza statico quanto A=B=0, e quando

A=B=Vdd3) Si calcoli la tensione in X quando A= 0, B=Vdd4) Si calcoli il consumo di potenza statico del circuito nelle condizioni

di cui al punto 3

I1 I2 I3 I42 2 2 2

Totale

X

Vdd

A P

NB

P off

XTNIN VVV

DDTP VV

DDV

TNV

TNV

Caratteristica statica

BAI VVV

XBDSbTNGSb

XBDSbTNGSb

BTNGSb

XDSbBGSb

VvVVVVSAT

VvVVVVLIN

vVVVOFF

VVVV

1.0:

1.0:

1.0:

,

NMOS:

PMOS:

XADSbTPGSa

XADSbTPGSa

ATPGSa

DDXDSaDDAGSa

VvVVVVSAT

VvVVVVLIN

vVVVOFF

VVVVVV

1.0:

1.0:

4.3:

,

TPV

TPV

III) P sat N lin

I) N sat P linN off

II) N lin P lin

XTPIN VVV

1) Al fine di trovare in quale regione si ha Vx=Vdd/2, proviamo a trovare i valori di Vx nell’intersezioni con le rette che delimitano zona I,II,III.

Se zona I :

))()()(2(2

))(2(2

)(2

)(2

22,

22,

DDXDDXTPDDINPP

DSDSTPGSPP

PDS

TNINNN

TNGSNN

NDS

VVVVVVVSK

VVVVSK

I

VVSK

VVSK

I

Ugualiando le due correnti e ponendo Vx=Vin-Vtn si ottiene:

Da cui Vx=2.04v > Vdd/2, pertanto non è in zona I, quindi o II o III.

Se zona III :

))(2(2

))(2(2

)(2

)(2

22,

22,

XXTNINNN

DSDSTPGSNN

NDS

TPDDINPP

TPGSPP

PDS

VVVVSK

VVVVSK

I

VVVSK

VVSK

I

04.2414))()()(2(22

222

XXDDXDDXTNTPDDXPP

XNN VVVVVVVVVV

SKV

SK

08.216.13))(2(2

)(2

222

XXXXTPTNXNN

DDXPP VVVVVVV

SKVV

SKUgualiando le due correnti e ponendo Vx=Vin-Vtp si ottiene:

Da cui Vx=1.85v > Vdd/2, pertanto non è in zona II, ma in zona III. Quindi sostituendo nell’eq, di sopra Vx = Vdd/2 si ottiene vVIN 97.1….continua in pagina 4

L

Si assuma la capacità di ingresso dell’invertitore CINV=100fF:1)Si realizzi il PD in modo che la funzione di uscita sia O=ABC’ + D’ B’C +

CD. Sono disponibili ingressi nelle due fasi. 2) Sapendo che tutti i transistori N nel primo stadio hanno la stessa

dimensione, si dimensioni la rete PD in modo che il ritardo di caso peggiore (90%) al nodo X sia 1ns

3) Si calcoli il ritardo attraverso l’invertitore se CO=1pF. Si consideri l’invertitore simmetrico.

4) Si calcoli il consumo di potenza dinamico del gate (entrambi gli stadi), con CINV e CO come indicato nei punti precedenti e fClk=200MHz

L1 L2 L3 L42 2 2 2

TotaleVDD

X

PD

Clk

Clk N

X = O = ABC + DBC + CD)

1) Al fine di realizzare la rete PD la funzione logica data va espressa al nodo x:

D

B

C

D

O2) Innanzi tutto individuiamo il cammino critico nella rete di pull down, che si ha per : (A,B,C,D ) : (0,1,0,0) (1,1,0,0) questo genera un fronte di discesa nel nodo X che genera un fronte di salita al nodo O.In tal caso la scarica avviene su 3 NMOS in PD + NMOS di valutazione = 4 NMOS.Partendo dalla formula del tempo di propagazione l’invertiamo ed otteniamo la Req,n e da questa otteniamo il fattore di forma Sn.

tval90%

= ln(10) * CL * R

eqN => R

eqN = 10-9/ (2,3*100*10-15) =4.34K

RN = R

eqN /

#NMOS camm.crit = 4.34 / 4 =1.09K

RN = R

rifN * S

rif /S

n => S

n = 5.39 * 1 / 1.09 = =4.955

3) Supponiamo l’inverter dimensionato in modo simmetrico.Cin = C

ox * S

n (1+ α) L

min2 => S

n = Cinv /(C

ox*(1+ α) L

min2)

Sp=S

n* α =158 = 100* 10-15/ (3.45 * 10-15*3*0.352) = 79

Siccome l’inverter è simmetrico il ritardo può essere calcolato solo per il NMOSR

eq,N = R

rifN /S

n = 5.39K/79 = 68.2

tfall90%

= ln(10) * CL * R

eqN = 2.3*10-12*68.2 = 157ps

4) La potenza dinamica può essere calcolata con la formula:

PD = CL*Vdd2*f, pertanto so ha che :PD_DOMINO = 100fF*3.32*200MHz = 0.22mWPD_INV = 1pF*3.32*200MHz =2.2mW

VDD

X

Clk

C

A

B

C

Clk N

kΩ810.7kΩ5.39)1%,90|,|(R00γ00λ

μm0.35μm0.35LfF/3.45fF/3.45C

μA/V50μA/V100K'0.7V0.7V

channelpchanneln

eq

min

22

ox

220T

SVV

μmμm

ddgs

PARAMETRI TECNOLOGICI (Vdd = 3.3 V)

2) Va = Vb = 0 => zona I, la corrente può quindi essere calcolata considerando la corrente sul transistor N che è in saturazione.

uWIVP

uAVVSK

VVSK

II

DDDDS

TNINNN

TNGSNN

NDSDD

65.1

5.001.05.010100)(2

)(2

622,

Va = Vb = Vdd => zona III, la corrente può quindi essere calcolata considerando la corrente sul transistor P che è in saturazione.

uWIVP

uAVVVSK

VVSK

II

DDDDS

TPDDINNN

TPGSPP

PDSDD

3.3

101.021050)(2

)(2

622,

3) Va =0 => Vgs,p = Vdd => PMOS in lineare. Vb =Vdd => Vgs,n = Vdd => NMOS in lineareImponendo l’ugualianza delle delle due correnti nel ramo di pull-up e pull-down e sostituendo Va =0 e Vb =Vdd si ottiene :

vVVV

VVVVSK

VVVVVVSK

XXX

XXTNDDNN

DDXDDXTPDDPP

4.201.232.7

))(2(2

))()()(2(2

2

22

mWIVP

mAVVVVSK

II

DDDDS

XXTNDDNN

NDSDD

74.1

528.0))4.2(4.2)4.3(2(1050))(2(2

262,

4) Calcoliamo la corrente sul ramo di pull-down per i valori di sopra