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Utilisation des technologies CMOS SOI 130nm pour des applications en gamme de fréquences millimétriques. Christophe Pavageau Directeur de thèse : François Danneville (Professeur, USTL) Co-directrice de thèse : Laurence Picheta (Maître de conférences, USTL) - PowerPoint PPT Presentation
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14 Décembre 2005 1
Utilisation des technologies CMOS SOI 130nm pour des applications en gamme de fréquences millimétriques
Christophe Pavageau
Directeur de thèse : François Danneville (Professeur, USTL)
Co-directrice de thèse : Laurence Picheta (Maître de conférences, USTL)
Encadrants CEA : Jean Russat (Directeur de laboratoire), Nicolas Fel (Chercheur)
14 Décembre 2005 2
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 3
Grille
Source Drain
Transistor MOSFET sur substrat bulk
Introduction – Motivations
La technologie SOI
Avantages par rapport au bulk traditionnel :
– Diminution des capacités de jonction
– Densité d’intégration plus importante
– Pas de Latch-up
– Courants de fuite plus faibles
– Réduction du couplage à travers le substrat entre blocs numériques / analogiques
– Fonctionnement à des températures plus élevées
– Immunité plus élevée aux radiations
– …
Substrat de silicium (800 µm)
Coût réduit, Augmentation de la rapidité, Faible consommation
Circuits numériquesµproc. haute performance
Substrat de silicium (800 µm)
Oxyde enterré (400 nm)
Transistor MOSFET sur SOI
Isolation diélectrique complète du transistor
A puissance consommée identique :Vitesse > 15 %
A vitesse identique :Puissance < 30 %
14 Décembre 2005 4
Introduction – Motivations
Montée en fréquence des filières CMOS (bulk et SOI)
Fréquences de coupures Ft et Fmax très élevées ( > 100 GHz )
Circuits RF/Hyperfréquences
0
50
100
150
200
250
300
350
0 50 100 150 200 250 300
Lpoly [nm]
Fm
ax [G
Hz]
CMOS BulkCMOS SOICMOS SOI DTMOSST-M. - Floating-BodyST-M. - Body-Contact[IBM:04]
[Crolles II Alliance:04]
[Intel:04]
[IMEC:04]
[ST-M.:04]
[ST-M.:04]
Etat de l’art en fréquence Fmax des transistors CMOS (bulk et SOI)
14 Décembre 2005 5
Introduction – Motivations
CMOS SOI à l’échelle nanométrique
Coût réduit, Augmentation de la rapidité, Faible consommation
Circuits numériquesµproc. haute performance
Fréquences de coupures Ft et Fmax très élevées ( > 100 GHz )
Circuits RF/Hyper
Possibilité d’Intégration complète des blocs RF/Hyper + Numériques + Analogiques
Réduction du couplage à travers le substrat
14 Décembre 2005 6
Introduction – Motivations
Inconvénients des filières silicium pour les applications RF/Hyper
Substrats standards de faible résistivité : 10 – 20 .cm Couches diélectriques très minces ( 3 µm)
Gamme d’impédances caractéristiques réduite
Pertes métalliques élevées
Microruban
Pertes diélectriques élevées
Coplanaire
Objectif : réalisation de passifs de bonne qualité avec des niveaux d’interconnexion optimisés pour le numérique
14 Décembre 2005 7
Introduction – Motivations
Peu de publications de circuits CMOS au-delà de 10 GHz Démarrage de l’industrialisation du CMOS SOI 130nm en Europe
(projet européen de recherche technologique MEDEA+ T206)
Transistors :– Performances en fréquence élevées (Fmax > 100 GHz)– Méthodologie de modélisation RF adaptée au MOSFET au point pour
le linéaire et en développement pour le non-linéaire
Lignes de transmission : – Peu de mesures disponibles– Les modèles analytiques non adaptés aux procédés technologiques
Situation en 2002 :
Objectif de la thèse :
Etudier les aptitudes de la technologie SOI 130 nm (ST-Microelectronics) pour les applications hyperfréquences
14 Décembre 2005 8
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 9
Démarche
Caractérisation
– Transistors– Lignes de transmission
– Passif – Actif (AC et grand signal)
Modélisation
Mesures
Analyse des performances
– Amplificateur distribué– LNA– Mélangeur
Conception de MMIC
ETAPES
Conception de démonstrateurs (prototypes) de fonctions RF pour une chaîne d’émission /réception
90°0°
14 Décembre 2005 10
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 11
A substrat flottant
Zone de l’effet kink
! Effet kink (et transistor bipolaire parasite)
Transistors MOSFET sur SOI
Procédé : Technologie CMOS SOI 130 nm partiellement désertée (ST-Microelectronics)
Limite de zone de déplétion
Zone interne flottante
Transistors (avec ou sans prises de substrat)
A prises (le potentiel interne est contrôlé par les prises) Pas d’effet de substrat flottant Performances en fréquence plus faibles
Transistor flottant
prises externes
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Transistors MOSFET sur SOI
Performances en fréquence
40
60
80
100
120
140
160
0 1 2 3 4 5
Largeur d'un doigt de grille [µm]
Ft,F
ma
x [
GH
z]
FtFmax
Transistors flottants
Transistors à prises
W=30x2 µm
0.380.57Cgd/ Cgs
1.30.85Cgs [pF/mm]
76125Fmax [GHz]
7.23.2Rg [ ]
A prisesFlottant
Transistor à prises :
– Extension de la grille (Layout spécifique augmentant fortement Rg)
– Prises augmentant la capacité d’overlap de Cgs
Performances en fréquence plus faibles
Pour les deux types : Effet Miller important
Utilisation de la paire cascode
14 Décembre 2005 13
Transistors MOSFET sur SOI
Reposent sur l’extraction des paramètres du schéma équivalent :
Ls
Rs
Lg
Cpg
Grille Ld
Cpd
Drain
Source
Rd
gm.e-j.VgsiGd Cds
RgdCgd
Ri
CgsVgsi
Rg
Composant intrinsèque
Modélisation 2 modèles disponibles :
– Petit signal [IEMN]
– Grand signal [IEMN,Siligaris:04]
Capacités d’ « overlap » et de « fringing » inclues
14 Décembre 2005 14
Transistors MOSFET sur SOI
Modèle petit signal
Extrait en régime de saturation Bruit inclus (NF50), Applications : amplificateurs, amplificateurs faible bruit
eg
i’d
Modèle grand signal
Phénoménologique Extrait sur une large gamme de tension Vgs [ 0 - 1,6 V ] et Vds [ 0 - 1,6 V ]
Bruit non inclus Applications : amplificateurs, mélangeurs, oscillateurs
14 Décembre 2005 15
cteVgs
gdgsgdsgsgs
gd
V
VVQVVC
,,
cteVgd
gdgsggdgsgd
gs
V
VVQVVC
,,
Cgd
Ids=f(Vgisi,Vgidi)
RgdRi
Cgs
Cds
Vgi
Vsi
Vdi
Transistors MOSFET sur SOI
Caractéristiques du modèle grand signal
Expressions des capacités : dérivent de l’expression de la charge de grille (Principe de conservation de la charge)
Expression de la source de courant : continue & infiniment dérivable
Peu de paramètres : 40 Loi d’échelle en fonction de W (largeur de grille) Transistors flottants : prise en compte de l’effet kink Équations valables pour les PMOS
dsgsgdgspkds VVVPVPII 21tanhtanh1
33
2210 gsgsgsgs VKVKVKKVP
33
2211 gdgdgdgd VVVVP
14 Décembre 2005 16
Transistors MOSFET sur SOI
Extraction des paramètres des 2 modèles
Mesures de paramètres S à froid
Éléments extrinsèques
« Épluchage »
Mesures de paramètres S multipolarisation
Optimisation
Paramètres des capacités Cgs et Cgd
Éléments intrinsèques
Modèle grand signal
Mesures DC du courant Ids
Optimisation
Paramètres de la source de courant
Modèle petit signal en saturation
Mesures de paramètres S en saturation
« Épluchage »
Éléments intrinsèques
Procédures identiques
14 Décembre 2005 17
Transistors MOSFET sur SOI
Modèle petit signal
Mesures et simulations de paramètres SMOSFET SOI-PD à prises 60x0,13 µm
Erreur sur les paramètres S : < 0,5%Vds = 1,2 V
Ids entre 100 et 450 mA/mm
14 Décembre 2005 18
Transistors MOSFET sur SOI
Modèle grand signal
Mesures et simulationsMOSFET SOI-PD à prises 60x0,13 µm
14 Décembre 2005 19
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 20
Lignes de transmission
Structure des couches d’interconnexion (CMOS SOI 130 nm) 6 couches de cuivre + 1 niveau optionnel d’aluminium Substrat basse résistivité (10-20 .cm) ou haute résistivité (>1 k.cm en
face arrière)
Substrat de faible résistivité comparé aux technologies MMIC III-V
Pas de plan de masse en face arrière Couches diélectriques très minces
Les structures de propagation classiques montrent des pertes élevées
Aluminium(h=880 nm)
Cuivre (h=900 nm)
Cuivre (h=350 nm)
Cuivre (h=260 nm)
STI + PMD (h=770 nm)
BOX (h=400 nm)
Substrat silicium
h=5,7 µm
14 Décembre 2005 21
Lignes de transmission
Ligne coplanaire
Substrat Si
Cu-6Al-7
0
0,5
1
1,5
2
0 10 20 30 40F [GHz]
[d
B/m
m]
=10 Ω.cm
Substrat basse résistivité pertes diélectriques très importantes
14 Décembre 2005 22
MASSE = Cu1+VIA +Cu2
Substrat Si
h=3 m
Cu-6
Diélectrique
0,0
0,5
1,0
1,5
2,0
0 10 20 30 40F [GHz]
[dB
/mm
] Cu-6
0,0
0,5
1,0
1,5
2,0
0 10 20 30 40F [GHz]
[dB
/mm
] Cu-6
Cu-6 + ALUCAPMASSE = Cu1+VIA +Cu2
Substrat Si
h=3 m
Cu-6ALUCAP
Diélectrique
0,25 dB
Lignes de transmission
Ligne TFMS (avec « stack » Cu1+VIA+Cu2)
AVANTAGES
Caractéristiques électriques indépendantes de la résistivité du substrat :
utilisation possible de substrats de basse ou haute résistivité
INCONVENIENTS
Diélectrique très mince :
gamme d’impédance réduite (30–50 )
Haute impédance (ruban étroit) :
pertes métalliques élevées
14 Décembre 2005 23
Lignes de transmission
– Données technologiques : Couches métalliques très fines : Quelle valeur pour Cu ?
Multitude de fines couches de diélectriques : Quelle valeur tan ?– Structure microruban particulière :
Modèles analytiques non adaptés
Modélisation de la TFMS Points critiques :
Solution : modélisation phénoménologique
Mais quelques mesures de lignes disponibles…
14 Décembre 2005 24
Lignes de transmission
Modélisation phénoménologique RLCG
MesuresSchéma
électrique équivalent
Zc =+j
ω C jG
ω L jRZpp
ssc
ωC pjGpωLs jRs γ
Équations empiriques
R,L,C,G = f(largeur,fréquence)
14 Décembre 2005 25
Lignes de transmission
Modélisation phénoménologique RLCG
Pas besoin de connaître les paramètres technologiques
Techniques de mesures connues
Équations simples et faciles à développer : optimisation dans ICCAP
Peu de mesures nécessaires : 3 lignes de largeur différente suffisent pour développer des lois d’échelles en W
INCONVENIENT :
Équations spécifiques à une topologie de ligne
Simple, rapide à mettre en œuvre et précis
Ce modèle a été utilisé pour la conception des AD, des LNA et des mélangeurs
AVANTAGES :
14 Décembre 2005 26
Lignes de transmission
Résultats avec le modèle phénoménologique
Mesures et simulations des paramètres RLCG d’une ligne TFMS 50
14 Décembre 2005 27
Lignes de transmission
Mesures et simulations de Zc, et r d’une ligne TFMS 50
Résultats avec le modèle phénoménologique
14 Décembre 2005 28
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 29
Caractéristique : un gain constant sur une bande très large Applications : instrumentation, radar, communications optiques et
ULB
Circuits – Amplificateurs distribués
Ld/2 Ld Ld/2RTERM
SORTIE
Lg/2 Lg Lg/2 RTERM
ENTREE
Principe : – Séparation des capacités des composants actifs
grâce à des lignes de transmission artificielles
– Addition des transconductances
Bande passante plus large que celle des amplificateurs à contre-réaction ou en cascade
14 Décembre 2005 30
Circuits – Amplificateurs distribués
État de l’art (début 2003) en CMOS
Spécifications : Bande passante : 20 GHz Gain : 7 dB
Référence Ft/Fmax[GHz] Topologie Gain [dB] Bande [GHz]
[Lui:03]CMOS bulk 180 nm
70/583 étages cascode,
inductances7,3 0,1-22 GHz
Architecture de l’AD : 4 étages, cascode Technique de compensation
des pertes [Deiblele:89] utilisée en III-V
Transistors: flottant et à prises Lignes de transmission TFMS
sans ALUCAPSurface du circuit : 0,75 mm²
Ent
rée
sortie
DC
14 Décembre 2005 31
S1
D1G1
S2
D2G2
ZeCRCg
1RCω1
RZe gs2ds2ds2gs2
m22ds2
2ds2
2ds2
D2
Circuits – Amplificateurs distribués
Choix de l’architecture1. MOSFET : effet Miller très important
– Conséquence : ondulation dans la bande passante
– Solution : paire cascode
.
2. Lignes de transmission en silicium : pertes élevées
– Conséquence : le gain décroît en fin de bande
– Solution : paire cascode + lignes additionnelles
Impédance de sortie vu du drain D2 :
La paire cascode + lignes additionnelles est incontournable !
Résistance négative,=
Contrôlable grâce à 2 lignes additionnelles
S1
D1G1
S2
D2G2
Lsd
Lcg
14 Décembre 2005 32
Circuits – Amplificateurs distribués
Mesures en petit signal(Amplificateur distribué en TFMS sans ALUCAP)
-30
-25
-20
-15
-10
-5
0
5
10
0 10 20 30 40F [GHz]
S21
[d
B]
4
5
6
7
8
9
10
11
12
NF
[d
B]
Transistors à prisesTransistors flottants
Transistor à prises flottant
Fmax [GHz] 76 125
GBW [GHz] 40 61
G [dB] 5.41.4 7.11.1
BW [GHz] 1-20 1-26
S11/S22 [dB] < -8 < -6
NF [dB]6.5-7.5
6-20 GHz
Polarisation : Vdd=1.4 V PDC=70 mW
Les pertes des lignes limitent le gain et la bande passante
14 Décembre 2005 33
Circuits – Amplificateurs distribués
Mesures en températures (*)
Origines de la chute du gain :
– gm diminue de 30 %
– atténuation des lignes augmente de 80 %
(*) Mesurés par M. Si Moussa (UCL)
14 Décembre 2005 34
Circuits – Amplificateurs distribués
Rétrosimulation
Paramètres S : modèle grand signal
Bruit : modèle petit signal
(Vdd=2.4 V et PDC=135 mW)-15
-10
-5
0
5
10
0 10 20 30 40F [GHz]
S2
1 [
dB
]
4
6
8
10
12
14
NF
[d
B]
-40
-30
-20
-10
0
0 10 20 30 40F [GHz]
S1
1 [
dB
]
-30
-20
-10
0
10
S2
2 [
dB
]
Écart mesure/simulation :
S21 : écart max. < 1,5 dB NF : écart max. < 0,3 dB
14 Décembre 2005 35
Circuits – Amplificateurs distribués
Rétrosimulation en grand signal
F=5GHz F=15GHz
14 Décembre 2005 36
Circuits – Amplificateurs distribués
Amplificateur distribué en TFMS avec ALUCAPPertes de 0,75 dB/mm à 20 GHz :
réduction de 0,25 dB/mm par rapport à une TFMS sans ALUCAP
Entrée Plot Hyper
Ligne de grille
Ligne de drain Vbias
Plot Hyper
Cg
Cd
Sortie Plot Hyper
Simulation du gain
Fabrication en cours (MEDEA+ T206)82
60,3
1-38
Avec ALUCAP
(Simulation)
à prisesTransistor
Sans ALUCAP
(Mesure)Lignes TFMS
40GBW [GHz]
5.41.4 Gain [dB]
1-20BW [GHz]
14 Décembre 2005 37
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 38
Circuits – LNA et Mélangeur à 23 GHz
Objectifs de conception
Conception du LNA et du 1er mélangeur d’un récepteur hétérodyne
Fréquence : 23 GHz (WLAN)
90°0°
LNA
Mélangeur
OL
FRF= 23 GHz
Composants : Transistors à prises Lignes TFMS avec ALUCAP
14 Décembre 2005 39
Circuits – LNA à 23 GHz
...GG
1NFG
1NFNFNF21
3
1
21
Formule de Friis :
Objectifs pour le LNA (1er circuit de la chaîne) :– Facteur de bruit faible
– Gain élevé
– Adaptation en entrée sur 50
90°0°
LNA
14 Décembre 2005 40
Circuits – LNA à 23 GHz
État de l’art (2004) en CMOS bulk et SOI
Référence Ft/Fmax[GHz] Topologie F0 [GHz] NF [dB] Gain [dB] PDC [mW]
[Yu:03] , CMOS bulk 180 nm
-3 étg. SC
ISD23,7 5,6 12,9 54
[Xiang:04], CMOS bulk 180 nm
-GC
+ 2 étg. SC21,8 6 15 24
[Ellinger:04]CMOS SOI 90 nm (IBM)
147/150Cascode,
Microruban35 3,6 11,9 40
Spécifications du LNA à concevoir : Facteur de bruit NF : 5 à 6 dB Gain > 15 dB
Constat sur les architectures : à F = 5 GHz : consensus sur le choix du cascode et
de la technique d’adaptation d’inductance de source dégénérée (ISD) à F> 20 GHz : aucune architecture ne se démarque des autres
14 Décembre 2005 41
Circuits – LNA à 23 GHz
Architecture Cascode + buffer (source-commune) Polarisation externe par les pointes de mesure
Cascode Source-commune
3 variantes selon l’adaptation réalisée en entrée
14 Décembre 2005 42
Circuits – LNA à 23 GHz
Choix de l’adaptation
2. Résistance équivalente de bruit du transistor faible 20 une faible désadaptation n’entraîne pas une dégradation
importante du NF YYY
RNFYNFG
Gopt2
nminG
LG LG
LS
1. Pertes des lignes TFMS élevées
minimiser la longueur des lignes en série
privilégier l’adaptation avec des lignes parallèles
14 Décembre 2005 43
Circuits – LNA à 23 GHz
Choix de l’adaptation
LG
LG
LS
10 15 20 25 305 35
-20
-15
-10
-5
-25
0
F [GHz]
dB(S
(1,1
))dB
(Sop
t)
V2
10 15 20 25 305 35
-20
-15
-10
-5
-25
0
F [GHz]
dB(S
(1,1
))dB
(Sop
t)
V3
10 15 20 25 305 35
-20
-15
-10
-5
-25
0
F [GHz]
dB
(S(1
,1))
dB
(Sopt)
V4
optS11
optS11
14 Décembre 2005 44
Circuits – LNA à 23 GHz
Entrée Plot Hyper
Vd2 Plot Hyper
Lp2
Sortie Plot Hyper
Vg2 Vg3
T3
T1 & T2
Ligne de source Ls10
Fabrication en cours (MEDEA+ T206)
14 Décembre 2005 45
Circuits – LNA à 23 GHz
VersionAdaptation
Etg. EntréeGain Bruit
S21 [dB]
NF [dB]
NFmin [dB]
S11 [dB]
opt [dB]
V2 Stub CC 19 7 6,6 -21 -11
V3 Stub CC 19,2 6,1 6,1 -7,2 -23
V4Stub CC + ligne
de source 17 6,3 6,2 -15 -19
Simulation des performances
NFmin du transistor : 2,8 dB à 20 GHz
14 Décembre 2005 46
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 47
Circuits – Mélangeur à 23 GHz
Objectifs de conception
Conception du 1er mélangeur « down-converter » d’un récepteur hétérodyne
Fréquence intermédiaire FFI = 3 GHz90°0°
LNA
Mélangeur
OL
Architecture : cascode Réduction de l’effet Miller Signaux RF et OL appliqués sur des grilles
séparées
meilleure isolation
circuits d‘adaptation plus faciles à concevoir
pas de balun ni de diviseur nécessaire
Adaptat° OL
RF
OLFI
Adaptat° RF
Adaptat° FI
20 GHz
23 GHz
3 GHz
14 Décembre 2005 48
Circuits – Mélangeur à 23 GHz
État de l’art des mélangeurs cascodes
Référence Ft/Fmax[GHz] FRF/FOL [GHz] Gc [dB] POL [dBm] IMD3[dBc] PDC [mW]
0,5µm AsGa - 28.75/25 3 10 - -
HEMT Hybrid - 10/9.7 8.1 0 -28.6(PRF=-20dBm)
-
0,2µm pHEMT - 27/26.5 5.4 0 -34(PRF=-20dBm)
-
0,15µm GaAs
pHEMT
avec adapt° inter-étage
75/180 60/59,3
6,3
2,6
-37(PRF=-16.1dBm)
15sans adapt° inter-étage 3,6 -34
(PRF=-16.1dBm)
En résumé : Gain de conversion entre 3 et 8 dB POL de 0 à 10 dBm
14 Décembre 2005 49
Circuits – Mélangeur à 23 GHz
Schéma électrique Polarisation externe par les pointes de mesure Court-circuit de l’OL sur la sortie FI : ligne /4
Court-circuit de la fréquence FI sur l’entrée OL : 2 options– Inductance intégrée (Q faible 10)– Inductance extérieure du commerce (Q > 50 à 3 GHz)
14 Décembre 2005 50
Circuits – Mélangeur à 23 GHz
Entrée RF Plot Hyper
Entrée OL Plot Hyper
Sortie
T1 & T2
L1
Fabrication en cours (MEDEA+ T206)
14 Décembre 2005 51
Circuits – Mélangeur à 23 GHz
Simulation des performances
Gc [dB] POL[dBm] IMD3 [dBc] OIP3 [dBm] Vdd [V] PDC [mW]
3,2 1-39,5
(PRF=-16.1dBm)8,3 1,6 22,4
14 Décembre 2005 52
Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
14 Décembre 2005 53
Perspectives
Amélioration des performances des lignes de transmission
1. Lignes microruban : « post-processing » avec diélectrique en BCB
Performances comparables aux meilleures obtenues sur substrat III-V. Procédé peu coûteux, Compatible avec les technologies silicium industrielles, Adapté aux besoins des Hyperfréquences.
[IEMN,Six:04] : =0,3 dB/mm à 94 GHz avec 20 µm de BCB et 3 µm d’Au [IMEC,Carchon:04] : =0,2 dB/mm à 100 GHz avec 16 µm de BCB et 5 µm de Cu
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Perspectives
Amélioration des performances des lignes de transmission
2. Lignes coplanaires sur substrat SOI haute résistivité
=0,3 dB/mm à 20 GHz
0
0,5
1
1,5
2
0 10 20 30 40F [GHz]
Atté
nuat
ion
[dB
/mm
] CPW sur substrat standard (10 Ω.cm)
1.2 dB
CPW sur substrat haute résistivité(150 Ω.cm)
Conclusion : Le « post processing » (BCB et transfert des composants sur quartz) offre de très bonnes alternatives pour les MMIC en SOI CPW sur substrat HR est directement utilisable sur SOI
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Perspectives
Amplificateur distribué avec CPW sur HR
Entrée Plot Hyper
Ligne de grille
Ligne de drain
Vbias Plot Hyper
Cg
Cd
Cdec
Sortie Plot Hyper
SimulationMesure
flottantTransistor
125Fmax [GHz]
1-391-26BW [GHz]
7.11.1
61
TFMS sans ALUCAP
9.60.2 G [dB]
126GBW [GHz]
CPW sur HRLignes
Le produit gain-bande devrait être améliorer x2
Simulation du gain
Fabrication en cours (MEDEA+ T206)
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Technologie fT/fmax [GHz]
Nbre d’étages
BW [GHz]
Gain [dB]
GBW [GHz]
PDC [mW]
9 5-90 111.2 320 210
7 4-86 7.81.3 242 130 120nm SOI 8M-cuivre, CPW
196/230 Lgrille=60nm
5 4-91 41.2 161 90
130nm SOI 6M-cuivre, MS
89/125 4 1-26 7.11.1 61 57
IBM
Perspectives
État de l’art des amplificateurs distribué sur SOI
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Sommaire
Introduction – Motivations
1. Démarche
2. Modèles actifs/passifs
3. Conception/réalisation d’amplificateurs distribués en TFMS avec et sans ALUCAP
4. Conception de LNA et de mélangeurs en TFMS avec ALUCAP
5. Perspectives : AD avec du coplanaire sur substrats HR
Conclusion
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Conclusion (1/2)
Le SOI a déjà montré sa supériorité pour les applications numériques.
Dans cette thèse, nous avons montré les aptitudes du SOI pour les hyperfréquences par la réalisation de démonstrateurs.
Établissement de modèles pour les actifs/passifs Conception de briques de base d’une chaîne
d’émission/réception : Amplificateur distribué LNA Mélangeur
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Conclusion (2/2)
Les mesures de l’amplificateur distribué ont montré : des performances en bande K :
bande passante > 26 GHz avec un gain de 7.1 dB
Les simulations des LNA et des mélangeurs permettent d’espérer des performances à l’état de l’art.
Amélioration des performances passe avant tout par celle des éléments passifs plus que par celle des actifs.
Des solutions technologiques existent : Microruban : post-processing avec BCB Coplanaire : substrat HR et report sur quartz.
Doublement du produit gain-bande pour l’amplificateur distribué
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Je vous remercie de votre attention