38
Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ KHÁI NIỆM CHUNG ● Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ ● Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của kích thích ở lối vào và trạng thái hiện tại của mạch ● Mạch tuần tự thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock

Chuong5 Machtuantu Phan1 2559

Embed Size (px)

DESCRIPTION

flip flop

Citation preview

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰKHÁI NIỆM CHUNG

● Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ● Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của

kích thích ở lối vào và trạng thái hiện tại của mạch● Mạch tuần tự thường hoạt động đồng bộ theo sự điều

khiển của tín hiệu nhịp clock

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Mạch chốt RS (Basic RS NAND latch)

Input Output

S R Q

0 1 1 0

1 0 0 1

1 1 Không đổi

0 0 CấmMạch chốt RS cấu tạo bởi cổng NAND có hồi tiếp chéo.

S: SET (đặt)

R: Reset (Đặt lại)

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

MẠCH CHỐT CỔNG NAND

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Mạch chốt RS (Basic RS NAND latch)

Input Output

S R Q

0 1 1 0

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Giải thích bảng hoạt động

S = 0, R = 1Do S = 0 nên Q = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 1 và = 0

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Basic RS NAND latchInput Output

S R Q

1 0 0 1

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

S = 1 và R = 0Do R = 0 nên Q\ = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 0 và Q\ = 1

Giải thích bảng hoạt động

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Mạch chốt RS (Basic RS NAND latch)

Input Output

S R Q Q\

1 1 Không đổi

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

S= 1 R=1xét đến trạng thái trước đó: Giả sử trước đó Qo = 0, Qo đảo = 1 -> Q = Qo = 0, Q\ = Qo\ = 1 Giả sử trước đó Qo = 1, Qo đảo = 0 -> Q = Qo = 1, Q\ = Qo\ = 0 Vì vậy khi S=1 R=1 trạng thái ra không thay đổi.

Giải thích bảng hoạt động

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Basic RS NAND latch

Input Output

S R Q Q\

0 0 Cấm

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

S=0, R=0Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là điều kiện không mong muốn vì đã quy ước Q và Q\ có trạng thái logic ngược nhau. Vì vậy trạng thái này không được sử dụng còn gọi là trạng thái cấm.

Giải thích bảng hoạt động

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Basic RS NOR latchInput Output

S R Q Q\

0 1 0 1

1 0 1 0

1 1 Cấm

0 0 Không đổi

Mạch chốt RS cấu tạo bởi cổng NOR có hồi tiếp chéo.

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

MẠCH CHỐT CỔNG NOR

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Basic RS NOR latch

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Giải thích bảng hoạt động

Input Output

S R Q Q\

0 1 0 1

1 0 1 0

1 1 Cấm

0 0 Không đổi

Nguyên lí hoạt động cũng tương tự chốt 2 cổng NAND, nhưng RS tác động mức cao

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Ứng dụng chốt RS làm mạch chống dội

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử. Mạch chốt có thể được dùng để chống dội như sau:

Ngõ ra không dao động và chỉ xuống thấp khi công tắc chuyển chổ.

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop RS (Clocked RS NAND latch)

Hai cổng NAND được điều khiển bởi xung clock (đồng hồ), viết tắt CK hay CLK hay CP(clock pulse).

Xung Clock: dạng sóng vuông

Input Output

CK Sn Rn

1 0 1 0 1

1 1 0 1 0

1 0 0

1 1 1 Cấm

0 X X S,R ko ảnh hưởng trạng

thái ra

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Bảng hoạt động

n: trạng thái hiện tại

n+1 : trạng thái kế tiếp

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Ví dụ: Giản đồ xung

Giả sử trạng thái ban đầu Q = 0

CK1: S=0,R=0 nên Q= trạng thái trước =0

CK2: S=1,R=0 nên Q = 1;

CK3: S=0, R= 1 nên Q = 0;

CK4: S=1, R =0 nên Q = 1;

CK5: S=0, R =0 nên Q= trạng thái trước =1

CK

S

R

1 2 3 4

Q

5

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Các dạng xung kích CK

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop D

CK Dn Qn+1

1 0 0 1

1 1 1 0

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Giản đồ xung:

CK

D

Q

1 2 3 4 CK1: D= 0 nên Q = 0

CK2: D =1 nên Q = 1

CK3: D =0 nên Q = 0

CK4: D =1 nên Q = 1

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop T

CK Tn Qn+1

1 0 Qn

1 1 Qn

T

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

CK1: T= 1 nên Q =đảo trạng thái trước = 1

CK2: T =1 nên Q = đảo TT=0

CK3: T=1 nên Q = đảo TT =1

CK4: T=0 nên Q = TT trước=1

CK

Q

1 2 3 4

T

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop JK

CK Jn Kn Qn+1

1 0 0 Qn

1 0 1 0 1

1 1 0 1 0

1 1 1 Qn

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Ví dụ: Giản đồ xung

Giả sử trạng thái ban đầu Q = 0

CK1: J=0,K=0 nên Q= trạng thái trước =0

CK2: J=1,K=0 nên Q = 1;

CK3: J=0, K= 1 nên Q = 0;

CK4: J=1, K =0 nên Q = đảo TT trước =1;

CK5: J=1, K =1 nên Q= trạng thái trước =1

CK

J

K

1 2 3 4

Q

5

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CK Tn Qn+1 Q\

1 0 Qn Qn\

1 1 Qn\ Qn

CK Dn Qn+1 Q\

1 0 0 1

1 1 1 0

CK Jn Kn Qn+1 Q\n+1

1 0 0 Qn Qn\

1 0 1 0 1

1 1 0 1 0

1 1 1 Qn\ Qn

CK Sn Rn

1 0 1 0 1

1 1 0 1 0

1 0 0

1 1 1 Cấm

T

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Tóm tắt bảng hoạt động

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop RS chính phụ (MS- Master- Slave)

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Master Slave

Các FF thường được đồng bộ bằng tín hiệu clockDùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định ở tần số cao)

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip-flop JK chính phụ (MS- Master-Slave)

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

● Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave

● Khi đó J-K flip flop được hoạt kích theo sườn

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Chuyển đổi giữa các Flip Flop

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

Flip Flop D chính phụ (MS- Master- Slave)

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

● Mô hình tổng quát nhất của mạch tuần tự gồm: các biến vào, các biến ra và các trạng thái bên trong của mạch.

● Có thể sử dụng mô hình máy trạng thái (Finite State Machine - FSM) để phân tích và tổng hợp mạch tuần tự

● Tại mỗi xung clock, mạch logic tổ hợp xác định các biến ra và trạng thái tiếp theo thông qua các biến vào và trạng thái hiện tại

PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

● Hai mô hình FSM thông dụng để phân tích và tổng hợp mạch logic dãy là mô hình Moore và mô hình Mealy

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

Mô hình Mealy mô tả hệ dãy thông qua 5 tham số:

X = {x1, x2, ..., xn} Y = {y1, y2, ..., yl} S = {s1, s2, ..., sm} FS(S, X) FY(S, X)

Giải thích các kí hiệu: X là tập hợp hữu hạn n tín hiệu đầu vào Y là tập hợp hữu hạn l tín hiệu đầu ra S tập hợp hữu hạn m trạng thái trong của hệ FS là hàm biến đổi trạng thái. FS phụ thuộc vào S và X → FS = FS(S, X) FY là hàm tính trạng thái đầu ra: FY = FY(S, X)

Mô hình Moore giống như mô hình Mealy, nhưng khác ở chỗ là FY chỉ phụ thuộc vào S:FY = FY(S)

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ

● Có thể mô tả hoạt động của các mạch logic tuần tự bằng biểu đồ trạng thái (state diagram):

○ Vòng tròn mô tả trạng thái của mạch ○ Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả

quá trình chuyển trạng thái

● Ví dụ:

Biểu đồ trạng thái

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

1. Mạch đếm Không đồng Bộ (KĐB)

Mạch đếm n bit : dùng n flip-flop, có tối đa 2n trạng thái đếm

Có hai trang thái đếm: Đếm lên: Xung CK của flipflop thứ I được lấy từ ngõ ra Q của flip flop thứ i-1 (Xung CK i = Qi-1) Đếm xuống: Xung CK của flipflop thứ I được lấy từ ngõ ra Q đảo của flip flop thứ i-1 (Xung CK i = Q’i-1)

2. Mạch đếm đồng Bộ (ĐB)Mạch đếm n bit : dùng n flip-flop, có tối đa 2n trạng thái đếmCác flipflop cùng xung CK.Các trạng thái đếm có thể thay đổi lên hoặc xuống.

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

74LS112

3

1

2

5

6

4

15

J

CLK

K

Q

QN

PR

CL

LED LEDLED

74LS112

11

13

12

9

7

10

14

J

CLK

K

Q

QN

PR

CL

74LS112

3

1

2

5

6

4

15

J

CLK

K

Q

QN

PR

CL

Mạch đếm KĐB 3 bit, đếm lên, sử dụng JK _FF, Mode đếm = 8

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

CK

Q1

Q2

Q3

1 2 3 4 5 6 7 8

0 1 0 1 0 1 0 1 0

0 0 1 1 0 0 1 1 0

0 0 0 0 1 1 1 1 0

LSB

MSBSố Đếm 0 1 2 3 4 5 6 7 0

Phân tích:

FFJK1: J1=K1=1 nên mỗi lần có xung kích CK cạnh xuống, ngõ ra Q1 đảo trạng thái.

FFJK2: J2=K2=1 ; Q1 làm xung kích cho FFJK2 nên mỗi lần có xung kích cạnh xuống (tại thời điểm CK2, CK4, CK6, CK8) thì Q2 đảo trạng thái.

FFJK3: J3=K3=1; Q2 làm xung kích cho FFJK3 nên mỗi lần có xung kích cạnh xuống (tại thời điểm CK4, CK8) thì Q3 đảo trạng thái

Giản đồ xung

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾMMạch đếm KĐB 4 bit, đếm lên, sử dụng JK _FF, Modulo = 16

Xung Clock

Q4Q1 Q2 Q3

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

CKOUTPUTS

QD QC QB QA

0123456789

101112131415

0000000011111111

0000111100001111

0011001100110011

0101010101010101

Nhận xét: Mỗi flip flop lật trạng thái khi flip flop ở tầng trước nó chuyển từ ‘1’ sang ‘0’

Bảng hoạt động mạch đếm lên 4 bit

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾMMẠCH ĐẾM XUỐNG KHÔNG ĐỒNG BỘ, 4 BIT, MODULO = 16,

11 1 1

CLOCK

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

MẠCH ĐẾM LÊN/ XUỐNG CÓ NGÕ ĐIỀU KHIỂN

Khi ngõ Điều khiển = 1 : Đếm lên.

Điều khiển = 0 : Đếm xuống.

Điều khiển

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

Ví dụ: mạch đếm lên modulo 10Có 10 trạng thái � cần dùng 4 FFGiả sử dùng FF JK có đầu vào CLR (CLEAR: xóa) tích cực ở mức thấp

Nếu CLR = 0 thì Q = 0Cứ mỗi khi đếm đến xung thứ 10 thì tất cả các Q bị xóa về 0, do đó:

MẠCH ĐẾM KHÔNG ĐỒNG BỘ, MODE ĐẾM KHÁC 2n

Q4Q1 Q3Q21

1

1

1

1

1

1

1

CLEAR

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

MẠCH ĐẾM NHỊ PHÂN ĐỒNG BỘ, MOD ĐẾM =6

Q1 Q2 Q3

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

Đặc điểm mạch đếm đồng bộ modulo =6:

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

CK J1K1 J2K2 J3K3 Q3Q2Q1 Số đếm

0 0 0 0 0

1 11 00 00 001 1

2 11 11 00 010 2

3 11 00 00 011 3

4 11 11 10 100 4

5 11 00 00 101 5

6 11 00 00 000 0

Nhận xét: Mạch đếm từ 0 đến 5 (modulo =6)

Bảng hoạt động

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, Modulo =16

Q1 Q2 Q3 Q4

Hoc viên công nghê BCVTKhoa Ky Thuât Điên Tư II

Bai giang Ky Thuât Sô

CHƯƠNG 5: MẠCH LOGIC TUẦN TỰMẠCH ĐẾM

MẠCH ĐẾM ĐỒNG BỘ NHỊ PHÂN 4 BIT, modulo =10

Q1 Q2 Q3 Q4