Circuite secventiale

I

LUCIAN BĂLUŢ

ELEMENTE DE ELECTRONICĂ DIGITALĂ

Circuite secvenţiale

2010

Editura

NAUTICA

II

III

Fiicei şi soţiei mele

IV

V

Tehnoredactare şi grafică: Lucian Băluţ

Editura NAUTICA, 2010

Editură recunoscută CNCSIS

Str. Mircea cel Bătrân nr.104

900663 Constanţa, România

tel.: +40-241-66.47.40

fax: +40-241-61.72.60

e-mail: [email protected]

Descrierea CIP a Bibliotecii Naţionale a României:

LUCIAN BĂLUŢ Elemente de electronică digitală Circuite secvenţiale/

Lucian Baluţ – Constanţa; Nautica, 2010

Bibliografie. ISBN 978-606-8105-01-7

621.314.5

VI

VII

Cuvânt introductiv

Lucrarea prezentă face parte dintr-o serie de lucrări dedicate prezentării problemelor principale din domeniul acoperit de ceea ce numim generic „electronică digitala”. Acest volum tratează numai circuitele secvenţiale. Lucrarea se adresează în principal studenţilor de la specializări neelectrice Acesta este motivul pentru care nivelul expunerii este foarte accesibil. Mai mult chiar, în multe cazuri prezentarea se limitează doar la anumite tipuri de circuite şi anume cele reprezentative. De asemenea, nu sunt tratate problemele de sinteză, expunerea rămânând la nivelul problemelor de analiză. Există însă şi un element de noutate: utilizarea „VERILOG HDL” pentru descrierea funcţionării circuitelor prezentate. Din acest motiv lucrarea se adresează de asemenea şi studenţilor de la specializările electrice. Trebuie de asemenea menţionat că lucrarea este constituită din două părţi mari. Partea intâi - in fapt capitolele 1÷4 tratează problemele teoretice. Partea a doua cuprinde teste (capitolele 5÷9) , teste care fac referire numai la materialul prezentat în partea întâi. Din acest punct de vedere lucrarea se constituie într-un bun material introductiv în studiul circuitelor secvenţiale. Constanţa, 2010

Autorul

VIII

IX

CUPRINS 1. Modalităţi de descriere a circuitelor secvenţiale 1 1.1. Definiţii 1 1.2. Modalităţi de reprezentare a circuitelor secvenţiale 3 2. Bistabili 7 2.1. Bistabilul RS 8 2.1.1. Latch RS 8 2.1.2. Latch SR 15

2.1.3. Latch RS cu poartă 19 2.2 Bistabilul D 23 2.2.1. Latch D 24 2.2.2. Latch D cu poartă 27 2.2.3. Bistabilul de tip D 30 2.3 Bistabilul JK 47 2.3.1. Bistabil JK cu comutare pe frontul pozitiv al

impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic

48

2.3.2. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivelul “0” logic.

54

2.3.3. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe nivelul “1” logic

60

2.3.4 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe nivelul “0” logic

66

3. Registre şi Numărătoare 3.1. Registre 73 3.1.1. Preliminarii 73

X

3.1.2. Registru de deplasare de 4 biţi universal bidirecţional

77

3.1.3. Registru de deplasare de 4 biţi intrare paralel, ieşire paralel

85

3.1.4 Registru de deplasare de 8 biţi intrare paralel, ieşire serie

91

3.1.5 Registru de deplasare de 8 biţi, intrare serie, ieşire paralel

96

3.2. Numărătoare 102 3.2.1. Preliminarii 102 3.2.2. Numărător de 4 biţi binar asincron 109 3.2.3. Numărător de 4 biţi zecimal asincron 123 3.2.4 Numărător de 4 biţi binar, sincron 136 3.2.5 Numărător de 4 biţi zecimal sincron 139 4. Automate cu stări finite 145 4.1 Preliminarii 145 4.2 Automate cu stări finite 147 5. Modalităţi de descriere a circuitelor secvenţiale - Teste 163 6. Bistabili - Teste 171 7. Registre şi Numărătoare - Teste 221 8. Verilog - Teste 267 9. Automate cu stări finite - Teste 295 Bibliografie 307

XI

Introducere

După cum este cunoscut, circuitele digitale se pot împărţi în două mari categorii: circuite combinaţionale şi circuite secvenţiale. În cazul circuitelor combinaţionale, semnalele de ieşire la un anumit moment t0 depind numai de semnalele de intrare din acest moment. În cazul circuitelor secvenţiale, semnalele de ieşire depind atât de semnalele de intrare existente la momentul t0 cât şi de istoricul acestor semnale. Acest lucru este posibil întrucât circuitele secvenţiale sunt realizate din circuite combinaţionale a căror funcţionalitatea fost modificată prin introducerea unor reacţii interne. Introducerea acestor reacţii a dus la apariţia unei funcţii noi şi anume cea de memorie. Privit din acest punct de vedere circuitul secvenţial se poate afla în diferite „stări” funcţie de informaţia memorată la un anumit moment. Acceptând conceptul de „stare”, definiţia circuitului se poate reformula astfel:

Circuitul secvenţial este acel circuit digital ale cărui ieşiri la un anumit

moment t0 depind atât de valoarea semnalelor de intrare cât şi de starea

circuitului.

Analizând modul în care se poate face tranziţia de la intrare la ieşire trebuie spus că circuitele secvenţiale se împart în alte două subcategorii: circuite secvenţiale sincrone si circuite secvenţiale asincrone. În cazul circuitelor secvenţiale sincrone transferul informaţiei de la intrare la ieşire se face în momentul în care apare aşa numitul semnal de clock (ceas), în timp ce în cazul circuitelor secvenţiale asincrone momentul în care se face transferul datelor de la intrare la ieşire coincide cu momentul schimbării datelor de intrare. Una dintre problemele fundamentale ale circuitelor digitale este existenţa distincţiei dintre unde, când şi cum se face procesarea informaţiei. Din prezentarea anterioară rezultă unul dintre avantajele majore ale circuitelor secvenţiale sincrone: prezenta ceasului care marchează momentul când se execută procesarea semnalelor. Acesta este unul dintre motivele pentru care în acest moment în practică se utilizează numai circuitele secvenţiale sincrone. Suplimentar, pentru a individualiza cat mai exact momentul în care se declanşează procesarea (tranziţia), există circuite secvenţiale sincrone a căror tranziţie între stări se execută pe frontul anterior al semnalului de ceas, altele execută această tranziţie pe frontul posterior şi altele pe palier. În fapt în acest moment majoritate covârşitoare a circuitelor secvenţiale este constituită din circuite sincrone. Calea sistematică de a proiecta un circuit secvenţial constă în utilizarea conceptului de „maşină cu algoritm de stare” sau „automat cu stări finite”. Maşina cu algoritm de


XII

stare are două părţi distincte: o parte combinaţională generic numită logica combinaţională şi o parte secvenţială cunoscută sub numele de „registru de stare”. Registrul de stare este un registru de memorie format din câţiva bistabili care memorează – evident într-un cod binar – starea circuitului, in timp ce logica combinaţională are sarcina de a ”forţa” starea viitoare funcţie de starea intrărilor şi starea prezentă înscrisă în registrul de memorie.

Conceptul de „maşină cu algoritm de stare” pune în evidenţă conceptul de „flux de date”. În fapt, într-o maşină secvenţială, datele sunt stocate - sub forma unor numere binare - în „registre”. Registrele sunt conectate între prin aşa numitele „bus-uri” sau „magistrale”. Fluxul de date de pe magistrale - sau transferul de date dintre registre - este comandat de logica combinaţională. Astfel, sistemul digital poate fi gândit ca o maşină care operează un „flux de date”. După anii 80 conceptul a evoluat sistemul digital putând fi gândit actualmente ca o maşină care operează cu „fluxuri de date”

Prezentarea anterioară arată că datele (numerele binare) sunt memorate în registre dar modul care aceste date circulă intre aceste registre sau modul în care se operează cu aceste date aste comandat de logica combinaţională. Logica combinaţională poate implementată cu ajutorul porţilor logice, memoriilor PLA etc. În cazul folosirii porţilor logice se vorbeşte de logica cablată pe când utilizarea memoriilor ne trimite la conceptul de microprogramare. În acest punct al prezentării avantajul microprogramării pare evident: aceeaşi maşină poate fi folosită pentru mai multe aplicaţii schimbând doar setul de instrucţiuni – microprogramul. Pornind de la acest adevăr cea mai performantă maşina devine calculatorul.

Pare astfel natural că unii autori introduc şi o a treia categorie de circuite digitale si anume circuitele programabile. Acestea la râdul lor se împart în două subcategorii: circuitele integrate specifice unei aplicaţii (ASIC: Application Specific Integrated Circuits) sau circuite programabile ce acoperă o gama mai larga de aplicaţii, cum ar fi microprocesoarele.

Categoriile menţionate anterior fac parte din harware-ul tradiţional. La aceste circuite harware-ul rămâne neschimbat în timp ce software-ul se proiectează funcţie de aplicaţie. Pasul următor a fost constituit de apariţia hardwear-ului reconfigurabil. Spre deosebire de circuitele obişnuite, la ceste circuite poate fi schimbată dinamic chiar funcţionalitatea unei porţi. Amintim că poarta logică reprezintă ”cărămida” care stă la baza construcţiei oricărui circuit digital.

Acest tip de clasificare nu este singurul propus. Există si un altul care tine cont de nivelul de complexitate al reacţiei interne din circuit. Din acest punct de vedere se vorbeşte de sisteme de ordin zero, unu, doi, trei, etc. Spre exemplu sistemele de ordin zero sunt sisteme fără reacţie internă. În fapt este vorba despre circuitele combinaţionale amintite anterior. În descrierea lor matematică se face apel la logica booleană. Exemplele tipice sunt: porţile logice, multiplexoarele, demultiplexoarele, memoriile ROM sau circuitele PLA. Un al doilea nivel este dat de circuitele de ordin

XIII

unu. Acestea conţin o singură reacţie internă. Exemplu tipic este bistabilul RS. Interesant de observat, acest nivel poate fi descris formal atât cu ajutorul logicii booleene cât şi cu ajutorul teoriei automatelor finite. Circuitele de ordin doi formează următorul nivel, Aceste circuite au în structura internă două niveluri de reacţii interne. Ca exemple pot fi amintiţi bistabilii JK sau diverse numărătoare. Începând de la acest nivel formalismul matematic utilizat în descrierea funcţionării este teoria automatelor finite. Evident urmează niveluri superioare. Ceea ce este interesant de observat este faptul că această clasificare nu este ”închisă”. Funcţie de nivelurile de reacţie internă se pot introduce noi clase.

Structura lucrării Prezenta lucrare îşi propune să prezinte principalele tipuri de circuite secvenţiale şi anume:

• bistabilul, • registrul, • număratorul, precum şi • automatul cu stări finite.

Prezentarea se opreşte numai asupra unor anumite aspecte cum ar fi:

• simbolul folosit pentru un anumit circuit atât în standardul ANSI cât si în standardul DIN

• descrierea funcţionării cu ajutorul tabelelor de tranziţii şi în anumite cazuri cu ajutorul grafurilor de fluenţă, cu ajutorul limbajului hardware de descriere VERILOG HDL sau descrierea utilizată în Multisim precum şi

• simularea funcţionării acestor circuite cu ajutorul Multisim şi în cazul bistabililor simularea funcţionării cu ajutorul VERILOG HDL.

Trebuie totuşi spus că circuitele analizate sunt numai circuitele secvenţiale menţionate anterior care se găsesc sub forma de circuit integrat. Altfel spus prezenta lucrare este utilă cititorului în măsura în care acesta doreşte să se familiarizeze cu principiile de funcţionare fără a se face referire la anumite circuite specifice. Din acest punct de vedere problemele legate de tehnicile specifice de proiectare a circuitelor complexe ce utilizează acest tip de circuite nu sunt analizate. Din punct de vedere formal lucrarea este structurată pe patru capitole: Capitolul 1 intitulat „Modalităţi de descriere a circuitelor secvenţiale” este constituit din două subcapitole: „Definiţii” precum şi „Modalităţi de descriere automatelor cu stări finite”. În fapt capitolul prezintă modalităţile formale de descriere a circuitelor secvenţiale. Astfel sunt prezentate:


XIV

� tabelele de tranziţie; � organigramele; � grafurile de fluenţă (grafuri de tranziţie).

Capitolul 2 intitulat „Bistabili” este constituit din patru secţiuni:

� Bistabilul RS; � Bistabilul D; � Bistabilul JK;

Pentru fiecare caz în parte prezentarea se opreşte asupra comportării ca:

� Latch – bistabil asincron la care tranziţia ieşirilor (stărilor) sau stărilor este determinată de tranziţia intrărilor; mai poartă numele de latch transparent.

� Latch cu ceas (latch semitransparent sau latch cu poartă) – bistabil asincron la care tranziţia ieşirilor (stărilor) este permisă numai pe durata palierului impulsului de ceas - sau validare);

� Bistabil cu comutare pe frontul pozitiv – bistabil sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul anterior al impulsului de ceas;

� Bistabil cu comutare pe frontul negativ – bistabil sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul posterior al impulsului de ceas;

Capitolul 3 intitulat „Registre şi Numărătoare” are - după cum este anunţat chiar din titlu două mari părţi:

1. Registre şi 2. Numărătoare

Secţiunea intitulată „Registre” are cinci subsecţiuni:

1 Preliminarii; 2 Registru de deplasare de 4 biţi universal bidirecţional; 3 Registru de deplasare de 4 biţi intrare paralel, ieşire paralel; 4 Registru de deplasare de 8 biţi intrare paralel, ieşire serie; 5 Registru de deplasare de 8 biţi intrare serie, ieşire paralel.

Secţiunea intitulată „Numărătoare” are de asemenea cinci subsecţiuni:

1 Preliminarii; 2 Numărător de 4 biţi binar asincron; 3 Numărător de 4 biţi zecimal asincron; 4 Numărător de 4 biţi binar sincron;

XV

5 Numărător de 4 biţi zecimal sincron. Observaţie În principiu sunt analizate doar principale tipuri de registre sau

numărătoare.


XVI

1

• Definiţii • Modalităţi de reprezentare a circuitelor secvenţiale

Capitolul 1

Modalităţi de descriere a circuitelor secvenţiale

După cum a fost amintit încă din introducere, există două mari clase de circuite digitale:

�� circuite digitale combinaţionale şi �� circuite digitale secvenţiale

Spre deosebire de circuitele combinaţionale, ieşirile circuitelor secvenţiale depind atât de valorile prezente ale intrărilor cât şi de istoricul acestor valori. Realizarea acestui lucru presupune existenţa funcţiei de memorare, ceea ce înseamnă - în fapt – introducerea unei reacţii în structură. Simplificând, se poate afirma că diferenţa esenţială dintre circuitele combinaţionale şi cele secvenţiale constă în prezenţa reacţiei interne. Evident modul în care se poate aplica această reacţie generează - din punct de vedere topologic – mai multe clase de circuite, cu o complexitate superioară celei a clasei circuitelor combinaţionale. Acesta este motivul pentru care suportul matematic care stă la baza în analiza şi sinteza circuitelor combinaţionale este „Algebra Boole”, în timp ce suportul matematic utilizat în analiza şi sinteza circuitelor secvenţiale este „Teoria automatelor finite”. Prezentul capitol îşi propune să prezinte modul efectiv în care se utilizează acest formalism matematic, fără a intra în detalii. Pe de altă parte una dintre cele mai eficiente modalităţi de descriere a acestor circuite este utilizarea limbajelor de descriere hardware. Din acest punct de vedere prezenta în lucrare se utilizează ca exemplu limbajul „VERILOG HDL”.

Structura capitolului este:

1.1 Definiţii 1.2 Modalităţi de reprezentare a funcţiilor de tranziţie

1.1. Definiţii

O posibilă structură ce evidenţiază reacţia internă existentă în structura unui circuit combinaţional este prezentată în figura 1.1.


2

CLC

Memorie

Y X

Qn+1Qn

Figura 1.1 Structura tipică a unui circuit secvenţial

Notaţiile folosite în figură sunt:

CLC circuit logic combinaţional X semnale de intrare; Y semnale de ieşire; Qn stare prezentă; Qn+1 stare viitoare

unde prin stare se înţelege o configuraţie unică a informaţiei existentă la un moment dat. Explicitând, mulţimile semnalelor de intrare, ieşire sau a stărilor pot fi puse sub forma:

{ }m21 X,,X,XX L= (1.1)

{ }p21 Y,,Y,YY L= (1.2)

{ }r21 Q,,Q,QQ L= (1.3)

Definiţie: Pornind de la figura 1.1 şi notaţiilor (1.1), (1.2) şi (1.3) circuitul logic secvenţial se defineşte ca fiind cvintuplul:

SS={X, Y, Q ,f, g} (1.4)

unde: X mulţimea intrărilor; Y mulţimea ieşirilor; Q mulţimea stărilor; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor;

cu observaţia că: QQX:f →× (1.5)

YQX:g →× (1.6) sau

YQ:g → (1.7)


3

1.2 Modalităţi de reprezentare a circuitelor secvenţiale Circuitele secvenţiale pot fi reprezentate în trei moduri:

� tabele de tranziţie; � organigrame; � grafuri de fluenţă (grafuri de tranziţie).

Întrucât, în descrierea principalelor circuite integrate digitale de tip secvenţial folosesc funcţie de situaţie numai una dintre modalităţile prezentate mai sus se vor prezenta succint toate trei. Tabele de tranziţie

Există mai multe moduri de prezentare a acestor tabele. Unul dintre cele mai cunoscute este prezentat în tabelul 1.1.

Intrări Stare prezentă Stare viitoare Ieşiri Xn+1 Qn Qn+1 Yn+1

Se completează funcţie de aplicaţie




Tabelul 1.1

Se poate constata că tabelul arată cum va evolua automatul (starea viitoare şi ieşirile) dacă acestuia, fiind într-o stare dată, i se aplică la intrare un anumit set de semnale.

Exemplu: Fie un automat care are doar două stări, două intrări şi o ieşire. Altfel spus, pentru acest automat

Q={0, 1} X1={0, 1} X2={0, 1} Y={0, 1}

Tabelul va putea arăta astfel:

Intrări Stare prezentă Stare viitoare Ieşiri X1,n+1 X2,n+1 Qn Qn+1 Yn+1

0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 1 1 1 0

Tabelul 1.2


4

Acest tabel se interpretează astfel:

� Dacă automatul se află în starea „0” şi la intrare se aplică X1=0 şi X2=0 atunci el trece în starea „1” iar semnalul de ieşire capătă valoarea „1” (rând 1)








Organigrame

Figura 1.1 descrie acelaşi automat cu ajutorul unei organigrame dar numai pentru tranziţia dintre starea „0” şi starea „1”. Se poate observa că cercul este utilizat pentru notarea stărilor, iar dreptunghiul pentru notarea variabilei de ieşirilor. Organigrama prezentată în figura 1.1 se poate interpreta astfel: În starea iniţială automatul se află în starea „0”. În această stare se testează valorile intrărilor. Se poate observa că în condiţiile în care:

� {X1;X2}={0;0} automatul trece în starea Q=1, iar ieşirea devine Y=1; � {X1;X2}={0;1} automatul trece în starea Q=1, iar ieşirea devine Y=0; � {X1;X2}={1;0} automatul rămâne în starea Q=0, iar ieşirea devine Y=1; � {X1;X2}={1;1} automatul rămâne în starea Q=0, iar ieşirea devine Y=0;


5

Figura 1.1 Organigramă asociată tranziţiei din starea „0” în starea „1” a automatului prezentat în tabelul 1.2

Grafuri de fluenţă

Figura 1.2 prezintă de această dată graful de fluenţa asociat tranziţiei dintre starea ”0” în starea „1” a automatului propus:

Figura 1.2 Graf de fluenţă asociat tranziţiei din starea „0” în starea „1” a automatului

prezentat în tabelul 1.2. Se observă că stările sunt notate cu ajutorul unor cercuri, în timp ce valorile asociate intrărilor, respectiv ieşirilor, sunt notate în dreptul săgeţilor ce indică tranziţia.


6

7

• Bistabilul RS. • Bistabilul D • Bistabilul JK • Bistabilul T

Capitolul 2

Bistabili După cum a fost amintit, deosebirea esenţială dintre circuitele combinaţionale şi cele secvenţiale constă în existenţa uneia sau mai multor reacţii interne în structura acestora din urmă. Funcţie de nivelul de complexitate al topologiei de reacţie, există mai multe clase de circuite secvenţiale. Cea mai simplă clasă este cea a circuitelor bistabile, circuite care în funcţionare normală prezintă două stări ambele stabile. Ele sunt construite cu ajutorul porţilor logice. La rândul lor aceste circuite permit construcţia unor circuite mai complexe cum sunt registrele şi numărătoarele. Evident registrele şi numărătoarele intră în componenţa altor circuite mai complexe - cum ar fi microprocesoarele - dar acestea din urmă depăşesc cadrul acestei expuneri. Una din problemele amplu tratată de literatura de specialitate este problema distincţiei dintre „unde” „când” şi „cum” este procesată informaţia într-un sistem digital secvenţial. Problema apare întrucât în circuitele complexe această distincţie este imperios necesară. Analiza funcţionării unui asemenea sistem digital arată că localizarea („unde”) precum şi modul („cum”) de procesare al informaţiei sunt uşor de identificat funcţie de arhitectura sistemului. Cu totul alta este situaţia pentru marcarea momentului procesării („când”). Pentru a rezolva această problemă a fost necesară introducerea unuia sau mai multor impulsuri de sincronizare în topologia circuitelor. Aceste impulsuri poartă numele de ceas (sau clock). Altfel spus, tranziţiile într-un sistem digital care posedă ceas se efectuează la anumite momente bine determinate. Din acest punct de vedere se poate vorbi de circuite sincrone (cele cu ceas) şi circuite asincrone (cele fără ceas). Mai mult chiar, întrucât impulsul de ceas are o durată finită, pentru o mai buna delimitare în timp, în sistemele sincrone tranziţia poate avea loc numai în două momente: pe frontul anterior al impulsului de ceas sau pe frontul posterior. Frontul anterior mai poartă numele de front pozitiv (tranziţie „0” spre „1”a impulsului de ceas), iar frontul posterior este cunoscut şi sub denumirea de front negativ („1” tranziţie spre „0” a impulsului de ceas). O discuţie aparte trebuie făcută despre circuitele care comută (fac tranziţia) pe palierul ceasului. Evident şi aici există două situaţii: tranziţie permisă pe palierul „1” logic (impulsul de ceas are valoare „1” logic) sau tranziţie permisă pe palierul „0”


8

logic (impulsul de ceas are valoare „0” logic). Întrucât durată palierului poate varia funcţie de aplicaţie aceste circuite se consideră a fi asincrone. În acest caz impulsul de ceas poartă numele de impuls de „validare” sau „poartă” (engl. „enable”). Tinând cont de cele de mai sus evident circuitele de tip bistabil pot fi împărţite în patru clase:

1. Latch transparent – bistabil asincron la care tranziţia ieşirilor sau stărilor este determinată de tranziţia intrărilor; (este cunoscut şi sub denumirea simplificată de „latch”).

2. Latch cu ceas (latch semitransparent sau latch cu poartă) – bistabil asincron la care tranziţia ieşirilor (stărilor) este permisă numai pe durata palierului impulsului de ceas - sau validare);

3. Bistabil cu comutare pe frontul pozitiv – bistabil sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul anterior al impulsului de ceas;

4. Bistabil cu comutare pe frontul negativ – bistabil sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul posterior al impulsului de ceas;

În aceste condiţii structura capitolului este:

2.1. Bistabilul RS; 2.2. Bistabilul D; 2.3. Bistabilul JK.

2.1. Bistabilul RS. Este cel mai simplu tip de bistabil, în fapt cea mai simplă structură de memorare. În practică se utilizează doar trei tipuri de bistabili RS din cele patru tipuri fundamentale de bistabili şi anume:

1. Latch; 2. Latch cu ceas; 3. Bistabil cu comutare pe frontul pozitiv

2.1.1 Latch RS

Latch-ul de tip RS – sau latch-ul RS transparent - constituie structura care stă la baza tuturor celorlalţi bistabili:

a.) Simbol Figura 2.1 prezintă simbolul unui latch RS in standardul ANSI în timp ce figura 2.2 prezintă simbolul unui latch RS in standardul DIN. Se poate observa că cele două simboluri sunt identice.

Bistabili

9

Figura 2.1 Latch RS standard ANSI Figura 2.2 Latch RS standard DIN

b.) Notaţii folosite

R, S Intrări de date („S” provine din termenul englez „Set” – a pune sau a poziţiona, iar „R” provine din termenul englez „Reset” – a repune sau a repoziţiona). Intrările sunt active pe „1” logic.

Q, Q Ieşiri. Notaţia „Q ” semnifică „Q” negat.

c.) Scheme de principiu

Figura 2.3 Latch RS realizat cu porţi tip NOR

Figura 2.3 prezintă un latch RS realizat cu porţi NOR După cum se va arăta în continuare există posibilitatea de a realiza acest latch şi cu porţi NAND. Figura 2.3 evidenţiază reacţia internă, reacţie responsabilă de funcţia de memorare a latch-ului.

d.) Descrierea funcţionării

Se va analiza funcţionarea structurii din figura 2.3. Pentru a putea analiza funcţionarea acestei structuri este necesar să amintim tabelul de adevăr al porţii NOR (tabelul 2.1).

Intrări Ieşire A B Y 0 0 1 0 1 0 1 0 0 1 1 0

Tabelul 2.1 Tabel de adevăr pentru poarta tip NOR


10

Observaţie: Ieşirea porţii devine „1” logic numai în cazul în care ambele intrări sunt la „0” logic. Altfel spus prezenţa unui „1” logic pe una din intrări forţează „0” logic la ieşire.

Analiza funcţionării porneşte cu observaţia că întrucât circuitul are două ieşiri acesta poate prezenta patru stări în funcţionare. Acestea sunt:

Starea 1 Q=0; Q =0

Starea 2 Q=1; Q =0

Starea 3 Q=0; Q =1

Starea 4 Q=1; Q =1 Existenţa acestor patru stări contrazice afirmaţia conform căreia un bistabil nu poate avea decât două stări. Acestea ar trebui să fie numai:

Starea 2 Q=1; Q =0

Starea 3 Q=0; Q =1

Se poate observa că „Starea 4” (Q=1; Q =1) nu poate exista în acest circuit.

Figura 2.4 Latch RS cu porţi tip NOR- stare imposibilă

Figura 2.4 explicitează imposibilitatea amintită. Ipoteza conform căreia ambele ieşiri ar trebui să fie în „1” conduce - după cum se vede din figură – la prezenţa a cel puţin unui semnal „1” logic pe intrările celor două circuite NOR. Conform tabelului de adevăr din tabelul 2.1 prezenţa unui „1” logic forţează la ieşiri „0” logic ceea ce contrazice ipoteza de plecare. Astfel în discuţie rămân doar trei stări şi anume:

Starea 1 Q=0; Q =0

Starea 2 Q=1; Q =0

Starea 3 Q=0; Q =1

În această etapă a analizei trebuie observat că Starea 1 , (Q=0; Q =0) poate fi generată numai în situaţia în care R=1 şi S=1. Ca atare pentru a păstra funcţionarea de bistabil a acestui circuit trebuie interzis ca intrările să ia simultan valoarea „1” logic. Ca atare singurele stări valide – pentru funcţionarea ca bistabil a acestui latch - sunt:

Starea 2 Q=1; Q =0

Starea 3 Q=0; Q =1

Bistabili

11

Concluzii

1. Starea Q=1; Q =1 nu este o stare stabilă; 2. Pentru ca latch-ul RS să aibă o funcţionare de bistabil este necesar să se evite

combinaţia S=1; R=1 Tinând cont de aceste concluzii tabelul de tranziţii pentru latch-ul RS este prezentat în tabelul 2.2.

Intrări Stare

prezentă Stare viitoare

Sn Rn Qn Q n Qn+1 Q n+1 Comentarii

0 0 0 0 1/0 0/1 Stare viitoare nedeterminată

1 0 0 0 1 0 Poziţionare pe 1 0 1 0 0 0 1 Poziţionare pe 0

1 1 0 0 0 0 Intrări nepermise (Qn+1=~Qn+1)

0 0 1 0 1 0 Menţine stare 1 0 1 0 1 0 Poziţionare pe 1 0 1 1 0 0 1 Poziţionare pe 0


0 0 0 1 0 1 Menţine stare 1 0 0 1 1 0 Poziţionare pe 1 0 1 0 1 0 1 Poziţionare pe 0


0 0 1 1 ---- ---- Stare prezentă imposibilă 1 0 1 1 ---- ---- Stare prezentă imposibilă 0 1 1 1 ---- ---- Stare prezentă imposibilă 1 1 1 1 ---- ---- Stare prezentă imposibilă

Tabelul 2.2 Tabel de tranziţie pentru latch-ul RS realizat cu circuite NOR

Acceptând ideea că funcţionarea ca bistabil a circuitului prezentat în figura 2.3 şi anume funcţionarea cu numai două stări şi anume respectarea strictă a condiţiei:

)Q(NOTQ = (2.1)

Tabelul 2.2 poate fi simplificat conform tabelului 2.3:

Intrări Stare viitoare Comentarii


12

Sn Rn Qn+1 0 (inactiv) 0 (inactiv) Qn Menţine stare 1 (activ) 0 (inactiv) 1 Poziţionare pe 1

0 (inactiv) 1 (activ) 0 Poziţionare pe 0

1 (activ) 1 (activ) Qn+1= Q n+1=0 Intrări

nepermise Tabelul 2.3 Tabel de tranziţie simplificat pentru latch-ul RS realizat cu circuite NOR

Tabelul 2.2 precum şi tabelul 2.3 pun în evidenţa necesitatea de a elimina situaţia ca ambele intrări să fie poziţionate pe „1” logic. În principiu acest lucru poate fi evitat prin introducerea unor porţi suplimentare. O prima soluţie o constituie aşa numitul „Latch S”. Tabelul 2.4 prezintă modul de tranziţie al acestui latch. Se poate observa că în acest caz poziţionarea intrărilor pe „1” logic conduce spre starea Q=1, ~Q=0.

Intrări Stare viitoare

Sn Rn Qn+1 Q n+1 Comentarii

0 0 Qn Q n Menţine stare

1 0 1 0 Poziţionare pe 1 0 1 0 1 Poziţionare pe 0 1 1 1 0 Poziţionare pe 1

Tabelul 2.4 Tabel de tranziţie simplificat pentru latch-ul S realizat cu circuite NOR

O altă soluţie posibilă este constituită de latch-ul R (tabelul 2.5). În acest caz poziţionarea intrărilor pe „1” logic conduce ieşirile spre starea Q=0, ~Q=1.





Tabelul 2.5 Tabel de tranziţie simplificat pentru latch-ul R realizat cu circuite NOR

Un caz special este cel al latch-ului E, latch care nu mai respectă condiţia (2.1), dar nici nu introduce instabilitate în funcţionarea circuitului (tabelul 2.6). În acest caz poziţionarea intrărilor pe „1” logic conduce ieşirile spre starea Q=0, ~Q=0

Intrări Stare viitoare Comentarii

Bistabili

13

Sn Rn Qn+1 Q n+1


1 0 1 0 Poziţionare pe 1 0 1 0 1 Poziţionare pe 0 1 1 Qn Q n Menţine stare

Tabelul 2.6 Tabel de tranziţie simplificat pentru latch-ul E realizat cu circuite NOR

e.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Figura 2.5 prezintă circuitul utilizat pentru această simulare. Se poate constata că semnalele de intrare sunt aplicate prin intermediul unui generator de cuvinte. Rezultatele simulării sunt vizualizate prin intermediul unui analizor logic.

Figura 2.6 prezintă rezultatele simulării.

Figura 2.5 Circuit utilizat pentru simularea funcţionării unui latch RS


14

Figura 2.6 Formele de undă asociate funcţionării unui latch RS

Analiza formelor de undă din figura 2.6 trebuie făcută având în vedere două obiective:

i. momentul la care au loc tranziţiile (analiza de tip ”când”) la ieşire; ii. modul în care au loc tranziţiile (analiza de tip „cum”) la ieşire;

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că

tranziţiile la ieşire sunt comandate de semnalele aplicate pe intrările R şi S – momentele t1 – t6.

ii.) Analiza de tip „cum” Analiza formelor de undă pune în evidenţă faptul că:

� intervalul t1 – t2 S=1; R=0 „forţează” Q=1 - Q =0;

� intervalul t2 – t3 S=0; R=0 menţin starea Q=1 - Q =0;

� intervalul t3 – t4 S=0; R=1 „forţează” Q=0 - Q =1;

� intervalul t4 – t5 S=0; R=0 menţin starea Q=0 - Q =1;

� intervalul t5 – t6 S=0; R=0 menţin starea Q=0 - Q =1. Concluzie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.3.

f.) Descrierea funcţionării cu ajutorul VERILOG HDL

Descrierea funcţionării unui latch RS este prezentată în programul de mai jos:

module latch (S, R, ieşire_Q); // definirea porturilor de intrare si ieşire input R, S; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (S or R) begin case ({S, R}) 2'b00: begin ieşire_Q[0]=ieşire_Q[0]; ieşire_Q[1]=ieşire_Q[1]; end 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11:ieşire_Q=2'bxx; endcase end endmodule

Programul de testare a funcţionării latch-ului RS

Bistabili

15

module testbench; // definirea porturilor de intrare si ieşire reg Rx, Sx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Rx=0; Sx=0; end always begin #10Rx=~Rx; #10Rx=~Rx; end always begin #17Sx=~Sx; #17Sx=~Sx; end // apelarea modului bistabil latch RS_latch (Sx, Rx, Qx); endmodule Rezultatele obţinute în urma rulării celor două programe sunt prezentate în figura 2.7. Notaţiile folosite sunt:

Sx=S Rx=R Qx[0]=Q Qx[1]=~Q Qx[0:1]=21 Qx[0]+20 Qx[1]

Se poate constata că formele de undă din figura 2.7 validează tabelul de tranziţie 2.3.

Figura 2.7 Rezultatele simulării funcţionării unui latch RS cu ajutorul VERILOG HDL

Concluzie: Latch-ul de tip RS nu face o distincţie clară între „când”-(momentul

la care se fac tranziţiile la ieşire) şi „cum” (modul cum se fac aceste

tranziţii).

2.1.2 Latch SR


16

O variantă a latch-ului analizat anterior o constituie latch-ul de tip SR . Este

cunoscut şi sub numele de „latch SR transparent”. Acesta este similar latch-ului RS deosebirea esenţială constând în faptul că intrările sunt active pe nivel „0” logic

a.) Simbol

Simbolul unui latch SR in standardul ANSI este prezentat în figura 2.8. Simbolul în standardul DIN este prezentat în figura 2.9

Figura 2.8 Latch SR standard ANSI Figura 2.9 Latch SR standard DIN


R, S Intrări de date. Intrările sunt active pe „0” logic.

Q, Q Ieşiri. ○ Negare logică. Negare logică.

c.) Schemă de principiu

Figura 2.10 Latch SR realizat cu porţi tip NOR

Figura 2.10 prezintă modul în care poate fi realizat un latch SR cu ajutorul porţilor de tip NAND. .


Tabelul de adevăr al porţii NAND – tabel necesar pentru analiza funcţionării circuitului din figura 2.10 este prezentat în tabelul 2.7

Intrări Ieşire

Bistabili

17

A B Y 0 0 1 0 1 1 1 0 1 1 1 0

Tabelul 2.7 Tabel de adevăr pentru NAND

Analiza tabelului 2.7 pune în evidenţă două aspecte importante pentru analiza funcţionării:

� Orice intrare aflată în „0” logic forţează ieşirea în „1” logic. � Numai dacă ambele intrări se află în „1” ieşirea este „0” logic.

Ţinând cont de aceste două observaţii analiza circuitului din figura 2.10 conduce la următoarele concluzii:

1. Starea Q=0; Q =0 nu este o stare stabilă; 2. Pentru ca latch-ul RS să aibă o funcţionare de bistabil este necesar să se evite

combinaţia S =0; R =0 la intrare. Tabelul de tranziţii devine:

Intrări Stare prezentă

Stare viitoare

S n R n Qn Q n Qn+1 Q n+1 Comentarii

0 0 0 0 ---- ---- Stare prezentă imposibilă. 1 0 0 0 ---- ---- Stare prezentă imposibilă 0 1 0 0 ---- ---- Stare prezentă imposibilă 1 1 0 0 ---- ---- Stare prezentă imposibilă


1 0 1 0 0 1 Poziţionare pe 0 0 1 1 0 1 0 Poziţionare pe 1 1 1 1 0 1 0 Menţine stare

0 0 0 1 1 1 Intrări nepermise

(Qn+1=~Qn+1) 1 0 0 1 0 1 Poziţionare pe 0 0 1 0 1 1 0 Poziţionare pe 1 1 1 0 1 0 1 Menţine stare

0 0 1 1 1 1 Intrări nepermise

(Qn+1=~Qn+1)


18

1 0 1 1 0 1 Poziţionare pe 0 0 1 1 1 1 0 Poziţionare pe 1

1 1 1 1 1/0 0/1 Stare viitoare nedeterminată

Tabelul 2.8 Tabel de tranziţie pentru latch-ul SR realizat cu circuite NAND

Evident ţinând cont de condiţia (2.1) tabelul poate fi simplificat şi anume ( tabelul 2.9):


S n R n Qn+1 Comentarii

0 (activ) 0 (activ) Qn+1= Q +1=1 Intrări nepermise

1 (inactiv)

0 (activ) 1 Poziţionare pe 1

0 (activ) 1

(inactiv) 0

Poziţionare pe 0

1 (inactiv)

1 (inactiv)

Qn Menţine stare

Tabelul 2.9 Tabel simplificat de tranziţie pentru latch-ul SR realizat cu circuite NAND

e.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Pentru simularea funcţionării a fost folosit circuitul din figura 2.11. Se poate observa că şi de această dată generarea semnalelor de intrare a fost făcută cu ajutorul unui generator de cuvinte iar pentru vizualizarea formelor de undă s-a utilizat un analizor logic.

Bistabili

19

Figura 2.11 Circuit utilizat pentru simularea funcţionării unui latch SR

Figura 2.12 prezintă formele de undă rezultate în urma simulării circuitului din figura 2.11.

Figura 2.12 Formele de undă asociate funcţionării unui latch SR

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe intrările R şi S – momentele t1 – t5.


� intervalul t1 – t2 S =1; R =0 „forţează” Q=0 - Q =1;

� intervalul t2 – t3 S =1; R =1 menţin starea Q=0 - Q =1;

� intervalul t3 – t4 S =0; R =1 „forţează” Q=1 - Q =0;

� intervalul t4 – t5 S =1; R =1 menţin starea Q=1 - Q =0. Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.9. asociat funcţionării latch-ului SR .

Concluzie: Latch-ul de tip R S nu face o distincţie clară între „când”-

(momentul la care se fac tranziţiile la ieşire) şi „cum” (modul cum se

fac aceste tranziţii).

2.1.3 Latch RS cu poartă

Este cunoscut şi sub denumirea „Latch RS semitransparent” sau „Latch RS cu ceas”. a.) Simbol Simbolul utilizat pentru latch-ul cu poartă RS în standardul ANSI este prezentat în figura 2.13 iar simbolul utilizat pentru latch-ul cu poartă RS în standardul DIN este prezentat în figura 2.14


20

Figura 2.13 Latch RS cu poartă (intrare de

validare) standard ANSI Figura 2.14 Latch RS cu poartă (intrare de

validare) standard DIN


R, S Intrări de date. Intrările sunt active pe „1” logic. EN Intrare de poartă (EN – enable). Tranziţiile între stări pot

avea loc numai în situaţia în care EN=1


c.) Schema de principiu

Figura 2.15 prezintă una dintre soluţiile posibile pentru realizarea acestui tip de latch. Se poate observa ca porţile 3, 4 formează un latch SR clasic. Porţile 1 şi 2 sunt introduse pentru a putea aplica semnalul de poartă.

Figura 2.15 Structura de principiu a unui latch cu poartă RS


Apelând la tabelul de adevăr al porţii NAND (tabelul 2.7) se poate constata că dacă EN=”0” logic ieşirile porţilor NAND 1 şi 2 vor avea valoarea „1” indiferent de valorile intrărilor S sau R. Practic în această situaţie porţile 1 şi 2 sunt blocate.

Intrări Stare viitoare EN Sn Rn Qn+1

Comentarii

0 X X Qn Menţine stare 1 0 0 Qn Menţine stare 1 1 0 1 Poziţionare pe 1 1 0 1 0 Poziţionare pe 0

1 1 1 Qn+1=Q n+1=0 Intrări

nepermise

Tabelul 2.10 Tabelul simplificat de tranziţii pentru latch RS cu poartă

Bistabili

21

Dacă EN=”1” logic atunci ieşirile porţilor 1 şi 2 vor fi comandate de valorile luate de intrări. În această situaţie se spune că porţile sunt deschise. Tabelul simplificat de tranziţii este prezent în tabelul 2.10.

e.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM

Circuitul utilizat pentru simulare este prezentat în figura 2.16. Semnalele de intrare R şi S sunt aplicate prin intermediul unui generator de cuvinte în timp ce semnalul EN (enable)

Figura 2.16 Circuit de simulare a funcţionării unui latch RS cu ceas.

Rezultatele simulării sunt prezentate în figura 2.17.

Figura 2.17 Forme de undă ale asociate funcţionării unui latch cu poartă RS

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă

faptul că tranziţiile la ieşire au loc dacă EN=”1” logic (intervalul t1 – t2). Altfel spus tranziţiile au loc pe palierul impulsului de poartă.

ii.) Analiza de tip „cum” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe intrările R şi S.


22

Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.10. asociat funcţionării latch-ului RS cu poartă. Concluzie: Latch-ul de tip RS cu poartă nu face o distincţie clară între „când”-



Variante constructive În practica curentă latch-ul RS cu poartă este disponibil ca circuit integrat sub două forme:

� Latch RS cu poartă cu intrări asincrone active pe nivelul „1” logic. � Latch RS cu poartă cu intrări asincrone active pe nivelul „0” logic.

Simbolurile utilizate pentru latch-ul RS cu poartă cu intrări asincrone active pe nivelul „1” logic sunt:

Figura 2.18 Latch RS cu poartă cu intrări asincrone active pe nivel „1”; standard ANSI

Figura 2.19 Latch RS cu poartă cu intrări asincrone active pe nivel „1”; standard DIN

Tabelul de tranziţii asociat funcţionării acestui latch este prezentat în tabelul 2.11.

Intrări asincrone Intrări

sincrone Ieşiri

SET RST EN S R Qn+1 Comentarii

1 1 X X X Qn+1=Q +1=0 Intr. asincr. nepermise

1 0 X X X 1 Poziţionare pe 1 0 1 X X X 0 Poziţionare pe 0 0 0 0 X X Qn Menţine stare 0 0 1 0 0 Qn Menţine stare 0 0 1 1 0 1 Poziţionare pe 1 0 0 1 0 1 0 Poziţionare pe 0 0 0 1 1 1 Qn+1=Q n+1=0 Intr. sincr.

nepermise

Bistabili

23

Tabelul 2.11 Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări asincrone active pe „1” logic.

Se poate constata că circuitul prezentat în figura 2.18 poate funcţiona ca latch RS cu ceas este necesar ca intrările asincrone să fie inactive (SET=0, RESET=0).

Simbolurile utilizate pentru latch-ul RS cu poartă cu intrări asincrone active pe nivelul „0” logic sunt:

Figura 2.20 Latch RS cu poartă cu intrări asincrone active pe nivel „0”; standard ANSI

Figura 2.21 Latch RS cu poartă cu intrări asincrone active pe nivel „0”; standard DIN

Tabelul de tranziţii este prezentat în tabelul 2.12

Intrări asincrone Intrări sincrone

Ieşiri


0 0 X X X Qn+1=Q n+1

=1 Intrări

asincr.nepermise

0 1 X X X 1 Poziţionare pe 1 1 0 X X X 0 Poziţionare pe 0 1 1 0 X X Qn Menţine stare 1 1 1 0 0 Qn Menţine stare 1 1 1 1 0 1 Poziţionare pe 1 1 1 1 0 1 0 Poziţionare pe 0 1 1 1 1 1 Qn+1= Q n+1

=1 Intrări

sincr.nepermise

Tabelul 2.12 Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări asincrone active pe „0” logic.

Ca şi în cazul latch-ului RS cu poartă cu intrări asincrone active pe „1” logic, funcţionarea circuitului din figura 2.20 este necesar ca intrările asincrone să fie inactive (SET=1, RESET=1).


24

Se poate constata ca practic aceste tipuri de circuite integrate conţin în structură două latch-uri: unul de tip latch cu poartă (RS) iar celălalt de tip latch simplu (SET, RESET).

2.2. Bistabilul D După cum a fost prezentat, funcţionarea bistabilului RS impune o restricţie fundamentală asupra modului de evoluţie a intrărilor. Astfel combinaţia R=1 ,S=1,

conduce spre starea Qn+1= Q n+1=0, stare care nu este permisă în funcţionarea unui bistabil. Bistabilul D prezintă una dintre soluţiile posibile pentru eliminarea acestei restricţii. În practică se utilizează doar trei tipuri de bistabili D din cele patru tipuri fundamentale de bistabili şi anume:

1. Latch cu poartă; 2. Bistabil cu comutare pe frontul pozitiv al impulsului de ceas; 3. Bistabil cu comutare pe frontul negativ al impulsului de ceas.

Din motive didactice în prezenta secţiune se analizează şi funcţionarea latch-ului de tip D fără ceas. 2.2.1 Latch D

Latch-ul de tip D constituie structura care stă la baza tuturor celorlalţi bistabili de tip D

a.) Simbol

Figura 2.1 prezintă simbolul unui latch D in standardul ANSI în timp ce figura 2.2 prezintă simbolul unui latch D in standardul DIN. Se poate observa ca cele două simboluri sunt practic identice.

Figura 2.22 Latch D standard ANSI Figura 2.23 Latch D standard DIN


D Intrare de date.


c.) Scheme de principiu

Bistabili

25

Figura 2.24 Latch D realizat cu porţi tip NOR

Figura 2.24 prezintă o posibilă structură pentru un latch D Se poate constata ca cele două porţi formează un latch. Poarta NOR are rolul de a elimina situaţia R=S=1.

d.) Descrierea funcţionării cu ajutorul tabelelor de tranziţii

Cea mai comodă descriere este oferită de tabelul de tranziţii (tabelul 2.13)

Intrări Stare prezentă Stare viitoare Dn Qn Qn+1 0 0 0 1 0 1 0 1 0 1 1 1

Tabelul 2.13 Tabel de tranziţii al unui latch D

În practică este utilizată o formă simplificată şi anume (tabelul 2.14)

Intrări Stare prezentă Stare viitoare Dn Qn Qn+1

Comentarii

0 X 0 Poziţionare pe 0 1 X 1 Poziţionare pe 1

Tabelul 2.14 Tabel de tranziţii simplificat pentru un latch D

Se observă că un „0” logic pe intrare forţează „0” logic la ieşire, iar un „1” logic la intrare forţează „1” logic la ieşire.


Pentru simularea funcţionării acestui latch s-a utilizat circuitul din figura 2.25. Semnalul de intrare este generat de un generator de cuvinte iar formele de undă rezultate din simulare au fost vizualizate cu ajutorul unui analizor logic.


26

Figura 2.25 Circuit utilizat pentru simularea funcţionarii unui latch D

Figura 2.26 prezintă formele de undă rezultate în urma simulării.

Figura 2.26 Formele de undă asociate simulării funcţionării unui latch D

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire sunt comandate de semnalul aplicat pe intrarea D – (vezi momentele t1, t2 şi t3.


� intervalul t1 – t2 D=1 „forţează” Q=1 - Q =0;

� intervalul t2 – t3 D=0 „forţează” Q=0 - Q =1;

Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.14 asociat funcţionării latch-ului D. f.) Descrierea funcţionării cu ajutorul VERILOG HDL

Pentru descrierea funcţionării s-a conceput următorul program: module latch_D (date, iesire); input date; output iesire;

Bistabili

27

reg iesire; always @ (date) begin iesire=date; end endmodule Programul de test are următorul format: module test_latch_D; reg D; wire O; initial begin D=0; end always begin #1D=~D; end latch_D L1 (D,O); endmodule

Rezultatele simulării sunt prezentate în figura 2.27

Figura 2.27 Formele de undă obţinute în urma simulării cu VERILOD HDL a unui latch de tip D Se poate observa că formele de undă obţinute în urma simulării cu VERILOD HDL a unui latch de tip D sunt identice cu cele prezentate în figura 2.26. Concluzie: Latch-ul de tip D nu face o distincţie clară între „când”-(momentul

la care se fac tranziţiile la ieşire) şi „cum” (modul cum se fac aceste

tranziţii).

2.2.2 Latch D cu poartă a.) Simbol

Figura 2.28 Simbolul utilizat pentru latch-ul de tip D cu poartă (cu ceas sau semitransparent) în standardul ANSI este prezentat în figura 2.28 iar simbolul utilizat pentru latch-ul de tip D cu poartă în standardul DIN este prezentat în figura 2.29


28

Figura 2.28 Latch D cu poartă standard ANSI Figura 2.29 Latch D cu poartă standard DIN


D Intrare de date. EN Intrare de ceas (poartă, EN – enable). Tranziţiile între stări

pot avea loc numai în situaţia în care EN=1

Q, Q Ieşiri.

c.) Schema de principiu

O structură la nivel de poartă a acestui latch este prezentată în figura 2.30.

Figura 2.30 Schema de principiu a unui latch semitransparent D

Se poate constata că porţile 3 şi 4 de tip NAND formează un latch transparent de tip SR . Porţile 1 şi 2 permit accesul informaţiei existente pe intrarea D numai dacă

intrarea EN=”1” logic.


Tabelul simplificat de tranziţii este prezent în tabelul 2.15.

Intrări Stare viitoare EN Dn Qn+1

Comentarii

0 X Qn Menţine stare 1 1 1 Poziţionare pe 1 1 0 0 Poziţionare pe 0

Tabelul 2.15 Tabelul simplificat de tranziţii pentru latch semitransparent D


Circuitul utilizat pentru simulare este prezentat în figura 2.30. Semnalele de intrare D şi EN aplicate prin intermediul unui generatoare de cuvinte.

Bistabili

29

Figura 2.30 Circuit utilizat pentru simularea funcţionării unui latch semitransparent D

Formele de undă de la ieşire sunt vizualizate cu ajutorul unui analizor logic. Se poate observa că semnalul de ieşire „copiază” intrarea numai în situaţia în care EN=”1” logic.

Figura 2.31 Forme de undă asociate funcționării unui latch de tip D cu poartă

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire au loc dacă EN=”1” logic (intervalul t2 – t3). Altfel spus tranziţiile au loc pe palierul impulsului de ceas.

ii.) Analiza de tip „cum” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire sunt comandate de semnalul aplicat pe intrarea D.

Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.15. asociat funcţionării latch-ului D cu poată.

Concluzie: Latch-ul de tip D cu poartă nu face o distincţie clară între „când”-



f.) Variante constructive

Ca şi în cazul latch-ului RS şi latch-ul de tip D, este disponibil în practică în practica curentă ca circuit integrat sub două forme:


30

� Latch D cu poartă cu intrări asincrone (SET, RESET) active pe nivelul „1” logic.

� Latch D cu poartă cu intrări asincrone (SET, RESET) active pe nivelul „0” logic.

Simbolurile utilizate pentru latch-ul D cu poartă cu intrări asincrone active pe nivelul „1” logic sunt:

Figura 2.32 Latch D cu poartă cu intrări asincrone active pe nivel „1”; standard ANSI

Figura 2.33 Latch D cu poartă cu intrări asincrone active pe nivel „1”; standard DIN

Tabelul de tranziţii asociat funcţionării acestui latch este prezentat în tabelul 2.16.


Ieşiri

SET RST EN Dn Qn+1 Comentarii

1 1 X X Qn+1=Q n+1=0 Intr. asincr. nepermise

1 0 X X 1 Poziţionare pe 1 0 1 X X 0 Poziţionare pe 0 0 0 0 X Qn Menţine stare 0 0 1 1 1 Poziţionare pe 1 0 0 1 0 0 Poziţionare pe 0

Tabelul 2.16 Tabelul simplificat de tranziţii pentru latch D cu poartă cu intrări asincrone active pe „1” logic.

Se poate constata ca funcţionarea ca latch semitransparent de tip D impune ca intrările asincrone să fie inactive (SET=0, RESET=0).

Simbolurile utilizate pentru latch-ul D cu poartă cu intrări asincrone active pe nivelul „0” logic sunt:

Bistabili

31

Figura 2.34 Latch D cu poartă cu intrări asincrone active pe nivel „0”; standard ANSI

Figura 2.35 Latch D cu poartă cu intrări asincrone active pe nivel „0”; standard DIN

Tabelul simplificat de tranziţii este prezentat în tabelul 2.17.


Ieşiri

SET RST EN Dn Qn+1 Comentarii

0 0 X X Qn+1=Q n+1=1 Intr. asincr. 0 1 X X 1 Poziţionare pe 1 1 0 X X 0 Poziţionare pe 0 1 1 0 X Qn Menţine stare 1 1 1 1 1 Poziţionare pe 1 1 1 1 0 0 Poziţionare pe 0

Tabelul 2.17 Tabelul simplificat de tranziţii pentru latch D cu poartă cu intrări asincrone active pe „0” logic.

Se poate constata ca practic aceste tipuri de circuite integrate conţin în structură două latch-uri: unul de tip D cu poartă iar celălalt de tip RS fără poartă. 2.2.3 Bistabilul de tip D Există în principiu două tipuri de bistabili:

� bistabil de tip D cu comutare pe frontul pozitiv (tranziţie „0” spre „1”); � bistabil de tip D cu comutare pe frontul negativ (tranziţie „1” spre „0”).

Bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas a.) Simboluri

Simbolurile utilizate pentru bistabilul de tip D cu comutare pe frontul pozitiv atât în standardul ANSI cât şi în standardul DIN sunt prezentate în figurile 2.36, respectiv 2.37.


32

Fig,.2.36 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas standard ANSI

Fig,.2.37 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas standard DIN


D Intrare sincronă de date. CLK Intrare de ceas (CLOCK – ceas). Tranziţiile între stări pot

avea loc numai pe frontul pozitiv al impusului (tranziţie „0” spre „1”);

Q, Q Ieşiri.

c.) Descrierea funcţionării

Tabelul de tranziţii este prezentat în tabelul 2.18

Intrări sincrone Ieşiri

CLK D Qn+1 Q n+1 Comentarii

↑ 1 1 0 Poziţionare pe 1 ↑ 0 0 1 Poziţionare pe 0

0 X Qn Q n Menţine starea


↓ X Qn Q n Menţine starea

Tabelul 2.18 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul pozitiv al impulsului de ceas.

S-au folosit notaţiile: ↑ front pozitiv al impulsului de ceas; ↓ front negativ al impulsului de ceas;

d.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM

Pentru simularea funcţionării s-a utilizat circuitul din figura 2.38. Se poate observa utilizarea unui generator de cuvinte pentru generarea semnalului de intrare (D), precum şi o sursă tipizată pentru semnalul de ceas (CLOCK). Formele de undă au fost vizualizate cu ajutorul unui analizor spectral.

Bistabili

33

2.38 Circuit utilizat pentru simularea funcţionării unui bistabil D cu comutare pe frontul pozitiv al

impulsului de ceas

Figura 2.39 prezintă formele de undă.

2.39 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2).


• Momentul t1; D=1 forţează Q=1Q =0,

• Momentul t2; D=0 forţează Q=0 Q =1. Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.18. asociat funcţionării bistabilului D cu comutare pe frontul negativ al impulsului de ceas. Concluzie: Bistabilul de tip D cu comutare pe frontul pozitiv al impulsului de

ceas face o distincţie clară între „când”-(momentul la care se fac

tranziţiile la ieşire) şi „cum” (modul cum se fac aceste tranziţii). e.) Variante constructive


34

Există în principiu două variante disponibile (dar nu există numai aceste două) şi anume:

• Bistabil D comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip S (SET), respectiv R (RESET) active pe nivel “1” logic.

• Bistabil D comutare pe frontul pozitiv al impulsului de ceas şi intrări

asincrone de tip S , respectiv R active pe nivel “0” logic. Trebuie adăugat că intrarea asincronă de tip SET este uneori numită PRESET, în timp ce intrarea asincronă de tip RESET este uneori numită CLEAR. e1.) Simbolurile utilizate sunt prezentate în figurile

Figura 2.40 Bistabil D cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe

nivel „1”; standard ANSI


nivel „1”; standard DIN





e2) Tabele de tranziţii Tabelul 2.19 prezintă o formă simplificată a tabelului de tranziţii a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic.

Intrări asincrone

Intrări sincrone

Ieşiri

S R CLK D Qn+1 Q n+1 Comentarii

Bistabili

35

1 0 X X 1 0 Poziţionare pe 1 0 1 X X 0 1 Poziţionare pe 0 1 1 X X 1 1 Intrări asincrone nepermise 0 0 ↑ 1 1 0 Poziţionare pe 1 0 0 ↑ 0 0 1 Poziţionare pe 0 0 0 0 X Qn Q n Menţine starea

0 0 1 X Qn Q n Menţine starea 0 0 ↓ X Qn Q n Menţine starea

Tabelul 2.19 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul pozitiv al

impulsului de ceas şi intrări asincrone active pe „1” logic.

Notaţii folosite:

↑ - frontul pozitiv al ceasului (tranziţia “0”- “1”) ↓ - frontul negativ al ceasului (tranziţia “1” - “0”)

Suplimentar, tabelul 2.20 prezintă o formă simplificată a tabelului de tranziţii a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic

Intrări asincrone

Intrări sincrone

Ieşiri


0 1 X X 1 0 Poziţionare pe 1 1 0 X X 0 1 Poziţionare pe 0 0 0 X X 1 1 Intrări asincrone nepermise 1 1 ↑ 1 1 0 Poziţionare pe 1 1 1 ↑ 0 0 1 Poziţionare pe 0 1 1 0 X Qn Q n Menţine starea 1 1 1 X Qn Q n Menţine starea

1 1 ↓ X Qn Q n Menţine starea

Tabelul 2.20 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic

Notaţii folosite”:

↑ - frontul pozitiv al ceasului (tranziţia “0”- “1”) ↓ - frontul negativ al ceasului (tranziţia “1” - “0”)

e3.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM


36

Circuitul utilizat pentru simularea funcţionării unui bistabil de tip D cu comutare pe frontul pozitiv impulsului de ceas al şi intrări asincrone active pe „1” logic este prezentat în figura 2.44. Si de această dată generarea semnalelor de intrare este realizată cu ajutorul unui generator de cuvinte iar vizualizarea formelor de undă s-a realizat cu ajutorul unui analizor logic.

Figura 2.44 Circuit utilizat pentru simularea funcţionării unui bistabil D cu comutare pe frontul

pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic

Formele de undă rezultate în urma simulării sunt prezentate în figura 2.45

Figura 2.45 Formele de undă asociate funcţionării circuitului din figura 2.44


faptul că tranziţiile la ieşire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2) şi S=0. Dacă S=1 (intervalul t3 – t4) nu

există tranziţii la ieşire. Mai mult chiar, „S=1” forţează Q=1 şi Q =0. ii.) Analiza de tip „cum” Analiza formelor de undă pune în evidenţă

faptul că: • Momentul t1; S=0, D=0 şi CLK=↑ (front pozitiv) forţează

Q=0, Q =1

Bistabili

37

• Momentul t2; S=0, D=1 şi CLK=↑ (front pozitiv) forţează

Q=1, Q =0

• Intervalul t3- t4; S=1 forţează Q=1, Q =0

Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.19. asociat funcţionării bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas. Pentru bistabilul de tip D cu comutate pe frontul pozitiv al impulsului de ceas dar cu intrări asincrone active pe „0” logic s-a utilizat pentru simulare circuitul din figura 2.46

Figura 2.46 Circuit utilizat pentru simularea funcţionării unui bistabil D cu comutare pe frontul

pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic


Figura 2.47 Formele de undă asociate funcţionării circuitului din figura 2.46


faptul că tranziţiile la ieşire au loc pe frontul pozitiv al impulsului de ceas (momentele t1 sau t2) şi S=1. Dacă S=0 (intervalul t3 – t4) nu

există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=1 şi Q =0.


38

ii.) Analiza de tip „cum” Analiza formelor de undă pune în evidenţă faptul că: • Momentul t1; S=1, D=1 şi CLK=↑ (front pozitiv) forţează

Q=1, Q =0

• Momentul t2; S=1, D=0 şi CLK=↑ (front pozitiv) forţează

Q=0, Q =1


Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.20. asociat funcţionării bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas. e4.) Descrierea funcţionării cu ajutorul VERILOG HDL

O posibilă descriere a unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic– cu ajutorul VERILOG HDL este prezentată în continuare. Programul utilizat pentru descrierea acestui tip de bistabil este: module bistabil (intrare_D, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input intrare_D, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ ( posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (Clock) begin ieşire_Q[0]=intrare_D; ieşire_Q[1]=~intrare_D; end else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule Programul de test utilizat este:

Bistabili

39

module testbench; // definirea porturilor de intrare şi ieşire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bpos (Dx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării sunt prezentate în figura 2.48.

Figura 2.48 Bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone

Preset si Clear active pe “0” logic

Bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas


40

a.) Simboluri

Simbolurile utilizate pentru bistabilul de tip D cu comutare pe frontul negativ atât în standardul ANSI cât şi în standardul DIN sunt prezentate în figurile 2.49, respectiv 2.50.

Fig,.2.49 Bistabil D cu comutare pe frontul

negativ al impulsului de ceas standard ANSI Fig,.2.50 Bistabil D cu comutare pe frontul negativ al impulsului de ceas standard DIN


D Intrare sincronă de date. CLK Intrare de ceas (CLOCK – ceas). Tranziţiile între stări pot

avea loc numai pe frontul negativ al impusului de ceas (tranziţie „1” spre „0”);

Q, Q Ieşiri.

c.) Descrierea funcţionării

Tabelul de tranziţii este prezentat în tabelul 2.21.

Intrări sincrone

Ieşiri


↓ 1 1 0 Poziţionare pe 1 ↓ 0 0 1 Poziţionare pe 0 0 X Qn Q n Menţine starea

1 X Qn Q n Menţine starea ↑ X Qn Q n Menţine starea

Tabelul 2.21 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas.

S-au folosit notaţiile: ↑ front pozitiv al impulsului de ceas; ↓ front negativ al impulsului de ceas;


Simularea funcţionării s-a realizat cu circuitul din figura 2.42. Se poate observa utilizarea unui generator de cuvinte pentru generarea semnalului de intrare.

Bistabili

41

2.42 Circuit utilizat pentru simularea funcţionării unui bistabil D cu comutare pe frontul negativ al

impulsului de ceas

Formele de undă asociate circuitului din figura 2.42 sunt prezentate în figura 2.43.

2.43 Formele de undă asociate circuitului din figura 2.42

i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire au loc pe frontul negativ al impulsului de ceas (momentele t1 sau t2).


• Momentul t1; D=1 forţează Q=1Q =0,

• Momentul t2; D=0 forţează Q=0 Q =1.

Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.21. asociat funcţionării bistabilului D cu comutare pe frontul negativ al impulsului de ceas. Concluzie: Bistabilul de tip D cu comutare pe frontul negativ al impulsului de

ceas face o distincţie clară între „când”-(momentul la care se fac

tranziţiile la ieşire) şi „cum” (modul cum se fac aceste tranziţii).


42

e.) Variante constructive Ca şi în cazul bistabilului D cu comutare pe frontul pozitiv al impulsului de ceas, acest bistabil este disponibil sub formă de circuit integrat şi cu intrări asincrone. Acestea pot fi active atât pe palierul “0” logic dar şi pe palierul “1” logic. e1.) Simboluri

Figura 2.44 Bistabil D cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe








e2 ) Notaţii folosite

D Intrare sincronă de date. CLK Intrare de ceas (CLOCK – ceas). Tranziţiile între

stări pot avea loc numai pe frontul negativ al impusului de ceas (tranziţie „0” spre „1”);

S, R intrări asincrone

Q, Q Ieşiri.

e3.) Descrierea funcţionării

Tabelul de tranziţii asociat bistabilului D cu comutare pe frontul negativ al impulsului de ceas şi cu intrări asincrone active pe ”1” logic este prezentat în tabelul 2.22;

Intrări Intrări Ieşiri Comentarii

Bistabili

43

asincrone sincrone

S R CLK D Qn+1 Q n+1

1 0 X X 1 0 Poziţionare pe 1 0 1 X X 0 1 Poziţionare pe 0 1 1 X X 1 1 Intrări asincrone nepermise 0 0 ↓ 1 1 0 Poziţionare pe 1 0 0 ↓ 0 0 1 Poziţionare pe 0 0 0 0 X Qn Q n Menţine starea 0 0 1 X Qn Q n Menţine starea

0 0 ↑ X Qn Q n Menţine starea

Tabelul 2.22 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „1” logic

Tabelul de tranziţii asociat bistabilului D cu comutare pe frontul negativ al impulsului de ceas şi cu intrări asincrone active pe ”0” logic este prezentat în tabelul 2.23;

Intrări asincrone

Intrări sincrone

Ieşiri


0 1 X X 1 0 Poziţionare pe 1 1 0 X X 0 1 Poziţionare pe 0 0 0 X X 1 1 Intrări asincrone nepermise 1 1 ↓ 1 1 0 Poziţionare pe 1 1 1 ↓ 0 0 1 Poziţionare pe 0 1 1 0 X Qn Q n Menţine starea

1 1 1 X Qn Q n Menţine starea


Tabelul 2.23 Tabelul simplificat de tranziţii pentru bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „0” logic

e4.) Simularea funcţionării Pentru simularea funcţionării unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas şi cu intrări asincrone active pe “1” logic s-a folosit circuitul prezentat în figura 2.48


44

Figura 2.48 Circuit utilizat în simularea funcţionării unui bistabil de tip D cu comutare pe frontul

negativ şi intrări asincrone active pe nivel „1” logic

Rezultatele obţinute în urma simulării sunt prezentate în figura 2.49

Figura 2.49 Formele de undă asociate funcționării circuitului din figura 2.48

Se poate constata că: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă

faptul că tranziţiile la ieşire au loc pe frontul negativ al impulsului de ceas (momentele t1 sau t2) şi S=0. Dacă S=1 (intervalul t3 – t4) nu


faptul că: • Momentul t1; S=0, D=1 şi CLK=↓ (front negativ) forţează

Q=1, Q =0

• Momentul t2; S=0, D=0 şi CLK=↓ (front negativ) forţează

Q=0, Q =1

• Intervalul t3- t4; S=1 forţează Q=0, Q =1 Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.22. asociat funcţionării bistabilului D cu comutare pe frontul negativ al impulsului de ceas.

Bistabili

45

Pentru bistabilul de tip D şi intrări asincrone pe nivel „0” logic s-a utilizat circuitul din figura 2.50. Evident generarea semnalelor de intrare a fost făcută cu ajutorul unui generator de cuvinte, iar vizualizarea formelor de undă s-a făcut cu ajutorul unui analizor logic.

Figura 2.50 Circuit utilizat pentru simularea funcţionarii unui bistabil D cu comutare pe frontul

negativ al impulsului de ceas şi intrări asincrone active pe „0” logic


Figura 2.51 Formele de undă asociate functionării circuitului din figura 2.50

Se poate constata că: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă

faptul că tranziţiile la ieşire au loc pe frontul negativ al impulsului de ceas (momentele t3 sau t4) şi S=1. Dacă S=0 (intervalul t1 – t2) nu


faptul că: • Momentul t3; S=0, D=0 şi CLK=↓ (front negativ) forţează

Q=0, Q =1


46

• Momentul t4; S=0, D=1 şi CLK=↓ (front negativ) forţează

Q=1, Q =0


Observaţie: Rezultatele prezentate confirmă tabelul de de tranziţie 2.23. asociat funcţionării bistabilului D cu comutare pe frontul negativ al impulsului de ceas. e5.) Descrierea funcţionării cu ajutorul VERILOG HDL

Programul utilizat pentru descrierea unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe nivel “0” logic este: module bistabil (intrare_D, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input intrare_D, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ ( negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (~Clock) begin ieşire_Q[0]=intrare_D; ieşire_Q[1]=~intrare_D; end else begin ieşire_Q[0]=iesire_Q[0]; ieşire_Q[1]=iesire_Q[1]; end endcase end endmodule Programul de test utilizat este: module testbench; // definirea porturilor de intrare si iesire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Dx=0; Clockx=0;

Bistabili

47

Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bneg (Dx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării este prezentat în figura 2.52.

Figura 2.52 Rezultatele simulării funcţionării unui bistabil D

cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic cu ajutorul VERILOG HDL

Se poate constata că formele de undă prezentate în figura 2.52 validează tabelul 2.23.

2.3 Bistabilul JK


48

Subcapitolul 3.1 a prezentat bistabilului RS. Analiza funcţionării acestui bistabil a pus în evidenţă faptul că o anumită combinaţie a intrărilor şi anume R=S=1 nu este permisă. Bistabilul D a prezentat o posibilă soluţie pentru evitarea acestei limitări. O altă soluţie este reprezentată de bistabilul JK. Aceasta constă în introducerea unui nou nivel de reacţie internă. Astfel structura internă de principiu a unui asemenea bistabil devine (figura 2.53)

Figura 2.53 Structura internă de principiu a unui bistabil JK

Tabelul de tranziţii asociat funcţionării acestui bistabil este prezentat în tabelul 2.24.

Intrări Stare

prezentă Stare viitoare

Jn Kn Qn Q n Qn+1 Q n+1 Comentarii

0 0 0 0 ---- ---- Stare prezentă imposibilă 1 0 0 0 ---- ---- Stare prezentă imposibilă 0 1 0 0 ---- ---- Stare prezentă imposibilă 1 1 0 0 ---- ---- Stare prezentă imposibilă 0 0 1 0 1 0 Menţine stare 1 0 1 0 1 0 Poziţionare pe 1 0 1 1 0 0 1 Poziţionare pe 0 1 1 1 0 0 0 Schimbă stare 0 0 0 1 0 1 Menţine stare 1 0 0 1 1 0 Poziţionare pe 1 0 1 0 1 0 1 Poziţionare pe 0 1 1 0 1 0 0 Schimbă stare 0 0 1 1 ---- ---- Stare prezentă imposibilă 1 0 1 1 ---- ---- Stare prezentă imposibilă 0 1 1 1 ---- ---- Stare prezentă imposibilă 1 1 1 1 ---- ---- Stare prezentă imposibilă

Tabelul 2.24 Tabel de tranziţie pentru bistabilul JK

Tabelul simplificat de tranziţii - cel util pentru analize practice – este:

Bistabili

49

Intrări Stare viitoare Jn Kn Qn+1

Comentarii

0 0 Qn Menţine stare 1 0 1 Poziţionare pe 0 0 1 0 Poziţionare pe 1 1 1 Q n Schimbă stare

2.25 Tabel simplificat de tranziţii pentru bistabilul JK În practică se utilizează mai multe tipuri de JK dintre care cele mai cunoscute sunt:

1. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic;

2. Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic;

3. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic;

4. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic;

Observaţie: în general intrarea asincronă de tip „S” este denumită „PRESET” iar intrarea asincronă de tip R poartă numele de „CLEAR” 2.3.1 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic

a.) Simbol

Figura 2.54 prezintă simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic în standardul ANSI în timp ce figura 2.55 prezintă simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „1” logic în standardul DIN

Figura 2.54 Bistabil JK cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe





50


J,K Intrări sincrone de date; CLK Impuls de ceas – asigură sincronizarea tranziţiilor; R,S Intrări asincrone

Q, Q Ieşiri.

c.) Descrierea funcţionării cu ajutorul tabelelor de tranziţii

Cea mai comodă descriere este oferită de tabelul simplificat de tranziţii prezentat în tabelul 2.26

Intrări asincrone Intrări sincrone Ieşiri

S R CLK J K Qn+1 Q n+1 Comentarii

1 0 X X X 1 0 Poziţionare pe 1 0 1 X X X 0 1 Poziţionare pe 0

1 1 X X X 1 1 Intr.

asincr.nepermise 0 0 ↑ 1 0 1 0 Poziţionare pe 1 0 0 ↑ 0 1 0 1 Poziţionare pe 0 0 0 ↑ 1 1 Q n Qn Schimbă starea

0 0 ↑ 0 0 Qn Q n Menţine starea

Tabelul 2.26 Tabelul simplificat de tranziţii pentru bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic.

Notaţii folosite:

↑ - frontul pozitiv al ceasului (tranziţia “0”- “1”)

d.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Simularea funcţionării este prezentată în două situaţii şi anume:

� Funcţionarea în regim asincron; � Funcţionarea în regim sincron.

In ambele cazuri s-a pentru generarea semnalelor de intrare s-a utilizat un generator de cuvinte, iar pentru vizualizarea formelor de undă un analizor logic. Semnalul de ceas a fost obţinut cu generator separat. d1.) Simularea funcţionării în regim asincron Circuitul utilizat pentru simulare este prezentat în figura 2.56. Se observă că J=K=0 pentru a permite menţinerea stării forţată pe intrările asincrone.

Bistabili

51

Figura 2.56. Circuit utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul

pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron Rezultatele simulării sunt prezentate în figura 2.57

Figura 2.57. Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe

frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron Se poate constata că

1. este respectată funcţionarea unui bistabil RS în sensul că prezenţa unui “1” logic pe “S” forţează ieşirea “Q” în “1”, iar prezenţa unui “1” logic pe “R” forţează ieşirea “Q” în “0” logic;

2. semnalul de ceas nu are nici un efect asupra tranziţiilor de la ieşire. d2.) Simularea funcţionării în regim sincron Circuitul utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic este prezentat în figura 2.58. Ca şi în celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator d cuvinte, formele de undă rezultate în urma simulării sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.


52


pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron



frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron

Analiza formelor de undă - ca şi în celelalte cazuri - trebuie făcută din perspectiva momentului in care au loc tranziţiile (când) precum şi a modului în care au loc aceste tranziţii (cum).

i. Analiza de tip „când”; Tranziţiile au loc pe frontul pozitiv al impulsului de ceas.

ii. Analiza de tip „cum”

� Momentul t1 J=0, K=1 forţează Q=0 ; Q =1

� Momentul t2 J=0, K=1 forţează Q=0 Q =1

� Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0

� Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1

Bistabili

53

� Momentul t5 J=0, K=0 menţin starea Q=0; Q =1

� Momentul t6 J=0, K=0 menţin starea Q=0 Q =1;

� Momentul t7 J=1, K=0 forţează Q=1 Q =0; Concluzie: Rezultatele simulării confirmă tabelul de tranziţii 2.26.

e.) Descrierea funcţionării cu ajutorul VERILOG HDL

O posibilă descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic– cu ajutorul VERILOG HDL este prezentat în continuare. Programul utilizat pentru descrierea acestui tip de bistabil este: module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end


54

endmodule Programul de test utilizat este: module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării în urma rulării celor două programe prezentate anterior sunt prezentate în figura 2.60.

Bistabili

55

Figura 2.60 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone

active pe ”1” logic în regim asincron

Se poate constata că rezultatele confirma tabelul de tranziţii al unui bistabil JK şi comutare pe frontul pozitiv al impulsului de ceas şi care au intrări asincrone de tip RS active pe nivel “1” logic.

2.3.2 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivelul “0” logic. a.) Simbol

Figura 2.61 prezintă simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic în standardul ANSI în timp ce figura 2.62 prezintă simbolul unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic în standardul DIN





In multe situaţii sunt acceptate şi simbolurile prezentate în figurile 2.63 respectiv 2.64.


56






J,K Intrări sincrone de date; CLK Impuls de ceas – asigură sincronizarea tranziţiilor;

R,S, S,R Intrări asincrone

Q, Q Ieşiri.


Tabelul simplificat de tranziţii este prezentat 2.27




0 0 X X X 1 1 Intr.



Tabelul 2.27. Tabelul simplificat de tranziţii pentru bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic.


Ca şi în cazul precedent simularea funcţionarii a fost realizată pentru două situaţii: regim asincron, respectiv regim sincron. d1.) Simularea funcţionării în regim asincron

Bistabili

57

Circuitul utilizat este prezentat în figura 2.65. Se observă că semnalele de intrare sunt generate de un generator de cuvinte, iar formele de undă sunt vizualizate cu un analizor logic. Şi de această dată intrările sincrone J,K sunt menţinute la “0” logic pentru a permite bistabilului să păstreze starea forţată pe intrările asincrone chiar şi in prezenţa impulsului de ceas.



Formele undă sunt prezentate în figura 2.66

Figura 2.66 Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim asincron

Se poate constata că

1. este respectată funcţionarea unui bistabil S,R în sensul că prezenţa unui “0” logic pe “S” forţează ieşirea “Q” în “1”, iar prezenţa unui “0” logic pe “R” forţează ieşirea “Q” în “0” logic;

2. semnalul de ceas nu are nici un efect asupra tranziţiilor de la ieşire. d2.) Simularea funcţionării în regim sincron Circuitul utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic este prezentat în


58

figura 2.67. Ca şi în celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de undă rezultate în urma simulării sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.





frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim asincron


i. Analiza de tip „când”; Tranziţiile au loc pe frontul pozitiv al impulsului de ceas.




Bistabili

59





� Momentul t7 J=1, K=0 forţează Q=1 Q =0; e.) Descrierea funcţionării cu ajutorul VERILOG HDL

O posibilă descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic– cu ajutorul VERILOG HDL este prezentat în continuare. Programul utilizat pentru descrierea acestui tip de bistabil este: module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (posedge Clock or negsedge Clear or negsedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase


60

end endmodule Programul de test utilizat este: module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării în urma rulării celor două programe prezentate anterior sunt prezentate în figura 2.69.

Bistabili

61

Figura 2.69 Bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone

active pe ”0” logic în regim asincron

Se poate constata că rezultatele confirma tabelul de tranziţii al unui bistabil JK şi comutare pe frontul pozitiv al impulsului de ceas şi care au intrări asincrone de tip RS active pe nivel “0” logic.

2.3.3 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe nivelul “1” logic a.) Simbol Simbolurile utilizate pentru acest tip de bistabil sunt prezentate prezentate figurile 2.70 şi 2.71. După cum se poate observa bistabilul JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura 2.70, iar figura 2.71 prezintă Bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard DIN

Figura 2.70 Bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe



nivel „1”; standard DIN b.) Notaţii folosite

J,K Intrări sincrone de date; CLK Impuls de ceas – asigură sincronizarea tranziţiilor; R,S, Intrări asincrone


62

Q, Q Ieşiri.


Tabelul simplificat de tranziţii este prezentat 2.28




1 1 X X X 1 1 Intr.

asincr.nepermise 0 0 ↓ 1 0 1 0 Poziţionare pe 1 0 0 ↓ 0 1 0 1 Poziţionare pe 0 0 0 ↓ 1 1 Q n Qn Comută starea

0 0 ↓ 0 0 Qn Q n Menţine starea

Tabelul 2.28 Tabelul simplificat de tranziţii pentru bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „1” logic.

Notaţii folosite:

↑ - frontul pozitiv al ceasului (tranziţia “0”- “1”)


Ca şi în cazul precedent simularea funcţionarii a fost realizată pentru două situaţii: regim asincron, respectiv regim sincron. d1.) Simularea funcţionării în regim asincron Circuitul utilizat este prezentat în figura 2.72. Circuitul este asemănător cu cel prezentat în figura 2.63 Se observă că semnalele de intrare sunt generate de un generator de cuvinte, iar formele de undă sunt vizualizate cu un analizor logic. Şi de această dată intrările sincrone J,K sunt menţinute la “0” logic pentru a permite bistabilului să păstreze starea forţată pe intrările asincrone chiar şi in prezenţa impulsului de ceas.

Bistabili

63

Figura 2.72 Circuit utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul

negativ al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron


Figura 2.73. Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron

Se poate constata că 1. este respectată funcţionarea unui bistabil RS în sensul că prezenţa unui “1”

logic pe “S” forţează ieşirea “Q” în “1”, iar prezenţa unui “1” logic pe “R” forţează ieşirea “Q” în “0” logic;

2. semnalul de ceas nu are nici un efect asupra tranziţiilor de la ieşire. d2.) Simularea funcţionării în regim sincron Circuitul utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic este prezentat în figura 2.74. Ca şi în celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de undă rezultate în urma simulării sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.


64


negativ al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim sincron


Figura 2.75 Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe

frontul negativ al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim sincron

Analiza formelor de undă - ca şi în celelalte cazuri - trebuie făcută din perspectiva momentului în care au loc tranziţiile (când) precum şi a modului în care au loc aceste tranziţii (cum).

i. Analiza de tip „când”; Tranziţiile au loc pe frontul negativ al impulsului de ceas.






Bistabili

65



� Momentul t7 J=1, K=0 forţează Q=1 Q =0;


O posibilă descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic– cu ajutorul VERILOG HDL este prezentat în continuare. Programul utilizat pentru descrierea acestui tip de bistabil este: module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (negedge Clock or posedge Clear or posedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule


66

Programul de testare este prezentat în continuare: module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // initiaţizarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always

begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării obţinute în urma executării celor două programe este prezentat în figura 2.76

Bistabili

67

Figura 2.76. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone

active pe “1” logic

Se poate constata că rezultatele confirma tabelul de tranziţii al unui bistabil JK şi comutare pe frontul negativ al impulsului de ceas şi care au intrări asincrone de tip RS active pe nivel “1” logic.

2.3.4 Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe nivelul “0” logic a.) Simbol

Figura 2.77 prezintă simbolul unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic în standardul ANSI în timp ce figura 2.78 prezintă simbolul unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone de tip RS active pe nivel „0” logic în standardul DIN






J,K Intrări sincrone de date; CLK Impuls de ceas – asigură sincronizarea tranziţiilor;


68

S,R Intrări asincrone

Q, Q Ieşiri.


Tabelul simplificat de tranziţii este prezentat in tabelul 2.29

Intrări asincrone




0 0 X X X 1 1 Intr.



Tabelul 2.29 Tabelul simplificat de tranziţii pentru bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „0” logic.

Notaţii folosite:

↓ - frontul pozitiv al ceasului (tranziţia “1”- “0”)


Ca şi în cazul precedent simularea funcţionarii a fost realizată pentru două situaţii: regim asincron, respectiv regim sincron. d1.) Simularea funcţionării în regim asincron Circuitul utilizat este prezentat în figura 2.79. Circuitul este asemănător cu cel prezentat în figura 2.63 Se observă că semnalele de intrare sunt generate de un generator de cuvinte, iar formele de undă sunt vizualizate cu un analizor logic. Şi de această dată intrările sincrone J,K sunt menţinute la “0” logic pentru a permite bistabilului să păstreze starea forţată pe intrările asincrone chiar şi in prezenţa impulsului de ceas.

Bistabili

69




Figura 2.80 Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim asincron

Se poate constata că

1. este respectată funcţionarea unui bistabil S,R în sensul că prezenţa unui “0” logic pe “S” forţează ieşirea “Q” în “1”, iar prezenţa unui “0” logic pe “R” forţează ieşirea “Q” în “0” logic;

2. semnalul de ceas nu are nici un efect asupra tranziţiilor de la ieşire. d2.) Simularea funcţionării în regim sincron Circuitul utilizat pentru simularea funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „0” logic este prezentat în figura 2.81. Ca şi în celelalte cazuri se poate constata ca semnalele de intrare (J, K) sunt aplicate de un generator de cuvinte, formele de undă rezultate în urma simulării sunt vizualizate cu ajutorul unui analizor logic, iar semnalul de ceas este aplicat prin intermediul unui generator de impulsuri.


70




Figura 2.82 Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe

frontul negativ al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim sincron


i. Analiza de tip „când”; Tranziţiile au loc pe frontul negativ al impulsului de ceas.






Bistabili

71



� Momentul t7 J=1, K=0 forţează Q=1 Q =0;


O posibilă descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic– cu ajutorul VERILOG HDL este prezentat în continuare. Programul utilizat pentru descrierea acestui tip de bistabil este: module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule


72

Programul de testare este prezentat în continuare: module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always

begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule Rezultatele simulării obţinute în urma executării celor două programe este prezentat în figura 2.83

Bistabili

73

Figura 2.83. Bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone

active pe “0” logic

Se poate constata că rezultatele confirma tabelul de tranziţii al unui bistabil JK şi comutare pe frontul negativ al impulsului de ceas şi care au intrări asincrone de tip RS active pe nivel “0” logic.

73

• Registre • Numărătoare

Capitolul 3

Registre şi Numărătoare Capitolul doi a prezentat principalele tipuri de bistabili. S-a putut astfel constata că indiferent de tip, bistabilul reprezintă în ultimă instanţă o unitate de memorie capabilă să memoreze un singur bit. Registrele şi numărătoarele sunt în principiu structuri digitale formate din bistabili, capabile să memoreze şi funcţie de situaţie să proceseze simultan mai mulţi biţi. Prezentul capitol îşi propune să prezinte principalele tipuri de registre sau numărătoare disponibile pe piaţa sub formă integrată, dar şi noţiunile esenţiale legate de aceste tipuri de circuite. De altfel capitolul este structurat pe două mari secţiuni. Prima secţiune este dedicată registrelor, iar cea de a doua numărătoarelor. Detaliind structura capitolului este:

3.1 Registre. 3.1.1 Preliminarii 3.1.2 Registru de deplasare de 4 biţi universal bidirecţional. 3.1.3 Registru de deplasare de 4 biţi intrare paralel, ieşire paralel 3.1.4 Registru de deplasare de 8 biţi intrare paralel, ieşire serie 3.1.5 Registru de deplasare de 8 biţi intrare serie, ieşire paralel

3.2 Numărătoare 3.2.1 Preliminarii 3.2.2 Numărător de 4 biţi binar asincron 3.2.3 Numărător de 4 biţi zecimal asincron 3.2.4 Numărător de 4 biţi binar sincron 3.2.5 Numărător de 4 biţi zecimal sincron

3.1 Registre 3.1.1 Preliminarii Secţiunea prezintă noţiunile generale referitoare la registre. Astfel sunt prezentate definiţiile acceptate de literatura de specialitate, clasificări dar şi descrierea VERILOG HDL simplificată a unui registru. a.) Definiţie Circuit digital format din mai mulţi bistabili conectaţi astfel încât să poată executa anumite operaţii cum ar fi memorarea simultană a mai multor biţi (cuvânt digital), sau capacitatea de a „circula” informaţia conţinută într-un cuvânt digital;


74

Observaţie„Circulaţia” informaţiei constă în aplicarea unor proceduri specifice de

tipul: „deplasare stânga” respectiv „deplasare dreapta”. Figura 3.1 prezintă procedeul „deplasare stânga”.

Figura 3.1 Deplasare stânga într-un registru

Se poate observa că bitul B1 (stare prezentă) trece pe poziţia B0 (stare viitoare),bitul B2 (stare prezentă) trece pe poziţia B1 (stare viitoare), bitul B3 (stare prezentă) trece pe poziţia bitului B2 (stare viitoare) şi aşa mai departe. Bitul B7 al stării viitoare este înscris cu informaţia existentă pe intrarea SL (shift left) existentă în cazul oricărui registru care efectuează operaţii de deplasare. Figura 3.2 explicitează arată modul în care se realizează aşa numită “deplasare dreapta” Se poate observa că bitul B0 (stare prezentă) trece pe poziţia B1 (stare viitoare), bitul B1 (stare prezentă) trece pe poziţia B2 (stare viitoare), bitul B2 (stare prezentă) trece pe poziţia bitului B3 (stare viitoare) şi aşa mai departe. Bitul B0 al stării viitoare este înscris cu informaţia existentă pe intrarea SR (shift right) existentă în cazul oricărui registru care efectuează operaţii de deplasare.

Figura 3.2 Deplasare dreapta într-un registru

b.) Clasificare Literatura de specialitate - pornind de la funcţiile îndeplinite de registre – pune în evidenţă câteva tipuri general acceptate. Acestea sunt:

� Registru de memorie - grup de bistabili capabili da fi înscrişi sau citiţi simultan; figura 3.3 prezintă structura de principiu a unui registru de memorie. Se poate observa că acest registru este format din patru bistabili şi ca atare dimensiunea registrului este de patru biţi. Important de menţionat este faptul că toţi ce patru bistabili au acelaşi semnal de sincronizare (CLK)

Registre şi Numărătoare

75

Figura 3.3 Registru de memorie de 4 biţi

� Grupări de registre (Register Files) grupări bidimensionale de bistabili; acestea permit adresarea (scriere sau citire) unui cuvânt digital. O posibilă structură este prezentată în figura 3.4 Se poate constata că structura cuprinde patru registre de memorie - asemănătoare celui prezentat în figura 3.3 – care pot fi accesate separat - prin intermediul celor două decodoare – atât în regim de scriere cât şi în regim de citire.

Figura 3.4 Structura de principiu a unei grupări de registre


76

� Registru de deplasare - grup de bistabili care au capacitatea de a circula informaţia existentă în registru intre diferiţii bistabili din structură (vezi fig. 3.1 şi 3.2).

� Registre I/O – registre utilizate în conversia paralel-serie sau serie-paralel; figurile 3.5, 3.6 şi 3.7 prezintă modul în care se realizează această conversie.

Fig. 3.5 Conversia serie paralel

deplasare stânga Fig. 3.6 Conversia serie paralel

deplasare dreapta Figura 3.7 Conversie paralel

serie c.) Descriere VERILOG HDL Evident există o multitudine de posibilităţi de a descrie un registru. În cele ce urmează se prezintă două programe – prezente în literatura de specialitate – pentru registre de deplasare. Exemplul 1 Registru deplasare stânga module shiftreg(E, A, clk, rst); output A; input E; input clk, rst;

reg A, B, C, D; always @ (posedge clk or posedge rst)

begin if (rst)

begin A <= 0; B <= 0; C <= 0; D <= 0;

end else

begin A <= B; B <= C; C <= D; D <= E;

end end endmodule Exemplul 2 Registru deplasare dreapta


77

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst; reg A, B, C, D; always @ (posedge clk or posedge rst)

begin if (rst)

begin A <= 0; B <= 0; C <= 0; D <= 0;

end else

begin D <= E; C <= D; B <= C; A <= B;

end end endmodule 3.1.2 Registru de deplasare de 4 biţi universal bidirecţional Registrul are capacitate de încărcare paralel sau serial, iar ieşirile sunt de tip paralel. Suplimentar există posibilitatea de a efectua operaţiuni de tip “deplasare dreapta” sau “deplasare stânga”. Pentru această situaţie se utilizează intrări seriale. a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate în figura 3.8 (standard ANSI) şi figura 3.9 (standard DIN).

Figura 3.8 Registru de deplasare de 4 biţi

universal bidirecţional standard ANSI Figura 3.9 Registru de deplasare de 4 biţi

universal bidirecţional standard DIN



78

A, B, C, D intrări de date, sincrone, de tip paralel; SL intrare de date, sincronă, de tip serial, utilizată în cazul în care

registrul funcţionează în regim “deplasare stânga”; SR intrare de date, sincronă, de tip serial, utizată în cazul în care registrul

funcţionează în regim “deplasare dreapta”; S0, S1 intrări de control, sincrone; funcţie de valorile logice aplicate la

aceste intrări registrul funcţionează în regim de încărcare paralel sau serial, în cazul serial existând posibilitate de a comanda deplasare stânga sau dreapta.

CLR intrare asincronă, poziţionează ieşirile pe “0” logic CLK intrare de sincronizare, tranziţiile de la intrările de date la ieşire sunt

efectuate pe frontul pozitiv (tranziţii LH). QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării Ca si în celelalte cazuri descrierea funcţionării se va face cu ajutorul tabelul de tranziţii (tabelul 3.1). Intrări control Intrări date Stare prezentă Stare viitoare

Mod In. serie Intrări paralel Ieşiri paralel Ieşiri paralel Observaţii Clr S1 S0

Clk SL SR A B C D QA QB QC QD QA+QB+ QC+ QD+

0 0 0 _ X X X X X X X X X X 0 0 0 0 Poziţionează

ieşirile pe “0”

0 0 0 ↑ X X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”



0 0 1 ↑ X X X X X X X X X X 0 0 0 0 Poziţionează


0 1 0 _ X X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”

0 1 0 ↑ X X X X X X X X X X 0 0 0 0 Poziţionează




0 1 1 ↑ X X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”

1 0 0 _ X X X X X X qa qb qc qd qa qb qc qd Menţine starea

1 0 0 ↑ X X X X X X qa qb qc qd qa qb qc qd Menţine starea


1 0 1 ↑ SR X X X X X qa qb qc qd SR qa qb qc Incărcare serie SR depl. dreapta



79

1 1 0 ↑ X SL X X X X qa qb qc qd qb qc qd SL Incărcare serie SL depl. stanga


1 1 1 ↑ X X X X X X qa qb qc qd qa qb qc qd Menţine starea

Tabelul 3.1 Tabel de tranziţii pentru registrul de deplasare de 4 biţi universal bidirecţional

Notaţiile folosite sunt cele clasice şi anume: ↑ tranziţie LH (low - high) a impulsului de ceas _ tranziţie HL (high - low) sau “0”, sau “1” logic pentru impusul de ceas; in

fapt întreaga durată a impulsului de ceas mai puţin momentul de tranziţie low –high.

X “0” sau “1” logic (variabila poate avea orice valoare logică) O variantă simplificată – şi în multe cazuri mai utilă – a acestui tabel de tranziţii este prezentată în tabelul 3.2

Intrări Stare prezentă Stare viitoare Mod In. serie Intrări paralel Ieşiri paralel Ieşiri paralel Observaţii Clr

S1 S0 Clk

SL SR A B C D QA QB QC QD QA+QB+QC+ QD+

0 X X X X X X X X X qa qb qc qd 0 0 0 0 Poziţionează


1 1 1 ↑ X X a b c d qa qb qc qd a b c d Incărcare paralel

1 0 1 ↑ X SR X X X X qa qb qc qd SR qa qb qc Inc.serie “SR”depl. dr.

1 1 0 ↑ SL X X X X X qa qb qc qd qb qc qd SL Inc. serie “SL”depl. st.

1 0 0 X X X X X X X qa qb qc qd qa qb qc qd Menţine

starea

Tabelul 3.2 Tabel de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi universal bidirecţional

Se păstrează notaţiile utilizate în tabelul 3.1. Se poate constata ca circuitul funcţionează în două regimuri de lucru:

1. Asincron, situaţie în care există o singură intrare de comandă şi anume “CLR” (clear). Când această intrare este în “0”, logic ieşirile sunt forţate tot în ”0” logic.

2. Sincron, situaţie în care transferul datelor către ieşire se face numai pe frontul pozitiv (tranziţie LH) al impulsului de CLK.

Suplimentar, se poate observa modul în care este procesată informaţia aplicată la intrările de control. Tabelul 3.2 pune în evidenţă existenţa a patru moduri de lucru iar tabelul 3.3 sintetizează acest aspect.

Mod de lucru Intrări control


80

S0 S1 Menţine starea 0 0

Deplasare dreapta 1 0 Deplasare stânga 0 1

Comandă încărcare 1 1

Tabel 3.3 Tabel explicativ al modului in care intrările de control comandă “modului de lucru” al

registrului de deplasare de 4 biţi universal bidirecţional

d.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Simularea funcţionării s-a efectuat atât pentru regimul asincron cât şi pentru regimul sincron. d1.) Funcţionare în regim asincron

Circuitul utilizat pentru simularea funcţionării în regim asincron este prezentat în figura 3.10

Figura nr. 3.10 Circuit utilizat pentru simularea funcţionării

în regim asincron a registrului de deplasare de 4 biţi universal bidirecţional

Se poate observa că intrările de date A, B, C, D sunt conectate la +5V sau masă (funcţie de situaţie) iar intrările CLR sau CLK sunt atacate cu generatoare de impulsuri. Intrările S0 şi S1 sunt conectate la +5V (“1” logic) ceea ce face ca registrul să treacă în modul de lucru “comandă încărcare”. Formele de undă rezultate in urma simulării sunt vizualizate cu ajutorul unui analizor logic şi sunt prezentate în figura 3.11.


81

Figura nr. 3.11. Formele de undă rezultate in urma simulării funcţionării în regim

asincron a registrului de deplasare de 4 biţi universal bidirecţional Figura 3.11 evidenţiază următoarele: iii.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că în

perioada de timp (intervalul t1 – t2) în care semnalul aplicat pe intrarea CLR are valoarea logică „0” semnalul aplicat pe intrare CLK este inactiv.

iv.) Analiza de tip „cum”: � momentul t1 CLR=1; CLK= tranziţie LH; S0=1; S1=1 „forţează”

QA=A; QB=B; QC=C; QD=D; � momentul t2 CLR=0; CLK= X; S0=1; S1=1 „forţează” QA=0;

QB=0; QC=0; QD=0;

Concluzie: Rezultatele prezentate confirmă tabelul de de tranziţie 3.1. d2.) Funcţionare în regim sincron – deplasare stânga

Circuitul utilizat pentru simularea funcţionării în regim sincron - deplasare stânga - este prezentat în figura 3.12. Acesta impune S0=0 şi S1=1.


82

Figura 3.12 Circuit utilizat pentru

simularea funcţionării în regim sincron - deplasare stânga - a


Figura 3.13 Formele de undă rezultate in

urma simulării funcţionării în regim sincron - deplasare stânga - a registrului de

deplasare de 4 biţi universal bidirecţional

Figura 3.13 prezintă rezultatele obţinute în urma simulării circuitului din figura 3.12 Această figură pune în evidenţă următoarele: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că

tranziţiile la ieşire au loc numai pe tranziţia LH a impulsului CLK. ii.) Analiza de tip „cum”:

� intervalul 0 - t1 registrul se găseşte în starea iniţială QA=0; QB=0; QC=0; QD=0

� momentul t1; informaţia existentă anterior momentului t1 pe QD („0” logic) este transferată la ieşirea QC, informaţia existentă anterior momentului t1 pe QC („0” logic) este transferată la ieşirea QB; informaţia existentă anterior momentului t1 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t1 pe SL („1” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=0; QB=0; QC=0; QD=1;


� momentul t3; informaţia existentă anterior momentului t3 pe QD („1” logic) este transferată la ieşirea QC, informaţia existentă


83

anterior momentului t3 pe QC („1” logic) este transferată la ieşirea QB; informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=0; QB=1; QC=1; QD=0;


d2.) Funcţionare în regim sincron – deplasare dreapta

Circuitul utilizat pentru simularea funcţionării în regim sincron - deplasare dreapta - este prezentat în figura 3.12. Acesta impune S0=1 şi S1=0. Figura 3.13 prezintă rezultatele obţinute în urma simulării circuitului din figura 3.12. Această figură pune în evidenţă următoarele: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că


� intervalul 0 - t1 registrul se găseşte în starea iniţială QA=0; QB=0; QC=0; QD=0

� momentul t1; informaţia existentă anterior momentului t1 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t1 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t1 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t1 pe SL („1” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=1; QB=0; QC=0; QD=0;



84

Figura 3.14 Circuit utilizat pentru simularea funcţionării în regim sincron - deplasare dreapta - a


Figura 3.15 Formele de undă rezultate in urma

simulării funcţionării în regim sincron - deplasare dreapta - a registrului de deplasare

de 4 biţi universal bidirecţional

� momentul t3; informaţia existentă anterior momentului t3 pe QA

(„1” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t3 pe QB („1” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t3 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=0; QB=1; QC=1; QD=0;


e.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui registrului de deplasare de 4 biţi universal bidirecţional MODEL SHIFT_4BIDI d_chip ( ( behaviour= " +; TIL 4-BIT BIDIRECTIONAL UNIVERSAL SHIFT REGISTER +; 0 1 2 3 4 5 6 7 8 9 10 +/inputs CLK ~CLR S1 S0 SL SR A B C D +/outputs QA QB QC QD +/clock CLK + 4 4 2 +;SYNC

+CLK CLR S0 S1 SL SR A B C D F F F F N N N N


85

+ X X H H X X X X X X X X X X A B C D + X X H L X X X X X X X X X X F1 F2 F3 SL + X X L H X X X X X X X X X X SR F0 F1 F2 + X X L L X X X X X X X X X X F0 F1 F2 F3

+;ASYNC +CLK CLR S0 S1 SL SR A B C D F F F F N N N N + X L X X X X X X X X X X X X L L L L + X X X X X X X X X X X X X X F0 F1 F2 F3

+/table 1 +CLK CLR S0 S1 SL SR A B C D F F F F QA QB QC QD + X X X X X X X X X X X X X X F0 F1 F2 F3

+/delay 8 +;input output Rise time Fall time + ~CLR QA X 3n + ~CLR QB X 3n + ~CLR QC X 3n + ~CLR QD X 3n + CLK QA 2n 2n + CLK QB 2n 2n + CLK QC 2n 2n + CLK QD 2n 2n +/constraint 31 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH CLK HL CLK MIN 2n + 'PULSE WIDTH' HL ~CLR LH ~CLR MIN 2n + 'SETUP' LH S1 LH CLK MIN 0n + 'SETUP' LH S0 LH CLK MIN 0n + 'SETUP' HL S1 LH CLK MIN 0n + 'SETUP' HL S0 LH CLK MIN 0n + 'SETUP' HL SR LH CLK MIN 0n + 'SETUP' HL SL LH CLK MIN 0n + 'SETUP' HL A LH CLK MIN 0n + 'SETUP' HL B LH CLK MIN 0n + 'SETUP' HL C LH CLK MIN 0n + 'SETUP' HL D LH CLK MIN 0n + 'SETUP' LH SR LH CLK MIN 0n + 'SETUP' LH SL LH CLK MIN 0n + 'SETUP' LH A LH CLK MIN 0n + 'SETUP' LH B LH CLK MIN 0n + 'SETUP' LH C LH CLK MIN 0n + 'SETUP' LH D LH CLK MIN 0n + 'SETUP' HL ~CLR LH CLK MIN 0n + 'HOLD' LH CLK HL SR MIN 0n + 'HOLD' LH CLK HL SL MIN 0n + 'HOLD' LH CLK HL A MIN 0n + 'HOLD' LH CLK HL B MIN 0n + 'HOLD' LH CLK HL C MIN 0n + 'HOLD' LH CLK HL D MIN 0n + 'HOLD' LH CLK LH SR MIN 0n + 'HOLD' LH CLK LH SL MIN 0n + 'HOLD' LH CLK LH A MIN 0n + 'HOLD' LH CLK LH B MIN 0n + 'HOLD' LH CLK LH C MIN 0n + 'HOLD' LH CLK LH D MIN 0n +")

3.1.3 Registru de deplasare de 4 biţi intrare paralel, ieşire paralel


86

Acest registru de deplasare de patru biţi are intrări intrări de tip paralel şi ieşiri de tip paralel, o intrare de control (shift/load) care comandă încărcarea paralelă sau trecerea în mod de lucru deplasare dreapta, caz în care se utilizează o intrare de tip serial (DIN). Suplimentar există şi o intrare asincronă care forţează ieşirile în “0” logic. a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate în figura 3.16 (standard ANSI) şi figura 3.17 (standard DIN).

Figura 3.16 Registru de deplasare de 4 biţi intrare paralel ieşire paralel standard ANSI

Figura 3.17 Registru de deplasare de 4 biţi intrare paralel ieşire paralel standard DIN


A, B, C, D intrări de date, sincrone, de tip paralel; DIN intrare de date, sincronă, de tip serial, utilizată în cazul în care

registrul funcţionează în regim “deplasare dreapta” ~SH/LD intrare de control, sincronă; dacă pe această intrare se aplică “1” logic

registrul trece în regim de încărcare, transferând informaţia existentă la intrările parale în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială DIN.

CLR intrare asincronă, poziţionează ieşirile pe “0” logic CLK intrare de sincronizare, tranziţiile de la intrările de date la ieşire sunt

efectuate pe frontul pozitiv (tranziţii LH). QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării Ca si în celelalte cazuri descrierea funcţionării se va face cu ajutorul tabelului de tranziţii (tabelul 3.4). Intr. control Intrări date Stare prezentă Stare viitoare

In ser Intrări paralel Ieşiri paralel Ieşiri paralel Observaţii Clr~SH/LD

Clk DIN A B C D QA QB QC QD QA+ QB+ QC+ QD+

0 0 _ X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”

0 0 ↑ X X X X X X X X X 0 0 0 0 Poziţionează


87


0 1 _ X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”

0 1 ↑ X X X X X X X X X 0 0 0 0 Poziţionează ieşirile pe “0”

1 0 _ X X X X X qa qb qc qd qa qb qc qd Menţine

starea 1 0 ↑ X a b c d qa qb qc qd a b c d Incărcare

paralel

1 1 _ X X X X X qa qb qc qd qa qb qc qd Menţine

starea 1 1 ↑ DIN X X X X qa qb qc qd DIN qa qb qc Incărcare serie

depl. dreapta Tabelul 3.4. Tabel de tranziţii pentru registrul de deplasare de 4 biţi, intrare paralel, ieşire paralel

Notaţiile folosite sunt cele utilizate în tabelul 3.1 şi anume: ↑ tranziţie LH (low - high) a impulsului de ceas _ tranziţie HL (high - low) sau “0”, sau “1” logic pentru impusul de ceas; in


X “0” sau “1” logic (variabila poate avea orice valoare logică) O variantă simplificată a acestui tabel de tranziţie este prezentată în tabelul 3.5

Intrări control Intrari date Stare prezentă Stare viitoare Intrari paralel Ieşiri paralel Ieşiri paralel Obserrvaţii Clr DIN Clk ~SH/LD A B C D QA QB QC QD QA+ QB+ QC+ QD+

0 X X X X X X X qa qb qc qd 0 0 0 0 Poziţionează ieşirile pe “0”

1 X ↑ 0 a b c d qa qb qc qd a b c d Incărcare

paralel

1 DIN ↑ 1 X X X X qa qb qc qd DIN qa qb qc Incărcare serie depl. dreapta

1 X X X X X X X qa qb qc qd qa qb qc qd Menţine

starea Tabelul 3.5. Tabel simplificat de tranziţii pentru registrul de deplasare de 4 biţi,

intrare paralel, ieşire paralel Notaţiile utilizate sunt identice cu cele utilizate în tabelul 3.3. d.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Simularea funcţionării s-a efectuat atât pentru regimul asincron cât şi pentru regimul sincron. d1.) Funcţionare în regim asincron

Circuitul utilizat pentru simularea funcţionării în regim asincron este prezentat în figura 3.18


88

Figura nr. 3.18. Circuit utilizat pentru simularea funcţionării în regim asincron

a registrului de deplasare de 4 biţi intrare paralel, ieşire paralel Se poate observa că intrările de date A, B, C, D sunt conectate la +5V sau masă (funcţie de situaţie) iar intrările CLR sau CLK sunt atacate cu generatoare de impulsuri. Intrarea DIN este neconectată. Formele de undă rezultate in urma simulării sunt vizualizate cu ajutorul unui analizor logic si sunt prezentate în figura 3.19

Figura nr. 3.19. Formele de undă rezultate in urma simulării funcţionării în regim asincron a registrului

de deplasare de 4 biţi intrare paralel, ieşire paralel Figura 3.19 evidenţiază următoarele: i.) Analiza de tip „când”. Se poate observa că la momentul t2 ieşirile (QA, QB,

QC şi QD) sunt poziţionate pe „0” logic, independent de semnalele CLK sau ~SH/LD.

ii.) Analiza de tip „cum”: � momentul t1 CLR=1; CLK= tranziţie LH; ~SH/LD=0; „forţează”

QA=A; QB=B; QC=C; QD=D; � momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, forţează” QA=0;

QB=0; QC=0; QD=0;


89

Concluzie: Rezultatele prezentate confirmă tabelul de de tranziţie 3.4.

d2.) Funcţionare în regim sincron – deplasare dreapta

Circuitul utilizat pentru simularea funcţionării în regim sincron - deplasare dreapta - este prezentat în figura 3.20. Se poate observa că semnalele de control (~SH/LD, CLK şi CLR) sunt aplicate prin intermediul unor generatoare de semnal logic, iar ieşirea QD este conectată la intrarea DIN. Această conexiune permite observarea modului în care registrul operând în regim de deplasare dreapta, recirculă informaţia existentă în el.

Fig 3.20. Circuit utilizat pentru simularea funcţionării în regim sincron a registrului de deplasare de 4 biţi

intrare paralel, ieşire paralel

Formele de undă rezultate în urma simulării funcţionării circuitului din figura 3.20 sunt prezentate în figura 3.21.Această figură pune în evidenţă următoarele: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că


� intervalul 0 - t1 CLR=0 ceea ce forţează QA=0; QB=0; QC=0; QD=0

� momentul t2; CLR=1; ~SH/LD=0, CLK tranziţie LH; informaţia existentă pe intrarea A este transferată la ieşirea QA; informaţia existentă pe intrarea B este transferată la ieşirea QB; informaţia existentă pe intrarea C este transferată la ieşirea QC; informaţia existentă pe intrarea D este transferată la ieşirea QD; ieşirea registrului devine: QA=1; QB=0; QC=0; QD=0;


90

Figura nr. 3.21. Formele de undă rezultate in urma simulării funcţionării în regim sincron a registrului de

deplasare de 4 biţi intrare paralel, ieşire paralel � momentul t3; informaţia existentă anterior momentului t3 pe QA

(„1” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t3 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=0; QB=1; QC=0; QD=0;

� momentul t4; informaţia existentă anterior momentului t4 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t4 pe QB („1” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t4 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=1; QD=0;

� momentul t5; informaţia existentă anterior momentului t5 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t5 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t5 pe QC („1” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=0; QD=1;

e.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui registrului de deplasare de 4 biţi intrare paralel, ieşire paralel. .MODEL SHIFT_4PIPO d_chip ( behaviour= " +; TIL PARALLEL-ACCESS SHIFT REGISTER +/inputs CLK ~CLR ~SH/LD DIN A B C D +/outputs QA QB QC QD


91

+/clock CLK + 4 4 2 +;SYNC +;CLK ~CLR ~SH/LD DIN A B C D F F F F NF NF NF NF + X X L X X X X X X X X X A B C D + X X H L X X X X X X X X D F0 F1 F2 + X X H H X X X X X X X X D F0 F1 F2 + X X X X X X X X X X X X F0 F1 F2 F3 +;ASYNC +;CLK ~CLR ~SH/LD DIN A B C D F F F F NF NF NF NF + X L X X X X X X X X X X L L L L + X H X X X X X X X X X X F0 F1 F2 F3 +/table 1 +;CLK ~CLR ~SH/LD D A B C D F F F F QA QB QC QD + X X X X X X X X X X X X F0 F1 F2 F3 +/delay 8 +;input output Rise time Fall time + ~CLR QA X 3n + ~CLR QB X 3n + ~CLR QC X 3n + ~CLR QD X 3n + CLK QA 2n 2n + CLK QB 2n 2n + CLK QC 2n 2n + CLK QD 2n 2n +/constraint 25 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH CLK HL CLK MIN 2n + 'PULSE WIDTH' HL ~CLR LH ~CLR MIN 2n + 'SETUP' HL ~SH/LD LH CLK MIN 0n + 'SETUP' HL DIN LH CLK MIN 0n + 'SETUP' HL A LH CLK MIN 0n + 'SETUP' HL B LH CLK MIN 0n + 'SETUP' HL C LH CLK MIN 0n + 'SETUP' HL D LH CLK MIN 0n + 'SETUP' LH DIN LH CLK MIN 0n + 'SETUP' LH A LH CLK MIN 0n + 'SETUP' LH B LH CLK MIN 0n + 'SETUP' LH C LH CLK MIN 0n + 'SETUP' LH D LH CLK MIN 0n + 'SETUP' HL ~CLR LH CLK MIN 0n + 'RELEASE' LH SH/LD LH CLK MAX 0n + 'HOLD' LH CLK HL DIN MIN 0n + 'HOLD' LH CLK HL A MIN 0n + 'HOLD' LH CLK HL B MIN 0n + 'HOLD' LH CLK HL C MIN 0n + 'HOLD' LH CLK HL D MIN 0n + 'HOLD' LH CLK LH DIN MIN 0n + 'HOLD' LH CLK LH A MIN 0n + 'HOLD' LH CLK LH B MIN 0n + 'HOLD' LH CLK LH C MIN 0n + 'HOLD' LH CLK LH D MIN 0n +")

3.1.4 Registru de deplasare de 8 biţi intrare paralel, ieşire serie


92

Registrul are 8 intrări (notate A, B, C, D, E, F, G, H) şi o singură ieşire notată QH. In structura lui se găsesc 8 bistabili a căror ieşiri vor fi notate în continuare QA, QB, QC, QD, QE, QF, QG, QH. In funcţionare normală acest tip de registru – de multe ori numit registru serial – deplasează datele de la ieşirea QA spre ieşirea QH sincron cu frontul LH al impulsului de ceas. Registrul are şi facilitate de încărcare dacă se aplică “0” logic pe intrarea de control ~SH/LD. a.) Simbol Figura 3.22 prezintă simbolul acestui registru în standard ANSI, iar figura 3.23 prezintă simbolul acestui registru în standard DIN.

Figura 3.22 Registru de deplasare de 8 biţi intrare paralel ieşire serie standard ANSI

Figura 3.23 Registru de deplasare de 8 biţi intrare paralel ieşire serie standard DIN


A, B, C, D E, F, G, H

intrări de date, sincrone, de tip paralel;

SER intrare de date, sincronă, de tip serie; ~SH/LD intrare de control, sincronă; dacă pe această intrare se aplică “1”

logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările paralel în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială SER;

CLK intrare de sincronizare, tranziţiile de la intrările de date la ieşire sunt efectuate pe frontul pozitiv (tranziţii LH).

INH intrare de control care invalidează impulsul de ceas; QH ieşire date c.) Descrierea funcţionării Ca si în celelalte cazuri descrierea funcţionării se va face cu ajutorul tabelului de tranziţii (tabelul 3.6). Intrări control Intrari date Stare prezentă Stare viitoare ~Sh/Ld Inh Clk Int. Intr. paralel Registru intern Out Registru intern Out Observaţii


93

Ser A … G H QA … QG QH QH QA+ … QG+QH+ QH+

0 0 _ X a … g h X … X X X a … g h h Incărcare paralel

0 0 ↑ X a … g h X … X X X a … g h h Incărcare paralel

0 1 _ X a … g h X … X X X a … g h h Incărcare paralel

0 1 ↑ X a … g h X … X X X a … g h h Incărcare paralel

1 0 _ X X … X X qa … qg qh qh qa … qg qh qh Menţine starea

1 0 ↑ SER X X X X qa … qg qh qh SER … qf qg qg Incărcare serie

SER depl. dreapta

1 1 _ X X … X X qa … qg qh qh qa … qg qh qh Menţine starea

1 1 ↑ X X … X X qa … qg qh qh qa … qg qh qh Menţine starea

Tabelul 3.6. Tabel de tranziţii pentru registrul de deplasare de 8 biţi, intrare paralel, ieşire serie Notaţiile folosite sunt cele utilizate în tabelul 3.1 şi anume: ↑ tranziţie LH (low - high) a impulsului de ceas _ tranziţie HL (high - low) sau “0”, sau “1” logic pentru impusul de ceas; in


X “0” sau “1” logic (variabila poate avea orice valoare logică) O variantă simplificată a acestui tabel de tranziţie este prezentată în tabelul 3.7 Intrări control Intrări date Stare prezentă Stare viitoare

Intr. paralel Registru intern Out Registru intern Out Observaţii ~Sh/Ld Inh Clk Int Ser A … G H QA … QG QH QH QA+ … QG+QH+ QH+

0 X X X a … g h qa … qg qh qh a … g h h Incărcare paralel

1 0 0 X X X X X qa … qg qh qh qa … qg qh qh Menţine starea

1 0 ↑ SER X X X X qa … qg qh qh SER … qf qg qg Inc. serie “SER”

depl. dreapta

1 1 X X X X X X qa … qg qh qh qa … qg qh qh Menţine starea

Tabelul 3.7. Tabel simplificat de tranziţii pentru registrul de deplasare de 8 biţi, intrare paralel, ieşire serie

Notaţiile utilizate sunt identice cu cele utilizate în tabelul 3.3. d.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM Simularea funcţionării s-a efectuat atât pentru regimul asincron cât şi pentru regimul sincron utilizând un singur circuit. Acesta este prezentat în figura 3.24


94

Figura 3.24 Circuit utilizat pentru simularea funcţionării în regim ”descărcare”a registrului de deplasare

de 8 biţi intrare paralel, ieşire serie Se poate constata că intrările de date sunt conectate după cum este prezentat mai jos: {A=1; B=0; C=1; D=1; E=0; F=0; G=1; H=1, SER =0}. Intrările de control ~SH/LD CLK şi INH sunt conectate la generatoare de impulsuri. Rezultatele obţinute în urma simulării funcţionarii circuitului din figura 3.24 sunt prezentate in figura 3.25

Figura nr. 3.25. Formele de undă rezultate in urma simulării funcţionării în regim “deplasare” a

registrului de deplasare de 8 biţi intrare paralel, ieşire serie Această figură pune în evidenţă următoarele: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că

tranziţiile la ieşire au loc numai pe tranziţia LH a impulsului CLK atât timp cât pe intrarea INH semnalul are valoare „0” logic.

ii.) Analiza de tip „cum”: � intervalul 0 - t1 ; INH=1 ; semnalul de ceas (CLK) este invalidat

şi ca atare starea registrului rămâne nemodificată. � momentul t1; INH=0 (validează impulsul de ceas); ~SH/LD=1

(registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH;


95

informaţia existentă pe intrarea H („1” logic) este transferată la ieşirea QH;

� momentul t2; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea G („1” logic) este transferată la ieşirea QH;

� momentul t3; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea F („0” logic) este transferată la ieşirea QH;

� momentul t4; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea E („0” logic) este transferată la ieşirea QH;

� momentul t5; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea D („1” logic) este transferată la ieşirea QH;

� momentul t6; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea C („1” logic) este transferată la ieşirea QH;

� momentul t7; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea B („0” logic) este transferată la ieşirea QH;

� momentul t8; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea A („1” logic) este transferată la ieşirea QH;

Concluzie : Registrul realizează conversia paralel serie; e.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui registrului de deplasare de 8 biţi intrare paralel, ieşire serie. .MODEL SHIFT_8PIN d_chip ( behaviour= " +; TIL 8-BIT SHIFT REGISTER WIT PARALLEL LOAD +/inputs CLK SH/~LD INH SER A B C D E F G H +/outputs QH +/clock CLK + 8 3 1 +;SYNC


96

+;CLK SH/~LD CLKINH SER A B C D E F G H X L X X X X X X X X X X F F F F F F F F NF NF NF NF NF NF NF NF X X X X X X X X A B C D E F G H

+;CLK SH/~LD CLKINH SER A B C D E F G H X H H X X X X X X X X X F F F F F F F F NF NF NF NF NF NF NF NF X X X X X X X X F0 F1 F2 F3 F4 F5 F6 F7

+;CLK SH/~LD CLKINH SER A B C D E F G H X H L X X X X X X X X X F F F F F F F F NF NF NF NF NF NF NF NF X X X X X X X X SER F0 F1 F2 F3 F4 F5 F6

+;ASYNC +;CLK SH/~LD CLKINH SER A B C D E F G H X X X X X X X X X X X X F F F F F F F F NF NF NF NF NF NF NF NF X X X X X X X X F0 F1 F2 F3 F4 F5 F6 F7

+/table 1 +;CLK SH/~ LD CLKINH SER A B C D E F G H X X X X X X X X X X X X F F F F F F F F QH X X X X X X X X F7

+/delay 6 +;input output Rise time Fall time + SH/~LD QH 31n 40n +CLK QH 24n 31n +H QH 27n 27n +/constraint 40 +;Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH CLK HL CLK MIN 25n + 'PULSE WIDTH' HL CLK LH CLK MIN 20n + 'PULSE WIDTH' HL SH/~LD LH SH/~LD MIN 15n + 'SETUP' HL INH HL CLK MIN 30n + 'SETUP' HL SER HL CLK MIN 20n + 'SETUP' LH SER HL CLK MIN 20n + 'SETUP' LH SH/~LD LH CLK MIN 20n + 'SETUP' HL A LH SH/~LD MIN 0n + 'SETUP' HL B LH SH/~LD MIN 0n + 'SETUP' HL C LH SH/~LD MIN 0n + 'SETUP' HL D LH SH/~LD MIN 0n + 'SETUP' HL E LH SH/~LD MIN 0n + 'SETUP' HL F LH SH/~LD MIN 0n + 'SETUP' HL G LH SH/~LD MIN 0n + 'SETUP' HL H LH SH/~LD MIN 0n + 'SETUP' LH A LH SH/~LD MIN 0n + 'SETUP' LH B LH SH/~LD MIN 0n + 'SETUP' LH C LH SH/~LD MIN 0n + 'SETUP' LH D LH SH/~LD MIN 0n + 'SETUP' LH E LH SH/~LD MIN 0n + 'SETUP' LH G LH SH/~LD MIN 0n + 'SETUP' LH H LH SH/~LD MIN 0n + 'SETUP' LH CLK HL A MIN 0n + 'SETUP' LH CLK HL B MIN 0n + 'SETUP' LH CLK HL C MIN 0n + 'SETUP' LH CLK HL D MIN 0n + 'SETUP' LH CLK HL E MIN 0n + 'SETUP' LH CLK HL F MIN 0n + 'SETUP' LH CLK HL G MIN 0n + 'SETUP' LH CLK HL H MIN 0n + 'SETUP' LH CLK LH A MIN 0n


97

+ 'SETUP' LH CLK LH B MIN 0n + 'SETUP' LH CLK LH C MIN 0n + 'SETUP' LH CLK LH D MIN 0n + 'SETUP' LH CLK LH E MIN 0n + 'SETUP' LH CLK LH F MIN 0n + 'SETUP' LH CLK LH G MIN 0n + 'SETUP' LH CLK LH H MIN 0n +)

3.1.5 Registru de deplasare de 8 biţi, intrare serie, ieşire paralel Acest registru de 8 biţi are o intrare serie (notată D) şi 8 ieşiri de tip paralel (notate QA, QB, QC, QD, QE, QF, QG, QH). a.) Simbol Simbolurile utilizate pentru acest tip de registru sunt prezentate în figura 3.8 (standard ANSI) şi figura 3.9 (standard DIN).

Figura 3.26 Registru de 8 biţi intrare serie

ieşire paralel standard ANSI Figura 3.27 Registru 8 biţi intrare serie ieşire

paralel standard DIN b.) Notaţii folosite

D intrare de date, sincronă, de tip serie; CLR intrare asincronă, poziţionează ieşirile pe “0” logic CLK intrare de sincronizare, tranziţiile de la intrările de date la ieşire sunt

efectuate pe frontul pozitiv (tranziţii LH). QA, QB ieşiri date. QC, QD QE, QF QG, QH c.) Descrierea funcţionării Descrierea funcţionării se va face cu ajutorul tabelului de tranziţii (tabelul 3.8).


98

Intrări Stare prezentă Stare viitoare Clr Clk D QA QB QC QD QE QF QG QH QA+QB+ QC+QD+QE+ QF+ QG+QH+

Observaţii

0 _ X X X X X X X X X 0 0 0 0 0 0 0 0 Poziţionează ieşirile pe “0”

0 ↑ X X X X X X X X X 0 0 0 0 0 0 0 0 Poziţionează ieşirile pe “0”

1 _ X qa qb qc qd qe qf qg qh qa qb qc qd qe qf qg qh Menţine starea

1 ↑ D qa qb qc qd qe qf qg qh D qa qb qc qd qe qf qg Incărcare serie

“D” depl. dreapta

Tabelul 3.8. Tabel de tranziţii pentru registrul de deplasare de 8 biţi, intrare serie, ieşire paralel

Notaţiile folosite sunt cele utilizate în tabelul 3.1 şi anume: ↑ tranziţie LH (low - high) a impulsului de ceas _ tranziţie HL (high - low) sau “0”, sau “1” logic pentru impusul de ceas; in


X “0” sau “1” logic (variabila poate avea orice valoare logică) c.) Simularea funcţionării cu ajutorul pachetului de programe MULTISIM

Simularea funcţionării s-a efectuat numai pentru regimul sincron utilizând un singur circuit. Acesta este prezentat în figura 3.28

Figura 3.28 Circuit utilizat pentru simularea funcţionării în regim sincron al registrului de deplasare de 8

biţi intrare serie, ieşire paralel Se poate observa că pe intrarea de date “D” semnalul este generat de un generator de impulsuri. Acelaşi tip de generator este utilizat şi pentru de sincronizare de ceas (CLK). Semnalul este vizualizat cu ajutorul unui analizor logic. Rezultatele simulării sunt prezentate în figura 3.29


99

Figura nr. 3.29. Formele de undă rezultate in urma simulării funcţionării în regim sincron a registrului de

deplasare de 8 biţi intrare serie, ieşire paralel Această figură pune în evidenţă următoarele: i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă faptul că


� momentul t1; CLK=tranziţie LH; D=1; informaţia prezentă pe intrarea D („1” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment pe ieşirea - QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0;

� momentul t2; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („1” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior


100

acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=0, QB=1, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0;

� momentul t3; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („1” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=0, QB=0, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0;

� momentul t4; CLK=tranziţie LH; D=1; informaţia prezentă pe intrarea D („1” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („1” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0;

� momentul t5; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („1” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia


101

existentă - anterior acestui moment - pe ieşirea QD („1” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0;

� momentul t6; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („1” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („1” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0;

� momentul t7; CLK=tranziţie LH; D=1; informaţia prezentă pe intrarea D („1” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („1” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („1” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH; starea registrului devine QA=1, QB=0, QC=0, QD=1, QE=0, QF=0, QG=0, QH=0;

� momentul t8; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („1” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („0” logic) este transferată pe


102

ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („1” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („1” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („1” logic) este transferată pe ieşirea QH; starea registrului devine QA=0, QB=12, QC=0, QD=0, QE=1, QF=0, QG=0, QH=1;

Concluzie : Registrul realizează conversia serie paralel; e.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui registrului de deplasare de 8 biţi intrare paralel, ieşire serie. .MODEL SHIFT_8POUT d_chip ( behaviour= " +; TIL 8-BIT PARALLEL-OUT SHIFT REGISTER +/inputs CLK ~CLR D +/outputs QA QB QC QD QE QF QG QH +/clock CLK + 8 3 2 +;SYNC +;CLK CLR D F F F F F F F F X X H X X X X X X X X N N N N N N N N D F0 F1 F2 F3 F4 F5 F6 +;CLK CLR D F F F F F F F F X X L X X X X X X X X N N N N N N N N D F0 F1 F2 F3 F4 F5 F6 +;CLK CLR D F F F F F F F F X X X X X X X X X X X N N N N N N N N F0 F1 F2 F3 F4 F5 F6 F7 +;ASYNC +;CLK CLR D F F F F F F F F X L X X X X X X X X X N N N N N N N N L L L L L L L L +;CLK CLR D F F F F F F F F X X X X X X X X X X X N N N N N N N N F0 F1 F2 F3 F4 F5 F6 F7 +/table 1 +;CLK CLR D F F F F F F F F X L X X X X X X X X X QA QB QC QD QE QF QG QH F0 F1 F2 F3 F4 F5 F6 F7 +/delay 16 +;input output Rise time Fall time + ~CLR QA X 4n


103

+ ~CLR QB X 4n + ~CLR QC X 4n + ~CLR QD X 4n + ~CLR QE X 4n + ~CLR QF X 4n + ~CLR QG X 4n + ~CLR QH X 4n + CLR QA 3n 3n + CLR QB 3n 3n + CLR QC 3n 3n + CLR QD 3n 3n + CLR QE 3n 3n + CLR QF 3n 3n + CLR QG 3n 3n + CLR QH 3n 3n +/constraint 9 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH CLK HL CLK MIN 2n + 'PULSE WIDTH' HL CLK LH CLK MIN 2n + 'PULSE WIDTH' HL ~CLR LH ~CLR MIN 2n + 'SETUP' HL D HL CLK MIN 0n + 'SETUP' LH D HL CLK MIN 0n + 'SETUP' HL D LH ~CLR MIN 0n + 'SETUP' LH D LH ~CLR MIN 0n + 'HOLD' HL CLK HL D MIN 0n + 'HOLD' HL CLK LH D MIN 0n +")

3.2 Numărătoare Subcapitolul conţine cinci secţiuni şi anume:

1. Preliminarii – dedicat noţiunilor principale utilizate în domeniu; 2. Numărător binar de 4 biţi asincron; 3. Numărător zecimal asincron; 4. Numărător binar de 4 biţi sincron; 5. Numărător zecimal sincron.

3.2.1 Preliminarii Secţiunea prezintă noţiunile generale referitoare la numărătoare. Astfel sunt prezentate definiţiile acceptate de literatura de specialitate, clasificări dar şi descrierea VERILOG HDL simplificată a unui numărător. a.) Definiţie Numărătorul este un circuit digital - format din mai mulţi bistabili – capabil să execute numai anumite secvenţe de stări bine determinate fără a exista condiţionări suplimentare pentru tranziţia între stări.


104

Observaţie: Numărătoarele sunt singurele sisteme digitale complexe în funcţionarea

cărora nu există condiţionări suplimentare pentru tranziţia între stări. b.) Clasificare Literatura de specialitate prezintă mai multe moduri de clasificare funcţie de:

I. Mecanismul de tranziţie între stări (analiza de tip „când”) sau II. Modul de ordonare al stărilor (analiza de tip „cum”).

I. Funcţie de mecanismul de tranziţie sunt evidenţiate două mari categorii:

I.a.) numărătoare asincrone şi I.b.) numărătoare sincrone.

I.a) O posibilă structură pentru un numărător asincron este prezentată în figura 3.30. Se poate constata că semnalul de intrare „IN” comandă bascularea primului bistabil din structură iar ieşirea acestuia „QA”, comandă tranziţia celui de-al doilea bistabil. La rândul său ieşirea acestui al doilea bistabil „QB”, comandă tranziţia celui de-al treilea bistabil, iar ieşirea celui de-al treilea bistabil „QC”, comandă tranziţia celui de-al patrulea bistabil. Evident (în acest caz) timpul de tranziţie dintre stări - definit ca diferenţa dintre momentul aplicării semnalului de intrare „IN” şi momentul stabilizării ieşirilor QA, QB, QC şi QD este egal cu suma timpilor de tranziţie a celor patru bistabili.

Figura 3.30 Numărător binar asincron de 4 biţi realizat cu bistabili de tip JK

I.b) O posibilă structură pentru un numărător sincron este prezentată în figura 3.31. In cazul numărătorului prezentat în figura 3.31 se poate constata că cei patru bistabili comută simultan semnalul de intrare în acest caz fiind chiar semnalul de ceas („CLK”).

Figura 3.31 Numărător binar sincron de 4 biţi realizat cu bistabili de tip JK


105

II. Funcţie de modul de ordonare al stărilor sunt evidenţiate următoarele categorii de numărătoare:

II.a) Numărătoare binare, numărătoare în cod Gray, numărătoare zecimale,

numărătoare în inel sau numărătoare Jhonson. II.b) Numărătoare care efectuează numărarea în sens crescător (direct) sau

numărătoare care efectuează numărarea în sens descrescător (invers).

Numărătorul binar Tabelul 3.9 prezintă modul de alocare al stărilor asociate funcţionării unui numărător binar de patru biţi.

Stare binar Stare zecimal QD QC QB QA

0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

Tabel nr. 3.9 Modul de alocare al stărilor asociate funcţionării numărătorului binar de patru biţi

Analiza tabelului 3.9 evidenţiază faptul că pentru codificarea stărilor se utilizează codul binar. Tabelul 3.10 pune în evidenţă modul în care este codificată informaţia zecimală în cod binar. Se constată că fiecare bit asociat unei ieşiri a numărătorului binar este ponderat conform tabelului 3.10

23 22 21 20 QD QC QB QA

0 1 0 1

Tabelul 3.10 Tabel explicativ al conversiei binar zecimal Astfel bitul asociat ieşirii „QA” are ponderea 20, bitul asociat ieşirii „QB” are ponderea 21, bitul asociat ieşirii „QC” are ponderea 22, iar bitul asociat ieşirii


106

„QD” are ponderea 23. In conformitate cu acest tabel, starea notată „5”din tabelul 3.9 este codificată binar „0101”. Relaţia (3.1) explicitează acest exemplu.

Z51421202120B0101 0123=+=×+×+×+×= (3.1)

Acest tip de numărător poate număra atât în sens crescător cât şi descrescător. Tranziţia între stări poate fi prezentată comod utilizând grafurile de tranziţie. Figura 3.32 explicitează modul de tranziţie între stări pentru acest tip de numărător pentru numărare în sens crescător, iar figura 3.33 explicitează modul de tranziţie între stări pentru acest tip de numărător pentru numărare în sens descrescător.

Figura nr. 3.32 Graful de fluenţă asociat

funcționării numărătorului binar de patru biţi cu numărare în sens crescător

Figura nr. 3.33 Graful de fluenţă asociat funcționării numărătorului binar de patru biţi

cu numărare în sens descrescător

Se constată că acest tip de numărător prezintă în funcţionare 16 stări distincte codificate binar. In cazul numărării în sens direct, numărătorul numără de la starea ”0” până la starea „15” după care se reia ciclul. In cazul numărării în sens invers, numărătorul numără de la starea ”15” până la starea „0” după care se reia ciclul.

Numărătorul binar în cod Gray. Tabelul 3.11 descrie modul de alocare al stărilor asociate funcţionarii unui numărător binar de 4 biţi dar în cod Gray.


107


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1

10 1 1 1 1 11 1 1 1 0 12 1 0 1 0 13 1 0 1 1 14 1 0 0 1 15 1 0 0 0

Tabel nr. 3.11 Modul de alocare al stărilor asociate funcţionării numărătorului binar în cod Gray

de patru biţi In cazul numărătorului în cod Gray se constată că oricare două stări diferă doar printr-un singur bit. Figura 3.34 arată modul în care sunt efectuate tranziţiile între cele 16 stări ale unui unui numărător binar în cod Gray, în cazul numărării în sens crescător. Funcţionarea este asemănătoarea cu cea a numărătorului binar prezentat anterior.

Figura nr. 3.34 Graful de fluenţă asociat funcționării numărătorului binar de patru biţi în cod Gray

cu numărare în sens crescător

Se observă că numărătorul numără de la starea ”0” până la starea „15” după care reia ciclul. Numărătorul zecimal Tabelul 3.12 prezintă modul în care sunt codificate cele zece stări ale unui numărător zecimal.

Stare binar Stare

zecimal QD QC QB QA 1 2 3 4 5 0 0 0 0 0 1 0 0 0 1


108

1 2 3 4 5 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1

Tabel nr. 3.12 Modul de alocare al stărilor asociate funcţionării numărătorului zecimal

Se constată că cele zece stări sunt identice cu primele zece stări ale numărătorului în cod binar. Figura 3.35 explicitează modul de tranziţie între stări pentru numărătorul zecimal în cazul numărării în sens crescător, iar figura 3.36 explicitează modul de tranziţie între stări pentru acest tip de numărător pentru numărare în sens descrescător.

Figura nr. 3.35 Graful de fluenţă asociat

funcționării numărătorului zecimal de patru biţi cu numărare în sens crescător

Figura nr. 3.36 Graful de fluenţă asociat funcționării numărătorului zecimal de patru

biţi cu numărare în sens descrescător Numărătorul în inel In cazul numărătorului în inel alocarea stărilor este prezentată în tabelul 3.13,


0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

Tabel nr. 3.13 Modul de alocare al stărilor asociate funcţionării numărătorului în inel de patru biţi

Figura 3.37 prezintă modul în care evoluează numărătorul în inel în cazul numărării directe.


109

Figura nr. 3.37 Graful de fluenţă asociat funcționării numărătorului în inel de patru biţi cu

numărare în sens crescător Se poate observa că bitul de valoare „1” este „circulat” între cele patru stări. In fapt este vorba de un registru de deplasare. Astfel informaţia existentă pe ieşirea QD este transferată la ieşirea QA, informaţia existentă anterior pe ieşirea QA este transferată pe ieşirea QB, informaţia existentă anterior pe ieşirea QB este transferată pe ieşirea QC, iar în final informaţia existentă anterior pe ieşirea QC este transferată pe ieşirea QD. Exemplificând, se poate observa că în conformitate cu figura 3.37 Starea notată „2” (0100) evoluează spre starea notată „3” (1000) conform acestui algoritm. Numărătorul de tip Jhonson. Tabelul 3.14 prezintă modul de alocare al stărilor pentru numărătorul de tip Jhonson.


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 1 1 1 4 1 1 1 1 5 1 1 1 0 6 1 1 0 0 7 1 0 0 0

Tabel nr. 3.14 Modul de alocare al stărilor asociate funcţionării numărătorului Jhonson de patru

biţi Figura 3.38 prezintă modul în care evoluează numărătorul Jhonson în cazul numărării directe.

Figura nr. 3.38 Graful de fluenţă asociat funcţionării numărătorului Jhonson de patru biţi cu

numărare în sens crescător


110

Numărătorul de tip Jhonson operează asemănător numărătorului în inel. In principiu este vorba tot de un registru de deplasare cu observaţia că transferul informaţiei între ieşirea QD şi ieşirea QA se face prin complementarea acesteia. Mai exact dacă valoarea bitului asociat ieşirii QD este „1” logic aceasta este transferată cu valoarea „0” logic. Restul transferurilor este identic celui descris pentru numărătorul în inel.

c.) Descriere VERILOG HDL In mod uzual pentru descrierea numărătoarelor se pot folosi tehnicile clasice de descriere (organigramă, tabel de tranziţii, sau grafuri de fluenţa). Trebuie totuşi menţionat că organigramele sunt rar folosite întrucât între tranziţiile între stări nu există nici un fel de condiţionări. Modul în care sunt utilizate tabelele de tranziţii, sau grafurile de fluenţă va fi prezentat în secţiunile următoare. Prezenta secţiune îşi propune să prezinte modul în care este utilizat limbajul VERILOG HDL pentru descrierea funcţionării unui numărător cu numărare în sens direct. Exemplul este preluat din literatura de specialitate. module up_counter (out, enable, clk, reset); // Port de ieşire output [7:0] out; // Port de intrare input enable, clk, reset; // Variabile interne reg [7:0] out; // Descriere numărător always @(posedge clk) if (reset) begin out <= 8'b0 ; end else if (enable) begin out <= out + 1; end endmodule 3.2.2 Numărător de 4 biţi binar asincron Numărătorul conţine 4 bistabili şi porţi adiţionale care permit ca numărătorul să poată fi utilizat în patru moduri:


111

1. Modul de lucru 1. Numărător cu 2 stări realizat prin utilizarea unui singur bistabil din structură. Acest mod de lucru este utilizat pentru divizarea la 2.

2. Modul de lucru 2. Numărător cu 8 stări realizat prin utilizarea a 3 bistabili din structură. Acest mod de lucru este utilizat pentru divizarea la 8.

3. Modul de lucru 3. Numărător cu 16 stări realizat prin utilizarea tuturor celor 4 bistabili din structură. Tranziţia între stări se efectuează conform grafului de fluenţă prezentat în figura 3.32.

4. Modul de lucru 4. Numărător cu 16 stări realizat prin utilizarea tuturor celor 4 bistabili din structură. Tranziţia între stări nu se efectuează conform grafului de fluenţă prezentat în figura 3.32.

a.) Simbol

Figura 3.39 prezintă simbolul numărătorului binar de 4 biţi unui în standard ANSI, iar Figura 3.40 prezintă simbolul numărătorului binar de 4 biţi unui în standard DIN

Figura 3.39 Numărător binar asincron de 4 biţi standard ANSI

Figura 3.40 Numărător binar asincron de 4 biţi standard DIN


A, B intrări de date, asincrone, utilizate în procesul de numărare; R0(1), R0(2) intrări de control, asincrone; funcţie de valorile logice aplicate la

aceste intrări numărătorul funcţionează în regim de numărare sau este poziţionat pe “0” logic (QA=0; QB=0; QC=0; QD=0).

QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării Tabelul 3.15 prezintă modul de comandă al numărătorului funcţie de valorile asociate intrărilor de control.

Intrări control R0(1) R0(2)

Observaţii

0 0 Numără 0 1 Numără 1 0 Numără 1 1 Poziţionează ieşirile pe “0”


112

Tabelul 3.15. Tabel de adevăr privind rolul intrărilor de control

După cum a fost menţionat acest numărător poate opera în 4 moduri de lucru funcţie de modul în care sunt conectate intrările. c1.) Modul de lucru 1. Semnalul de intrare se aplică pe intrarea A iar semnalul de ieşire se culege de la ieşirea QA

• Descrierea funcţionării cu ajutorul tabelului de tranziţii. Tabelul 3.16 prezintă modul de codificare al stărilor

Stare binar Stare

zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1

Tabel nr. 3.16 Modul de codificare al stărilor asociate funcţionării numărătorului binar de 4 biţi în regimul 1 de lucru

Tabelul simplificat de tranziţii este prezentat în tabelul 3.17

Stare prezentă Stare viitoare

QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0

Tabelul nr. 3.17. Tabel de tranziţii simplificat pentru numărătorul binar asincron

în regim de numărare până la 2 – modul 1 de lucru.

• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă asociat funcţionării numărătorului binar în modul de lucru 1 este prezentat în figura 3.41. Se constată că numărătorul evoluează numai între starea ”0” şi „1”, concluzie ce reiese şi din analiza tabelului 3.17

Figura 3.41 Graful de fluenţă asociat funcţionării numărătorului binar de 4 biţi în modul de lucru 1.

• Simularea funcţionării cu ajutorul Multisim. Schema utilizată este prezentată în figura 3.42.


113

Figura 3.42 Circuit utilizat pentru simularea funcţionării numărătorului binar în regim de

numărare până la 2 – modul 1 de lucru.

Se observă că semnalul de intrare se aplică pe intrarea „A” prin intermediul unui generator de impulsuri. Intrările de control sunt atacate cu ajutorul unui alt generator de impulsuri care are rolul ca iniţial să poziţioneze ieşirile numărătorului pe „0” logic pentru ca apoi să poziţioneze numărătorul în regim de numărare. Rezultatele simulării sunt prezentate în figura 3.43

Figura 3.43 Formele de undă obţinute prin simularea funcţionării circuitului din figura 3.42

iii.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă

faptul că tranziţiile la ieşire au loc numai la ieşirea QA pe tranziţia HL a impulsului aplicat pe intrarea A.

iv.) Analiza de tip „cum”: � momentul t1; intrările de control au valorile: R0(1)=1;

R0(2)=1; registrul se găseşte în starea iniţială QA=0; QB=0; QC=0; QD=0

� momentul t2; intrările de control au valorile: R0(1)=0; R0(2)=0; registrul este în regim de numărare şi trece în starea QA=1; QB=0; QC=0; QD=0;



114


c2.) Modul de lucru 2. Semnalul de intrare se aplică pe intrarea B iar semnalul de ieşire se culege de la ieşirile QB, QC, QD.

• Descrierea funcţionării cu ajutorul tabelului de tranziţii. Tabelul 3.18 prezintă modul în care sunt codificate stările în acest caz.

Stare binar Stare

zecimal QD QC QB QA 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0 5 1 0 1 0 6 1 1 0 0 7 1 1 1 0

Tabel nr. 3.18 Modul de codificare al stărilor asociate funcţionării numărătorului binar de 4 biţi

în regimul 2 de lucru Tabelul de tranziţii asociat funcţionării numărătorului binar de 4 biţi în regimul 2 de lucru este prezentat în tabelul 3.19.


QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 0 0 0 0 0

Tabelul nr. 3.19 Tabel de tranziţii simplificat pentru numărătorul binar asincron


• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă asociat funcţionării numărătorului binar de 4 biţi în regimul 2 de lucru este prezentat în figura 3.44.


115

Figura 3.44 Graful de fluenţă asociat funcţionării numărătorului binar de 4 biţi în modul de lucru 2.

• Simularea funcţionării cu ajutorul Multisim. Schema utilizată este prezentată

în figura 3.44.

Figura 3.44 Circuit utilizat pentru simularea funcţionării numărătorului binar în regim de

numărare până la 8 – modul 2 de lucru. Se observă că semnalul se aplică pe intrarea B prin intermediul unui generator de impulsuri. Intrările de control sunt atacate prin intermediul unui alt generator de impulsuri care iniţial poziţionează numărătorul în starea QA=0, QB=0, QC=0, QD=0 iar ulterior poziţionează numărătorul în starea de numărare. Ieşirile valide sunt QB, QC şi QD. Formele de undă rezultate în urma simulării sunt prezentate în figura 3.45



116

i.) Analiza de tip „când” Formele de undă pun în evidenţa faptul ca tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea B comandă tranziţia la ieşirea QB, tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC, iar tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD. Este adevărat ca acest lucru este mai puţin uşor de observat în figura 3.45 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.

ii.) Analiza de tip „cum”: � momentul t1; intrările de control au valorile: R0(1)=1;










c3.) Modul de lucru 3. Semnalul de intrare se aplică pe intrarea A iar semnalul de ieşire se culege de la ieşirile QA, QB, QC, QD. In plus ieşirea QA trebuie conectată la intrarea B.

• Descrierea funcţionării cu ajutorul tabelului de tranziţii. Tabelul 3.9 prezintă modul în care sunt codificate stările în acest caz. Tabelul de tranziţii asociat


117

funcţionării numărătorului binar de 4 biţi în regimul 3 de lucru este prezentat în tabelul 3.20


QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0

Tabelul nr. 3.20 Tabel de tranziţii simplificat pentru numărătorul binar asincron



• Simularea funcţionării cu ajutorul Multisim. Schema utilizată este prezentată în figura 3.46. Se constată – după cum a fost deja amintit – că semnalul de intrare, generat de un generator de impulsuri, este aplicat pe intrarea A, iar ieşirea QA este conectată la intrarea B.

Figura 3.46. Circuit utilizat pentru simularea funcţionării numărătorului binar în regim de



118

Formele de undă rezultate în urma simulării funcţionării circuitului prezentat în figura 3.46 sunt prezentate în figura 3.47


i.) Analiza de tip „când” Formele de undă pun în evidenţa faptul ca

tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea A comandă tranziţia la ieşirea QA, tranziţia HL de la ieşirea QA comandă tranziţia la ieşirea QB,tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC, iar tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD. Este adevărat ca acest lucru este mai puţin uşor de observat în figura 3.47 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.








119











� momentul t16 intrările de control au valorile: R0(1)=0; R0(2)=0; registrul este în regim de numărare şi trece în starea QA=1; QB=1; QC=1; QD=1;


c4.) Modul de lucru 4. Semnalul de intrare se aplică pe intrarea B iar semnalul de ieşire se culege de la ieşirile QA, QB, QC, QD. In plus ieşirea QD trebuie conectată la intrarea A.



120

Stare binar Stare

zecimal QD QC QB QA 0 0 0 0 0 1 0 1 0 0 2 0 0 1 0 3 0 1 1 0 4 0 0 0 1 5 0 1 0 1 6 0 0 1 1 7 0 1 1 1 8 1 0 0 0 9 1 1 0 0

10 1 0 1 0 11 1 1 1 0 12 1 0 0 1 13 1 1 0 1 14 1 0 1 1 15 1 1 1 1

Tabel nr. 3.21 Modul de codificare al stărilor asociate funcţionării numărătorului binar de 4 biţi

în regimul 4 de lucru Modul de tranziţie între diferitele stări este prezentat în tabelul 3.22.

Stare prezentă Stare viitoare QA QB QC QD QA+ QB+ QC+ QD+ 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 0 0 1 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0

Tabelul nr. 3.22. Tabel de tranziţii simplificat pentru numărătorul binar asincron în regim de

numărare până la 16 – modul 4 de lucru


121


Figura 3.48. Graful de fluenţă asociat funcţionării numărătorului binar de 4 biţi în modul

de lucru 4.

• Simularea funcţionării cu ajutorul Multisim. Schema utilizată este prezentată în figura 3.46. Se constată – după cum a fost deja amintit – că semnalul de intrare, generat de un generator de impulsuri, este aplicat pe intrarea A, iar ieşirea QA este conectată la intrarea B.

Figura 3.49. Circuit utilizat pentru simularea funcţionării numărătorului binar în regim de

numărare până la 16 – modul 4 de lucru Rezultatele simulării funcţionării circuitului din figura 3.49 este prezentat în figura 3.50. i.) Analiza de tip „când” Formele de undă pun în evidenţa faptul ca

tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea B comandă tranziţia la ieşirea QB, tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC, tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD, iar tranziţia HL de la ieşirea QD comandă tranziţia la ieşirea QA. Este adevărat ca acest lucru este mai puţin uşor de observat în figura 3.49 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.

ii.) Analiza de tip „cum”:


122

� Intervalul 0- t0; intrările de control au valorile: R0(1)=1; R0(2)=1; registrul se găseşte în starea iniţială QA=0; QB=0; QC=0; QD=0



� momentul t1; intrările de control au valorile: R0(1)=0;

R0(2)=0; registrul este în regim de numărare şi trece în starea QA=0; QB=0; QC=1; QD=0;








123







� momentul t14 intrările de control au valorile: R0(1)=0; R0(2)=0; registrul este în regim de numărare şi trece în starea QA=1; QB=1; QC=1; QD=1;


d.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui numărătorului binar de 4 biţi .MODEL CNTR_4ABIN d_chip ( behaviour= " +; CNTR_4ABIN 4-BIT BINARY COUNTER +/inputs INA INB R01 R02 +/outputs QA QB QC QD +/module CNT_A +/inputs IN R01 R02 +/outputs Q +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock IN - 1 1 2 +;SYNC +; IN R01 R02 F NF + X X X X F+0 +;ASYNC +; IN R01 R02 F NF + X H H X L + X X X X F0 +/table 1 +; IN R01 R02 F Q + X X X X F0


124

+/delay 3 +;input output Rise time Fall time + IN Q 16n 18n + R01 Q X 40n + R02 Q X 40n +/constraint 5 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH IN HL IN MIN 15n + 'PULSE WIDTH' LH R01 HL R01 MIN 15n + 'PULSE WIDTH' LH R02 HL R02 MIN 15n + 'SETUP' HL IN HL R01 MIN 30n + 'SETUP' HL IN HL R02 MIN 30n +/endmodule +/module CNT_B +/inputs IN R01 R02 +/outputs Q1 Q2 Q3 +/clock IN - 3 1 2 +;SYNC +; IN R01 R02 F F F NF NF NF + X X X X X X F+0 F+1 F+2 +;ASYNC +; IN R01 R02 F F F NF NF NF + X H H X X X L L L + X X X X X X F+0 F+1 F+2 +/table 1 +; IN R01 R02 F F F NF NF NF + X X X X X X F0 F1 F2 +/delay 9 +;input output Rise time Fall time + IN Q1 16n 21n + IN Q2 16n 21n + IN Q3 32n 35n + R01 Q1 X 40n + R02 Q1 X 40n + R01 Q2 X 40n + R02 Q2 X 40n + R01 Q3 X 40n + R02 Q3 X 40n +/constraint 5 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH IN HL IN MIN 30n + 'PULSE WIDTH' LH R01 HL R01 MIN 15n + 'PULSE WIDTH' LH R02 HL R02 MIN 15n + 'SETUP' HL IN HL R01 MIN 30n + 'SETUP' HL IN HL R02 MIN 30n +/endmodule +/instance CNT_A INA R01 R02 QA +/instance CNT_B INB R01 R02 QB QC QD +")

3.2.3 Numărător de 4 biţi zecimal asincron Numărătorul zecimal de 4 biţi conţine 4 bistabili în structură şi numără de la „0” la „9”. Ca şi numărătorul binar prezentat în secţiunea precedentă conţine în structură şi logica aferentă pentru a putea număra până a 2 – situaţie în care este utilizat un singur bistabil din structură – sau până la 5, situaţie in care sunt utilizaţi trei bistabili din structură. Şi în acest caz există 4 moduri de lucru:


125

1. Modul de lucru 1. Numărător cu 2 stări realizat prin utilizarea unui singur bistabil din structură. Acest mod de lucru este utilizat pentru divizarea la 2.

2. Modul de lucru 2. Numărător cu 5 stări realizat prin utilizarea a 3 bistabili din structură. Acest mod de lucru este utilizat pentru divizarea la 5.

3. Modul de lucru 3. Numărător cu 10 stări realizat prin utilizarea tuturor celor 4 bistabili din structură. Tranziţia între stări se efectuează conform grafului de fluenţă prezentat în figura 3.35.

4. Modul de lucru 4. Numărător cu 10 stări realizat prin utilizarea tuturor celor 4 bistabili din structură. Tranziţia între stări nu se efectuează conform grafului de fluenţă prezentat în figura 3.35.

a.) Simbol Figura 3.51 prezintă simbolul ANSI al unui numărător asincron zecimal, iar figura 3.52 prezintă simbolul DIN al aceluiaşi tip de numărător

Figura 3.51 Numărător zecimal asincron de 4 biţi standard ANSI

Figura 3.52 Numărător zecimal asincron de 4 biţi standard DIN

b.) Notaţii folosite A, B intrări de date, asincrone, utilizate în procesul de numărare; R0(1), R0(2) intrări de control, asincrone; funcţie de valorile logice aplicate la

aceste intrări, numărătorul funcţionează în regim de numărare sau este poziţionat în starea QA=0; QB=0; QC=0; QD=0.

R9(1), R9(2) intrări de control, asincrone; funcţie de valorile logice aplicate la aceste intrări, numărătorul funcţionează în regim de numărare sau este poziţionat în starea QA=1; QB=0; QC=0; QD=1.

QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării Tabelul 3.23 prezintă modul de comandă al numărătorului funcţie de valorile asociate intrărilor de control.


126

Intrări control R0(1) R0(2) R9(1) R9(2)

Observaţii

0 0 0 0 Numără 0 0 0 1 Numără 0 0 1 0 Numără 0 0 1 1 Poziţionează QA=1;QB=0; QC=0; QD=1 0 1 0 0 Numără 0 1 0 1 Numără 0 1 1 0 Numără 0 1 1 1 Poziţionează QA=1;QB=0; QC=0; QD=1 1 0 0 0 Numără 1 0 0 1 Numără 1 0 1 0 Numără 1 0 1 1 Poziţionează QA=1;QB=0; QC=0; QD=1 1 1 0 0 Poziţionează QA=0;QB=0; QC=0; QD=0 1 1 0 1 Poziţionează QA=0;QB=0; QC=0; QD=0 1 1 1 0 Poziţionează QA=0;QB=0; QC=0; QD=0 1 1 1 1 Poziţionează QA=1;QB=0; QC=0; QD=1

Tabelul 3.23. Tabel de adevăr privind rolul intrărilor de control

Ca şi în cazul numărătorului binar şi acest numărător poate opera în 4 moduri de lucru funcţie de modul în care sunt conectate intrările. c1.) Modul de lucru 1. Semnalul de intrare se aplică pe intrarea A iar semnalul de ieşire se culege de la ieşirea QA

• Descrierea funcţionării cu ajutorul tabelului de tranziţii. Tabelul 3.24

prezintă modul de codificare al stărilor


0 0 0 0 0 1 0 0 0 1

Tabel nr. 3.24 Modul de codificare al stărilor asociate funcţionării numărătorului zecimal în

regimul 1 de lucru Tabelul simplificat de tranziţii este prezentat în tabelul 3.25


QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0

Tabelul nr. 3.25. Tabel de tranziţii simplificat pentru numărătorul zecimal în regim de



127

• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă

asociat funcţionării numărătorului zecimal în modul de lucru 1 este prezentat în figura 3.53. Se constată că numărătorul evoluează numai între starea ”0” şi „1”, concluzie ce reiese şi din analiza tabelului 3.25

Figura 3.53 Graful de fluenţă asociat funcţionării numărătorului zecimal în modul de lucru 1.


Figura 3.54 Circuit utilizat pentru simularea funcţionării numărătorului zecimal în regim de


Se observă că semnalul de intrare se aplică pe intrarea „A” prin intermediul unui generator de impulsuri. Intrările de control R0(1), R0(2) sunt atacate cu ajutorul unui alt generator de impulsuri care are rolul ca iniţial să poziţioneze ieşirile numărătorului pe „0” logic pentru ca apoi să poziţioneze numărătorul în regim de numărare. Rezultatele simulării sunt prezentate în figura 3.55. i.) Analiza de tip „când” Analiza formelor de undă pune în evidenţă

faptul că tranziţiile la ieşire au loc numai la ieşirea QA pe tranziţia HL a impulsului aplicat pe intrarea A.


R0(2)=1; R9(1)=0; R9(2)=0 registrul se găseşte în starea iniţială QA=0; QB=0; QC=0; QD=0


128

� momentul t2; intrările de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este în regim de numărare şi trece în starea QA=1; QB=0; QC=0; QD=0;




c2.) Modul de lucru 2. Semnalul de intrare se aplică pe intrarea B iar semnalul de ieşire se culege de la ieşirile QB, QC, QD.



0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0

Tabel nr. 3.26 Modul de codificare al stărilor asociate funcţionării numărătorului zecimal în regimul 2 de lucru

Tabelul de tranziţii asociat funcţionării numărătorului zecimal în regimul 2 de lucru este prezentat în tabelul 3.27.

Stare prezentă Stare viitoare QD QC QB QA QD+ QC+ QB+ QA+

0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0

Tabelul nr. 3.27 Tabel de tranziţii simplificat pentru numărătorul zecimal în regim de numărare până la 5 – modul 2 de lucru.


129

• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă

asociat funcţionării numărătorului zecimal în regimul 2 de lucru este prezentat în figura 3.56.



în figura 3.57.


numărare până la 5 – modul 2 de lucru Semnalul de intrare este generat de un generator de impulsuri şi este aplicat pe intrarea B. Intrările de control R9(1), R9(2) sunt la masă iar celelalte două intrări de control R0(1), R0(2) sunt atacate prin intermediul unui alt generator de semnal. Astfel în situaţia în care {R9(1),R9(2),R0(1),R0(2)}={0,0,1,1} Numărătorul este poziţionat în starea „0” adică, {QA,QB,QC,QD}={0,0,0,0}. In situaţia în care {R9(1),R9(2),R0(1),R0(2)}={0,0,0,0} numărătorul trece în starea de numărare. Formele de undă rezultate în urma simulării sunt vizualizate cu ajutorul unui analizor logic şi sunt prezentate în figura 3.58.


130


i.) Analiza de tip „când” Formele de undă pun în evidenţa faptul ca

tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea B comandă tranziţia la ieşirea QB, tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC, iar tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD. Ca şi în cazul formelor de undă prezentate in figura 3.45, acest lucru este dificil de observat în figura 3.58 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.


R0(2)=0; R9(1)=0; R9(2)=0 registrul se găseşte în starea de numărare şi trece din starea iniţială QA=0; QB=0; QC=0; QD=0 în starea QA=0; QB=1; QC=0; QD=0





c3.) Modul de lucru 3. Semnalul de intrare se aplică pe intrarea A iar semnalul de ieşire se culege de la ieşirile QA, QB, QC, QD. In plus ieşirea QA trebuie conectată la intrarea B.


131

• Descrierea funcţionării cu ajutorul tabelului de tranziţii. Tabelul 3.12 prezintă modul în care sunt codificate stările în acest caz. Tabelul de tranziţii asociat funcţionării numărătorului zecimal în regimul 3 de lucru este prezentat în tabelul 3.28


QD QC QB QA QD+ QC+ QB+ QA+ 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0

Tabelul nr. 3.28 Tabel de tranziţii simplificat pentru numărătorul zecimal în regim de


• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă asociat funcţionării numărătorului zecimal în regimul 3 de lucru este prezentat în figura 3.59.



în figura 3.60. Se observă că semnalul de intrare este aplicat prin intermediul unui generator de impulsuri pe intrarea A. Intrările de control R9(1), R9(2) sunt conectate la masă, iar intrările de control R0(1), R0(2) sunt atacate prin intermediul unui


132


numărare până la 10 – modul 3 de lucru generator de semnal programat astfel încât iniţial numărătorul este poziţionat în starea „0”, pentru ca în continuare să fie trecut în starea de numărare. Rezultatele obţinute prin simularea acestui circuit sunt prezentate în figura 3.61.

Figura 3.61 Formele de undă obţinute prin simularea funcţionării

circuitului din figura 3.60 i.) Analiza de tip „când” Formele de undă pun în evidenţa faptul ca

tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea A comandă tranziţia la ieşirea QA, tranziţia HL de la ieşirea QA comandă tranziţia la ieşirea QB, tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC iar tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD.. Ca şi în cazul formelor de undă prezentate in figura 3.45, acest lucru este dificil de observat în figura 3.61 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.

ii.) Analiza de tip „cum”: � anterior momentului t1; intrările de control au avut

valorile: R0(1)=1; R0(2)=1; R9(1)=0; R9(2)=0 şi ca tare


133

registrul a fost poziţionat în starea iniţială QA=0; QB=0; QC=0; QD=0.










� momentul t10; intrările de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este în regim de numărare şi trece în starea iniţială QA=0; QB=0; QC=0; QD=1 şi se reia numărarea;

c4.) Modul de lucru 4. Semnalul de intrare se aplică pe intrarea B iar semnalul de ieşire se culege de la ieşirile QA, QB, QC, QD. In plus ieşirea QD trebuie conectată la intrarea A.



134


0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0 5 0 0 0 1 6 0 0 1 1 7 0 1 0 1 8 0 1 1 1 9 1 0 0 1

Tabel nr. 3.29 Modul de alocare al stărilor asociate funcţionării

numărătorului zecimal in modul de lucru 4 Tabelul de tranziţii asociat funcţionării numărătorului zecimal în regimul 4 de lucru este prezentat în tabelul 3.30

Stare prezentă Stare viitoare QD QC QB QA QD+ QC+ QB+ QA+

0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0

Tabelul nr. 3.30 Tabel de tranziţii simplificat pentru numărătorul zecimal în regim de numărare până la 10 – modul 4 de lucru.

• Descrierea funcţionării cu ajutorul grafului de fluenţă. Graful de fluenţă asociat funcţionării numărătorului zecimal în regimul 3 de lucru este prezentat în figura 3.62.



135


Figura 3.63 Circuit utilizat pentru simularea funcţionării numărătorului zecimal în regim

de numărare până la 10 – modul 4 de lucru După cum a fost amintit, se observă că semnalul de intrare este aplicat prin intermediul unui generator de impulsuri pe intrarea B. Suplimentar ieşirea QD este conectată la intrarea A. Intrările de control R9(1), R9(2) sunt conectate la masă, iar intrările de control R0(1), R0(2) sunt atacate prin intermediul unui generator de semnal programat astfel încât iniţial numărătorul este poziţionat în starea „0”, pentru ca în continuare să fie trecut în starea de numărare. Rezultatele obţinute prin simularea acestui circuit sunt prezentate în figura 3.64.


i.) Analiza de tip „când” Formele de undă pun în evidenţă faptul că

tranziţiile de la ieşire au loc pe frontul HL al impulsului de comandă. Fiind un numărător asincron tranziţia HL de la intrarea B comandă tranziţia la ieşirea QB, tranziţia HL de la ieşirea QB comandă tranziţia la ieşirea QC, tranziţia HL de la ieşirea QC comandă tranziţia la ieşirea QD iar tranziţia HL de la ieşirea QD comandă


136

tranziţia la intrarea A. Ca şi în cazul formelor de undă prezentate in figura 3.45, acest lucru este dificil de observat în figura 3.64 întrucât timpii de tranziţie sunt mult mai mici decât duratele impulsurilor.

ii.) Analiza de tip „cum”: � anterior momentului t1; intrările de control au avut

valorile: R0(1)=1; R0(2)=1; R9(1)=0; R9(2)=0 şi ca tare registrul a fost poziţionat în starea iniţială QA=0; QB=0; QC=0; QD=0.










� momentul t10; intrările de control au valorile: R0(1)=0; R0(2)=0; R9(1)=0; R9(2)=0 registrul este în regim de numărare şi trece în starea iniţială QA=0; QB=0; QC=0; QD=1 şi se reia numărarea;

d.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere a unui numărătorului zecimal asincron


137

.MODEL CNTR_4ADEC d_chip ( behaviour= " +; TIL ASYNCHRONOUS 4-BIT DECADE COUNTER +/inputs IN CLR +/outputs Q0 Q1 Q2 Q3 +/clock IN - 4 3 2 +;SYNC +; IN CLR F F F F NF NF NF NF + X L H L L L L L L L + X L X X X X F+0 F+1 F+2 F+3 + X X X X X X L L L L +;ASYNC +; IN CLR F F F F NF NF NF NF + X H X X X X H H H H + X X X X X X F0 F1 F2 F3 +/table 1 +; IN CLR F F F F NF NF NF NF + X X X X X X F0 F1 F2 F3 +/delay 7 +;input output Rise time Fall time + IN Q0 2n 2n + IN Q1 2n 2n + IN Q2 3n 3n + IN Q3 2n 2n + CLR Q1 X 4n + CLR Q2 X 4n + CLR Q3 X 4n +/constraint 4 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' LH IN HL IN MIN 2n + 'PULSE WIDTH' HL IN LH IN MIN 2n + 'PULSE WIDTH' LH CLR HL CLR MIN 2n + 'SETUP' HL IN HL CLR MIN 0n +")

3.2.4 Numărător de 4 biţi binar, sincron Numărătorul de 4 biţi binar sincron conţine 4 bistabili în structură şi numără - ca şi numărătorul de 4 biţi binar asincron - de la „0” la „15”. Deosebirea majoră o constituie modul de tranziţie între stări. Suplimentar, există facilităţi de încărcare paralel ceea ce permite ca numărarea să pornească dintr-o anumită stare. De asemenea există facilitatea de transfer anticipat, ceea ce măreşte viteza de numărare. a.) Simbol Figura 3.65 prezintă simbolul în standard ANSI al acestui numărător, iar figura 3.66 prezintă simbolul în standard DIN.


138

Figura 3.65 Numărător binar sincron de 4 biţi

standard ANSI Figura 3.66 Numărător binar sincron de 4 biţi

standard DIN b.) Notaţii folosite A, B, C, D intrări de date, sincrone, folosite în cazul încărcării paralel; CLR intrare de control, sincronă; activă pe “0” logic; forţează trecerea

numărătorului în starea QA=0; QB=0; QC=0; QD=0. ENP, ENT intrări de control cu rol de validare al numărătorului; pentru validare

este necesar ca ambele intrări să fie activate simultan; CLK intrare de sincronizare; LOAD intrare de control asincronă; comandă modul de încărcare paralel; RCO ieşire activă în situaţia in care numărătorul ajunge în starea “1111”

utilizată pentru conectarea în cascadă a numărătorului; QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării După cum a fost amintit deosebirea majoră între acest numărător şi cel binar asincron - atunci când acesta din urma operează în modul de lucru 3 - o constituie modul de tranziţie între stări. Ca atare modul de codificare al stărilor este cel prezentat în tabelul 3.9, iar tabelul de tranziţie al stărilor este identic cu tabelul 3.20. Mai mult chiar, şi descrierea cu ajutorul grafurilor de fluenţă este identică cu cea prezentată în figura 3.32. Ceea ce ar trebui adăugat este legat de efectul intrărilor de control. Circuitul are patru moduri de funcţionare: aducere la „0’ sincronă (reset sincron); încărcare paralelă; numărare directă şi menţinerea a stării (hold).

1. aplicarea unui semnal „0” logic (LOW) pe intrarea CLR blochează procesul de numărare sau de încărcare paralelă şi forţează numărătorul să treacă în starea QA=0, QB=0; QC=0;QD=0 la primul front LH al impulsului aplicat pe CLK;

2. aplicarea unui semnal „0” logic (LOW) pe intrarea LOAD, blochează procesul de numărare şi transferă datele de la intrare la ieşire (QA=A; QB=B; QC=C; QD=D) la primul front LH al impulsului aplicat pe CLK;


139

3. aplicarea unor semnale de valoare „1” logic (HIGH) pe intrările CLR, LOAD, ENT, ENP forţează numărătorul în starea de numărare directă iar;

4. aplicarea unor semnale de valoare „1” logic (HIGH) pe intrările CLR, LOAD, şi existenţa unui semnal „0” logic pe una dintre intrările ENP sau ENT forţează numărătorul în starea de a aşteptare (menţine starea.

d.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere pentru numărătorul binar, sincron, de 4 biţi .MODEL CNTR_4SBIN d_chip ( behaviour= " +; TIL SYNCHRONOUS 4-BIT BINARY COUNTER - SYNC CLR +/inputs CLK ~CLR ENT ENP ~LOAD A B C D +/outputs QA QB QC QD RCO +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock CLK + 5 7 1 +;SYNC +;CLK ~CLR ENT ENP ~LOAD A B C D + X L X X X X X X X F F F F F NF NF NF NF NF X X X X X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X L H H H H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X L X X X X F F F F F NF NF NF NF NF X X X X X A B C D L +;CLK ~CLR ENT ENP ~LOAD A B C D + X X H H H X X X X F F F F F NF NF NF NF NF

H H H H X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X X H H H X X X X F F F F F NF NF NF NF NF

H H H H X F+0 F+1 F+2 F+3 H +;CLK ~CLR ENT ENP ~LOAD A B C D + X X H H H X X X X F F F F F NF NF NF NF NF X X X X X F+0 F+1 F+2 F+3 L +;CLK ~CLR ENT ENP ~LOAD A B C D + X X H H H X X X X F F F F F NF NF NF NF NF X X X X X F0 F1 F2 F3 F4 +;ASYNC +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X X X X X X F F F F F NF NF NF NF NF X X X X X F0 F1 F2 F3 F4


140

+/TABLE 1 +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X X X X X X F F F F F QA QB QC QD RCO X X X X X F0 F1 F2 F3 F4 +/delay 9 +;input output Rise time Fall time + CLK RCO 3n 3n + CLK QA 3n 3n + CLK QB 3n 3n + CLK QC 3n 3n + CLK QD 3n 3n + ~CLR QA X 4n + ~CLR QB X 4n + ~CLR QC X 4n + ~CLR QD X 4n +/constraint 24 +; Name Event From Event To Min/Max Time + 'PULSE WIDTH' HL CLK LH CLK MIN 3n + 'PULSE WIDTH' HL ~CLR LH ~CLR MIN 2n + 'SETUP' LH A LH CLK MIN 0n + 'SETUP' LH B LH CLK MIN 0n + 'SETUP' LH C LH CLK MIN 0n + 'SETUP' LH D LH CLK MIN 0n + 'SETUP' HL A LH CLK MIN 0n + 'SETUP' HL B LH CLK MIN 0n + 'SETUP' HL C LH CLK MIN 0n + 'SETUP' HL D LH CLK MIN 0n + 'SETUP' LH ENT LH CLK MIN 0n + 'SETUP' LH ENP LH CLK MIN 0n + 'SETUP' HL ~LOAD LH CLK MIN 0n + 'SETUP' HL ~CLR LH CLK MIN 0n + 'HOLD' LH CLK HL A MIN 0n + 'HOLD' LH CLK HL B MIN 0n + 'HOLD' LH CLK HL C MIN 0n + 'HOLD' LH CLK HL D MIN 0n + 'HOLD' LH CLK LH A MIN 0n + 'HOLD' LH CLK LH B MIN 0n + 'HOLD' LH CLK LH C MIN 0n + 'HOLD' LH CLK LH D MIN 0n + 'HOLD' LH CLK LH ~LOAD MIN 0n + 'HOLD' LH CLK LH ~CLR MIN 0n +")

3.2.5 Numărător de 4 biţi zecimal sincron Numărătorul zecimal sincron conţine 4 bistabili în structură şi numără - ca şi numărătorul zecimal asincron - de la „0” la „9”. Ca şi în cazul numărătorului binar sincron de patru biţi, şi în cazul acestui numărător tranziţiile se ieşire se execută sincron pe frontul LH al impulsului de ceas. Si de această dată există facilităţi de încărcare paralel ceea ce permite ca numărarea să pornească dintr-o anumită stare. De asemenea există facilitatea de transfer anticipat, ceea ce măreşte viteza de numărare. a.) Simbol


141

Figura 3.67 prezintă simbolul în standard ANSI al acestui numărător, iar figura 3.68 prezintă simbolul în standard DIN.

Figura 67 Numărător zecimal sincron de 4 biţi

standard ANSI Figura 3.68 Numărător zecimal sincron de 4 biţi

standard DIN b.) Notaţii folosite A, B, C, D intrări de date, sincrone, folosite în cazul încărcării paralel; CLR intrare de control, sincronă; activă pe “0” logic; forţează trecerea

numărătorului în starea QA=0; QB=0; QC=0; QD=0. ENP, ENT intrări de control cu rol de validare al numărătorului; pentru validare

este necesar ca ambele intrări să fie activate simultan; CLK intrare de sincronizare; LOAD intrare de control asincronă; comandă modul de încărcare paralel; RCO ieşire activă în situaţia in care numărătorul ajunge în starea “1001”

utilizată pentru conectarea în cascadă a numărătorului; QA, QB ieşiri date. QC, QD c.) Descrierea funcţionării După cum a fost amintit deosebirea majoră între acest numărător şi cel zecimal asincron - atunci când acesta din urma operează în modul de lucru 3 - o constituie modul de tranziţie între stări. Ca atare modul de codificare al stărilor este cel prezentat în tabelul 3.12, iar tabelul de tranziţie al stărilor este identic cu tabelul 3.28. Mai mult chiar, şi descrierea cu ajutorul grafurilor de fluenţă este identică cu cea prezentată în figura 3.35. Ceea ce ar trebui adăugat este legat de efectul intrărilor de control. Circuitul are patru moduri de funcţionare:

1. aplicarea unui semnal „0” logic (LOW) pe intrarea CLR blochează procesul de numărare sau de încărcare paralelă şi forţează numărătorul să treacă în starea QA=0, QB=0; QC=0;QD=0 la primul front LH al impulsului aplicat pe CLK;


142

2. aplicarea unui semnal „0” logic (LOW) pe intrarea LOAD, blochează procesul de numărare şi transferă datele de la intrare la ieşire (QA=A; QB=B; QC=C; QD=D) la primul front LH al impulsului aplicat pe CLK;

3. aplicarea unor semnale de valoare „1” logic (HIGH) pe intrările CLR, LOAD, ENT, ENP forţează numărătorul în starea de numărare directă iar;

4. aplicarea unor semnale de valoare „1” logic (HIGH) pe intrările CLR, LOAD, şi existenţa unui semnal „0” logic pe una dintre intrările ENP sau ENT forţează numărătorul în starea de a aşteptare (menţine starea.

d.) Descrierea funcţionării existentă în MULTISIM Multisim utilizează următoarea descriere pentru numărătorul zecimal, sincron. .MODEL CNTR_4SDEC d_chip ( behaviour= " +; TIL SYNCHRONOUS 4-BIT COUNTER BCD - ASYNC CLEAR +/inputs CLK ~CLR ENT ENP ~LOAD A B C D +/outputs QA QB QC QD RCO +;clock input_number edge{+|-} number_of_flags sync_entries async_entries +/clock CLK + 5 19 2 +;SYNC +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H H H H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H H H L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H H L H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H H L L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H H L H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H L H L F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L H L L H F F F F F NF NF NF NF NF X X X X X A B C D H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H X X L X X X X F F F F F NF NF NF NF NF X X X X X A B C D L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF


143

H H H H X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H H H L X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H H L L X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H L H H X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H L H L X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H L L H X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF H L L L X F+0 F+1 F+2 F+3 H +;CLK ~CLR ENT ENP ~LOAD A B C D + X H H H H X X X X F F F F F NF NF NF NF NF X X X X X F+0 F+1 F+2 F+3 H +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X X X X X X F F F F F NF NF NF NF NF X X X X X F0 F1 F2 F3 H +;ASYNC +;CLK ~CLR ENT ENP ~LOAD A B C D + X L X X X X X X X F F F F F NF NF NF NF NF H H H H X L L L L L +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X X X X X X F F F F F NF NF NF NF NF X X X X X F0 F1 F2 F3 F4 +/TABLE 1 +;CLK ~CLR ENT ENP ~LOAD A B C D + X X X X X X X X X F F F F F NF NF NF NF NF X X X X X F0 F1 F2 F3 F4 +/delay 9 +;input output Rise time Fall time + CLK RCO 3n 3n + CLK QA 3n 3n + CLK QB 3n 3n + CLK QC 3n 3n + ENT QD 2n 2n + ~CLR QA X 4n + ~CLR QB X 4n + ~CLR QC X 4n + ~CLR QD X 4n +/constraint 24 +;Name Event From Event To Min/Max Time


144

+ 'PULSE WIDTH' HL CLK LH CLK MIN 3n + 'PULSE WIDTH' HL ~CLR LH ~CLR MIN 2n + 'SETUP' LH A LH CLK MIN 0n + 'SETUP' LH B LH CLK MIN 0n + 'SETUP' LH C LH CLK MIN 0n + 'SETUP' LH D LH CLK MIN 0n + 'SETUP' HL A LH CLK MIN 0n + 'SETUP' HL B LH CLK MIN 0n + 'SETUP' HL C LH CLK MIN 0n + 'SETUP' HL D LH CLK MIN 0n + 'SETUP' LH ENT LH CLK MIN 0n + 'SETUP' LH ENP LH CLK MIN 0n + 'SETUP' HL ~LOAD LH CLK MIN 0n + 'SETUP' HL ~CLR LH CLK MIN 0n + 'HOLD' LH CLK LH A MIN 0n + 'HOLD' LH CLK LH B MIN 0n + 'HOLD' LH CLK LH C MIN 0n + 'HOLD' LH CLK LH D MIN 0n + 'HOLD' LH CLK LH A MIN 0n + 'HOLD' LH CLK LH B MIN 0n + 'HOLD' LH CLK LH C MIN 0n + 'HOLD' LH CLK LH D MIN 0n + 'HOLD' LH CLK LH ~LOAD MIN 0n + 'HOLD' LH CLK LH ~CLR MIN 0n +")


145

145

• Preliminarii

• Automate cu stări finite

Capitolul 4

Automate cu stări finite Automatul cu stări finite - sau pe scurt automatul finit - ” reprezintă soluţia generală pentru proiectarea sistemelor digitale secvenţiale. Capitolul îşi propune să prezinte modul în care sunt structurate automatele cu stări finite. Din acest punct de vedere sunt prezentate principalele clasificări, prezente în literatura de specialitate, dar – suplimentar - este punctată diferenţa dintre logica programată şi logica cablată. Capitolul este structurat pe două subsecţiuni:

1. Preliminarii 2. Automate cu stări finite

4.1 Preliminarii În principiu – după cum se va putea vedea în continuare – automatul cu stări finite este constituit dintr-un circuit combinaţional căruia i s-a ataşat o reacţie constituită dintr-un circuit ce posedă facilităţi de memorare. Circuitul combinaţional poate fi realizat cu ajutorul porţilor logice altfel spus circuite SSI (Small Scale Integration), poate avea în compunere multiplexoare sau demultiplexoare denumite în literatura de specialitate circuite MSI (Medium Scale Integration), sau memorii ROM care fac parte din gama circuitelor LSI (Large Scale Integration). La rândul său circuitul de memorie - cel ce asigură reacţia amintită – poate fi construit cu bistabili de tip D (literatura de specialitate îi situează în gama circuitelor de ordin unu), sau bistabili de tip JK clasificaţi ca fiind circuite de ordin doi. Reamintind faptul că circuitele combinaţionale de tip SSI, MSI sau LSI menţionate anterior sunt circuite de ordin zero, se poate afirma că: În condiţiile în care circuitul combinaţional este constituit cu ajutorul memoriilor ROM, automatul cu stări finite poartă numele de “maşină cu algoritm de stare”. În această situaţie funcţie de modul în care este inscripţionată memoria automatului acesta execută anumite sarcini. Istoric vorbind acesta a fost momentul în care logica cablată a fost substituită de conceptul de microprogramare. Altfel spus, circuitul

Automatul cu stări finite este un sistem digital de ordin trei

constituit dintr-un sistem digital de ordin zero căruia i s-a ataşat

o reacţie folosind un sistem digital de ordin unu sau doi.


146

combinaţional îşi poate realiza funcţia raportat la modul în care sunt conectate între ele diferite componente (logica cablată) sau funcţie de informaţia înscrisă în memoria ROM. Ideea de a scrie într-o memorie modul în care poate evolua un sistem digital a căpătat numele “microprogramare”. În acest moment se justifică afirmaţia iniţială că automatul finit “reprezintă soluţia generală pentru proiectarea sistemelor digitale secvenţiale”. Revenind la structura automatelor finite se poate observa a că partea combinaţională poate fi constituită din elemente şi anume circuite de tip:

• SSI Small Integration Circuit; • MSI Medium Scale Integration; • LSI Large Scale Integration.

Sistemul digital numit iniţial ”memorie” poate fi constituit la rândul său din:

• Bistabili de tip D (ordin unu) sau; • Bistabili de tip JK (ordin (doi)

Aparent pot există şase tipuri de automate cu stări finite ce conţin în structură:

1. Circuitul logic combinaţional realizat cu circuite de tip SSI (exemplu porţi), iar circuitul de memorie realizat cu bistabili de tip D;

2. Circuitul logic combinaţional realizat cu circuite de tip MSI (exemplu demultiplexoare sau multiplexoare şi nu numai), iar circuitul de memorie realizat cu bistabili de tip D;

3. Circuitul logic combinaţional realizat cu circuite de tip LSI (memorii ROM)), iar circuitul de memorie realizat cu bistabili de tip D.;

4. Circuitul logic combinaţional realizat cu circuite de tip SSI (exemplu porţi), iar circuitul de memorie realizat cu bistabili de tip JK;

5. Circuitul logic combinaţional realizat cu circuite de tip MSI (exemplu demultiplexoare sau multiplexoare şi nu numai), iar circuitul de memorie realizat cu bistabili de tip JK;

6. Circuitul logic combinaţional realizat cu circuite de tip LSI (memorii ROM)), iar circuitul de memorie realizat cu bistabili de tip JK.;

Trebuie totuşi menţionat că, în majoritatea situaţiilor în practică sunt utilizate automatele ce au în structură în partea combinaţională memorii de tip ROM. Acesta este motivul pentru care, pentru moment, conceptul de microprogramare a căpătat o importanţa deosebită.

Automate cu stări finite

147

4.2 Automate cu stări finite Subcapitolul işi propune să prezinte succint câteva elemente de interes legate de teoria automatelor finite cum ar fi:

� Logica de funcţionarea; � Modelul matematic; � Descrierea funcţionării cu ajutorul tabelelor de tranziţii; � Descrierea funcţionării cu ajutorul organigramelor; � Descrierea funcţionării cu ajutorul tabelelor de tranziţii; � Descrierea funcţionarii cu ajutorul VERILOG HDL;

Suplimentar este prezentat un exemplu de automat cu stări finite. a.) Simbol

Figura 4.1 prezintă simbolul automatului cu stări finite în standardul ANSI iar figura 4.2 prezintă acelaşi simbol în standard DIN.

Fig. 4.1 Automat cu stări finite standard ANSI Fig. 4.2 Automat cu stări finite standard DIN


IN1 ÷ IN 12 intrări de date, sincrone; CLK intrare de control, comandă momentul în care au loc tranziţiile la

ieşire; RESET intrare de control asincronă, poziţionează ieşirile în starea „0”; OUT1 ÷ OUT12 ieşiri. c.) Logica de funcţionare

Figura 4.2 pune în evidenţă modul în care funcţionează un automat finit. Definitorie pentru funcţionarea ca arhitecturii prezentate este reacţia internă care se găseşte între blocul notat „stări”şi blocul notat „condiţii pentru tranziţia între stări”. Aceasta


148

permite ca la ieşirea blocului „stări” să existe informaţii privitoare evoluţia automatului. Acestă informaţie se aplică în final blocului notat „condiţii pentru stabilirea ieşirilor” care, preluând şi semnalul de la intrare, generează semnalul de ieşire. Această structurare validează informaţia conform căreia şi în cazul automatului finit semnalul de ieşire depinde de semnalul de intrare dar şi de starea în care se găseşte automatul.

Fig. 4.3 Automat cu stări finite - logica de funcţionare

d.) Modelul matematic Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g} unde:

X mulţimea semnalelor de intrare; Y mulţimea semnalelor de ieşire; Q mulţimea stărilor; q0 starea initială; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor;

Explicitând, mulţimea semnalelor de intrare este:

{ }m21 X,,X,XX L= (4.1) mulţimea semnalelor de ieşire este:

{ }p21 Y,,Y,YY L= (4.2)

iar mulţimea stărilor este:

{ }r21 Q,,Q,QQ L= (4.3)

Funcţia de tranziţie a stărilor este definită conform (4.4)

QQX:f →× (4.4)


149

iar funcţia de tranziţie a ieşirilor este:

YQX:g →× (4.5) În aceasta etapă trebuie spus că în practică există automate finite pentru care funcţia de tranziţie a ieşirile se poate defini mai simplu şi anume:

YQ:g → (4.6)

Observaţie Automatele pentru care funcţia de tranziţie a ieşirilor este definită conform relaţiei (4.5) poartă numele de automate Mealy, iar automatele pentru care funcţia de tranziţie a ieşirilor este definită conform relaţiei (4.6) poartă numele de automate Moore.

e.) Automat Mealy, automat Moore

Relaţiile (4.5) şi (4.6) au prezentat deosebirile esenţiale dintre automatul de tip Mealy şi automatul de tip Moore. La rândul lor, funcţie de modul de implementare, fiecare dintre aceste automate poate fi realizat în două moduri:

� tip imediat – tranziţia la ieşire este comandată de impulsul de clock aplicat registrului de stare

� tip întârziat – tranziţia la ieşire este comandată de impulsul de clock aplicat unui registru suplimentar existent la ieşire.

Din acest punct de vedere este unanim acceptată existenţa a patru clase de automate:

� Automat Mealy „imediat”; � Automat Mealy „cu întârziere”; � Automat Moore „imediat”; � Automat Moore „cu întârziere”;

e1.) Automat Mealy „imediat”

Structura de principiu a unui automat de tip Mealy „imediat” este prezentată în figura 4.4

Figura 4.4 Structura de principiu a automatului Mealy „imediat”


150

Semnificaţia notaţiilor este următoarea:

Xn mulţimea valorilor mărimilor de intrare la momentul „n” Yn mulţimea valorilor mărimilor de ieşire la momentul „n” Yn+1 mulţimea valorilor mărimilor de ieşire la momentul „n+1” Qn mulţimea valorilor mărimilor de stare la momentul „n” Qn+1 mulţimea valorilor mărimilor de stare la momentul „n+1”

Comentariu: Se observă că tranziţia la ieşire este comandată de tranziţia informaţiei existentă în registrul de stare dar şi de tranziţia informaţiei la intrare.

e2.) Automat Mealy „cu întârziere”

Structura de principiu a unui automat de tip Mealy „cu întârziere” este prezentată în figura 4.5

Figura 4.5 Structura de principiu a automatului Mealy „cu întârziere”



Comentariu: Se observă că tranziţia la ieşire este comandată de impulsul de clock aplicat registrului de la ieşire.

e3.) Automat Moore „imediat”

Structura de principiu a unui automat de tip Moore „imediat” este prezentată în figura 4.6. Semnificaţia notaţiilor este următoarea:



151

Figura 4.6 Structura de principiu a automatului Moore „imediat”

Comentariu: Se observă că tranziţia la ieşire este comandată de tranziţia informaţiei existentă în registrul de stare.

e4.) Automat Moore „cu întârziere”

Structura de principiu a unui automat de tip Moore „cu întârziere” este prezentată în figura 4.7.

Figura 4.7 Structura de principiu a automatului Moore „cu întărziere”



Comentariu: Se observă că tranziţia la ieşire este comandată de impulsul de clock aplicat registrului de la ieşire.

f.) Descrierea automatelor cu stări finite cu ajutorul tabelului de tranziţii

Literatura de specialitate prezintă mai multe tipuri de tabele. Tabelele 1.1, respectiv 1.2 sunt exemple de acest tip. Tabelul 4.1 este o altă formă de prezentare a funcționării unui automat finit.


152

Stări→ Condiţii

↓ Stare A Stare B Stare C

Condiţia X … … … Conditia Y … Stare C … Condiţia Z … … …

Tabelul 4.1 Interpretarea datelor conţinute în tabel este imediată: Dacă automatul se află în starea B şi la intrare se aplică „condiţia Y”, atunci automatul trece în starea C. Observaţie: Valorile variabilelor de ieşire pot fi trecute într-o notă separată. g.) Descrierea automatelor cu stări finite cu ajutorul organigramelor

Figura 4.8 prezintă organigrama de funcţionare a unui automat de tip Mealy. Figura 4.2 prezintă organigrama de funcţionare a unui automat Moore. Cele două organigrame prezintă tranziţia dintre starea „0” şi starea „1” a unui automat. Se poate constată că în cazul automatului Moore fiecare stare este caracterizată de existenţa unei singure valori a ieşirii.

Figura 4.8 Organigrama de funcţionare

a unui automat Mealy Figura 4.9 organigrama de funcţionare

a unui automat Moore

h.) Descrierea automatelor cu stări finite cu ajutorul grafurilor de fluenţă

Figura 4.9 prezintă graful de fluenţă asociat funcţionării unui automat de tip Mealy. Figura 4.10 prezintă graful de fluenţă asociat funcţionării a unui automat Moore. Si de acestă dată se prezintă tranziţia dintre starea „0” şi starea „1” a unui automat. Evident, în cazul automatului Moore fiecare stare este caracterizată de existenţa unei singure valori a ieşirii.


153

Figura 4.10 Graf de fluenţă al unui automat Mealy Figura 4.11 Graf de fluenţă al unui automat Moore i.) Descriere Verilog a unui automat finit

O posibilă descriere Verilog a unui automat finit – existentă în literatura de specialitate – este prezentată în continuare: module state_machine(sm_in,sm_clock,reset,sm_out);

parameter stare0 = 2'b00; parameter stare1 = 2'b01; parameter stare2= 2'b11; parameter stare3= 2'b10; input sm_clock; input reset; input sm_in; output sm_out; reg [1:0] current_state, next_state; always @ (posedge sm_clock)

begin if (reset == 1'b1) current_state <= 2'b00;

else current_state <= next_state; end always @ (current_state or sm_in) begin // default values sm_out = 1'b1; next_state = current_state; case (current_state)

stare0: sm_out = 1'b0; if (sm_in) next_state = 2'b11; stare1: sm_out = 1'b0; if (sm_in == 1'b0) next_state = 2'b10; stare2: if (sm_in == 1'b1) next_state = 2'b01; stare3: if (sm_in == 1'b1) next_state = 2'b00;

endcase end

endmodule


154

Programul de test este: module testbench;

// parameter declaration section // parameter stare0_state = 2'b00; parameter stare1_state = 2'b01; parameter stare2_state = 2'b11; parameter stare3_state = 2'b10; // testbench declaration section reg [500:1] message; reg [500:1] state_message; reg in1; reg clk; reg reset; wire data_mux; // instantiations state_machine #(stare0_state, stare1_state stare2_state, stare3_state) st_mac ( .sm_in (in1), .sm_clock (clk), .reset (reset), .sm_out (data_mux) ); // monitor section always @ (st_mac.current_state) case (st_mac.current_state) stare0_state : state_message = "stare0"; stare1_state : state_message = "stare1"; stare2_state: state_message = " stare2"; stare3_state : state_message = "stare3"; endcase // clock declaration initial clk = 1'b0; always #50 clk = ~clk;

// tasks task reset_cct; begin @(posedge clk); message = " reset"; @(posedge clk); reset = 1'b1; @(posedge clk); reset = 1'b0; @(posedge clk); end endtask task change_in1_to;

input a; begin

message = "change in1 task"; @ (posedge clk); in1 = a;

end endtask

// main task calling section initial begin

message = "start";


155

reset_cct; change_in1_to(1'b1); change_in1_to(1'b0); change_in1_to(1'b1); change_in1_to(1'b0); change_in1_to(1'b1); @ (posedge clk); @ (posedge clk); @ (posedge clk);

end endmodule j.) Aplicaţie Pentru a exemplifica modul în care funcţionează un automat finit este prezentat cazul unui automat utilizat la comanda unei caldarine. Din punct de vedere formal acest automat trebuie să parcurgă anumite etape a căror secvenţialitate este prezentată în figura 4.11.

Comanda preventilare+purjare (Y1)

Semnal terminare preventilare+purjare (X1)

Comanda intarziere scanteie (Y2)

t1

Comanda alimentare combustibil (Y2)

t

t

t

t

t2

t3

Semnal terminare intarziere scanteie (X2)

t

t

Comanda scanteie (Y3)

Semnal terminare timp scanteie (X3)

Prevent.+purjare

Ppre

gatire

aprindere

Aprindere Functionare


156

Figura 4.11 Secvenţialitatea operațiunilor efectuate de un automat de comandă a unei caldarine

j1.) Descrierea funcţionării cu ajutorul organigramelor Figura 4.12 descrie funcţionarea cu ajutorul unei organigrame.

Start

Prevent.+purj.

Terminat purjare ? Da Nu

Preg. apr.

Terminat preg.apr. ? Da Nu

Aprindere

Terminat aprindere ? Da Nu

Da Nu

Functionare

Buna functionare?

Nu Semnal stop ?

Stop

Da

Postventilare

Figura 4.12 Organigrama de funcționare a unui automat de caldarină

j2.) Schema bloc de principiu a automatului de caldarină


157

Schema de principiu a automatului de caldarină este prezentată în figura 4.13. Notaţia „CLC” reprezintă „Circuit Logic Combinaţional”.

QB

CLC

Registru

DA

DB

DC

QA QB

Comanda purjare

Comanda aprindere;

Semnal terminare purjare Comanda preg. aprind. Semnal term. preg.aprind.

Semnal term. aprindere Conditionari: semnal prezenta flacara semnal nivel maxim apa; semnal nivel minim apa; semnal presiune mare; semnal presiune mica; semnal stop; semnal poz. duze semnal poz.usa

Stare prezenta Stare viitoare

Comanda stop

Comanda eroare

Figura 4.13 Schema bloc de principiu a automatului propus

Intrările automatului sunt: X1 semnal terminare purjare X2 semnal terminare pregatire arindere X3 semnal terminare aprindere X4 semnal conditionari X5 semnal stop

Ieşirile automatului sunt

Y1 comanda purjare Y2 comanda aprindere (alimentare combustibil+ comanda intarziere scanteie) Y3 comanda aprindere Y4 comanda stop Y5 comanda avarie

Stările asociate funcţionării automatului sunt prezentate în tabelul 2.2

Codificare stari Stari

Zecimal Binar


158

Purjarea instalatiei Σ1 0 0 0 Pregatire aprindere Σ2 0 0 1

Aprindere Σ3 0 1 0 Funcţionare Σ4 0 1 1

Stop Σ5 1 0 0 Avarie Σ6 1 0 1

Tabel 4.2 j.) Schema de principiu a automatului de caldarină Figura 4.14 prezintă o posibilă structura a automatului de caldarină. S-au folosit notaţiile:

CLC circuit logic combinaţional CBM Circuit basculant monostabil CBB Circuit basculant bistabil

CB

ROM

D0

R D1

R D2

R D3

R D4

R D5

R D6

R D7

R

A0

R A1

R A2

R A3

R A4

R

Registru DA DB DC DD

QA

R QB QC

R QD

X4

R

CBM

CBM

CBB

CBB

A5 A6 A7

R

CLC

X5 X6

R X7

R

X10

Postventilare+stop

Terminare preventilare+purjare Terminare pregatire aprindere

Terminare aprindere

X11

CBM CBB

Avarie

Preventil.+purjare

Aprindere

Preg. aprindere

X8

R X9

Figura 4.14 Schema de principiu a automatului propus


159

Comparând schema de principiu din figura 4.14 cu schema bloc de principiu din figura 4.13 se poate observa că circuitul logic combinaţional existent în figura 4.13 este realizat practic cu ajutorul unei memorii ROM. Din acest punct de vedere prezintă importanţă conţinutul memoriei sau, altfel spus, microprogramul existent în memorie. Amintim că utilizarea memoriilor ROM la realizarea automatelor finite a permis înlocuirea logicii cablate cu logica micropramată. In continuare, pentru exemplificare, se va prezenta conţinutul memoriei asociat stării Σ1 (purjarea instalatiei), precum şi modul în care si poate obţine microprogramul. k.) Microprogramul asociat tranziţiilor din starea „purjarea instalaţiei” Pentru obţinenerea acestui microprogram se parcurg următoarele etape:

� Se construieşte tabelul de tranziţii din starea de purjare: � Se alege tipul de memorie folosit; � Se determină harta memoriei în cod BCD; � Se executa conversia în cod hexazecimal

Tabel tranzitii din starea de purjare

X1

X2

X3

X4

X5

Stare prezenta

Stare viitoare

Y1

Y2

Y3

Y4

Y5

1 2 3 4 5 6 7 8 9 10

11

12

0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 0 0 1 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1


160

0 1 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 1 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 1 0 1 1 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 1 1 0 0 0 1 0 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 0 0 0 0 0 1 0

1 2 3 4 5 6 7 8 9 10

11

12

0 0 1 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 1 1 0 0 0 1 0 0 0 0 0 1 0 1 1 1 1 1 0 0 0 1 0 0 0 0 0 1 0

Tabel 4.3 Alegerea memoriei ROM

A fost aleasă o memorie INTEL 2708 - 1K×8 UV ERASABLE PROM. Harta memoriei în cod BCD

QA Q

B QC

X5

X4

X3

X2

X1

DA

DB

DC

Y5 Y4 Y3 Y2 Y1

A7 A6 A5 A4

A3

A2

A1

A0

O7 O6 O5 O4

O3

O2

O1

O0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 0


161

0 0 0 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 1 1 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 1 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 1 1 1 0 0 0 1 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 0 0 0 0 0 0 1 1 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 1 0 0 0

Tabelul 4.4 unde: A0 – A7 magistrala de adrese; D0 – D7 magistrala de date Harta memoriei în cod hexazecimal

Adrese Date

Adrese Date

00 01 10 88 01 22 11 88


162

02 B0 12 88 03 B0 13 88 04 B0 14 88 05 B0 15 88 06 B0 16 88 07 B0 17 88 08 B0 18 88 09 B0 19 88 0A B0 1A 88 0B B0 1B 88 0C B0 1C 88 0D B0 1D 88 0E B0 1E 88 0F B0 1F 88

Tabelul 4.16

163

Capitolul 5

Modalităţi de descriere a circuitelor secvenţiale Teste

1. 2p

Ieşirile unui circuit combinaţional depind:

a.) atât de intrări cât şi de starea circuitului; b.) numai de intrări; c.) numai de starea circuitului; d.) de topologia circuitului. 2. 2p

Ieşirile unui circuit secvenţial:

a.) depind atât de intrări cât şi de starea circuitului; b.) depind numai de intrări; c.) nu depind de intrări; d.) depind de topologia circuitului 3. 2p

Spre deosebire de circuitele combinaţionale, ieşirile circuitelor secvenţiale depind atât de valorile prezente ale intrărilor cât şi de istoricul acestor valori. Realizarea acestui lucru presupune

a.) conectarea în serie a unor circuite combinaţionale; b.) conectarea în paralel a unor circuite combinaţionale c.) introducerea funcţiei de memorare; d.) introducerea capacităţii de multiplexarea in timp. 4. 2p

Spre deosebire de circuitele combinaţionale, ieşirile circuitelor secvenţiale depind atât de valorile prezente ale intrărilor cât şi de istoricul acestor valori. Realizarea acestui lucru presupune existenţa funcţiei de memorare, ceea ce înseamnă de fapt:

a.) introducerea capacităţii de multiplexarea in timp; b.) conectarea în serie a unor circuite combinaţionale; c.) conectarea în paralel a unor circuite combinaţionale d.) introducerea unei reacţii în structură.


164

5. 3p

O posibilă structură ce evidenţiază reacţia internă existentă în structura unui circuit combinaţional este prezentată în figura notată:

a.)

CLC

Memorie

Y X

Qn+1Qn

c.)

b.)

d.)

Notaţiile folosite în figură sunt:

CLC circuit logic combinaţional; ULA unitate logico-aritmetică; X semnale de intrare; Y semnale de ieşire; Qn stare prezentă; Qn+1 stare viitoare.

6. 4p

O posibilă structură ce evidenţiază reacţia internă existentă în structura unui circuit combinaţional este prezentată în figura 1.1

CLC

Memorie

Y X

Qn+1Qn

Figura 5.1 Notaţiile folosite în figură sunt:

CLC circuit logic combinaţional X semnale de intrare;

Modalităţi de descriere - Teste

165

Y semnale de ieşire; Qn stare prezentă; Qn+1 stare viitoare

Pornind de la figura 5.1 circuitul logic secvenţial se defineşte ca fiind a.) SS={X, Y, Q} b.) SS={Q ,f, g} c.) SS={X, f, g} d.) SS={X, Y, Q ,f, g} unde:

Q mulţimea stărilor; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor;

7. 4p

Pornind de la figura 5.1 circuitul logic secvenţial se defineşte ca fiind cvintuplul SS={X, Y, Q ,f, g} unde:

X mulţimea intrărilor; Y mulţimea ieşirilor; Q mulţimea stărilor; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor;

Funcția f se defineşte: a.) QQX:f →× b.) YQX:f →× c.) YQX:f →× d.) YX:f → 8. 4p

Pornind de la figura 5.1 circuitul logic secvenţial se defineşte ca fiind cvintuplul SS={X, Y, Q ,f, g} unde:

X mulţimea intrărilor; Y mulţimea ieşirilor; Q mulţimea stărilor; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor;

Funcția g se defineşte: a.) QQX:g →× b.) YQX:g →×


166

c.) YQX:g →× d.) YX:g → 9. 1p

Circuitele secvenţiale pot fi reprezentate

a.) numai prin tabele de tranziţie; b.) prin tabele de tranziţie sau prin organigrame sau prin grafuri de fluenţă

(grafuri de tranziţie); c.) numai prin prin grafuri de fluenţă; d.) numai prin organigrame. 10. 3p

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziţia dintre starea „0” şi starea „1”.

Figura 5.2 Dacă semnalul de intrare este {X1;X2}={0;0} atunci, conform acestei

organigrame, automatul a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 11. 3p

Figura 5.2 descrie un automat cu ajutorul unei organigrame dar numai pentru tranziţia dintre starea „0” şi starea „1”. Dacă semnalul de intrare este {X1;X2}={0;1} atunci, conform acestei organigrame, automatul

a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0;


167

c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 12. 3p


a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 13. 3p



Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziţia dintre starea „0” şi starea „1”.

Figura 5.3 Dacă semnalul de intrare este {X1;X2}={0;0} atunci, conform acestui graf,

automatul a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 15. 3p

Figura 5.3 descrie un automat cu ajutorul unui graf dar numai pentru tranziţia dintre starea „0” şi starea „1”. Dacă semnalul de intrare este {X1;X2}={0;1} atunci, conform acestui graf, automatul

a.) trece în starea Q=1, iar ieşirea devine Y=1;


168

b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 16. 3p





Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziţii, dar numai pentru tranziţia dintre starea „0” şi starea „1”.

Intrări Stare prezentă Stare viitoare Ieşiri X1,n+1 X2,n+1 Qn Qn+1 Yn+1

0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1

Tabelul 5.1 Dacă semnalul de intrare este {X1;X2}={0;0} atunci, conform acestui table

de tranziţii, automatul a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0 19. 3p

Tabelul 5.1 descrie un automat cu ajutorul unui tabel de tranziţii, dar numai pentru tranziţia dintre starea „0” şi starea „1”. Dacă semnalul de


169

intrare este {X1;X2}={0;1} atunci, conform acestui tabel de tranzițțțții,







automatul a.) trece în starea Q=1, iar ieşirea devine Y=1; b.) trece în starea Q=1, iar ieşirea devine Y=0; c.) rămâne în starea Q=0, iar ieşirea devine Y=1; d.) rămâne în starea Q=0, iar ieşirea devine Y=0


170

Răspunsuri 1. Răspuns corect b 2. Răspuns corect a 3. Răspuns corect c 4. Răspuns corect d. 5. Răspuns corect a 6. Răspuns corect d 7. Răspuns corect a 8. Răspuns corect b 9. Răspuns corect b 10. Răspuns corect a 11. Răspuns corect b 12. Răspuns corect c 13. Răspuns corect d 14. Răspuns corect a 15. Răspuns corect b 16. Răspuns corect c 17. Răspuns corect d 18. Răspuns corect a 19. Răspuns corect b 20. Răspuns corect c 21. Răspuns corect d

171

Capitolul 6

Bistabili Teste

1. 1p

Circuitul de tip bistabil prezintă în funcţionare:

a.) două stări ambele stabile; b.) două stări ambele instabile; c.) două stări, una stabilă şi una instabilă; d.) trei stări, două stabile şi una instabilă. 2. 2p

Intr-un sistem digital secvenţial este importantă distincţia dintre:

a.) numai „când” şi „cum” este procesată informaţia; b.) numai „unde” şi „cum” este procesată informaţia; c.) „unde” „când” şi „cum” este procesată informaţia; d.) numai „unde” ” şi „când este procesată informaţia; 3. 1p

Impulsul de ceas (clock) are rolul

a.) ca tranziţiile într-un sistem digital care posedă ceas să fie comandate de

tranziţiile intrărilor; b.) ca tranziţiile într-un sistem digital care posedă ceas să se efectueaze la

anumite momente bine determinate; c.) ca tranziţiile într-un sistem digital care posedă ceas să fie comandate de

tranziţiile între stări; d.) ca tranziţiile într-un sistem digital care posedă ceas să fie comandate de

atât de tranzițiile intrărilor cât şi de tranziţiile între stări;

4. 1p

În sistemele digitale sincrone tranziţiile din sistem


172

a.) sunt comandate de numai tranziţia semnalelor de intrare; b.) sunt comandate de atât de tranziţia semnalelor de intrare cât şi de

semnalele de ceas; c.) depind de configuraţia circuitului; d.) sunt comandate numai de semnale de ceas (clock). 5. 1p

In sistemele digitale asincrone tranziţiile din sistem

a.) sunt comandate numai de semnale de ceas (clock); b.) nu sunt comandate de semnale de ceas (clock); c.) sunt funcţie de arhitectura sistemului; d.) sunt funcţie de arhitectura sistemului dar şi de semnalul de ceas. 6. 3p

In sistemele digitale sincrone tranziţiile din sistem

a.) pot avea loc numai pe palierul impulsului de ceas; b.) pot avea loc numai în trei momente: pe frontul anterior al impulsului de

ceas, pe frontul posterior al impulsului de ceas sau pe palierul impulsului de ceas;

c.) depind de arhitectura sistemului; d.) pot avea loc numai în două momente: pe frontul anterior al impulsului de

ceas sau pe frontul posterior al impulsului de ceas. 7. 2p

Circuitul bistabil cunoscut sub numele de „latch” sau „latch transparent” este un bistabil

a.) asincron la care tranziţia ieşirilor sau stărilor este determinată de tranziţia

intrărilor; b.) asincron la care tranziţia ieşirilor (stărilor) este permisă numai pe durata

palierului impulsului de ceas - sau validare) c.) sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul

anterior al impulsului de ceas; d.) sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul

posterior al impulsului de ceas; 8. 2p

Circuitul bistabil cunoscut sub numele de „latch semitransparent” sau „latch cu poartă” este un bistabil

a.) asincron la care tranziţia ieşirilor sau stărilor este determinată de tranziţia

intrărilor; b.) asincron la care tranziţia ieşirilor (stărilor) este permisă numai pe durata

Bistabili - Teste

173

palierului impulsului de ceas - sau validare) c.) sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul

anterior al impulsului de ceas; d.) sincron la care tranziţia ieşirilor (stărilor) are loc numai pe frontul

posterior al impulsului de ceas; 9. 2p

Simbolul unui latch RS în standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

10. 2p

Simbolul unui latch RS în standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

11. 1p

Figura 6.1 prezintă


174

Figura 6.1 a.) un latch RS realizat cu porţi NAND b.) un latch RS realizat cu porţi NOR c.) un latch RS realizat cu porţi AND d.) un latch RS realizat cu porţi OR 12. 4p

Figura 6.1 prezintă un latch RS realizat cu porţi NOR. Tabelul de tranzițțțții

asociat funcțțțționării acestui latch este prezentat în tabelul alăturat

Intrări Stare viitoare Sn Rn Qn+1

Comentarii

0 (inactiv) 0 (inactiv) Qn Menţine stare 1 (activ) 0 (inactiv) 1 Poziţionare pe 1

0 (inactiv) 1 (activ) 0 Poziţionare pe 0

1 (activ) 1 (activ) Qn+1= Q n+1=0 Intrări

nepermise Dacă Sn=1 şi Rn=0 atunci: a.) Qn+1=Qn b.) Qn+1=1 c.) Qn+1=0 d.) Qn+1= Q n+1=0 13. 3p

Tabelul de tranziţii simplificat pentru latch-ul S realizat cu circuite NOR este prezentat în tabelul alăturat:



Bistabili - Teste

175



Dacă Sn=1 şi Rn=0 atunci: a.) Qn+1=Qn şi Q n+1=Q n b.) Qn+1=1 şi Q n+1=0 c.) Qn+1=0 şi Q n+1=1 d.) Qn+1=1 şi Q n+1=0 14. 3p

Tabelul de tranziţii simplificat pentru latch-ul R realizat cu circuite NOR este prezentat în tabelul alăturat:




1 0 1 0 Poziţionare pe 1 0 1 0 1 Poziţionare pe 0


Tabelul de tranziţii simplificat pentru latch-ul R realizat cu circuite NOR este prezentat în tabelul alăturat:




1 0 1 0 Poziţionare pe 1 0 1 0 1 Poziţionare pe 0 1 1 Qn Q n Menţine stare


176


Formele de unde prezentate în figura 6.2 prezintă functionarea unui:

Figura 6.2 a.) Latch RS b.) Latch SR c.) Latch SR d.) Latch SR 17. 3p

Analiza de tip „când” asociată formelor de undă prezentate în figura 6.2 pune în evidenţă

a.) faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe

intrările R sau S; b.) faptul că tranziţiile la ieşire sunt comandate numai de semnalul aplicat pe

intrarea R; c.) faptul că tranziţiile la ieşire sunt comandate numai de semnalul aplicat pe

intrarea S; d.) faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe

intrările R şi S. 18. Analiza de tip „cum” asociată formelor de undă prezentate în figura 6.2

Bistabili - Teste

177

4p pune în evidenţă faptul că: a.) intervalul t1 – t2 S=1; R=0 „forţează” Q=0 - Q=1;

intervalul t2 – t3 S=0; R=0 menţin starea Q=1 - Q =0;

intervalul t3 – t4 S=0; R=1 „forţează” Q=0 - Q =1; intervalul t4 – t5 S=0; R=0 menţin starea Q=0 - Q =1; intervalul t5 – t6 S=0; R=0 menţin starea Q=0 - Q=1.

b.) intervalul t1 – t2 S=1; R=0 „forţează” Q=1 - Q=0; intervalul t2 – t3 S=0; R=0 menţin starea Q=1 - Q=0; intervalul t3 – t4 S=0; R=1 „forţează” Q=0 - Q =1; intervalul t4 – t5 S=0; R=0 menţin starea Q=0 - Q =1; intervalul t5 – t6 S=0; R=0 menţin starea Q=0 - Q =1.

c.) intervalul t1 – t2 S=1; R=0 „forţează” Q=1 - Q=0; intervalul t2 – t3 S=0; R=0 menţin starea Q=1 - Q=0; intervalul t3 – t4 S=0; R=1 „forţează” Q=0 - Q =1;

intervalul t4 – t5 S=0; R=0 menţin starea Q=0 - Q =0; intervalul t5 – t6 S=0; R=0 menţin starea Q=0 - Q =1.

d.) intervalul t1 – t2 S=1; R=0 „forţează” Q=1 - Q=0;

intervalul t2 – t3 S=0; R=0 menţin starea Q=1 - Q =0; intervalul t3 – t4 S=0; R=1 „forţează” Q=0 - Q=1; intervalul t4 – t5 S=0; R=0 menţin starea Q=1 - Q =1; intervalul t5 – t6 S=0; R=0 menţin starea Q=0 - Q =1.

19. 3p

Latch-ul de tip RS.

a.) nu face o distincţie clară între „când”-(momentul la care se fac tranziţiile

la ieşire) şi „cum” (modul cum se fac aceste tranziţii) b.) nu face o distincţie clară între „unde”-(locul unde au loc tranziţiile la

ieşire) şi „cum” (modul cum se fac aceste tranziţii) c.) nu face o distincţie clară între „când”-(momentul la care se fac tranziţiile

la ieşire) şi „unde”-(locul unde au loc tranziţiile la ieşire) d.) face o distincţie clară între „când”-(momentul la care se fac tranziţiile la

ieşire) şi „cum” (modul cum se fac aceste tranziţii) 20. 2p

Simbolul unui latch SR în standard DIN este prezentat în figura notată:


178

a.)

c.)

b.)

d.)

21. 2p

Simbolul unui latch SR în standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

22. 1p

Figura 6.3 prezintă

Figura 6.3 a.) un latch SR realizat cu porţi NAND; b.) un latch SR realizat cu porţi NOR; c.) un latch SR realizat cu porţi AND;

Bistabili - Teste

179

d.) un latch SR realizat cu porţi OR. 23. 4p

Tabelul de tranziţii simplificat pentru latch-ul SR realizat cu circuite NAND este prezentat în tabelul alăturat:


S n R n Qn+1 Comentarii

0 (activ) 0 (activ) Qn+1= Q +1=1 Intrări nepermise

1 (inactiv)

0 (activ) 1 Poziţionare pe 1

0 (activ) 1

(inactiv) 0

Poziţionare pe 0

1 (inactiv)

1 (inactiv) Qn

Menţine stare

Dacă S n=1 şi R n=0 atunci: a.) Qn+1=Qn b.) Qn+1=1 c.) Qn+1=0 d.) Qn+1=1 24. 4p

Formele de unde prezentate în figura 6.4 prezintă funcționarea unui:

Figura 6.4 a.) Latch RS; b.) Latch SR ; c.) Latch SR ;


180

d.) Latch SR ; 25. 3p

Analiza de tip „când” asociată formelor de undă prezentate în figura 6.4 pune în evidenţă

a.) faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe

intrările R sau S ; b.) faptul că tranziţiile la ieşire sunt comandate numai de semnalul aplicat pe

intrarea R c.) faptul că tranziţiile la ieşire sunt comandate numai de semnalul aplicat pe

intrarea S d.) faptul că tranziţiile la ieşire sunt comandate de semnalele aplicate pe

intrările R şi S 26. 4p

Analiza de tip „cum” asociată formelor de undă prezentate în figura 6.4 pune în evidenţă faptul că:

a.) intervalul t1 – t2 S =1; R =0 „forţează” Q=0 - Q =0;

intervalul t2 – t3 S =1; R =1 menţin starea Q=0 - Q =1;

intervalul t3 – t4 S =0; R =1 „forţează” Q=1 - Q=0;

intervalul t4 – t5 S =1; R =1 menţin starea Q=1 - Q=0 b.) intervalul t1 – t2 S =1; R =0 „forţează” Q=1 - Q =1;



intervalul t4 – t5 S =1; R =1 menţin starea Q=1 - Q=0 c.) intervalul t1 – t2 S =1; R =0 „forţează” Q=0 - Q =1;



intervalul t4 – t5 S =1; R =1 menţin starea Q=1 - Q=0 d.) intervalul t1 – t2 S =1; R =0 „forţează” Q=0 - Q =1;



intervalul t4 – t5 S =1; R =1 menţin starea Q=1 - Q=0

Bistabili - Teste

181

27. 3p

Latch-ul de tip SR

a.) nu face o distincţie clară între „când”-(momentul la care se fac tranziţiile

la ieşire) şi „cum” (modul cum se fac aceste tranziţii) b.) nu face o distincţie clară între „unde”-(locul unde au loc tranziţiile la

ieşire) şi „cum” (modul cum se fac aceste tranziţii) c.) nu face o distincţie clară între „când”-(momentul la care se fac tranziţiile

la ieşire) şi „unde”-(locul unde au loc tranziţiile la ieşire) d.) face o distincţie clară între „când”-(momentul la care se fac tranziţiile la

ieşire) şi „cum” (modul cum se fac aceste tranziţii) 28. 1p

Simbolul unui latch RS cu poartă în standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

29 1p

Simbolul unui latch RS cu poartă în standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

30. 2p

Structura de principiu a unui latch RS cu poartă este prezentat în figura notată:


182

a.)

c.)

b.)

d.)

31. 3p

Figura 6.5 prezintă formele de undă asociate funcţionării unui:

a.) Latch RS; b.) Latch SR ; c.) Latch RS cu poartă; d.) Latch SR cu poartă; 32. 1p

În practica curentă latch-ul RS cu poartă este disponibil ca circuit integrat sub două forme:


Simbolurile utilizate pentru latch-ul RS cu poartă, standard ANSI, cu intrări asincrone active pe nivelul „1” logic sunt

a.)

c.)

b.)

d.)

Bistabili - Teste

183

33. 1p



Simbolurile utilizate pentru latch-ul RS cu poartă, standard DIN, cu intrări asincrone active pe nivelul „1” logic sunt

a.)

c.)

b.)

d.)

34. 1p



Simbolurile utilizate pentru latch-ul RS cu poartă, standard DIN, cu intrări asincrone active pe nivelul „0” logic sunt

a.)

c.)


184

b.)

d.)

35. 1p



Simbolurile utilizate pentru latch-ul RS cu poartă, standard ANSI, cu intrări asincrone active pe nivelul „0” logic sunt

a.)

c.)

b.)

d.)

36. 3p

Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări asincrone active pe „1” logic este prezentat în tabelul 6.1

Intrări asincrone Intrări sincrone Ieşiri SET RST EN S R Qn+1

Comentarii

1 1 X X X Qn+1=Q +1=0

Intr. asincr. nepermise

1 0 X X X 1 Poziţionare pe 1 0 1 X X X 0 Poziţionare pe 0 0 0 0 X X Qn Menţine stare

Bistabili - Teste

185

0 0 1 0 0 Qn Menţine stare 0 0 1 1 0 1 Poziţionare pe 1 0 0 1 0 1 0 Poziţionare pe 0 0 0 1 1 1 Qn+1= Q n+1

=0

Intr. sincr. nepermise

Tabelul 6.1 Dacă SET=1; RST=0; EN=0; S=1 şi R=0 atunci:

a.) 1Q;1Q 1n1n == ++

b.) 0Q;0Q 1n1n == ++

c.) 0Q;1Q 1n1n == ++

d.) 1Q;0Q 1n1n == ++

37. 3p

Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări asincrone active pe „1” logic este prezentat în tabelul 6.1. Dacă SET=0; RST=1; EN=0; S=1 şi R=0 atunci:

a.) 1Q;1Q 1n1n == ++

b.) 0Q;0Q 1n1n == ++

c.) 0Q;1Q 1n1n == ++

d.) 1Q;0Q 1n1n == ++ 38. 3p

Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări asincrone active pe „0” logic este prezentat în tabelul 6.2

Intrări asincrone

Intrări sincrone

Ieşiri


0 0 X X X Qn+1= Q n+1

=1 Intrări

asincr.nepermise

0 1 X X X 1 Poziţionare pe 1 1 0 X X X 0 Poziţionare pe 0 1 1 0 X X Qn Menţine stare 1 1 1 0 0 Qn Menţine stare 1 1 1 1 0 1 Poziţionare pe 1 1 1 1 0 1 0 Poziţionare pe 0


186

1 1 1 1 1 Qn+1= Q n+1

=1 Intrări

sincr.nepermise

Tabelul 6.2 Dacă 0SET = ; 1RST = ; EN=0; S=1 şi R=0 atunci:

a.) 1Q;1Q 1n1n == ++

b.) 0Q;0Q 1n1n == ++

c.) 0Q;1Q 1n1n == ++

d.) 1Q;0Q 1n1n == ++ 39. 3p

Tabelul simplificat de tranziţii pentru latch RS cu poartă cu intrări

asincrone active pe „0” logic este prezentat în tabelul 6.2. Dacă 0SET = ;

1RST = ; EN=0; S=1 şi R=0 atunci: a.) 1Q;1Q 1n1n == ++

b.) 0Q;0Q 1n1n == ++

c.) 0Q;1Q 1n1n == ++

d.) 1Q;0Q 1n1n == ++ 40. 1p

Simbolul unui larch de tip, standard ANSI, este prezentat în figura notată:

a.)

c.)

b.)

d.)

41. 1p

Simbolul unui larch de tip, standard DIN, este prezentat în figura notată:

a.)

c.)

Bistabili - Teste

187

b.)

d.)

42. 2p

Schema de principiu a unui latch de tip D realizat cu porţi NOR este prezentă în figura notată:

a.)

c.)

b.)

d.)

43. 2p

Tabel de tranziţii al unui latch D este prezentat în tabelul alaturat.

Intrări Stare prezentă Stare viitoare Dn Qn Qn+1 0 0 0 1 0 1 0 1 0 1 1 1

Dacă Dn=1 iar starea prezenta este Qn=X („0” sau „1”), atunci starea viitoare Qn+1 devine:

a.) n1n QQ =

+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

44. 3p

Formele de undă asociate funcționării unui latch de tip D sunt prezentate în figura alăturată.


188

Analiza de tip „cum” pune în evidenţă faptul că:

a.) intervalul t1 – t2 D=1 „forţează” Q=1 - Q =0; intervalul t2 – t3 D=0 „forţează” Q=0 - Q=1;

b.) intervalul t1 – t2 D=1 „forţează” Q=1 - Q=0; intervalul t2 – t3 D=0 „forţează” Q=1 - Q=1;

c.) intervalul t1 – t2 D=1 „forţează” Q=0 - Q =0;

intervalul t2 – t3 D=0 „forţează” Q=0 - Q =1;

d.) intervalul t1 – t2 D=1 „forţează” Q=0 - Q =1; intervalul t2 – t3 D=0 „forţează” Q=01- Q=0;

45. 3p

Latch-ul de tip D

a.) nu face o distincţie clară între „când”-(momentul la care se fac tranziţiile la ieşire) şi „cum” (modul cum se fac aceste tranziţii).

b.) face o distincţie clară între „când”-(momentul la care se fac tranziţiile la ieşire) şi „cum” (modul cum se fac aceste tranziţii).

c.) nu face o distincţie clară între „unde”-(locul unde au loc tranziţiile la ieşire) şi „cum” (modul cum se fac aceste tranziţii).

d.) nu face o distincţie clară între „unde”-(locul unde au loc tranziţiile la ieşire) şi „când”-(momentul la care se fac tranziţiile la ieşire)

46. 1p

Simbolul utilizat pentru latch-ul de tip D cu poartă (cu ceas sau semitransparent) în standardul ANSI este prezentat în figura notată:

a.)

c.)

Bistabili - Teste

189

b.)

d.)

47. 3p

Schema de principiu a unui latch semitransparent D este prezentată în figura notată:

a.)

c.)

b.)

d.)

48. 3p

Tabelul simplificat de tranziţii pentru latch semitransparent D este prezentat în tabelul alăturat:

Intrări Stare viitoare EN Dn Qn+1

Comentarii

0 X Qn Menţine stare 1 1 1 Poziţionare pe 1 1 0 0 Poziţionare pe 0

Dacă Dn=1, EN=0, iar starea prezenta este Qn=X („0” sau „1”), atunci starea viitoare Qn+1 devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 49. 4p

Formele de undă asociate funcţionării unui latch de tip D cu poartă sunt prezentată în figura alăturată:


190

Analiza formelor de undă pune în evidenţă faptul că tranziţiile la ieşire

sunt: a.) comandate de semnalul aplicat pe intrarea EN;

b.) comandate de semnalul aplicat pe intrarea D indiferent de semnalul aplicat pe intrarea EN;

c.) comandate de semnalul aplicat pe intrarea D numai dacă semnalul aplicat pe intrarea EN este EN=0;

d.) comandate de semnalul aplicat pe intrarea D numai dacă semnalul aplicat pe intrarea EN este EN=1.

50. 3p

Latch-ul cu poartă de tip D





51. 1p

Simbolul latch-ului D cu poartă cu intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura notată:

Bistabili - Teste

191

a.)

c.)

b.)

d.)

52. 1p

Simbolul latch-ului D cu poartă cu intrări asincrone active pe nivel „1”; standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

53. 1p

Simbolul latch-ului D cu poartă cu intrări asincrone active pe nivel „0”; standard ANSI este prezentat în figura notată:

a.)

c.)


192

b.)

d.)

54. 1p

Simbolul latch-ului D cu poartă cu intrări asincrone active pe nivel „0”; standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

55. 4p

Tabelul simplificat de tranziţii pentru un latch cu poartă de tip D cu intrări asincrone active pe „1” logic este prezentat în tabelul alăturat

Intrări asincrone Intrări sincrone Ieşiri SET RST EN Dn Qn+1

Comentarii

1 1 X X Qn+1= Q n+1

=0

Intr. asincr. nepermise


Dacă SET=0; RST=0; EN=0; Dn=0 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

Bistabili - Teste

193

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 56. 4p

Tabelul simplificat de tranziţii pentru un latch cu poartă de tip D cu intrări asincrone active pe „1” logic este prezentat în tabelul alăturat

Intrări asincrone Intrări sincrone Ieşiri SET RST EN Dn Qn+1

Comentarii

0 0 X X Qn+1=Q n+1

=1 Intr. asincr. nepermise


Dacă SET=1; RST=1; EN=0; Dn=0 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 57. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul pozitiv în standardul ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

58. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul pozitiv în standardul DIN este prezentat în figura notată:

a.)

c.)


194

b.)

d.)

59. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul negativ în standardul ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

60. 1p

Simbolul unui bistabil de tip D cu comutare pe frontul negativ în standardul DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

61. 3p

Tabelul simplificat de tranziţii pentru un bistabil D cu comutare pe frontul pozitiv al impulsului de ceas este prezentat în tabelul alăturat.

Intrări sincrone

Ieşiri


↑ 1 1 0 Poziţionare pe 1 ↑ 0 0 1 Poziţionare pe 0


Bistabili - Teste

195


↓ X Qn Q n Menţine starea

Dacă CLK=1 şi D=0 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

62. 3p

Tabelul simplificat de tranziţii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas este prezentat în tabelul alăturat.

Intrări sincrone

Ieşiri


↓ 1 1 0 Poziţionare pe 1 ↓ 0 0 1 Poziţionare pe 0 0 X Qn Q n Menţine starea


↑ X Qn Q n Menţine starea

Dacă CLK=1 şi D=0 atunci Qn+1 (starea viitoare) devine: a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 63. 1p

Formele de undă asociate funcţionarii unui bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas sunt prezentate în figura 6.6.


196

Figura 6.6 Analiza de tip când” pune în evidenţă faptul că tranziţiile la ieşire a.) au loc pe frontul pozitiv al impulsului de ceas b.) au loc pe frontul negativ al impulsului de ceas c.) au loc pe palierul ce corespunde nivelului logic „1” al impulsului de ceas; d.) au loc pe palierul ce corespunde nivelului logic „0” al impulsului de ceas 64. 1p

Formele de undă asociate functionării unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas sunt prezentate în figura 6.7.

Figura 6.7 Analiza de tip când” pune în evidenţă faptul că tranziţiile la ieşire a.) au loc pe frontul pozitiv al impulsului de ceas b.) au loc pe frontul negativ al impulsului de ceas c.) au loc pe palierul ce corespunde nivelului logic „1” al impulsului de ceas; d.) au loc pe palierul ce corespunde nivelului logic „0” al impulsului de ceas 65. 3p

Formele de undă asociate funcţionării unui bistabil de tip D cu comutare pe frontul pozitiv al impulsului de ceas sunt prezentate în figura 6.6. Analiza de tip „cum” pune în evidenţă faptul că tranziţiile la ieşire

a.) Momentul t1; D=1 forţează Q=1 Q=0, Momentul t2; D=0 forţează Q=0 Q =1.

b.) Momentul t1; D=0 forţează Q=1 Q =0, Momentul t2; D=1 forţează Q=0 Q =1.

c.) Momentul t1; D=1 forţează Q=1 Q=1, Momentul t2; D=0 forţează Q=0 Q=0.

d.) Momentul t1; D=0 forţează Q=1 Q =1,

Momentul t2; D=1 forţează Q=0 Q =1.

Bistabili - Teste

197

66. 3p

Formele de undă asociate funcţionării unui bistabil de tip D cu comutare pe frontul negativ al impulsului de ceas sunt prezentate în figura 6.6. Analiza de tip „cum” pune în evidenţă faptul că tranziţiile la ieşire

a.) Momentul t1; D=1 forţează Q=1 Q=0, Momentul t2; D=0 forţează Q=0 Q=1.

b.) Momentul t1; D=1 forţează Q=1 Q=0, Momentul t2; D=0 forţează Q=0 Q =1.

c.) Momentul t1; D=1 forţează Q=1 Q =0, Momentul t2; D=0 forţează Q=0 Q =1.

d.) Momentul t1; D=1 forţează Q=1 Q=0, Momentul t2; D=0 forţează Q=0 Q=1.

67. 3p

Bistabilul de tip D cu comutare pe frontul pozitiv al impulsului de ceas





68. 3p

Bistabilul de tip D cu comutare pe frontul negativ al impulsului de ceas





69. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura notată:


198

a.)

c.)

b.)

d.)

70. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

71. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „0”; standard ANSI este prezentat în figura notată:

a.)

c.)

Bistabili - Teste

199

b.)

d.)

72. 1p

Simbolul unui bistabil D cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „0”; standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

73. 2p

Tabelul simplificat de tranziţii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „1” logic este prezentat în tabelul alăturat:

Intrări asincrone



1 0 X X 1 0 Poziţionare pe 1 0 1 X X 0 1 Poziţionare pe 0

1 1 X X 1 1 Intrări asincrone

nepermise 0 0 ↓ 1 1 0 Poziţionare pe 1 0 0 ↓ 0 0 1 Poziţionare pe 0


200

0 0 0 X Qn Q n Menţine starea 0 0 1 X Qn Q n Menţine starea


Dacă S=0; R=1; CLK=0; D=1 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

74. 2p

Tabelul simplificat de tranziţii pentru un bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „0” logic este prezentat în tabelul alăturat:

Intrări asincrone



0 1 X X 1 0 Poziţionare pe 1 1 0 X X 0 1 Poziţionare pe 0

0 0 X X 1 1 Intrări asincrone

nepermise 1 1 ↓ 1 1 0 Poziţionare pe 1 1 1 ↓ 0 0 1 Poziţionare pe 0 1 1 0 X Qn Q n Menţine starea

1 1 1 X Qn Q n Menţine starea 1 1 ↑ X Qn Q n Menţine starea

Dacă S=0; R=1; CLK=0; D=1 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

75. 3p

Formele de undă asociate funcţionării unui bistabil de tip D cu comutare pe frontul negativ şi intrări asincrone active pe nivel „1” logic sunt prezentate în figura 6.8

Bistabili - Teste

201

Analiza de tip când” pune în evidenţă faptul că tranziţiile la ieşire au loc

a.) pe frontul negativ al impulsului de ceas (momentele t1 sau t2) şi S=0.

Dacă S=1 (intervalul t3 – t4) nu există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=0 şi Q =1

b.) pe frontul negativ al impulsului de ceas (momentele t1 sau t2) şi S=0.

Dacă S=1 (intervalul t3 – t4) nu există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=1 şi Q =0

c.) pe frontul negativ al impulsului de ceas (momentele t1 sau t2) şi S=0.

Dacă S=1 (intervalul t3 – t4) nu există tranziţii la ieşire. Mai mult chiar, „S=1” forţează Q=0 şi Q=1

d.) pe frontul negativ al impulsului de ceas (momentele t1 sau t2) şi S=0.

Dacă S=1 (intervalul t3 – t4) nu există tranziţii la ieşire. Mai mult chiar, „S=1” forţează Q=1 şi Q=0

76. 3p

Formele de undă asociate funcţionării unui bistabil de tip D cu comutare pe frontul negativ şi intrări asincrone active pe nivel „1” logic sunt prezentate în figura 6.8. Analiza de tip „cum” pune în evidenţă faptul că:

a.) Momentul t1; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q =0

Momentul t2; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Intervalul t3- t4; S=1 forţează Q=0, Q =1

b.) Momentul t1; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q=0 Momentul t2; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q=1 Intervalul t3- t4; S=1 forţează Q=0, Q =1

c.) Momentul t1; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q =0 Momentul t2; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Intervalul t3- t4; S=1 forţează Q=0, Q =1

d.) Momentul t1; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q=0


202

Momentul t2; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Intervalul t3- t4; S=1 forţează Q=0, Q =1

77. 3p

Formele de undă asociate funcţionării unui bistabil de tip D cu comutare pe frontul negativ şi intrări asincrone active pe nivel „1” logic sunt prezentate în figura 6.8

Analiza de tip când” pune în evidenţă faptul că tranziţiile la ieşire au loc

a.) pe frontul pozitiv al impulsului de ceas (momentele t3 sau t4) şi S=1.

Dacă S=0 (intervalul t1 – t2) nu există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=1 şi Q =0.

b.) pe frontul negativ al impulsului de ceas (momentele t3 sau t4) şi S=1.

Dacă S=0 (intervalul t1 – t2) nu există tranziţii la ieşire. Mai mult chiar, „S=1” forţează Q=1 şi Q =0.

c.) pe frontul negativ al impulsului de ceas (momentele t3 sau t4) şi S=1.

Dacă S=0 (intervalul t1 – t2) nu există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=0 şi Q=1.

d.) pe frontul negativ al impulsului de ceas (momentele t3 sau t4) şi S=1.

Dacă S=0 (intervalul t1 – t2) nu există tranziţii la ieşire. Mai mult chiar, „S=0” forţează Q=1 şi Q=0.

78. 3p

Formele de undă asociate functionării unui bistabil de tip D cu comutare pe frontul negativ şi intrări asincrone active pe nivel „1” logic sunt prezentate în figura 6.8. Analiza de tip „cum” pune în evidenţă faptul că:

a.) Momentul t3; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Momentul t4; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q =0 Intervalul t1- t2; S=1 forţează Q=1, Q =0

Bistabili - Teste

203

b.) Momentul t3; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Momentul t4; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q =0 Intervalul t1- t2; S=1 forţează Q=1, Q=0

c.) Momentul t3; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q=1 Momentul t4; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q=0 Intervalul t1- t2; S=1 forţează Q=1, Q =0

d.) Momentul t3; S=0, D=0 şi CLK=↓ (front negativ) forţează Q=0, Q =1 Momentul t4; S=0, D=1 şi CLK=↓ (front negativ) forţează Q=1, Q =0 Intervalul t1- t2; S=1 forţează Q=1, Q=0

79. 4p

Structura internă de principiu a unui bistabil JK este prezentată în figura notată:

a.)

c.)

b.)

d.)

80. 2p

Tabelul simplificat de tranziţii al unui bistabil de tip JK este prezentat în tabelul 6.3.

Intrări Stare viitoare Jn Kn Qn+1

Comentarii

0 0 Qn Menţine stare

1 0 1 Poziţionare pe

0

0 1 0 Poziţionare pe

1 1 1 Q n Schimbă stare

Tabelul 6.3 Dacă Jn=0 şi Kn=0 atunci Qn+1 (starea viitoare) devine:


204

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 81. 2p

Tabelul simplificat de tranziţii al unui bistabil de tip JK este prezentat în tabelul 6.3. Dacă Jn=1 şi Kn=0 atunci Qn+1 (starea viitoare) devine:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+ 82. 2p


a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

83. 2p


a.) n1n QQ =

+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

84. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura notată:

Bistabili - Teste

205

a.)

c.)

b.)

d.)

85. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe nivel „1”; standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

86. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe nivel „0”; standard DIN este prezentat în figura notată:

a.)

c.)


206

b.)

d.)

87. 1p

Simbolul unui bistabil JK cu comutare pe frontul pozitiv al ceasului şi intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

88. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

89. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „1”; standard DIN este prezentat în figura notată:

Bistabili - Teste

207

a.)

c.)

b.)

d.)

90. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „0”; standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

91. 1p

Simbolul unui bistabil JK cu comutare pe frontul negativ al ceasului şi intrări asincrone active pe nivel „0”; standard DIN este prezentat în figura notată:

a.)

c.)


208

b.)

d.)

92. 3p

Tabelul simplificat de tranziţii pentru un bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „1” logic este prezentat în tabelul alăturat:

Intrări

asincrone Intrări sincrone Ieşiri



1 1 X X X 1 1 Intr.



Dacă S=0, R=1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci: a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

93. 3p

Tabelul simplificat de tranziţii pentru un bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe „0” logic este prezentat în tabelul alăturat:

Intrări




0 0 X X X 1 1 Intr.

asincr.nepermise

Bistabili - Teste

209

1 1 ↑ 1 0 1 0 Poziţionare pe 1 1 1 ↑ 0 1 0 1 Poziţionare pe 0 1 1 ↑ 1 1 Q n Qn Schimbă starea 1 1 ↑ 0 0 Qn Q n Menţine starea

Dacă S =0, R =1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

94. 3p

Tabelul simplificat de tranziţii pentru un bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „1” logic este prezentat în tabelul alăturat:

Intrări




1 1 X X X 1 1 Intr.

asincr.nepermise 0 0 ↓ 1 0 1 0 Poziţionare pe 1 0 0 ↓ 0 1 0 1 Poziţionare pe 0 0 0 ↓ 1 1 Q n Qn Comută starea 0 0 ↓ 0 0 Qn Q n Menţine starea

Dacă S=0, R=1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

95. 3p

Tabelul simplificat de tranziţii pentru un bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe „0” logic este prezentat în tabelul alăturat:


210

Intrări




0 0 X X X 1 1 Intr.



Dacă S =0, R =1, CLK=0, J=1, K=1 atunci Qn+1 (starea viitoare) atunci:

a.) n1n QQ =+

b.) n1n QQ =+

c.) ;1Q 1n =+

d.) ;0Q 1n =+

96. 4p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim sincron sunt prezentate în figura alăturată:


a.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=1

Momentul t2 J=0, K=1 forţează Q=0 Q =1

Bistabili - Teste

211

Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q=1 Momentul t6 J=0, K=0 menţin starea Q=0 Q=1; Momentul t7 J=1, K=0 forţează Q=1 Q=0;

b.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1

Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q =1 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q=1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1;

Momentul t7 J=1, K=0 forţează Q=1 Q =0;

c.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q=1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1

Momentul t6 J=0, K=0 menţin starea Q=1 Q =1; Momentul t7 J=1, K=0 forţează Q=1 Q =0;

d.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=1 Momentul t2 J=0, K=1 forţează Q=1 Q=1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0

Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1; Momentul t7 J=1, K=0 forţează Q=1 Q=0;

97. 4p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim sincron sunt prezentate în figura alăturată:


212


a.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=1 Q=;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1


b.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=1 Momentul t2 J=0, K=1 forţează Q=1 Q=1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1

Momentul t5 J=0, K=0 menţin starea Q=0; Q =1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1; Momentul t7 J=1, K=0 forţează Q=1 Q=0;

c.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=1 Momentul t2 J=0, K=1 forţează Q=0 Q =0

Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1 Momentul t6 J=0, K=0 menţin starea Q=0 Q=1; Momentul t7 J=1, K=0 forţează Q=1 Q=0;

d.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=;1

Bistabili - Teste

213


98. 4p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim sincron sunt prezentate în figura alăturată:


a.) Momentul t1 J=0, K=1 forţează Q=1 ; Q=1 Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q=1 Momentul t6 J=0, K=0 menţin starea Q=0 Q=1; Momentul t7 J=1, K=0 forţează Q=1 Q =0;

b.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=;1 Momentul t5 J=0, K=0 menţin starea Q=0; Q=1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1; Momentul t7 J=1, K=0 forţează Q=1 Q =0;

c.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=1 Q=0 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1

Momentul t5 J=0, K=0 menţin starea Q=0; Q =1


214


d.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=1 Momentul t2 J=0, K=1 forţează Q=0 Q=0 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =;1


99. 4p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim sincron sunt prezentate în figura alăturată:


a.) Momentul t1 J=0, K=1 forţează Q=1 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q =1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=1 Momentul t5 J=0, K=0 menţin starea Q=0; Q=1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1; Momentul t7 J=1, K=0 forţează Q=1 Q =0;

b.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=1 Q=1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q =1

Momentul t5 J=0, K=0 menţin starea Q=0; Q =1 Momentul t6 J=0, K=0 menţin starea Q=0 Q =1;

Bistabili - Teste

215

Momentul t7 J=1, K=0 forţează Q=1 Q =0;

c.) Momentul t1 J=0, K=1 forţează Q=0 ; Q =1 Momentul t2 J=0, K=1 forţează Q=0 Q=1 Momentul t3 J=1, K=1 schimbă starea Q=1 Q=0 Momentul t4 J=1, K=1 schimbă starea Q=0 Q=1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1


d.) Momentul t1 J=0, K=1 forţează Q=0 ; Q=0 Momentul t2 J=0, K=1 forţează Q=0 Q=0 Momentul t3 J=1, K=1 schimbă starea Q=1 Q =0

Momentul t4 J=1, K=1 schimbă starea Q=0 Q =1 Momentul t5 J=0, K=0 menţin starea Q=0; Q =1 Momentul t6 J=0, K=0 menţin starea Q=0 Q=1; Momentul t7 J=1, K=0 forţează Q=1 Q=0;

100 1p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron sunt prezentate în figura alăturată:

Analiza de tip „cum” pune în evidenţă faptul că: a.) este respectată funcţionarea unui bistabil RS b.) nu este respectată funcţionarea unui bistabil RS c.) este respectată funcţionarea unui bistabil SR d.) nu este respectată funcţionarea unui bistabil SR 101 1p

Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active


216

pe ”1” logic în regim asincron sunt prezentate în figura alăturată:


Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim asincron sunt prezentate în figura alăturată:


Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”1” logic în regim asincron sunt prezentate în figura alăturată:

Bistabili - Teste

217


Rezultatele obţinute în urma simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe ”0” logic în regim asincron sunt prezentate în figura alăturată:

Analiza de tip „cum” pune în evidentă faptul că: a.) este respectată funcţionarea unui bistabil RS b.) nu este respectată funcţionarea unui bistabil RS c.) este respectată funcţionarea unui bistabil SR d.) nu este respectată funcţionarea unui bistabil SR


218

Răspunsuri

1. Răspuns corect a 2. Răspuns corect c 3. Răspuns corect c 4. Răspuns corect d 5. Răspuns corect b 6. Răspuns corect d 7. Răspuns corect a 8. Răspuns corect b 9. Răspuns corect a 10. Răspuns corect a 11. Răspuns corect b 12. Răspuns corect b 13. Răspuns corect b 14. Răspuns corect b 15. Răspuns corect b 16. Răspuns corect a 17. Răspuns corect d 18. Răspuns corect b 19. Răspuns corect a 20. Răspuns corect d 21. Răspuns corect c 22. Răspuns corect a 23. Răspuns corect b 24. Răspuns corect b 25. Răspuns corect a 26. Răspuns corect c 27. Răspuns corect a 28. Răspuns corect a 29. Răspuns corect c 30. Răspuns corect d 31. Răspuns corect c 32. Răspuns corect a 33. Răspuns corect c 34. Răspuns corect d 35. Răspuns corect c 36. Răspuns corect c 37. Răspuns corect d 38. Răspuns corect c 39. Răspuns corect c 40. Răspuns corect b 41. Răspuns corect b

Bistabili - Teste

219

42. Răspuns corect d 43. Răspuns corect c 44. Răspuns corect a 45. Răspuns corect a 46. Răspuns corect a 47. Răspuns corect c 48. Răspuns corect b 49. Răspuns corect d 50. Răspuns corect a 51. Răspuns corect a 52. Răspuns corect b 53. Răspuns corect b 54. Răspuns corect d 55. Răspuns corect b 56. Răspuns corect b 57. Răspuns corect a 58. Răspuns corect a 59. Răspuns corect b 60. Răspuns corect d 61. Răspuns corect b 62. Răspuns corect b 63. Răspuns corect a 64. Răspuns corect b 65. Răspuns corect a 66. Răspuns corect d 67. Răspuns corect b 68. Răspuns corect b 69. Răspuns corect a 70. Răspuns corect c 71. Răspuns corect b 72. Răspuns corect d 73. Răspuns corect d 74. Răspuns corect c 75. Răspuns corect a 76. Răspuns corect d 77. Răspuns corect d 78. Răspuns corect c 79. Răspuns corect b 80. Răspuns corect c 81. Răspuns corect c 82. Răspuns corect d 83. Răspuns corect a 84. Răspuns corect a


220

85. Răspuns corect b 86. Răspuns corect d 87. Răspuns corect c 88. Răspuns corect a 89. Răspuns corect b 90. Răspuns corect c 91. Răspuns corect d 92. Răspuns corect d 93. Răspuns corect c 94. Răspuns corect d 95. Răspuns corect c 96. Răspuns corect a 97. Răspuns corect d 98. Răspuns corect b 99. Răspuns corect c 100 Răspuns corect a 101 Răspuns corect a 102 Răspuns corect c 103 Răspuns corect a 104 Răspuns corect c

Bistabili - Teste

221

221

Capitolul 7

Registre şi Numărătoare Teste

1. 2p

O posibilă definiţie a registrului este:

a.) Circuit digital format din mai mulţi bistabili conectaţi serie astfel încât

să poată executa anumite operaţii cum ar fi memorarea simultană a mai multor biţi (cuvânt digital), sau capacitatea de a „circula” informaţia conţinută într-un cuvânt digital;

b.) Circuit digital format din mai mulţi bistabili conectaţi paralel astfel încât să poată executa anumite operaţii cum ar fi memorarea simultană a mai multor biţi (cuvânt digital), sau capacitatea de a „circula” informaţia conţinută într-un cuvânt digital;

c.) Circuit digital format din mai mulţi bistabili conectaţi în cascadă astfel încât să poată executa anumite operaţii cum ar fi memorarea simultană a mai multor biţi (cuvânt digital), sau capacitatea de a „circula” informaţia conţinută într-un cuvânt digital;

d.) Circuit digital format din mai mulţi bistabili conectaţi astfel încât să poată executa anumite operaţii cum ar fi memorarea simultană a mai multor biţi (cuvânt digital), sau capacitatea de a „circula” informaţia conţinută într-un cuvânt digital;

2. 2p

Circulaţia” informaţiei constă în aplicarea unor proceduri specifice de tipul: „deplasare stânga” respectiv „deplasare dreapta”. Figura alăturată prezintă procedeul:

a.) „deplasare jos”; b.) „deplasare sus”; c.) „deplasare stânga”; d.) „deplasare dreapta”. 3. 2p

Circulaţia” informaţiei constă în aplicarea unor proceduri specifice de tipul: „deplasare stânga” respectiv „deplasare dreapta”. Figura alăturată


222

prezintă procedeul:

a.) „deplasare jos”; b.) „deplasare sus”; c.) „deplasare stânga”; d.) „deplasare dreapta”. 4. 3p

Figura alăturată prezintă

a.) un registru de memorie - grup de bistabili capabili da fi înscrişi sau citiţi

simultan; b.) o grupare de registre (Register Files) - grupare bidimensională de

bistabili; acestea permit adresarea (scriere sau citire) unui cuvânt digital. c.) un registru de deplasare - grup de bistabili care au capacitatea de a

circula informaţia existentă în registru intre diferiţii bistabili din structură

d.) un registru I/O - registru utilizat în conversia paralel-serie sau serie-paralel;

5. 3p


Registre şi Numărătoare - Teste

223

a.) un registru de memorie - grup de bistabili capabili da fi înscrişi sau citiţi

simultan; b.) o grupare de registre (Register Files) - grupare bidimensională de

bistabili; acestea permit adresarea (scriere sau citire) unui cuvânt digital. c.) un registru de deplasare - grup de bistabili care au capacitatea de a

circula informaţia existentă în registru intre diferiţii bistabili din structură

d.) un registru I/O - registru utilizat în conversia paralel-serie sau serie-paralel;

6. 3p


a.) un registruI/O utilizat în conversia paralel-serie ce foloseşte precedeul

deplasare stânga; b.) un registruI/O utilizat în conversia paralel-serie ce foloseşte precedeul

deplasare dreapta; c.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul


224

deplasare stânga; d.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul

deplasare dreapta; 7. 3p


a.) un registruI/O utilizat în conversia paralel-serie ce foloseşte precedeul

deplasare stânga; b.) un registruI/O utilizat în conversia paralel-serie ce foloseşte precedeul

deplasare dreapta; c.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul

deplasare stânga; d.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul

deplasare dreapta; 8. 3p


a.) un registruI/O utilizat în conversia paralel-serie; b.) un registru de deplasare - grup de bistabili care au capacitatea de a

circula informaţia existentă în registru intre diferiţii bistabili din structură;

c.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul deplasare stânga;

d.) un registruI/O utilizat în conversia serie-paralel ce foloseşte precedeul deplasare dreapta;

9. 1p

Simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI este prezentat în figura notată:


225

a.)

c.)

b.)

d.)

10. 1p

Simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

11. 1p

Simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard DIN este prezentat în figura notată:


226

a.)

c.)

b.)

d.)

12. 1p

Simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

13. 1p

Simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard ANSI este prezentat în figura notată:

a.)

c.)


227

b.)

d.)

14. 1p

Simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

15. 1p

Simbolul unui registru de deplasare de 8 biţi intrare serie, ieşire paralel standard DIN este prezentat în figura notată:

a.)

c.)


228

b.)

d.)

16. 1p

Simbolul unui registru de deplasare de 8 biţi intrare serie, ieşire paralel standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

17. 2p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI.

Figura 7.1 Intrările A, B, C, D sunt:


229

a.) intrări de date, sincrone, de tip paralel; b.) intrări de date, asincrone, de tip paralel; c.) intrări de control, sincrone, de tip paralel; d.) intrări de control, asincrone, de tip paralel. 18. 3p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI. Terminalele S0 şi S1 reprezintă:

a.) intrări de control, asincrone; funcţie de valorile logice aplicate la aceste

intrări registrul funcţionează în regim de încărcare paralel sau serial, în cazul serial existând posibilitate de a comanda deplasare stânga sau dreapta

b.) intrări de date, asincrone; funcţie de valorile logice aplicate la aceste intrări registrul funcţionează în regim de încărcare paralel sau serial, în cazul serial existând posibilitate de a comanda deplasare stânga sau dreapta

c.) intrări de control, sincrone; funcţie de valorile logice aplicate la aceste intrări registrul funcţionează în regim de încărcare paralel sau serial, în cazul serial existând posibilitate de a comanda deplasare stânga sau dreapta.

d.) intrări de date, sincrone; funcţie de valorile logice aplicate la aceste intrări registrul funcţionează în regim de încărcare paralel sau serial, în cazul serial existând posibilitate de a comanda deplasare stânga sau dreapta

19. 3p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI. Terminalul SL reprezintă:

a.) intrare de date, asincronă, de tip serial, utilizată în cazul în care registrul

funcţionează în regim “deplasare stânga”; b.) intrare de date, sincronă, de tip serial, utilizată în cazul în care registrul

funcţionează în regim “deplasare stânga”; c.) intrare de control, asincronă, de tip serial, utilizată în cazul în care

registrul funcţionează în regim “deplasare stânga”; d.) intrare de control, sincronă, de tip serial, utilizată în cazul în care

registrul funcţionează în regim “deplasare stânga”; 20. 3p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI. Terminalul SR reprezintă:

a.) intrare de date, asincronă, de tip serial, utilizată în cazul în care registrul

funcţionează în regim “deplasare dreapta”;


230

b.) intrare de date, sincronă, de tip serial, utilizată în cazul în care registrul funcţionează în regim “deplasare dreapta”;

c.) intrare de control, asincronă, de tip serial, utilizată în cazul în care registrul funcţionează în regim “deplasare dreapta”;

d.) intrare de control, sincronă, de tip serial, utilizată în cazul în care registrul funcţionează în regim “deplasare dreapta”;

21. 3p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI. Terminalul CLR reprezintă:

a.) intrare asincronă, poziţionează ieşirile pe “0” logic; b.) intrare de sincronizare a tranziţiile la ieşire; c.) intrare sincronă, poziţionează ieşirile pe “0” logic; d.) intrare sincronă, poziţionează ieşirile pe “1” logic; 22. 3p

Figura 7.1 prezintă simbolul unui registru de deplasare de 4 biţi universal bidirecţional standard ANSI. Terminalul CLK reprezintă:


Figura 7.2 prezintă simbolul unui registru de deplasare de 4 biţi intrare paralel ieşire paralel standard ANSI.

Figura 7.2 Intrările A, B, C, D sunt: a.) intrări de date, sincrone, de tip paralel; b.) intrări de date, asincrone, de tip paralel; c.) intrări de control, sincrone, de tip paralel; d.) intrări de control, asincrone, de tip paralel. 24. 2p

Figura 7.2 prezintă simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard ANSI. Terminalul DIN reprezintă:

a.) intrare de control, sincronă, de tip serial, utilizată în cazul în care


231

registrul funcţionează în regim “deplasare dreapta”; b.) intrare de control, asincronă, de tip serial, utilizată în cazul în care

registrul funcţionează în regim “deplasare dreapta”; c.) intrare de date, sincronă, de tip serial, utilizată în cazul în care registrul

funcţionează în regim “deplasare dreapta”; d.) intrare de date, asincronă, de tip serial, utilizată în cazul în care registrul

funcţionează în regim “deplasare dreapta”; 25. 2p

Figura 7.2 prezintă simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard ANSI. Terminalul ~SH/LD reprezintă:

a.) intrare de date, asincronă; dacă pe această intrare se aplică “1” logic

registrul trece în regim de încărcare, transferând informaţia existentă la intrările parale în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială DIN

b.) intrare de date, sincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările parale în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială DIN.

c.) intrare de control, asincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările parale în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială DIN

d.) intrare de control, sincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările parale în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială DIN.

26. 2p

Figura 7.2 prezintă simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard ANSI. Terminalul CLR reprezintă:


Figura 7.2 prezintă simbolul unui registru de deplasare de 4 biţi intrare paralel, ieşire paralel standard ANSI. Terminalul CLK reprezintă:

a.) intrare asincronă, poziţionează ieşirile pe “0” logic;


232

b.) intrare de sincronizare a tranziţiile la ieşire; c.) intrare sincronă, poziţionează ieşirile pe “0” logic; d.) intrare sincronă, poziţionează ieşirile pe “1” logic; 28. 2p

Figura 7.3 prezintă simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard ANSI.

Figura 7.3 Intrările A, B, C, D, E, F,G, H sunt: a.) intrări de date, sincrone, de tip paralel; b.) intrări de date, asincrone, de tip paralel; c.) intrări de control, sincrone, de tip paralel; d.) intrări de control, asincrone, de tip paralel. 29. 2p

Figura 7.3 prezintă simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard ANSI. Terminalul SER reprezintă:

a.) intrare de date, sincronă, de tip serie; b.) intrare de date, asincronă, de tip serie; c.) intrare de control, sincronă, de tip serie; d.) intrare de control, asincronă, de tip serie; 30. 2p

Figura 7.3 prezintă simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard ANSI. Terminalul ~SH/LD reprezintă:

a.) intrare de control, asincronă; dacă pe această intrare se aplică “1” logic

registrul trece în regim de încărcare, transferând informaţia existentă la intrările paralel în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială SER;

b.) intrare de control, sincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările paralel în registru; dacă pe această intrare se aplică “0” logic


233

registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială SER;

c.) intrare de date, asincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările paralel în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială SER;

d.) intrare de date, sincronă; dacă pe această intrare se aplică “1” logic registrul trece în regim de încărcare, transferând informaţia existentă la intrările paralel în registru; dacă pe această intrare se aplică “0” logic registrul trece în regim de deplasare dreapta situaţie în care este activată intrarea serială SER;

31. 2p

Figura 7.3 prezintă simbolul unui registru de deplasare de 8 biţi intrare paralel, ieşire serie standard ANSI. Terminalul CLK reprezintă:


Figura 7.4 prezintă simbolul unui registru de deplasare de 8 biţi, intrare serie, ieşire paralel, standard ANSI.

Figura 7.4 Terminalul D reprezintă: a.) intrare de date, sincronă, de tip serie; b.) intrare de date, asincronă, de tip serie; c.) intrare de control, sincronă, de tip serie; d.) intrare de control, asincronă, de tip serie; 33. 3p

Figura 7.4 prezintă simbolul unui registru de deplasare de 8 biţi, intrare serie, ieşire paralel, standard ANSI. Terminalul CLR reprezintă:

a.) intrare asincronă, poziţionează ieşirile pe “0” logic; b.) intrare de sincronizare a tranziţiile la ieşire; c.) intrare sincronă, poziţionează ieşirile pe “0” logic;


234

d.) intrare sincronă, poziţionează ieşirile pe “1” logic; 34. 3p

Figura 7.4 prezintă simbolul unui registru de deplasare de 8 biţi, intrare serie, ieşire paralel, standard ANSI. Terminalul CLK reprezintă:


Tabelul 7.1 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi universal bidirecţional.

Tabelul 7.1 Dacă Clr=1; S1=1; S0=1; Clk=↑ (frontul LH al impulsului); SL=0; SR=1;

A=a; B=b; C=c; D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:

a.) QA+=0; QB+=0; QC+=0; QD+=0; b.) QA+=a; QB+=b; QC+=c; QD+=d; c.) QA+=qa; QB+=qb; QC+=qc; QD+=qd d.) QA+=0; QB+=qa; QC+=qb; QD+=qc 36. 3p

Tabelul 7.1 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi universal bidirecţional. Dacă Clr=0; S1=0; S0=1; Clk=↑ (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:


Tabelul 7.1 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi universal bidirecţional. Dacă Clr=1; S1=0; S0=1; Clk=↑ (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c;


235

D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:


Tabelul 7.1 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi universal bidirecţional. Dacă Clr=1; S1=0; S0=0; Clk=↑ (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:


Tabelul 7.2 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi intrare paralel, ieşire paralel.

Tabelul 7.2 Dacă Clr=1; S1=1; S0=1; Clk=↑ (frontul LH al impulsului); SL=0; SR=1;

A=a; B=b; C=c; D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:


Tabelul 7.2 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 4 biţi intrare paralel, ieşire paralel. Dacă Clr=0; S1=0; S0=1; Clk=↑ (frontul LH al impulsului); SL=0; SR=1; A=a; B=b; C=c; D=d şi QA=qa; QB=qb; QC=qc; QD=qd atunci:

a.) QA+=0; QB+=0; QC+=0; QD+=0;


236

b.) QA+=a; QB+=b; QC+=c; QD+=d; c.) QA+=qa; QB+=qb; QC+=qc; QD+=qd d.) QA+=0; QB+=qa; QC+=qb; QD+=qc 41. 3p





Tabelul 7.3 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare paralel, ieşire serie.

Tabelul 7.3 Dacă intrările de control au valorile ~Sh/Ld=0; Inh=0; Clk=0, intrarile de

date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci:

a.) QA+=0; …; QG+=0; QH+=0; b.) QA+=a; ; …; QG+=g; QH+=h; c.) QA+=qa; ; …; QG+=qg; QH+=qh; d.) QA+=0; ; …; QG+=qf; QH+=qg;


237

44. 4p

Tabelul 7.3 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare paralel, ieşire serie. Dacă intrările de control au valorile ~Sh/Ld=1; Inh=0; Clk=↑ (frontul LH al impulsului), intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci:

a.) QA+=0; …; QG+=0; QH+=0; b.) QA+=a; ; …; QG+=g; QH+=h; c.) QA+=qa; ; …; QG+=qg; QH+=qh; d.) QA+=0; ; …; QG+=qf; QH+=qg;; 45. 4p

Tabelul 7.3 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare paralel, ieşire serie. Dacă intrările de control au valorile ~Sh/Ld=1; Inh=0; Clk=0, intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci:

a.) QA+=0; …; QG+=0; QH+=0; b.) QA+=a; ; …; QG+=g; QH+=h; c.) QA+=qa; ; …; QG+=qg; QH+=qh; d.) QA+=0; ; …; QG+=qf; QH+=qg; 46. 4p

Tabelul 7.3 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare paralel, ieşire serie. Dacă intrările de control au valorile ~Sh/Ld=1; Inh=1; Clk=0, intrarile de date au valorile Ser=0; A=a, ... ,G=g; H=h, registrul intern QA=qa; ... , QG=qg; QH=qh atunci:


Tabelul 7.4 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare serie, ieşire paralel.


238

Tabelul 7.4 Dacă intrările au valorile Clr=0; Clk=_ (întreaga durată a impulsului de

ceas mai puţin momentul de tranziţie low –high); D=1, starea prezentă este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi:


Tabelul 7.4 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare serie, ieşire paralel. Dacă intrările au valorile Clr=1; Clk=_ (întreaga durată a impulsului de ceas mai puţin momentul de tranziţie low –high); D=1, starea prezentă este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi:


Tabelul 7.4 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare serie, ieşire paralel. Dacă intrările au valorile Clr=1; Clk↑ tranziţie LH (low - high) a impulsului de ceas D=1, starea prezentă este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi:


Tabelul 7.4 prezintă tabelul de tranziţii, variantă simplificată, pentru registrul de deplasare de 8 biţi intrare serie, ieşire paralel. Dacă intrările au valorile Clr=0; Clk↑ tranziţie LH (low - high) a impulsului de ceas D=1, starea prezentă este QA=qa; ... , QG=qg; QH=qh atunci starea viitoare va fi:

a.) QA+=0; …; QG+=0; QH+=0; b.) QA+=a; ; …; QG+=g; QH+=h; c.) QA+=qa; ; …; QG+=qg; QH+=qh; d.) QA+=1; ; …; QG+=qf; QH+=qg;


239

51. 2p

Figura 7.5 prezintă formele de undă rezultate în urma simulării funcţionării în regim asincron a registrului de deplasare de 4 biţi universal bidirecţional.

Figura 7.5 a.) Analiza de tip „când” pune în evidenţă faptul că în perioada de timp

(intervalul t1 – t2) în care semnalul aplicat pe intrarea CLR are valoarea logică „0” semnalul aplicat pe intrare CLK este inactiv.

b.) Analiza de tip „când” pune în evidenţă faptul că în perioada de timp (intervalul t1 – t2) în care semnalul aplicat pe intrarea CLR are valoarea logică „1” semnalul aplicat pe intrare CLK este inactiv.

c.) Analiza de tip „când” pune în evidenţă faptul că în perioada de timp (intervalul t1 – t2) în care semnalul aplicat pe intrarea CLR are valoarea logică „0” semnalul aplicat pe intrare CLK este activ.

d.) Analiza de tip „când” pune în evidenţă faptul că în perioada de timp (intervalul t1 – t2) în care semnalul aplicat pe intrarea CLR are valoarea logică „1” semnalul aplicat pe intrare CLK este activ.

52. 2p

Figura 7.5 prezintă formele de undă rezultate în urma simulării funcţionării în regim asincron a registrului de deplasare de 4 biţi universal bidirecţional. Analiza de tip „cum” pune în evidență faptul că la:

a.) • momentul t1 CLR=1; CLK= tranziţie LH; S0=1; S1=1

„forţează” QA=A; QB=B; QC=C; QD=D; • momentul t2 CLR=0; CLK= X; S0=1; S1=1 „forţează” QA=1;

QB=1; QC=1; QD=1; b.) • momentul t1 CLR=1; CLK= tranziţie LH; S0=1; S1=1

„forţează”; QA=0; QB=0; QC=0; QD=0; • momentul t2 CLR=0; CLK= X; S0=1; S1=1 „forţează”; QA=A;

QB=B; QC=C; QD=D


240

c.) • momentul t1 CLR=1; CLK= tranziţie LH; S0=1; S1=1 „forţează” QA=A; QB=B; QC=C; QD=D;

• momentul t2 CLR=0; CLK= X; S0=1; S1=1 „forţează” QA=0; QB=0; QC=0; QD=0;

d.) • momentul t1 CLR=1; CLK= tranziţie LH; S0=1; S1=1 „forţează”; QA=1; QB=1; QC=1; QD=1;

• momentul t2 CLR=0; CLK= X; S0=1; S1=1 „forţează” QA=A; QB=B; QC=C; QD=D;

53. 2p

Figura 7.6 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron - deplasare stânga - a registrului de deplasare de 4 biţi universal bidirecţional

Figura 7.6 a.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai pe tranziţia HL a impulsului CLK; b.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=0; c.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai pe tranziţia LH a impulsului CLK d.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=1; 54. 2p

Figura 7.6 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron - deplasare stânga - a registrului de deplasare de 4 biţi universal bidirecţional. Analiza de tip „cum” pune în evidență faptul că la:

a.) momentul t3; informaţia existentă anterior momentului t3 pe QD („1”

logic) este transferată la ieşirea QC, informaţia existentă anterior momentului t3 pe QC („1” logic) este transferată la ieşirea QB;


241

informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=1; QB=1; QC=1; QD=1;

b.) momentul t3; informaţia existentă anterior momentului t3 pe QD („1” logic) este transferată la ieşirea QC, informaţia existentă anterior momentului t3 pe QC („1” logic) este transferată la ieşirea QB; informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=0; QB=0; QC=; QD=0;

c.) momentul t3; informaţia existentă anterior momentului t3 pe QD („1” logic) este transferată la ieşirea QC, informaţia existentă anterior momentului t3 pe QC („1” logic) este transferată la ieşirea QB; informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=1; QB=0; QC=0; QD=1;

d.) momentul t3; informaţia existentă anterior momentului t3 pe QD („1” logic) este transferată la ieşirea QC, informaţia existentă anterior momentului t3 pe QC („1” logic) este transferată la ieşirea QB; informaţia existentă anterior momentului t3 pe QB („0” logic) este transferată la ieşirea QA; informaţia existentă la momentul t3 pe SL („0” logic) este transferată la ieşirea QD; ieşirea registrului devine: QA=0; QB=1; QC=1; QD=0;

55. 2p

Figura 7.7 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron - deplasare dreapta - a registrului de deplasare de 4 biţi universal bidirecţional.


loc numai pe tranziţia LH a impulsului CLK. b.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au


242

loc numai pe tranziţia HL a impulsului CLK. c.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=0. d.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=1. 56. 2p

Figura 7.7 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron - deplasare dreapta - a registrului de deplasare de 4 biţi universal bidirecţional. Analiza de tip „cum”:pune în evidență faptul că la:

a.) momentul t2; informaţia existentă anterior momentului t2 pe QA („1”

logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t2 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t2 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t2 pe SL („1” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=0; QD=0;

b.) momentul t2; informaţia existentă anterior momentului t2 pe QA („1” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t2 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t2 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t2 pe SL („1” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=1; QB=1; QC=1; QD=1;

c.) momentul t2; informaţia existentă anterior momentului t2 pe QA („1” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t2 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t2 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t2 pe SL („1” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=1; QD=1;

d.) momentul t2; informaţia existentă anterior momentului t2 pe QA („1” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t2 pe QB („0” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t2 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă la momentul t2 pe SL („1” logic) este transferată la ieşirea QA; ieşirea registrului devine: QA=1; QB=1; QC=0; QD=0;

57. 2p

Figura 7.8 prezintă formele de undă rezultate in urma simulării funcţionării în regim asincron a registrului de deplasare de 4 biţi intrare paralel, ieşire paralel.


243

Figura 7.8 Analiza de tip „când”:pune în evidență faptul că la: a.) momentul t2 ieşirile (QA, QB, QC şi QD) sunt poziţionate pe „1” logic,

independent de semnalele CLK sau ~SH/LD. b.) momentul t2 ieşirile (QA, QB, QC şi QD) sunt poziţionate pe „0” logic,

independent de semnalele CLK sau ~SH/LD. c.) momentul t2 ieşirile (QA, QB, QC şi QD) sunt poziţionate pe „1” logic,

funcție de semnalele CLK sau ~SH/LD. d.) momentul t2 ieşirile (QA, QB, QC şi QD) sunt poziţionate pe „0” logic,

funcție de semnalele CLK sau ~SH/LD. 58. 2p

Figura 7.8 prezintă formele de undă rezultate in urma simulării funcţionării în regim asincron a registrului de deplasare de 4 biţi intrare paralel, ieşire paralel. Analiza de tip „cum”:pune în evidență faptul că la:

a.) • momentul t1 CLR=1; CLK= tranziţie LH; ~SH/LD=0;

„forţează” QA=A; QB=B; QC=C; QD=D; • momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, forţează” QA=0;

QB=0; QC=0; QD=0; b.) • momentul t1 CLR=1; CLK= tranziţie LH; ~SH/LD=0;

„forţează” QA=A; QB=B; QC=C; QD=D; • momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, forţează” QA=1;

QB=1; QC=1; QD=1; c.) • momentul t1 CLR=1; CLK= tranziţie LH; ~SH/LD=0;

„forţează” QA=1; QB=0; QC=0 QD=1; • momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, forţează” QA=0;

QB=0; QC=0; QD=0; d.) • momentul t1 CLR=1; CLK= tranziţie LH; ~SH/LD=0;

„forţează” QA=A; QB=B; QC=C; QD=D; • momentul t2 CLR=0; CLK= X; ; ~SH/LD=X, forţează” QA=D;


244

QB=C; QC=B; QD=A; 59. 2p

Figura 7.9 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron, deplasare dreapta, a registrului de deplasare de 4 biţi intrare paralel, ieşire paralel.

Figura 7.9 Analiza de tip „cum”:pune în evidență faptul că la: a.) momentul t4; informaţia existentă anterior momentului t4 pe QA („0”

logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t4 pe QB („1” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t4 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=0; QD=0;

b.) momentul t4; informaţia existentă anterior momentului t4 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t4 pe QB („1” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t4 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=1; QB=1; QC=1; QD=1;

c.) momentul t4; informaţia existentă anterior momentului t4 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t4 pe QB („1” logic) este transferată la ieşirea QC; informaţia existentă anterior momentului t4 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=0; QB=0; QC=1; QD=0;

d.) momentul t4; informaţia existentă anterior momentului t4 pe QA („0” logic) este transferată la ieşirea QB, informaţia existentă anterior momentului t4 pe QB („1” logic) este transferată la ieşirea QC;


245

informaţia existentă anterior momentului t4 pe QC („0” logic) este transferată la ieşirea QD; informaţia existentă anterior la momentul t3 pe QD („0” logic) este transferată la prin intermediul intrării DIN la ieşirea QA; ieşirea registrului devine: QA=1; QB=1; QC=0; QD=1;

60. 2p

Figura 7.9 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron, deplasare dreapta, a registrului de deplasare de 4 biţi intrare paralel, ieşire paralel. Analiza de tip „când”:pune în evidență faptul că:

a.) faptul că tranziţiile la ieşire au loc numai pe tranziţia LH a impulsului

CLK. b.) faptul că tranziţiile la ieşire au loc numai pe tranziţia HL a impulsului

CLK. c.) faptul că tranziţiile la ieşire au loc numai dacă CLK=0. d.) faptul că tranziţiile la ieşire au loc numai dacă CLK=1. 61. 2p

Figura 7.10 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron, a registrului de deplasare de 8 biţi intrare serie, ieşire paralel. Analiza de tip „când” pune în evidență faptul că:


loc numai pe tranziţia HL a impulsului CLK. b.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=0. c.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai pe tranziţia LH a impulsului CLK. d.) Analiza de tip „când” pune în evidenţă faptul că tranziţiile la ieşire au

loc numai dacă CLK=1.


246

62. 2p

Figura 7.10 prezintă formele de undă rezultate în urma simulării funcţionării în regim sincron, a registrului de deplasare de 8 biţi intrare serie, ieşire paralel. Analiza de tip „cum” pune în evidență faptul că la:

a.) momentul t3; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D

(„0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („1” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=0, QB=0, QC=0, QD=0, QE=0, QF=0, QG=0, QH=0;

b.) momentul t3; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („1” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=1, QB=1, QC=1, QD=1, QE=1, QF=1, QG=1, QH=1;

c.) momentul t3; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („1” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior


247

acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=1, QB=1, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0;

d.) momentul t3; CLK=tranziţie LH; D=0; informaţia prezentă pe intrarea D („0” logic) este transferată pe ieşirea QA; informaţia existentă - anterior acestui moment - pe ieşirea QA („0” logic) este transferată pe ieşirea QB; informaţia existentă - anterior acestui moment - pe ieşirea QB („1” logic) este transferată pe ieşirea QC; informaţia existentă - anterior acestui moment - pe ieşirea QC („0” logic) este transferată pe ieşirea QD; informaţia existentă - anterior acestui moment - pe ieşirea QD („0” logic) este transferată pe ieşirea QE; informaţia existentă - anterior acestui moment - pe ieşirea QE („0” logic) este transferată pe ieşirea QF; informaţia existentă - anterior acestui moment - pe ieşirea QF („0” logic) este transferată pe ieşirea QG; informaţia existentă - anterior acestui moment - pe ieşirea QG („0” logic) este transferată pe ieşirea QH;starea registrului devine QA=0, QB=0, QC=1, QD=0, QE=0, QF=0, QG=0, QH=0;

63. 2p

Figura 7.11 prezintă formele de undă rezultate in urma simulării funcţionării în regim sincron, a registrului de deplasare de 8 biţi intrare paralel, ieşire serie. Analiza de tip „când” pune în evidență faptul că:

Figura 7.11

a.) tranziţiile la ieşire au loc numai pe tranziţia LH a impulsului CLK atât timp cât pe intrarea INH semnalul are valoare „0” logic.

b.) tranziţiile la ieşire au loc numai pe tranziţia HL a impulsului CLK atât timp cât pe intrarea INH semnalul are valoare „0” logic.

c.) tranziţiile la ieşire au loc numai pe tranziţia LH a impulsului CLK atât timp cât pe intrarea INH semnalul are valoare „1” logic.

d.) tranziţiile la ieşire au loc numai pe tranziţia HL a impulsului CLK atât timp cât pe intrarea INH semnalul are valoare „1” logic.

64. Figura 7.11 prezintă formele de undă rezultate in urma simulării


248

2p funcţionării în regim sincron, a registrului de deplasare de 8 biţi intrare paralel, ieşire serie. Analiza de tip „cum” pune în evidență faptul că:

a.) momentul t3; INH=1 (validează impulsul de ceas); ~SH/LD=1 (registrul

trece în regim „deplasare dreapta”), CLK=tranziţie LH; informaţia existentă pe intrarea F („0” logic) este transferată la ieşirea QH

b.) momentul t3; INH=0 (validează impulsul de ceas); ~SH/LD=1 (registrul


c.) momentul t3; INH=0 (validează impulsul de ceas); ~SH/LD=0 (registrul


d.) momentul t3; INH=1 (validează impulsul de ceas); ~SH/LD=0 (registrul


65. 2p

Una dintre definițiile acceptate pentru un numărător este:

a.) Numărătorul este un circuit digital - format din mai mulţi bistabili –

capabil să execute numai anumite secvenţe de stări bine determinate fără a exista condiţionări suplimentare pentru tranziţia între stări.

b.) Numărătorul este un circuit digital - format din mai mulţi bistabili – capabil să execute numai anumite secvenţe de stări bine determinate, tranziţia între stări fiind conditionata de existență unou anumite condiționalități.

c.) Numărătorul este un circuit analogic - format din mai mulţi bistabili –

capabil să execute numai anumite secvenţe de stări bine determinate fără a exista condiţionări suplimentare pentru tranziţia între stări.

d.) Numărătorul este un circuit analogic - format din mai mulţi bistabili – capabil să execute numai anumite secvenţe de stări bine determinate, tranziţia între stări fiind conditionata de existență unou anumite condiționalități.

66. 2p

Funcţie de mecanismul de tranziţie numărătoarele se pot clasifica în:

a.) • Numărătoare binare, numărătoare în cod Gray, numărătoare zecimale, numărătoare în inel sau numărătoare Jhonson.

• Numărătoare care efectuează numărarea în sens crescător (direct) sau numărătoare care efectuează numărarea în sens descrescător (invers).

b.) • Numărătoare asincrone şi


249

• Numărătoare sincrone.

c.) • Numărătoare care efectuează numărarea în sens crescător (direct) sau umărătoare care efectuează numărarea în sens descrescător (invers).

• Numărătoare sincrone

d.) • Numărătoare binare, numărătoare în cod Gray, numărătoare

zecimale, numărătoare în inel sau numărătoare Jhonson. • Numărătoare asincrone

67. 2p

Funcţie de modul de ordonare al stărilor numărătoarele se pot clasifica în:

a.) • Numărătoare binare, numărătoare în cod Gray, numărătoare zecimale, numărătoare în inel sau numărătoare Jhonson.

• Numărătoare care efectuează numărarea în sens crescător (direct) sau numărătoare care efectuează numărarea în sens descrescător (invers).

b.) • Numărătoare asincrone şi

• Numărătoare sincrone.

c.) • Numărătoare care efectuează numărarea în sens crescător (direct) sau umărătoare care efectuează numărarea în sens descrescător (invers).

• Numărătoare sincrone

d.) • Numărătoare binare, numărătoare în cod Gray, numărătoare

zecimale, numărătoare în inel sau numărătoare Jhonson. • Numărătoare asincrone

68. 3p

O posibilă structură pentru un numărător asincron de 4 biţi realizat cu bistabili de tip JK este prezentată în figura alăturată.

Tranzițiile între stări este comandată de: a.) Semnalul aplicat pe intrarea IN.

b.) Semnalul de intrare „IN” comandă bascularea primului bistabil din structură iar ieşirea acestuia „QA”, comandă tranziţia celui de-al doilea bistabil. La rândul său ieşirea acestui al doilea bistabil „QB”, comandă tranziţia celui de-al treilea bistabil, iar ieşirea celui de-al treilea bistabil


250

„QC”, comandă tranziţia celui de-al patrulea bistabil. c.) Semnalele aplicate pe intrările de tip J. d.) Semnalele aplicate pe intrările de tip K 69. 3p

O posibilă structură pentru un numărător sincron de 4 biţi realizat cu bistabili de tip JK este prezentată în figura alăturată.

Tranziţiile între stări este comandată de: a.) Semnalul aplicat pe intrarea CLK.

b.) Semnalul de intrare „CLK” comandă bascularea primului bistabil din structură iar ieşirea acestuia „QA”, comandă tranziţia celui de-al doilea bistabil. La rândul său ieşirea acestui al doilea bistabil „QB”, comandă tranziţia celui de-al treilea bistabil, iar ieşirea celui de-al treilea bistabil „QC”, comandă tranziţia celui de-al patrulea bistabil.

c.) Semnalele aplicate pe intrările de tip J. d.) Semnalele aplicate pe intrările de tip K 70. 4p

Modul de alocare al stărilor asociate funcţionării unui numărător binar de patru biţi în cod Gray este prezentat în tabelul notat:

a.) Stare binar Stare

zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1

c.) Stare binar Stare zecimal QD QC QB QA

0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 1 11 1 1 1 0 12 1 0 1 0 13 1 0 1 1


251

14 1 1 1 0 15 1 1 1 1

14 1 0 0 1 15 1 0 0 0

b.)


0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0

d.) Stare binar Stare zecimal QD QC QB QA

0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 1 1 1 4 1 1 1 1 5 1 1 1 0 6 1 1 0 0 7 1 0 0 0

71. 4p

Modul de alocare al stărilor asociate funcţionării unui numărător binar de patru biţi este prezentat în tabelul notat:


zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 1 11 1 1 1 0 12 1 0 1 0 13 1 0 1 1 14 1 0 0 1 15 1 0 0 0

b.)


0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 1 1 1 4 1 1 1 1 5 1 1 1 0 6 1 1 0 0 7 1 0 0 0

72. 4p

Modul de alocare al stărilor asociate funcţionării unui numărător în inel de patru biţi este prezentat în tabelul notat:


252


zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 1 11 1 1 1 0 12 1 0 1 0 13 1 0 1 1 14 1 0 0 1 15 1 0 0 0

b.)


0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 1 1 1 4 1 1 1 1 5 1 1 1 0 6 1 1 0 0 7 1 0 0 0

73. 4p

Modul de alocare al stărilor asociate funcţionării unui numărător

Jhonson de patru biţi este prezentat în tabelul notat: a.) Stare binar Stare

zecimal QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 1 11 1 1 1 0 12 1 0 1 0


253

13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

13 1 0 1 1 14 1 0 0 1 15 1 0 0 0

b.)


0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 1 0 0 0


0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 1 1 1 4 1 1 1 1 5 1 1 1 0 6 1 1 0 0 7 1 0 0 0

74. 4p

Graful de fluenţă asociat funcţionării numărătorului binar de patru biţi cu numărare în sens crescător este prezentat în figura notată:

a.)

b.)

c.)

d.)

75. 4p

Graful de fluenţă asociat funcţionării numărătorului binar de patru biţi cu numărare în sens deacrescător este prezentat în figura notată:


254

a.)

b.)

c.)

d.)

76. 4p

Graful de fluenţă asociat funcţionării numărătorului în cod Gray cu numărare în sens crescător este prezentat în figura notată:

a.)

b.)

c.)


255

d.)

77. 4p

Graful de fluenţă asociat funcţionării numărătorului zecimal de patru biţi cu numărare în sens descrescător este prezentat în figura notată:

a.)

c.)

b.)

d.)

78. 4p

Graful de fluenţă asociat functionării numărătorului zecimal de patru biţi cu numărare în sens crescător este prezentat în figura notată:

a.)

c.)

b.) d.)


256

79. 4p

Graful de fluenţă asociat funcţionării numărătorului Jhonson de patru biţi cu numărare în sens crescător este prezentat în figura notată:

a.)

c.)

b.)

d.)

80. 4p

Graful de fluenţă asociat functionării numărătorului în inel de patru biţi cu numărare în sens crescător este prezentat în figura notată:

a.)

c.)

b.)

d.)

81. 2p

Simbolul unui numărător binar asincron de 4 biţi în standard ANSI este prezentat în figura notată:


257

a.)

c.)

b.)

d.)

82. 2p

Simbolul unui numărător binar asincron de 4 biţi în standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

83. 2p

Simbolul unui numărător zecimal asincron de 4 biţi în standard ANSI este prezentat în figura notată:

a.)

c.)


258

b.)

d.)

84. 2p

Simbolul unui numărător zecimal asincron de 4 biţi în standard DIN este prezentat în figura notată:

a.)

c.)

b.)

d.)

85. 2p

Simbolul unui numărător binar sincron de 4 biţi în standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

86. Simbolul unui numărător binar sincron de 4 biţi în standard DIN este


259

2p prezentat în figura notată: a.)

c.)

b.)

d.)

87. 2p

Simbolul unui numărător zecimal sincron de 4 biţi în standard ANSI este prezentat în figura notată:

a.)

c.)

b.)

d.)

88. 2p

Simbolul unui numărător binar zecimal de 4 biţi în standard DIN este prezentat în figura notată:


260

a.)

c.)

b.)

d.)

89. 3p

Simbolul unui numărător binar asincron de 4 biţi standard ANSI este prezentat în figura 7.12

Figura 7.12 Terminalele A,B reprezintă: a.) intrări de date, asincrone, utilizate în procesul de numărare. b.) intrări de date, sincrone, utilizate în procesul de numărare. c.) intrări de control, asincrone, utilizate în procesul de numărare. d.) intrări de control, sincrone, utilizate în procesul de numărare. 90. 3p

Simbolul unui numărător binar asincron de 4 biţi standard ANSI este prezentat în figura 7.12. Terminalele R0(1), R0(2) reprezintă:

a.) intrări de control, sincrone; funcţie de valorile logice aplicate la aceste

intrări numărătorul funcţionează în regim de numărare sau este poziţionat pe “0” logic (QA=0; QB=0; QC=0; QD=0).

b.) intrări de control, asincrone; funcţie de valorile logice aplicate la aceste


c.) intrări de date, sincrone; funcţie de valorile logice aplicate la aceste


d.) intrări de date, asincrone; funcţie de valorile logice aplicate la aceste intrări numărătorul funcţionează în regim de numărare sau este


261

poziţionat pe “0” logic (QA=0; QB=0; QC=0; QD=0). 91. 3p

Simbolul unui numărător zecimal asincron de 4 biţi standard ANSI este prezentat în figura 7.13

Figura 7.13 Terminalele A,B reprezintă: a.) intrări de date, asincrone, utilizate în procesul de numărare. b.) intrări de date, sincrone, utilizate în procesul de numărare. c.) intrări de control, asincrone, utilizate în procesul de numărare. d.) intrări de control, sincrone, utilizate în procesul de numărare. 92. 3p

Simbolul unui numărător zecimal asincron de 4 biţi standard ANSI este prezentat în figura 7.13. Terminalele R0(1), R0(2) reprezintă:







d.) intrări de date, asincrone; funcţie de valorile logice aplicate la aceste


93. 3p

Simbolul unui numărător zecimal asincron de 4 biţi standard ANSI este prezentat în figura 7.13. Terminalele R9(1), R9(2) reprezintă:







262


d.) intrări de date, asincrone; funcţie de valorile logice aplicate la aceste


94. 3p

Simbolul unui numărător binar sincron de 4 biţi standard ANSI este prezentat în figura 7.14

Figura 7.14 Terminalele A, B, C, D reprezintă: a.) intrări de date, asincrone, folosite în cazul încărcării paralel. b.) intrări de date, sincrone, folosite în cazul încărcării paralel. c.) intrări de control, asincrone, folosite în cazul încărcării paralel. d.) intrări de control, sincrone, folosite în cazul încărcării paralel. 95. 3p

Simbolul unui numărător binar sincron de 4 biţi standard ANSI este prezentat în figura 7.14. Terminalul CLR reprezintă:

a.) intrare de date, asincronă; activă pe “0” logic; forţează trecerea numărătorului în starea QA=0; QB=0; QC=0; QD=0.

b.) intrare de date, sincronă; activă pe “0” logic; forţează trecerea numărătorului în starea QA=0; QB=0; QC=0; QD=0.

c.) intrare de control, asincronă; activă pe “0” logic; forţează trecerea numărătorului în starea QA=0; QB=0; QC=0; QD=0.

d.) intrare de control, sincronă; activă pe “0” logic; forţează trecerea numărătorului în starea QA=0; QB=0; QC=0; QD=0.

96. 3p

Simbolul unui numărător binar sincron de 4 biţi standard ANSI este prezentat în figura 7.14. Terminalele ENP, ENT reprezintă:

a.) intrări de control cu rol de invalidate a numărării; pentru invalidare este necesar ca ambele intrări să fie activate simultan;

b.) intrări de control cu rol de validare al numărătorului; pentru validare este necesar ca ambele intrări să fie activate simultan;

c.) intrări de date cu rol de invalidate a numărării; pentru invalidare este


263

necesar ca ambele intrări să fie activate simultan;

d.) intrări de date cu rol de validare al numărătorului; pentru validare este necesar ca ambele intrări să fie activate simultan;

97. 3p

Simbolul unui numărător binar sincron de 4 biţi standard ANSI este prezentat în figura 7.14. Terminalul LOAD reprezintă:

a.) intrare de date asincronă; comandă modul de încărcare paralel b.) intrare de date sincronă; comandă modul de încărcare paralel c.) intrare de control asincronă; comandă modul de încărcare paralel d.) intrare de control sincronă; comandă modul de încărcare paralel 98. 4p

Simbolul unui numărător binar sincron de 4 biţi standard ANSI este prezentat în figura 7.14. Terminalul RCO reprezintă:

a.) ieşire activă în situaţia în care numărătorul ajunge în starea “1111” utilizată pentru conectarea în cascadă a numărătorului;

b.) ieşire activă în situaţia în care numărătorul ajunge în starea “0000” utilizată pentru conectarea în cascadă a numărătorului;

c.) intrare asincronă pentru comanda numărătorului în starea “1111”; d.) intrare sincronă pentru comanda numărătorului în starea “1111”;


264

Răspunsuri

1. Răspuns corect d 2. Răspuns corect c 3. Răspuns corect d 4. Răspuns corect a 5. Răspuns corect b 6. Răspuns corect c 7. Răspuns corect d 8. Răspuns corect a 9. Răspuns corect a 10. Răspuns corect c 11. Răspuns corect d 12. Răspuns corect b 13. Răspuns corect b 14. Răspuns corect d 15. Răspuns corect c 16. Răspuns corect a 17. Răspuns corect a 18. Răspuns corect c 19. Răspuns corect b 20. Răspuns corect b 21. Răspuns corect a 22. Răspuns corect b 23. Răspuns corect a 24. Răspuns corect c 25. Răspuns corect d 26. Răspuns corect a 27. Răspuns corect b 28. Răspuns corect a 29. Răspuns corect a 30. Răspuns corect b 31. Răspuns corect b 32. Răspuns corect a 33. Răspuns corect a 34. Răspuns corect b 35. Răspuns corect b 36. Răspuns corect a 37. Răspuns corect d 38. Răspuns corect c 39. Răspuns corect b 40. Răspuns corect a


265

41. Răspuns corect d 42. Răspuns corect c 43. Răspuns corect a 44. Răspuns corect d 45. Răspuns corect c 46. Răspuns corect c 47. Răspuns corect a 48. Răspuns corect c 49. Răspuns corect d 50. Răspuns corect a 51. Răspuns corect a 52. Răspuns corect c 53. Răspuns corect c 54. Răspuns corect d 55. Răspuns corect a 56. Răspuns corect d 57. Răspuns corect b 58. Răspuns corect a 59. Răspuns corect c 60. Răspuns corect a 61. Răspuns corect c 62. Răspuns corect d 63. Răspuns corect a 64. Răspuns corect b 65. Răspuns corect a 66. Răspuns corect b 67. Răspuns corect a 68. Răspuns corect b 69. Răspuns corect a 70. Răspuns corect c 71. Răspuns corect a 72. Răspuns corect c 73. Răspuns corect d 74. Răspuns corect a 75. Răspuns corect b 76. Răspuns corect d 77. Răspuns corect a 78. Răspuns corect c 79. Răspuns corect b 80. Răspuns corect d 81. Răspuns corect a 82. Răspuns corect b 83. Răspuns corect c


266

84. Răspuns corect d 85. Răspuns corect a 86. Răspuns corect c 87. Răspuns corect a 88. Răspuns corect c 89. Răspuns corect a 90. Răspuns corect b 91. Răspuns corect a 92. Răspuns corect b 93. Răspuns corect b 94. Răspuns corect b 95. Răspuns corect d 96. Răspuns corect b 97. Răspuns corect c 98. Răspuns corect a

267

Capitolul 8

Verilog Teste

1. 3p

Descrierea funcţionării unui latch RS este prezentată în programul 8.1

module latch (S, R, ieşire_Q); // definirea porturilor de intrare şi ieşire input R, S; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (S or R) begin case ({S, R}) 2'b00: begin ieşire_Q[0]=ieşire_Q[0]; ieşire_Q[1]=ieşire_Q[1]; end 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11:ieşire_Q=2'bxx; endcase end endmodule

Programul 8.1 Dimensiunea registrului de lucru este: a.) 1 bit; c.) 4 biţi; b.) 2 biţi; d.) 8 biţi; 2. 4p

Descrierea funcţionării unui latch RS este prezentată în programul 8.1. Conform acestui program tranziţiile (analiza de tip „când”) la ieşire au loc:

a.) pe tranzitia LH a semnalelor de intrare {S; R}; b.) pe tranzitia HL a semnalelor de intrare {S; R}; c.) pe palierul „1” logic a semnalelor de intrare {S; R}; d.) pe palierul „0” logic a semnalelor de intrare {S; R}; 3. Descrierea funcţionării unui latch RS este prezentată în programul 8.1.


268

4p Conform acestui program (analiza de tip „cum”), dacă semnalele de intrare au valorile {S; R}={0; 1} atunci semnalele de ieşire capătă valoarea:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q = b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 4. 4p

Programul de testare a funcţionării latch-ului RS descris de programul 8.1 este prezentat în programul 8.2.

module testbench; // definirea porturilor de intrare si ieşire reg Rx, Sx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Rx=0; Sx=0; end always begin #10Rx=~Rx; #10Rx=~Rx; end always begin #17Sx=~Sx; #17Sx=~Sx; end // apelarea modului bistabil latch RS_latch (Sx, Rx, Qx); endmodule

Programul 8.2 Conform acestui program semnalul aplicat pe intrarea „S” are forma: a.)

palierul „1” logic are o durată de 10 unități de timp, dar palierul ”0”

logic are o durată de 17 unităţi de timp; b.)

palierul „0” logic are o durată de 10 unități de timp, dar palierul ”1”

logic are o durată de 17 unităţi de timp;

Verilog - Teste

269

c.) atât palierul „0” logic cât şi palierul „1” logic au o durată de 10 unităţi de timp;

d.) atât palierul „0” logic cât şi palierul „1” logic au o durată de 17 unităţi de timp;

5. 4p

Programul de testare a funcţionării latch-ului RS descris de programul 8.1 este prezentat în progamul 8.2. Conform acestui program semnalul aplicat pe intrarea „R” are forma:

a.) palierul „1” logic are o durată de 10 unităţi de timp, dar palierul ”0”

logic are o durată de 17 unități de timp;

b.) palierul „0” logic are o durată de 10 unităţi de timp, dar palierul ”1”




6. 4p

Rezultatele simulării funcţionării unui latch RS cu ajutorul programelor 8.1, respectiv 8.2 sunt prezentate în figura 8.1.

Figura 8.1

Această figură pune în evidenţă faptul că în condițțțțiile în care semnalele

de intrare au valorile {S; R}={1; 0} atunci ieşirile capătă valoarea: a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =


270

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 7. 3p

Descrierea funcţionării unui latch D este prezentată în programul 8.3

module latch_D (date, iesire); input date; output iesire; reg iesire; always @ (date) begin iesire=date; end endmodule

Programul 8.3 Dimensiunea registrului de lucru este: a.) 1 bit; c.) 4 biți; b.) 2 biți; d.) 8 biți; 8. 4p

Descrierea funcţionării unui latch D este prezentată în programul 8.3. Conform acestui program tranziţiile la ieşire (analiza de tip „când”) au loc:

a.) pe tranzitia LH a semnalului de intrare; b.) pe tranzitia HL a semnalului de intrare; c.) pe palierul semnalului de intrare; d.) pe tranzitia LH a semnalului de ceas. 9. 4p

Descrierea funcţionării unui latch D este prezentată în programul 8.3. Conform acestui program (analiza de tip „cum”), dacă semnalul de intrare are valoarea „1” logic atunci:

a.) semnalul de ieşire capătă valoarea „0” logic; b.) semnalul de ieşire capătă valoarea „1” logic; c.) semnalul de ieşire îşi păstrează valoarea anterioară; d.) semnalul de ieşire capăta o valoare complementară valorii anterioare; 10. 4p

Programul de testare a funcţionării latch-ului D descris de programul 8.3 este prezentat în programul 8.4.

module test_latch_D; reg D; wire O; initial begin D=0; end

Verilog - Teste

271

always begin #1D=~D; end latch_D L1 (D,O); endmodule

Programul 8.4 Conform acestui program semnalul aplicat pe intrarea „D” are forma: a.) palierul „1” logic are o durată de 10 unităţi de timp, dar palierul ”0”




c.) atât palierul „0” logic cât şi palierul „1” logic au o durată de 1 unitate de timp;


10. 2p

Rezultatele simulării funcţionării unui latch D cu ajutorul programelor 8.3, respectiv 8.4 sunt prezentate în figura 8.2.

Figura 8.2 Această figură pune în evidenţă faptul că: a.) valoarea semnalului de ieşire este aceeaşi cu valoarea semnalului de

intrare; b.) valoarea semnalului de ieşire complementează valoarea semnalului de

intrare; c.) valoarea semnalului de ieşire este intotdeauna „0” logic; d.) valoarea semnalului de ieşire este intotdeauna „1” logic; 11. O posibilă descriere a unui bistabil D cu comutare pe frontul pozitiv al


272

4p impulsului de ceas şi intrări asincrone active pe “0” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.5.

module bistabil (intrare_D, Clock, Preset, Clear, ieşire_Q);

// definirea porturilor de intrare si ieşire input intrare_D, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ ( posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (Clock) begin ieşire_Q[0]=intrare_D; ieşire_Q[1]=~intrare_D; end else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule


Descrierea funcţionării unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.5. Conform acestui program – în funcţionarea în regim

sincron - tranzițțțțiile la ieşire (analiza de tip „când”) au loc:

a.) pe tranzitia LH a semnalului Clock; b.) pe tranzitia HL a semnalului Clock; c.) pe palierul „1” logic a semnalului Clock;

Verilog - Teste

273

d.) pe palierul „0” logic a semnalului Clock; 13. 4p

Descrierea funcţionării unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.5. Conform acestui program, în funcţionarea în regim

sincron analiza de tip „cum” pune în evidențțțța faptul că:

a.) valoarea semnalului de ieşire este aceeaşi cu valoarea semnalului de


intrare; c.) valoarea semnalului de ieşire este intotdeauna „0” logic; d.) valoarea semnalului de ieşire este intotdeauna „1” logic; 14. 4p

Programul de testare a funcţionării unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.5 este prezentat în programul 8.6.

module testbench; // definirea porturilor de intrare şi ieşire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always


274

begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bpos (Dx, Clockx, Presetx, Clearx, Qx); endmodule







15. 4p

Rezultatele simulării funcţionării unui unui bistabil D cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic cu ajutorul programelor 8.5, respectiv 8.6 sunt prezentate în figura 8.3

Figura 8.3

Această figură pune în evidenţă faptul că în condițțțțiile în care Preset=1,

Verilog - Teste

275

Clear=1, Clock=↑ (tranzițțțție LH), D=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 16. 4p

O posibilă descriere a unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.7.

module bistabil (intrare_D, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input intrare_D, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ ( negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:ieşire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (~Clock) begin ieşire_Q[0]=intrare_D; ieşire_Q[1]=~intrare_D; end else begin ieşire_Q[0]=iesire_Q[0]; ieşire_Q[1]=iesire_Q[1]; end endcase end endmodule


Descrierea funcţionării unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată


276

în programul 8.7. Conform acestui program – în funcţionarea în regim


a.) pe tranzitia LH a semnalului Clock; b.) pe tranzitia HL a semnalului Clock; c.) pe palierul „1” logic a semnalului Clock; d.) pe palierul „0” logic a semnalului Clock; 18. 4p

Descrierea funcţionării unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.7. Conform acestui program, în funcţionarea în regim

sincron, analiza de tip „cum” pune în evidențțțța faptul că:

a.) valoarea semnalului de ieşire este aceeaşi cu valoarea semnalului de


intrare; c.) valoarea semnalului de ieşire este intotdeauna „0” logic; d.) valoarea semnalului de ieşire este intotdeauna „1” logic; 19. 4p

Programul de testare a funcţionării unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.7 este prezentat în programul 8.8.

module testbench; // definirea porturilor de intrare si iesire reg Dx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Dx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin

Verilog - Teste

277

#1 Clockx=~Clockx; end // modelare intrări always begin #3Dx=~Dx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil Bneg (Dx, Clockx, Presetx, Clearx, Qx); endmodule







20. 4p

Rezultatele simulării funcţionării unui bistabil D cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic cu ajutorul programelor 8.7, respectiv 8.8 sunt prezentate în figura 8.4


278

Figura 8.4


Clear=1, Clock=↓ (tranzițțțție HL), D=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 21. 4p

O posibilă descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.9.

module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (posedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:ieşire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:ieşire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];

Verilog - Teste

279

iesire_Q[1]=iesire_Q[1]; end 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: begin iesire_Q[0]=~iesire_Q[0]; iesire_Q[1]=~iesire_Q[1]; end endcase else begin iesire_Q[0]=iesire_Q[0]; iesire_Q[1]=iesire_Q[1]; end endcase end endmodule

Programul 8.9 Dimensiunea registrului de lucru este: a.) 1 bit; c.) 4 biți; b.) 2 biți; d.) 8 biți; 22. 4p

Descrierea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic este prezentată în programul 8.9. Conform acestui program – în funcţionarea în regim



Descrierea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic este prezentată în programul 8.9. Conform acestui program, în funcţionarea în regim

sincron, analiza de tip „cum” pune în evidențțțță faptul că în condițțțțiile în

care {J, K}={0; 1} atunci:


280

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 24. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic descris de programul 8.9 este prezentat în programul 8.10.

module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.10

Verilog - Teste

281

Conform acestui program semnalul aplicat pe intrarea „J” are forma: a.) palierul „1” logic are o durată de 3 unităţi de timp, dar palierul ”0” logic

are o durată de 6 unități de timp;

b.) palierul „0” logic are o durată de 3 unităţi de timp, dar palierul ”1” logic




25. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic descris de programul 8.9 este prezentat în programul 8.10. Conform acestui program semnalul aplicat pe intrarea „K” are forma:

a.) palierul „1” logic are o durată de 3 unităţi de timp, dar palierul ”0” logic






26. 4p

Rezultatele simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “1” logic cu ajutorul programelor 8.9, respectiv 8.10 sunt prezentate în figura 8.5


282

Figura 8.5


Clear=0, Clock=↑ (tranzițțțție LH), J=0, K=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q = b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 27. 4p

O posibilă descriere a unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.11.

module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (posedge Clock or negsedge Clear or negsedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];

Verilog - Teste

283


Programul 8.11 Dimensiunea registrului de lucru este: a.) 1 bit; c.) 4 biti; b.) 2 biţi; d.) 8 biti; 28. 4p

Descrierea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.11. Conform acestui program – în funcţionarea în regim



Descrierea funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.11. Conform acestui program, în funcţionarea în regim




284

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 30. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.11 este prezentat în programul 8.12.

module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKpos (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.12

Verilog - Teste

285







31. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.11 este prezentat în programul 8.12. Conform acestui program semnalul aplicat pe intrarea „K” are forma:







32. 4p

Rezultatele simulării funcţionării unui bistabil JK cu comutare pe frontul pozitiv al impulsului de ceas şi intrări asincrone active pe “0” logic cu ajutorul programelor 8.11, respectiv 8.12 sunt prezentate în figura 8.6


286

Figura 8.6


Clear=1, Clock=↑ (tranzițțțție LH), J=0, K=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 33. 4p

O posibilă descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.13.

module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (negedge Clock or posedge Clear or posedge Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];

Verilog - Teste

287



Descrierea funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic este prezentată în programul 8.13. Conform acestui program – în funcţionarea în regim



Descrierea funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic este prezentată în programul 8.13. Conform acestui program, în funcţionarea în regim




288

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 36. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic descris de programul 8.13 este prezentat în programul 8.14.

module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // initiaţizarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always

begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.14

Verilog - Teste

289







37. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic descris de programul 8.13 este prezentat în programul 8.14. Conform acestui program semnalul aplicat pe intrarea „K” are forma:







38. 4p

Rezultatele simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “1” logic cu ajutorul programelor 8.13, respectiv 8.14 sunt prezentate în figura 8.7


290

Figura 8.7

Această figură pune în evidențțțță faptul că în condiţiile în care Preset=0,

Clear=0, Clock=↓ (tranzițțțție LH), J=0, K=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q = b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 39. 4p

O posibilă descriere a unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic, cu ajutorul VERILOG HDL este prezentată în programul 8.15.

module bistabil (J, K, Clock, Preset, Clear, ieşire_Q); // definirea porturilor de intrare si ieşire input J, K, Clock, Preset, Clear; output [0:1] ieşire_Q; // definire registre de lucru reg [0:1] ieşire_Q; // modelarea tranziţiilor de stare always @ (negedge Clock or Clear or Preset) begin case ({Clear, Preset}) 2'b00:iesire_Q=2'b11; 2'b01:iesire_Q=2'b01; 2'b10:iesire_Q=2'b10; 2'b11: if (Clock) case ({J,K}) 2'b00: begin iesire_Q[0]=iesire_Q[0];

Verilog - Teste

291



Descrierea funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.15. Conform acestui program – în funcţionarea în regim



Descrierea funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic este prezentată în programul 8.15. Conform acestui program, în funcţionarea în regim




292

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 42. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.15 este prezentat în programul 8.16.

module testbench; // definirea porturilor de intrare si ieşire reg Jx, Kx, Clockx, Presetx, Clearx; wire [0:1] Qx; // iniţializarea intrărilor initial begin Jx=0; Kx=0; Clockx=0; Presetx=1; Clearx=1; end // modelare clock always begin #1 Clockx=~Clockx; end // modelare intrări always begin #3Jx=~Jx; #3Jx=~Jx; end always

begin #6Kx=~Kx; #6Kx=~Kx; end always begin #17 Presetx=~Presetx; #17 Presetx=~Presetx; end always begin #23 Clearx=~Clearx; #23 Clearx=~Clearx; end // apelarea modului bistabil bistabil JKneg (Jx, Kx, Clockx, Presetx, Clearx, Qx); endmodule

Programul 8.16

Verilog - Teste

293



b.) palierul „0” logic are o durată de 3 unităti de timp, dar palierul ”1” logic




43. 4p

Programul de testare a funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic descris de programul 8.15 este prezentat în programul 8.16. Conform acestui program semnalul aplicat pe intrarea „K” are forma:







44. 4p

Rezultatele simulării funcţionării unui bistabil JK cu comutare pe frontul negativ al impulsului de ceas şi intrări asincrone active pe “0” logic cu ajutorul programelor 8.15, respectiv 8.16 sunt prezentate în figura 8.8


294

Figura 8.8


Clear=1, Clock=↓ (tranzițțțție LH), J=0, K=1 atunci:

a.) { } { }0,0Q,Q = c.) { } { }0,1Q,Q =

b.) { } { }1,0Q,Q = d.) { } { }1,1Q,Q = 45. 4p

Programul prezentat alăturat descrie funcţionarea unui:

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst;


begin if (rst)

begin A <= 0; B <= 0; C <= 0; D <= 0;

end else

begin A <= B; B <= C; C <= D; D <= E;

end

Verilog - Teste

295

end endmodule

a.) unui registru utilizat în conversia serie-paralel; b.) unui registru utilizat în conversia paralel-serie; c.) unui registru de deplasare stânga; d.) unui registru de deplasare dreapta; 46. 4p

Programul prezentat alăturat descrie funcţionarea:

module shiftreg(E, A, clk, rst); output A; input E; input clk, rst;


begin if (rst)

begin A <= 0; B <= 0; C <= 0; D <= 0;

end else

begin A <= B; B <= C; C <= D; D <= E;

end end endmodule

a.) unui registru utilizat în conversia serie-paralel; b.) unui registru utilizat în conversia paralel-serie; c.) unui registru de deplasare stânga; d.) unui registru de deplasare dreapta; 47. 4p

Programul prezentat alăturat descrie funcţionarea unei maşini cu algoritm de stare:

module state_machine(sm_in,sm_clock,reset,sm_out); parameter stare0 = 2'b00; parameter stare1 = 2'b01; parameter stare2= 2'b11; parameter stare3= 2'b10; input sm_clock; input reset; input sm_in;


296

output sm_out; reg [1:0] current_state, next_state; always @ (posedge sm_clock)

begin if (reset == 1'b1) current_state <= 2'b00;

else current_state <= next_state; end always @ (current_state or sm_in) begin // default values sm_out = 1'b1; next_state = current_state; case (current_state)

stare0: sm_out = 1'b0; if (sm_in) next_state = 2'b11; stare1: sm_out = 1'b0; if (sm_in == 1'b0) next_state = 2'b10; stare2: if (sm_in == 1'b1) next_state = 2'b01; stare3: if (sm_in == 1'b1) next_state = 2'b00;

endcase end

endmodule

In funcţionarea în regim sincron tranzițțțțiile între stări – conform acestui

program – are loc: a.) pe tranziţia HL a impulsului de ceas (clock); b.) pe palierul „1” logic al impulsului de ceas (clock); c.) pe palierul „0” logic al impulsului de ceas (clock); d.) pe tranziţia LH a impulsului de ceas (clock);

Verilog - Teste

297

Răspunsuri

1. Răspuns corect b 2. Răspuns corect c 3. Răspuns corect b 4. Răspuns corect d 5. Răspuns corect c 6. Răspuns corect c 7. Răspuns corect a 8. Răspuns corect c 9. Răspuns corect b 10. Răspuns corect c 10. Răspuns corect a 11. Răspuns corect b 12. Răspuns corect a 13. Răspuns corect a 14. Răspuns corect d 15. Răspuns corect c 16. Răspuns corect b 17. Răspuns corect b 18. Răspuns corect a 19. Răspuns corect d 20. Răspuns corect c 21. Răspuns corect b 22. Răspuns corect a 23. Răspuns corect b 24. Răspuns corect c 25. Răspuns corect d 26. Răspuns corect b 27. Răspuns corect b 28. Răspuns corect a 29. Răspuns corect b 30. Răspuns corect c 31. Răspuns corect d 32. Răspuns corect b 33. Răspuns corect b 34. Răspuns corect b 35. Răspuns corect b 36. Răspuns corect c 37. Răspuns corect d 38. Răspuns corect b 39. Răspuns corect b


298

40. Răspuns corect b 41. Răspuns corect b 42. Răspuns corect c 43. Răspuns corect d 44. Răspuns corect b 45. Răspuns corect c 46. Răspuns corect d 47. Răspuns corect d

Verilog - Teste

299

295

Capitolul 9

Automate cu stări finite Teste

1. 2p

Una dintre definiţiile prezentate în literatura de specialitate pentru automatul cu stări finite este:

a.) Automatul cu stări finite este un sistem digital de ordin trei constituit

dintr-un sistem digital de ordin zero căruia i s-a ataşat în paralel un sistem digital de ordin unu sau doi;

b.) Automatul cu stări finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero căruia i s-a conectat în serie un sistem digital de ordin unu sau doi;

c.) Automatul cu stări finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero conectat în cascadă cu un sistem digital de ordin unu sau doi;

d.) Automatul cu stări finite este un sistem digital de ordin trei constituit dintr-un sistem digital de ordin zero căruia i s-a ataşat o reacţie folosind un sistem digital de ordin unu sau doi.

2. 2p

“Maşină cu algoritm de stare” este un automat finit:

a.)

pentru care circuitul combinaţional este construit cu porți logice;

b.) pentru care circuitul combinaţional este construit cu multiplexoare; c.) pentru care circuitul combinaţional este construit cu demultiplexoare; d.) pentru care circuitul combinaţional este construit cu memorii ROM; 3. 1p

Simbolul unui automat cu stări finite este prezentat în figura notată


296

a.)

c.)

b.)

d.)

4. 2p

Simbolul unui automat cu stări finite este prezentat în figura 9.1

Figura 9.1 Terminalele notate IN1 ÷ IN 12 reprezintă: a.) intrări de date, asincrone; b.) intrări de date, sincrone; c.) intrări de control, asincrone; d.) intrări de control, sincrone; 5. 2p

Simbolul unui automat cu stări finite este prezentat în figura 9.1. Terminalul CLK reprezintă:

a.) intrare de date, comandă momentul în care au loc tranzițiile la ieşire; b.) intrare de date, comandă transferul informatiei de la intrare la ieşire. c.) intrare de control, comandă momentul în care au loc tranzițiile la ieşire; d.) intrare de control, comandă transferul informatiei de la intrare la ieşire. 6. 2p

Simbolul unui automat cu stări finite este prezentat în figura 9.1. Terminalul RESET reprezintă:

a.) intrare de control asincronă, poziţionează ieşirile în starea „0”; b.) intrare de control sincronă, poziţionează ieşirile în starea „0”; c.) intrare de date asincronă, poziţionează ieşirile în starea „0”; d.) intrare de date sincronă, poziţionează ieşirile în starea „0”;

Automate cu stări finite - Teste

297

7. 4p

Logica de funcţionare a unui automat cu stări finite este prezentată in figura alaturată

Conform acestei figuri: a.) Această structurare validează informaţia conform căreia şi în cazul

automatului finit semnalul de ieşire depinde de semnalul de intrare dar şi de starea în care se găseşte automatul;

b.) Această structurare validează informaţia conform căreia şi în cazul automatului finit semnalul de ieşire depinde numai de semnalul de intrare;

c.) Această structurare validează informaţia conform căreia şi în cazul automatului finit starea circuitului depinde atât de intrări cât şi de ieşiri;

d.) Această structurare validează informaţia conform căreia şi în cazul automatului finit starea circuitului depinde practic numai de ieşiri.

8. 4p

Logica de funcţionare a unui automat cu stări finite este prezentată in figura notată:

a.)

c.)


298

b.)

d.)

9. 4p

Automatul cu stări finite este în general definit ca:

a.) un sextuplu de tipul {X, Y, Q, q0, f, g} b.) un qvintuplu de tipul {Y, Q, q0, f, g} c.) un qvintuplu de tipul {X, Q, q0, f, g} d.) un qvintuplu de tipul {X, Y, q0, f, g} unde: X mulţimea semnalelor de intrare;

Y mulţimea semnalelor de ieşire; Q mulţimea stărilor; q0 starea iniţială; f funcţia de tranziţie a stărilor; g funcţia de tranziţie a ieşirilor

10. 2p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde { }m21 X,,X,XX L= reprezintă:

a.) mulţimea semnalelor de ieşire b.) mulţimea semnalelor de intrare; c.) mulţimea stărilor; d.) starea initială. 11. 2p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde { }p21 Y,,Y,YY L= reprezintă:

a.) mulţimea semnalelor de ieşire b.) mulţimea semnalelor de intrare; c.) mulţimea stărilor; d.) starea initială.


299

12. 2p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde { }r21 Q,,Q,QQ L= reprezintă:


Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde q0 reprezintă:


Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezintă:

a.) mulţimea semnalelor de ieşire b.) mulţimea semnalelor de intrare; c.) funcţia de tranziţie a stărilor; d.) funcţia de tranziţie a ieşirilor. 15. 2p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde g reprezintă:

a.) mulţimea semnalelor de ieşire b.) mulţimea semnalelor de intrare; c.) funcţia de tranziţie a stărilor; d.) funcţia de tranziţie a ieşirilor. 16. 4p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezintă funcţia de tranziţie a stărilor. Aceasta este definită:

a.) QQX:f →× c.) XQX:f →×

b.) YQX:f →× d.) XX:f →

unde: X mulţimea semnalelor de intrare;

Y mulţimea semnalelor de ieşire;


300

Q mulţimea stărilor; 17. 4p

Automatul cu stări finite este în general definit ca un sextuplu de tipul {X, Y, Q, q0, f, g}, unde f reprezintă funcţia de tranziţie a stărilor. Aceasta este definită:

a.) QQX:g →× c.) XQX:g →× b.) YQX:g →× d.) XX:g → unde: X mulţimea semnalelor de intrare;

Y mulţimea semnalelor de ieşire; Q mulţimea stărilor;

18. 4p

Structura de principiu a unui automat de tip Mealy „imediat” este prezentată în figura notată:

a.)

b.)


301

c.)

d.)

19. 4p

Structura de principiu a unui automat de tip Mealy „cu întârziere” este prezentată în figura notată:

a.)

b.)


302

c.)

d.)

20. 4p

Structura de principiu a unui automat de tip Moore „imediat” este prezentată în figura notată:

a.)

b.)


303

c.)

d.)

21. 4p

Structura de principiu a unui automat de tip Moore „cu întârziere” este prezentată în figura notată:

a.)

b.)


304

c.)

d.)

22. 4p

Structura de principiu a unui automat de tip Mealy „imediat” este prezentată în figura alăturată:

a.) Se observă că tranziţia la ieşire este comandată de tranziţia informaţiei

existentă în registrul de stare dar şi de tranziţia informaţiei la intrare; b.) Se observă că tranziţia la ieşire este comandată de impulsul de clock

aplicat registrului de la ieşire; c.) Se observă că tranziţia la ieşire este comandată de tranziţia informaţiei

existentă în registrul de stare; d.) Se observă că tranziţia la ieşire este comandată de semnalul de intrare 23. 4p

Structura de principiu a unui automat de tip Mealy „cu întârziere” este prezentată în figura alăturată:


305





Structura de principiu a unui automat de tip Moore „imediat” este prezentată în figura alăturată:





Structura de principiu a unui automat de tip Moore „cu întârziere” este prezentată în figura alăturată:


306




existentă în registrul de stare; d.) Se observă că tranziţia la ieşire este comandată de semnalul de intrare


307

Răspunsuri

1. Răspuns corect d 2. Răspuns corect d 3. Răspuns corect a 4. Răspuns corect b 5. Răspuns corect c 6. Răspuns corect a 7. Răspuns corect a 8. Răspuns corect c 9. Răspuns corect a 10. Răspuns corect b 11. Răspuns corect a 12. Răspuns corect c 13. Răspuns corect d 14. Răspuns corect c 15. Răspuns corect d 16. Răspuns corect a 17. Răspuns corect b 18. Răspuns corect a 19. Răspuns corect b 20. Răspuns corect c 21. Răspuns corect g 22. Răspuns corect a 23. Răspuns corect b 24. Răspuns corect c 25. Răspuns corect b


308

309

Bibliografie

1. ABRAHAM

MICHELEN Digital Electronics Lab Manual ED. Prentice Hall 2000

2. AL. VALACHI, MARIUS BÂRSAN

Tehnici numerice şi automate; Editura Junimea Iasi 1986

3. DAN POPA Circuite integrate digitale Editura Nautica Constanta

4. DUMITRU SCHEIANU

Microelectronică; Editura militara Bucuresti 1988

5. GHEORGHE STEFAN; IOAN DRAGICI; TIBERIU MURESAN; ENEIA BARBU

Circuite integrate digitale; Editura didactică si pedagogica; Bucuresti 1983

6. GHEORGHE TOACSE

Introducere în microprocesoare; Editura Stiintifică si enciclopedica; Bucuresti 1986

7. IOAN DANCEA Microprocesoare. Arhitectură internă,

Programare, Aplicaţii; Editura Dacia Cluj Napoca 1979

8. JAMES BIGNELL, ROBERT DONOVAN

Digital Electronics Ed. Thomson Learning United States 1999

9. R. L. MORRIS SI ALTII

Proiectarea cu circuite integrate TTL; Editura tehnică Bucuresti 1974

10. ROGER L. TOKHEIM

Digital Electronics McGraw-Hill Higher Education 2008

11. SAMIR PALNITKAR Verilog HDL : A Guide to Digital Design and Synthesis

Prentice Hall 1996

12. SANDA MAICAN Sisteme numerice cu circuite integrate; Editura tehnica Bucuresti 1980

13. SHIRA A. SCHEINDLIN,

Electronic Discovery and Digital Evidence In

A Nutshell United States 2009

Bibliografie

182

DANIEL J. CAPRA

14. THOMAS BLAKESLEE

Proiectarea cu circuite logice MSI si LSI

standard Edirura tehnica Bucuresti 1988 15. THOMAS, D,

MOORBY, PHILIP The Verilog Hardware Description Language Academic Kluwer Academic, United States 1998

16. WILLIAM KLEITZ

Digital Electronics: A Practical Approach Prentice Hall 1994

Documents

Circuite secventiale