CIRCUITOSCOMBINATORIOS MSI y LSI Fabio Almánzar González Buses y Buses y tristate Circuitos aritméticos Circuitos Básicos Clasificación Unidad de Unidad

CIRCUITOS CIRCUITOS COMBINATORIOSCOMBINATORIOS

MSI y LSIMSI y LSI

Fabio Almánzar González

Buses y Buses y tristatetristate

Circuitos Circuitos aritméticosaritméticos

Circuitos Circuitos BásicosBásicos

ClasificaciónClasificación

Unidad de Unidad de memoriamemoria

Reconocimientos: Esta presentación tiene apartes de la presentación del Prof. Randy

Katz, U. de Berkeley







Clasificación de los circuitos integrados de acuerdo a su tamaño:

SSI (Small Scale Integration): Integración a pequeña escala. Contiene de 1 a 20 compuertas

MSI (Medium Scale Integration) : Integración a mediana escala. Contiene de 20 hasta 200 compuertas

LSI (Large Scale Integration) : Integración a gran escala. Contiene de 200 hasta 200.000 compuertas

VLSI (Very Large Scale Integration) : Integración a muy gran escala. Contiene de 200 hasta 200.000 compuertas







SSI (Small Scale Integration): Integración a pequeña escala.

Grupo de compuertas o flip-flops encapsulados en DIPs de 14 pines







MSI (Medium Scale Integration) : Integración a mediana escala

Bloque de construcción funcional : decodificadores, multiplexores, etc







LSI (Large Scale Integration) Integración a gran escala

Incluyen memorias pequeñas, microprocesadores, PLD, etc.







VLSI (Very Large Scale Integration) :Integración a muy gran escala.

A menudo se define en cantidad de transistores en lugar de compuertasMicroprocesadores y grandes memorias

Circuitos básicosCircuitos básicos






n entradas 2n salidas

activas en bajo

Una y sola una de las salidas es

activada

DECODIFICADOR

Decodificadores







Decodificador de 2 a 4 líneas

A

B

Y0

Y1

Y2

Y3G

Entradas Salidas

B A G Y0 Y1 Y2 Y3

X X 1 1 1 1 1

0 0 0 0 1 1 1

0 1 0 1 0 1 1

1 0 0 1 1 0 1

1 1 0 1 1 1 0

Ver simulación

Decodificadores







F = A,B,C (0,3,5,7)

Como generador de funciones

Decodificadores

El decodificador es un generador de min términos







INTEGRADO DECODIFICADOR SEÑALES DE HABILITACION

74LS 139 2 a 4 líneas - Doble

G (activa en cero)

74LS138 3 a 8 líneas G1 (activa en uno)G2=G2A+G2B (activa en cero)

74LS154 4 a 16 líneas G1,G2 (activa en cero)

74LS42/5 4 a 10 líneas óBCD a decimal

74LS155 2 a 4 líneas -Doble

G1 (activa en bajo), C1 (activa en alto) . G2 (activa en bajo), C2 (activa en bajo)

Circuitos decodificadores TTL

Decodificadores







SELECTOR DE DATOS, MULTIPLEXOR o MUX

Multiplexores

SA

B

SEL Si SEL= 0 entonces S = A si no S = B

Lenguaje:







F A B C , , ( , , , )2 3 6 7

Como generador de funciones (1)

Ver simulación

Multiplexores







Multiplexores

Como generador de funciones (2)

F A B C D , , , ( , , , , , , , )2 3 5 6 7 9 12 15ENTRADAS SALIDA

A B C D Y

0 0 0 0 00

0 0 0 1 0

0 0 1 0 11

0 0 1 1 1

0 1 0 0 0D

0 1 0 1 1

0 1 1 0 11

0 1 1 1 1

1 0 0 0 0D

1 0 0 1 1

1 0 1 0 00

1 0 1 1 0

1 1 0 0 1

1 1 0 1 0

1 1 1 0 0D

1 1 1 1 1

D







INTEGRADO MULTIPLEXOR SEÑALES DE HABILITACION

74LS 150 1 de 16 Strobe (activa en cero habilita el circuito).Salida W invertida

74LS 151 1 de 8 Strobe (activa en cero habilita el circuito).Salidas Y y W complementarias.

74LS 153 2 (1 de 4) Selección común. Señales de Strobe 1G y 2G separadas.

74LS 157 4 (1 de 2) Strobe (activa en cero). Una palabra de 4 bits es seleccionada de dos fuentes.

Circuitos multiplexores TTL

Multiplexores







Multiplexores

Conexiones en cascada







Buses de datos con multiplexores y decodificadores

Multiplexores







Multiplexores

Diseñe un multiplexor de 1 de 32 líneas con multiplexores de 1 de 8 líneas usando:

a) multiplexores y decodificadoresb) solo multiplexores

Actividad: Realice el siguiente diseño en grupos de 2 personas. La solución se discutirá en clase con el instructor y el grupo.







Demultiplexores

DEMULTIPLEXORES: Enrutadores de señales.

inSal 0

Sal 1Sal 2

Sal 3

DEC

Sal 0

Sal 1

Sal 2

Sal 3

A

BEN

in

Circuitos aritméticosCircuitos aritméticos






SUM Cant A B

CARRY A B A B Cant

Sumadores de 1 bit

Sumadores







SUMADOR DE 4 BITS

Ver simulación

Sumadores

FA

Bn An

Sn

CnCn+1 C1C2FA

B2 A2

S2

FA

B1 A1

S1

FA

B0 A0

S0

C0







MANEJO DE NÚMEROS CON SIGNO

Signo y magnitud : +5 0.0101-5 1.0101

0 : números positivos1: números negativos

S M

Complemento a 1´s: +5 0.0101 -5 1.1010

Complemento a 2´s : Complemento a 1´s + 1+5 0.0101-5 1.1010 +1 = 1.1011

Formatos







+5 0.0101 +7 0.0111+7 0.0111 -5 1.1011----------------- ------------------

-7 1.1001 -7 1.1001+5 0.0101 -5 1.1011----------------- ------------------

Formatos

Actividad: Realice las siguientes operaciones en complemento a 2s.







+5 0.0101 +7 0.0111+7 0.0111 -5 1.1011----------------- ------------------+12 0.1100 +2 0.0010

-7 1.1001 -7 1.1001+5 0.0101 -5 1.1011----------------- -------------------2 1.1110 -12 1.0100

Formatos

Solución: Realice las siguientes operaciones en complemento a 2s.







Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

Actividad: Realice el siguiente diseño utilizando circuitos combinatorios MSI y LSI.







Solución: Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

Unidad de memoriaUnidad de memoria






Arreglo de memoria

2 n

palabras por m bits

m líneassalida

n líneas dirección

Decodificador 2

n líneas

palabra

Memorias de solo lectura: ROM

ROM







ROM: Arreglo bidimensional

Fila “palabra”; índice “dirección“

Ancho de la fila tamaño palabra (bit-width)

Dirección es entrada, palabra seleccionada es salida

Dec

0 n-1

Dirección

2 -1n

0

+5V +5V +5V +5V

Línea palabra 0011 Línea palabra 1010

Líneas de bits

j

i

Organización interna

ROM







Ejemplo: Implementación lógica combinatoria

F0 = A' B' C + A B' C' + A B' C

F1 = A' B' C + A' B C' + A B C

F2 = A' B' C' + A' B' C + A B' C'

F3 = A' B C + A B' C' + A B C'

dirección salidas

ROM 8 palabras por 4 bits

A B C F 0 F 1 F 2 F 3

ROM

B 0 0 1 1 0 0 1 1

Dirección A 0 0 0 0 1 1 1 1

C 0 1 0 1 0 1 0 1

F 0 0 1 0 0 1 1 0 0

F 1 0 1 1 0 0 0 0 1

F 2 1 1 0 0 1 0 0 0

F 3 0 0 0 1 1 0 1 0

Contenidopalabra







16K x 16 Subsistema

2764 EPROM8K x 8

2764

A0A1A2A3A4A5A6A7A8A9

O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12


O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12

++2764


O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12

2764


O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12

2764


O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12

2764


O0O1O2O3O4O5O6O7

OECS

PGMVPP

A10A11A12

+ +

A13/OE

A12:A0

D7:D0D15:D8

U3 U2

U1 U0

ROM







Diseñar una unidad de memoria que posea las siguientes características: Un microprocesador de 20 bits de direcciones y 8 bits de datos (tipo 8088) manejará 4 bancos de memoria ROM del tipo 27256, para direccionar los 128 kbytes más altos de direcciones.

DISEÑO

ROM







Mapa de memoria

32K

32K

32K

32KE7FFF HE8000 HEFFFF HF0000 HF7FFF HF8000 HFFFFF H

E0000 H

128K

1M

128K

FFFFF H

1FFFF H

E8000 HE7FFF H

0 00000 H

128K

ROM







Mapa de decodificación de memoria

A19 A18 A17 A16 A15 A14 ....... Ao Circ Direcciones

1 1 1 0 0 X X U1 E0000 H - E7FFF H1 1 1 0 1 X X U2 E8000 H - EFFFF H1 1 1 1 0 X X U3 F0000 H - F7FFF H1 1 1 1 1 X X U4 F8000 H - FFFFF H

SelecciónHabilitación

ROM







32Kx832Kx832Kx832Kx8

OE OE OE OE

CSCS CS

Y0

Y1

Y2

Y3

MEM

MEM

MEM

MEM

A0

A0 A0 A0 A0

A19

A14 A14 A14 A14

D0 D0 D0 D0

D7 D7 D7 D7

27256 27256 27256 27256

CSRD

D0

D7

DEC

A15

A16

MICROPROCESADOR

Dirección

Datos

A17

A18

A19

Decodificación de memoria ROM

Buses y tristateBuses y tristate






Circuitos Tri-state: valores de salida "0", "1", y "Z" entrada adicional: output enable (OE)

Cuando OE es alto "buffer“ no inversorCuando OE es bajo desconectada desde la salida

Esto permite que mas de una compuerta sea conectada a la misma salida, solamente una tiene habilitada su salida en el mismo tiempo

AX01

OE011

FZ01

Tristate

Forma de onda buffer no inversor"Z" "Z"

A

OE

F

100

Compuerta

Control

Salida

Control

Entrada Salida







Multiplexor 2:1 con compuertas tri-state:

Cuando SelectInput es alto Input1 es conectada a F

Cuando SelectInput es bajo Input0 es conectada a F

OE

OE

Input 0

Input 1

SelectInput

F

Tristate







Multiplexor 4:1 con Tristate

Decodificador + 4 compuertas tri-state

1G

1B1A

1Y11Y0

1Y31Y2139

2G

2B2A

2Y12Y0

2Y32Y2

S1 S0

\EN

D3

D2

D1

D0

1

32

15

1314

7654

9101112

Tristate







Open Collector (Colector abierto):

Otra manera de conectar varias compuestas a la misma salida.Solamente tiene capacidad de llevar su salida a bajo; no puede manejar la salida a alto. Requiere una resistencia conectada al voltaje de “1” (pull up)

Si los transistores A y B están en corte la salida es "1", Si al menos uno de los transistores está saturado la salida es “0",

Open Collector

AND alambrada (Wired AND):







+5VG

BA

Y1Y0

Y3Y2139

\I3

6

\I2

5

\I1

4

\I0

F

7

2S0

3S1

1\EN

OR

OR

OR

OR

Multiplexor 4:1

Open Collector







Control del bus

D

C

D

C

Registro de salida

Registro de entrada

Línea bidireccional de datos

Salida de datos

Control de entrada

Bus inhabilitado (alta impedancia)

Sout

Sin

BUS BIDIRECCIONAL

BUS

Documents

CIRCUITOSCOMBINATORIOS MSI y LSI Fabio Almánzar González Buses y Buses y tristate Circuitos aritméticos Circuitos Básicos Clasificación Unidad de Unidad