CMOS组合电路read.pudn.com/downloads91/ebook/352125/CMOS组合电路.pdf · 2000-10-12 · 有比逻辑（Ratioed Logic）概念 V DD V SS PDN In 1 In 2 In 3 F Load R L V DD V

CMOS组合电路

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2001-12-4

数字集成电数字集成电数字集成电路设计透视路设计透视路设计透视 2002-8-4

Computer Department of SJTU2

本章大纲

n静态MOS组合逻辑

n动态MOS组合逻辑

n MOS组合电路的功耗分析

n如何选择组合电路



静态CMOS电路

n互补MOS组合逻辑电路

n有比MOS组合逻辑电路

n传输管MOS组合逻辑电路



有比逻辑电路设计

n为了克服CMOS晶体管过多的问题

n下面讨论的电路具有很多优越性，但是¨工艺较CMOS复杂

¨功耗较CMOS更高

¨只少量应用于特殊场合




n基本概念

n电阻负载n耗尽型NMOSn伪NMOS逻辑

n如何建立更好的负载n DCVSL逻辑



有比逻辑（Ratioed Logic）概念

VDD

VSS

PDNIn1In2In3

F

RLLoad

VDD

VSS

In1In2In3

F

VDD

VSS

PDNIn1In2In3

FVSS

PDN

Resistive DepletionLoad

PMOSLoad

(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS

VT < 0

Goal: to reduce the number of devices over complementary CMOS




n基本概念





负载电阻

n 负载电阻不能太低

¨为了使低噪声容限尽可能高，要求RL>>RPDN

¨为了满足这一要求，要适当调整电阻的尺寸

n 负载电阻不能太高¨保证足够大的电流进行快速开关，因为

¨应尽可能降低功耗

DDLPDN

PDNLowoutput V

RRR

V+

=−

LPDNLpHL

LLpLH

CRRtCRt

)(69.069.0

==



负载曲线分析

n 负载电阻的有比电路

¨ 缺点是充电电流随着输出电压的增加而降低，从而增加了充电时间

n 理想情况下，负载电阻被恒流源所替代¨ 这种情况下，充电电流不受

输出电压的影响充电时间大致可以降低25％

L

outDDL R

VVI

−=




n基本概念





耗尽型NMOS负载

n 耗尽型负载具有负的阈值电压¨将零电压接到栅极，使得该晶体管工作于饱和状态，相当于一个恒流源，所提供的电流

¨实际负载曲线向下倾斜n 由于负载晶体管的源极被接到输出端，使得阈值电压受输出电压影响，输出电压越高、阈值电压越低

¨耗尽型NMOS负载比之电阻负载具有更小的面积n 40kΩ电阻需要3200µm2,相当于1000个单位晶体管

2,

2 Tnloadn

L Vk

I =



耗尽型NMOS比值的简单估算

n至少这种电路结构的输出低电平应能够关闭下一级的MOS晶体管，即：

14

2.0

2.0

=

≤+

×≈≤

−

−

−−

−

RPDN

loadNMOSs

ddloadNMOSsRPDN

RPDNdd

ddtout

nZZ

VZnZ

nZVVVV




n基本概念





伪NMOS有比逻辑

n PMOS与耗尽型的NMOS具有相似的性质¨PMOS的源与衬底之间电压始终为零，因此没有体效应（body effect)

¨由于负载管的饱和电流由下式决定

因此该负载电流远大于NMOS的负载电流

2)(2 TpDD

pL VV

kI −=



伪NMOS有比逻辑的特性

n输出低电平计算¨PMOS工作于饱和状态、PDN工作于线性状态

)(11)(

)(22

)( 22

TnTpTn

pTddoL

TpddpoL

oLTnddn

VVVk

kVVV

VVkV

VVVk

==

−−−=

−=

−−

令

12

2.0 ≥≥nMOS

pMOSddoL nZ

ZVV 有令

实际中考虑到pMOS的工作特性,这个比值取到3／1更为合适实际中考虑到pMOS的工作特性,这个比值取到3／1更为合适



伪NMOS有比逻辑的设计准则

n静态功耗

n下列设计约束应该得以满足¨为降低功耗,IL应尽可能低

¨为得到有效低电平,VOL=ILRPDN应该尽可能低

¨为降低tpLH=(CLVdd)/(2IL)， IL应尽可能高

¨为降低tpHL=0.69RPDNCL,RPDN应尽可能小

2)(2 Tdddd

plowddaverage VVV

kIVP −==

下拉管应该做得尽可能宽，但是功耗和延时时不可能兼得的下拉管应该做得尽可能宽，但是功耗和延时时不可能兼得的



伪NMOS有比逻辑

n 伪NMOS有比逻辑的可称道之处¨ N个扇入的电路仅仅需要N+1个晶体管，面积和寄生电容都很小¨ 每个输入仅连了一个晶体管，对于前一级电路来说，负载电容较小

n 缺点¨ 静态功耗存在，1mW一个，100,000个这样的电路就要消耗50W！

n 应用¨ 不能大规模使用¨ 应用于对速度要求较高的电路中¨ 应用于绝大部分输出状态为“High”的电路中（比如地址译码）¨ 扇入较多



Pseudo-NMOS NAND Gate

VDD

GND

•没有考虑迁移率•NMOS:1.8/1.2•PMOS:7.2/1.2

•没有考虑迁移率•NMOS:1.8/1.2•PMOS:7.2/1.2



伪NMOS和CMOS性能比较




n基本概念





如何得到更好的负载

n什么是更好的负载¨功耗低、低电平足够低、充电时间短（充电电流大）

n存储器的地址译码器要求¨地址不变时有低功耗

¨地址变化时迅速脱离译码选择



为存储器而设计的伪NMOS逻辑

n 稳态下M1关闭，M2充当负载电阻¨ M2电阻较大，可以得到

较好的低电平响应

¨ 功耗较低

n 一旦地址发生变化，M1打开¨ 电路有低变高的速度很快




n基本概念





DCVSL的逻辑电路

n Differential Cascade Voltage Swith Logicn没有对地通路



静态CMOS电路

n互补MOS组合逻辑电路

n有比MOS组合逻辑电路

n传输管MOS组合逻辑电路



传输管（pass- transistor）逻辑

n基本概念n传输管的工作过程n传输管的组合逻辑n传输管的缺点¨电阻问题¨延迟问题¨NMOS-Only 传送门逻辑的有比问题

n互补传输逻辑



基本概念

n 优点¨比之CMOS逻辑有更少数目的晶体管数目

¨组成的逻辑阵列规整,十分适合VLSI实现

n 缺点¨存在阈值损失





n互补传输逻辑



传输管的工作过程

n NMOS保持开启，则VGS>Vt

n VDG=0因此NMOS总是工作于饱和状态下

n 阈值损失会给后级电路带来额外的功耗

NMOS传输管阈值损失示意NMOS传输管阈值损失示意



CMOS类型的传输门示意

n 利用NMOS和PMOS的互补性¨ NMOS可输出弱1、强0

¨ PMOS可输出弱0、强1

n 注意在PMOS将输出强拉到5V时NMOS已经处于关闭状态





n互补传输逻辑



传输门可以构造复杂的逻辑结构

n请写出下两个电路图的逻辑表达式





n互补传输逻辑



传输门的设计问题一---电阻

n 传输门并非理想的开关！n 传输门的开关可以看作是NMOS和

PMOS工作电阻的并联

n 具体电阻值跟当前晶体管的工作状态相关下面仅对传输门由低到高跳变过程中的电阻进行计算

n 更进一步的讨论可见相关材料

p

outddp

n

outddn I

VVR

IVV

R−

=−

= ,



传输门的电阻计算

n 两个晶体管的工作过程¨ NMOS

n 由于VGS=VDS , VGD=0<Vt ,因此NMOS管总是工作于饱和状态或者是关闭状态

¨ PMOSn 由于VGS=-5V, 晶体管由饱和区转到线性区

¨具体如下

线性关闭、线性饱和、

工作于饱和区和

PMOSNMOSVVVPMOSNMOSVVVV

PMOSNMOSVV

outtndd

tpddouttp

tpout

::||

|:|

<−−<<

<



传输门的电阻计算

n 传输门的电阻通常被设置为常数¨ Req=Rp||Rn

¨通常的预测公式为

¨左图中的电阻预测大概为11K欧

dd

tddptddn

dd

pneq V

VVkVVk

VII

G pn

2

)()( 22 −+−=

+=





n互补传输逻辑



传输门的设计问题二---延迟

n传输门阵列会存在下列情况

n做等价变换之后则成为我们熟悉的样子



传输门延迟的解法

n传输门延迟的计算方法¨求解下列常微分方程组

¨求解这个方程组是一个复杂的过程，近似的解法可以得到

))((1

11 −+ −−−=∂

∂iiii

eq

i VVVVCRt

V )(1

,,

1

1

iii

CiiC

IICt

Vdt

CdVdtdQ

IIII

−=∂

∂

==−=

+

+



延迟的近似解

n估计延迟

n简单的解决办法是截断长传输门数

2)1(

)(t0

+== ∑

=

nnCRkCRV eq

n

keqn



传输门延迟的优化计算

n总延迟的计算¨假设总共有n个传输门，被截断的传输门数目m,增加的缓冲器延迟为tbuf

bufeq

bufeqp

tmnmn

CR

tmnmm

CRmn

t

)1(2

)1(69.0

)1(]2

)1([69.0

−++

=

−++

=



求上式关于m的最小值

0=∂

∂

m

t p

02

69.0 2 =−=∂∂

m

ntnCR

m

t bufeq

p

α== 7171 .CR

t.m

eq

bufoptimal

最佳值截断竟然与n无关



增加buffer带来的好处

n节省了… …

( )

( )

( ) ( ) ( )( ) 1

61171

7117117111712

1690

12

1690

1

1

4 +−

≈+×

α−α−+α−+×=

+

−+

+

−=

ττ

−=η

=α

−

nn

nn..n.n.nn.

nnCR.

tm

nmnCR.

eq

bufopt

opteq

buffernon

optimal每4个传输门应该增加一个驱动门，用来降低传输门长链带来的客观延迟

每4个传输门应该增加一个驱动门，用来降低传输门长链带来的客观延迟



增加buffer带来的好处



传输管链举例

n对于常规CMOS工艺¨开关电阻Req＝10kΩ¨C=10fF¨ tbuf=0.5nsec

n moptimal=3.8

传输门仅仅是一条通路，不会提供电源！传输门仅仅是一条通路，不会提供电源！





n互补传输逻辑



传输门的设计问题三----形状因子

n传输门属于无比逻辑

n形状因子对传输门的延迟没有显著影响

n通常情况下，传输门的设计总是以最小面积为主，除非驱动大的电容负载

n传输门的尺寸设计通过递增的方案可以带来延时上的好处



NMOS-only 传输门逻辑

n CMOS传输门的优点¨没有阈值电压的损失，由此带来静态功耗的损失¨传输电阻近似恒定

n CMOS传输门的缺点¨使用两个晶体管,不利于面积优化¨增加了两个控制端¨寄生电容较高

n NMOS-only传输门的优缺点正是CMOS传输门的缺优点¨由于阈值电压的降低将导致噪声容限的减小，注意：传输门的控制端低噪声容限仅为Vtn



NMOS-only传输管的一种改进电路— Level-restoring circuit

n 通过增加X的高电平

来克服阈值电平损耗,从而进一步降低静态功耗.

Level restorer



实际上传输管和级存储器是有比的



NMOS-only的另外一种改进方法----离子注入法

n 离子注入(ion-implantation)¨降低了NMOS的阈值电压来减少阈值电压损耗。

¨降低了低电平噪声容限

¨右图所示的电路可以占到一半电路的50％，因此其漏电流的增加不可忽视

关掉这个管子很难！关掉这个管子很难！





n互补传输逻辑



互补传输管逻辑CPL

n 互补传输管逻辑（Complementary Pass-Transistor Logic)¨ 互补电路有利于XOR、加法

器这样的存在互补逻辑的电路

¨ 可以提供一个反相输出，不必再加一个反相器

¨ 设计规整¨ 传输管要经过阈值电压的改

造



Complimentary Pass Transistor Logic

A

B

A

B

B B B B

A

B

A

B

F=AB

F=AB

F=A+B

F=A+B

B B

A

A

A

A

F=A⊕ΒÝ

F=A⊕ΒÝ

OR/NOR EXOR/NEXORAND/NAND

F

F

Pass-Transistor

Network

Pass-TransistorNetwork

AABB

AABB

Inverse

(a)

(b)



4 Input NAND in CPL



作业

n试分析CMOS传输门在输入电压有高挑到底时，两个晶体管的工作过程

n对于图4.13中直流源为什么会比电阻性负载节省25％的时间？

n CPL逻辑的晶体管需要经过特殊工艺处理吗？为什么？有什么好处？有哪些坏处？

n在传输门级联时延迟过大时该怎样处理／

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