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méthodologie 1Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
De la puce à
l'algorithme
méthodologie 2Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
pas à pas
•De la puce à l’algorithme•Conception et fabrication•Circuiterie des portes CMOS complémentaires•Comportement électrique de la porte CMOS•Circuiterie des portes CMOS non complémentaires•Eléments de mémorisation statiques•Eléments de mémorisation dynamique•Structures régulières sur silicium•Addition sur silicium•Multiplication sur silicium
méthodologie 3Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Buts de cette leçon
Montrer que
1- la technologie change rapidement 2- cette évolution est prévisible (technology roadmap)
⇒ les méthodes de conception doivent suivre
Donner une idée grossière des méthodes de conception
méthodologie 4Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution de la technologie des ordinateurs
Complexité
Encombrement
Vitesse
Consommation
Coût
Fiabilité
18 000 tubes
200 m
150 opér. / s
10 kW
$1 000 000
Heures
x 100
x 10
x 10
x 10
x 10
x 1000
1 200 000 transistors
2 cm
20 10 opér. / s
1 W
$ 1000
Années
-8
5
-3
-4
3 3
6
1945: ENIAC 1990 : 68 040
méthodologie 5Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Et si les voitures
Vitesse
Consommation
Coût
Fiabilité
Poids
110 km / h
10 l / 100 km
100 000 F
Année
1 t
x 10
x 10
x 10
x 1000
x 10
3 000 km / s
1 l / 100 000 km
100 F
1 000 ans
10 mg
-4
-3
-8
5
méthodologie 6Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution de complexité
1970 1980 1990 200010
3
104
105
106
107
108
109
mémoiresmicroprocesseurs
nom
bre
de tr
ansi
stor
s / p
uce
(densité x surface)
40048080
680008086
8028668020
803868048668040
PentiumT9000
1K4K
16K
64 K256K
1M4M
16M64M
croissa
nce = 1,5/an
(5% par mois)
( double en 1,8 an
s)
croissance = 1,35/an
(double en 2,2 an)
PowerPC
1 Gigabit
Gordon Moore 1971
DecAlpha II
256 M
M2000
méthodologie 7Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution de surface de puce
1970 1980 1990 2000
101
102
mémoires microprocesseurs
8080
68000
8086
68020
80386
80486,68040
Pentium ,68050
4K16K 64 K
256K1M
4M
16M
64M
croissance = 1,13/an
80286
taill
e en
mm2
méthodologie 8Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution finesse de gravure et densité
1970 1980 1990 20001960
100
10
1
0.1
long
ueur
de
grill
e ( µ
m )
0,80,60,40,2
10 µ
0,35 µ
0,18 µ
0,5 µ
3 µ
25 µ
1 µ
1,5 µ
45 000 à 60 000
30 000 à 40 00015 000 à 20 000
1250 à 1500100 à 200
Nombre de portes par mm 2
2 µ
méthodologie 9Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution le la Fréquence d'horloge des microprocesseurs
1973 1983 1993
100
10
1
0.1
8080/68008085/Z80
8086/68000
80286/68020
80386
DEC Alpha80486
SPARC
1000croissance = 1,25/an
Le gigahertz sera atteint peu au delà de l'an 2000
AMD 2900
PowerPC
méthodologie 10Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Puissance dissipée par quelques microprocesseurs
510152025303540
1980 1985 1990 1995
I80386 DX 33
• • ••
•
• ••
I80486 DX 33I80486 DX 50
I80286 I80486 DX/2 66powerPC 66
pentium 66pentium 130
•Dec Alpha 200
•Dec Alpha 50 Watts
puis
sanc
e en
Wat
ts
?
La dissipation d’un boîtier plastique est ≈ 2 Watts
méthodologie 11Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution de la tension d’alimentation Vdd
1970 1980 1990 20001960
Tens
ion
d’al
imen
tatio
n Vdd
(d
iffér
ence
de
pote
ntie
l ent
re V dd
et V
ss )
123456789
1011
2010 ?
12
Nous verrons dans le cours suivant comment taille de transistor, vitesse,puissance, champ électrique, tension d’alimentation Vdd, dissipation sont liés
méthodologie 12Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution de la puissance de calcul
Puce
286386486
Pentium
Intro
1982198519891993
Vente/an1992
374913
Vente/an19960,839755,4
Complexité
130 000275 000
1 200 0003 100 000
Mips
1520
100
fréquence x loi de Amdhal ( complexité)
croissance = 1,5/an
Remarque: l’évolution de la puissance de calcul suit l’évolutionde la complexité (nombre de transistors) des circuits.
méthodologie 13Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution du coût de la Lithographie
0123456789
Finesse de gravure (µm)0,10,20,30,40,50,60,70,80,91,01,11,2
Coût relatif de la lithographie (par rapport à 1,0 µm)10
Coût des équipements x nombre d'étapes de lithographie
100
200
300
400
500
600
700Nombre d'étapes de fabrication
méthodologie 14Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Évolution des parts des technologies
0
10
20
30
40
50
60
70
80
90
100
<1% 1% BICMOSCMOS
39%48%
60%64%
2%
NMOS
24%21%
14%10%
PMOS
41%
2%
1%22%BIPOLAIRE
ANALOGUE20% 17%
15% 15%19% 12% 7%9% 6%
autresTTL et
ECL4% 4% 4%
5%
($88,0B)
($47,4B)
($46,0B)($41,2B)
($29,0B)($10,2B)
Années
3% 1%
Bipolaire
2% GaAs
12%
MOS
Pour
cent
age
12%
74%
et autres
<1% 2% 3%
1982 1987 19891988 1990
1996
méthodologie 15Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Quel est le but de la conception
Qu’est-ce que la conception descendante
Le but ultime de la conception est de produire les dessins des masquesd’un circuit qui est fonctionnellement équivalent à ses spécifications initiales.
La conception consiste à passer d’un niveau d’abstraction à un niveau plus bas • en conservant la fonctionnalité • en respectant certains objectifs décidées aux niveaux supérieurs: surface, vitesse, consommation, testabilité, robustesse • en respectant certaines contraintes physiques • règles de dessin, délai, consommation, ... des composants
méthodologie 16Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dépasser la concurrence
Où rechercher la performance ?
-Algorithmes -Logique -Schématique -Electrique-Dessin -Technologie
(réduire le nombre d'itérations) (réduire le chemin et/ou le nombre de portes) (réduire le nombre de transistors) (réduire le retard et la période d'horloge) (réduire la surface, le nombre de vias et contacts) (réduction des dimensions, BICMOS, GaAs, …)
méthodologie 17Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Complexité des interconnexions
méthodologie 18Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Les niveaux d'abstraction et la conception descendante
Queue Number1 2 3 4 5 6
for i=0 to 10 docase input of1: b := 5; 2 b := 10 ; end;
Begin @ Posedge(clock) ->trig ; if (trig=1) a=b&c ; end
R S
Q
Stochastique
Fonctionnelle
Transfert de registres
Portes logiques
transistors
nn
pp
masques
Quantité d’information multipliée par un ou deux ordres de grandeur à chaque étape
méthodologie 19Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Étapes de la conception
Spécifications
Définition Fonctionnelle
Synthèse logique
Synthèse électrique
Synthèse topologique
Placement-Routage
Vérification
Modèle de délai & consommation
Paramètres électriques
Règles de dessin des masquesfondeur
Voir cours de Conception Avancée
si la conception est bonnedessin des masques
méthodologie 20Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Acteurs de la conception
Concepteur
modifications
évaluations
spécifications règles de dessin
bibliothèque de cellules
paramètresélectrique
puce
dessin masquesvecteurs de test
•spécifications: à tout niveau, saisie graphique ou textuelle (VHDL) •modifications: éditeur graphique ou éditeur textuel •évaluation: résultat de simulation (SPICE, VHDL) ou de vérification (DRC, ERC, LVS) •règles de dessin des masques: garantissent que la puce se comporte comme son modèle •les paramètres électrique servent à particulariser les simulateurs généraux (SPICE) •des morceaux de circuit réutilisables (dans certaines conditions) sont répertoriées en bibliothèque •la reproduction sur la puce des dessins des masques (GDS II) est automatique •la puce fabriquée doit être testée par application d’une série de vecteurs (HILO)
TesteurFondeur de SiliciumOutils CAO
méthodologie 21Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Nécessité de modèles prédictifs ( surface, délai, consommation, robustesse)
• Système
• Fonctionnel
• Architectural
• Logique
• Électrique
• Topologique
Impact de la décision
très faible
très bonneprécision du modèle
très importante
méthodologie 22Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Indicateurs pour une conception efficace
- Surface de silicium coût de fabrication - Période d'horloge performance - Temps de conception coût de conception
fenêtre de commercialisation - Rendement de fabrication coût de fabrication - Durée du test coût de fabrication - Coût du boîtier et montage coût de fabrication - Puissance dissipée coût d’utilisation - Fiabilité coût d’utilisation
Indicateurs
méthodologie 23Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Les interfaces
Technologie Règles de dessin Modèles électriques
Full custom
Bibliothèque de cellules précaractérisées (fonction, délai)
Cellules spécialisées ( ROM, RAM, chemin de données, ...)
Prédiffusé (tableau de portes, mer de portes)
Programmable (Électriquement, logiquement)
Microprocesseurs, microcontrôleurs
méthodologie 24Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Comment obtenir du rendement
1 10
100 1000
10 000
0.9995 0.995 0.95 0.61 0.0067
nombre rendement
Minimiser la surface Éviter les schémas à risque
Ne jamais faire confiance à unesimulation électrique typique
méthodologie 25Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
niveau systèmeniveau algorithmeniveau architecture
Domaine structurel Domaine comportemental
Domaine φysique
niveau logiqueniveau électrique
niveau topologique
Dessin des masquesDessin du schémaBloc
Plan de masse des blocsPlan de masse du circuitEncombrement système
Le Y de Gaski
Registre, UAL
SystèmeBloc fonctionnel
Porte, BasculeTransistor, fin
Polygone, contact
SystèmeAlgorithmeTransfert de Registre
Équations logiquesModèle de transistorCapacité parasite, résistance, diodes,.
méthodologie 26Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Niveaux d'assemblage
transistor
porte
puce
boîtier
carte
rack
circ
uit
syst
ème
méthodologie 27Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Le Challenge: tenir les délais
0%
-10%
-20%
-30%
-40%
Incidence sur les bénéfices
-33% Production retardée de
6 mois
-22% dépassement
du coût de 9 %
-3,5% coût de
développent dépassé de
50%
hypothèses 20% croissance du marché 12% d'érosion annuel des prix 5 an de vie du produit
Source Mc Kinsey and Co
méthodologie 28Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Réduire le temps de conception
démarche descendante vérifiée
régularité
réutilisabilité
Blocs (PLA, ROM, RAM, BitSlice, ..)
Plan de masse
Simulation, preuve
Structure compiler
Bibliothèque
Générateurs
Placement & Routage
méthodologie 29Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Période d'Horloge
Tcm = Temps de Cycle Minimum (ns) = 1000F MHz
Tpg = Temps de propagation moyen par porte (ns) Tic = Temps de propagation par unité de longueur d'interconnexion
L = Longueur moyenne des connexions entre portesNg = Nombre de couches (portes) logiques entre registresTsu = Temps d'Écriture des Registres Tcko = Temps de Lecture des RegistresTck Skew = Dispersion des horloges dans le circuit
Ng
Tcm
Tcm ≥ Ng ( Tpg + L * Tic ) + (Tsu + Tcko ) + Tck Skew
(quadratique finesse de gravure)
Registre Source
Registre Destination
(ou période d'horloge)
méthodologie 30Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
D'où vient qu'un circuit dissipe de la puissance ?
PD = F * Ar ( Ids-sat * Ft * Vdd + C * Vdd2 ) *+ ( I ds-stat + Ids-leak ) Vdd
PD = Puissance dissipéeF = Fréquence d'horloge (MHz)Ar = Taux d'activité (nombre moyen de transitions par cycle de calcul)Ids-sat = pointe de courant (courant de court circuit ) à travers les transistors
P et N saturés durant une transition transition ( µA )Ft = temps moyen pendant lequel les transistors P et N conduisent tous les deux (ps)Vdd = Tension d'alimentation (V)C = Capacités parasites ( pF )Ids-stat = Courant statique (nul en logique non ratio)Ids-leak = Courant de fuite (normalement négligeable)
n
p
0 V
Cgs
Cgs
Cgd
s
d
d
sCdiff-sub
méthodologie 31Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Puissance dissipée
F = Réduire F revient à ralentir le circuit, ce qui n'est pas le but
Ar = En moyenne, il y a 12 transition utile par cycle
Toutes les autres transitions sont des "glitches"Les "glitches" sont dus a des reconvergences de chemins de longueur différentesLe nombre de glitches peut être réduit par une conception adéquate.
Ids-sat= Le courant statique à la commutation peut être éliminé par de la logique dynamiqueà phases non recouvrantes (coûteux)
Son effet est réduit en minimisant le temps de commutation FtFt = Le temps de commutation est réduit par des signaux a grande pente
En général, le courant de commutation compte pour moins de 10% du totalVdd = réduire la tension d'alimentation réduit quadratiquement le courant I ds
et donc linéairement la vitesse.C = Certaines réalisations de portes logiques ont moins de capacité parasite.
La voie la plus prometteuse est de réduire le taux d'activité Ar
PD = F * Ar ( Ids-sat * Ft * Vdd + C * Vdd2 ) *+ ( I ds-stat + Ids-leak ) Vdd
technologie 33Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Technologie des
puces
technologie 34Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Schéma électrique
But de cette leçon Montrer les liens entre 3 niveaux: 1- Électrique (transistors et connexions) 2- Masque dessinés (étape ultime conception) 3- Circuit fabriqué (technologie)
Les fondeurs de Silicium imposent des Règles de Conception 1- Règles de Dessin des masques 2- Règles électriques
dessin symbolique
Dessin des masques
Fabrication des masques
opérations technologiques
circuit fabriqué
Con
cept
ion
Tech
nolo
gie
Rappel: L’étape ultime de la conception est le dessin des masques
technologie 35Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cristal de silicium pur
noyau
électrons de valence
tétraèdre
14
Synthèse: Jean Louis Noulet INSA
technologie 36Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cristal de silicium pur
Si Si Si Si
Si Si Si
Si Si Si
Si
Si
noyau
électrons de valence
tétraèdre
comme carbone, germanium, étain, …
14
technologie 37Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Silicium dopé N
Si Si Si
Si P
Si Si
Si
Si
P
pentavalent
Phosphore
électron délogépar l'agitation
technologie 38Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Silicium dopé P
Si Si Si
Si B
Si Si
Si
SiB
trivalent
1 pour 1000 à 1 000 000 Si
Bore
technologie 39Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Jonction pn
_+dopé N dopé P
_+
dopé N dopé P
P B
électron trou
_+ + _
noyau (fixe)
noyau (fixe)mobile
Zone dépourvue de charges mobiles
n pdopé N dopé P
siliciumdopé N dopé P
technologie 40Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: Métal/Oxyde/Semiconducteur
S D
substrat (bulk)
Grille
Source S Drain D
Grille ou Gate G
Oxyde
Semiconducteur
Au début (RCA 1962) la grille était en Aluminium d'où le nom MOS:Métal/Oxyde/Semiconducteur
Le MOS est parfaitement symétrique et on appelle SOURCE (d'électrons) le coté le plusnégatif (le plus positif pour les PMos)
Le substrat est mis à la masse (à Vdd pour les PMos)
(Si O )2
Silicium dopé
technologie 41Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: isolation par diode
Entre les zones ayant des électrons (-) libres et celle ayant un déficit d'électrons (+) il y a une zone dépourvue de tout porteur et donc non conductrice ou isolante ( à condition que les jonctions PN soient correctement polarisées)
- - - - - - - - -- - - - - - - -- - - - - -- -
- - - - - -- -- --------- -------- ------ --
-------- -
+ + + + + + + + + ++ + + + + +
+ + +++ + + + + + + + + +
++ + +
+ + + + + +
+ + ++
+++
+ + +
+ + +
+ ++ + +
+
+ +
++
++
+
+
+
+
Substrat (dopé P )
Source et Drain dopés N
technologie 42Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: Effet d'un champs électrique
Grille
_
_
+_
_ + _ +
+
Champs vertical: porteurs attirées ou repoussées: changement de la
concentration
Champs horizontal: vitesselimitée par la mobilité
des porteurs
isolantSi O2
technologie 43Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: état bloqué
S D
Bulk (substrat)
Grille
Vgs
Si Vgs est inférieur àVt (tension de seuil dépendant du dopage et de l'épaisseur d'oxyde) le transistor est bloquéSa conduction extrêmement faible est exploitée en micropuissanceLa résistance de la couche d'oxyde est > 1012Ω.
oxyde
technologie 44Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: état passant
S D
Bulk (substrat)
Grille
Si Vgs est supérieur à Vt (tension de seuil) le transistor conduitLes charges positives sont repoussées vers le bas et les charges
négatives (électrons) attirées vers le haut s'accumulent sous la grille.Il y a inversion, et création d'un canal. Si le champs augmente, la densité de charges augmente et la profondeur du canal
augmente également. Les charges disponibles croissent comme le carré du champs
technologie 45Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: état saturé
S D
Bulk (substrat)
Grille
Si Vd augmente trop alors Vgd devient inférieur àVt alors le MOS se bloque du côté du drain. Plus Vd augmente, plus la résistance du MOS augmente. Le courant reste alors constant. On dit que le MOS sature.
Vd augmente
Grille
S S S S D
technologie 46Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: état saturé
R
S S' D
G
IDS
V = V + R * I DSS' S
La tension en S' contrôle le transistor par VGS’
⇒ Le courant IDS contrôle le transistor ⇒ Le courant IDS reste constant
canal du transistor
I V⇒DS S' ⇒ VGS' ⇒ IDS
I V⇒DS S' ⇒ VGS' ⇒ IDSIDS constant
partie pincée
technologie 47Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Coupe d'un transistor
poly
oxyde poly oxyde substrat
oxyde diffusion substrat
diffusion
métal (aluminium)
contacts
Un circuit intégré est une superposition de couches, semi-conductrices, conductrices ou isolante
Si O2
technologie 48Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Photogravure: exposition
Silicium
Dépot
Résine photosensible
lumière ultra-violette faisceau d'électrons
rayons X exposition à travers un masque opaque
Alu évaporation condensation
SiO2 oxydation préciptation
Tournetteforce centrifugepour tendreévaporation solvantcuisson
technologie 49Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Photogravure: exposition
masque plein champs photorépétition sur tranche6"
technologie 50Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Photogravure: exposition
Résolution= 0,5 λ / ouverture
Actuellement λ = 250 nm résolution = 0,25 µ profondeur de champs = µ
Pas de masque
résolution = 0,1µ alignement = 0,2µ petite série (prototype)dispersion des électrons
réticule
objectif
canon à électrons
plaques électrostatiques balayage
technologie 51Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Gravures des zones non masquées
Résine négative (durcie par U.V.)
Résine positive (décomposée par U.V.)
développement et dissolution de la résine
gravure chimique des zones non protégées
par la résine
le reste de la résine est dissout et le circuit est
lavé
technologie 52Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Fabrication d'un transistor
longueur dessinée
longueur effective
débordement
implantation
recuit
gravure
1,0 µ
200 Å
diff
usio
nN
silicium polycristallin
grille
(1000° / 1200°)
implantation
technologie 53Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Transistor fabriqué
substrat
drainsource
grille (longueur L) (largeur W)
grille
source drain
substrat substratJonction PN ou Diode
isolant de grille épaisseur e
canal (longueur L) (largeur W)
technologie 54Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Etapes de fabrication (1)découpe dans l'oxyde
masque
oxyde
Verre (quartz)
oxyde de chrome
masqu
e des
siné p
ar le
conc
epteu
r
technologie 55Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Etapes de fabrication (2)
oxyde
grille
mise en place de la grillemas
que d
essin
é par
le co
ncep
teur
masque
technologie 56Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Etapes de fabrication (3)
implantation de phosphore ou arsenic dans le substrat
substrat
Ions d'ARSENIC ou PHOSPHORE pour la diffusion N et de BORE pour P La grille et l'oxyde épais servent de masque
diffusion Ngrille
Indé
pend
ant d
uco
ncep
teur
technologie 57Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Etapes de fabrication (4)
Substrat ( équipotentielle )
diffus
ion 1
( équ
ipoten
tielle
)
diffus
ion 2
connexion conditionnelle entre diffusion 1 et 2
Le transistor est parfaitement aligné avec sa grille (technologie autoalignée)
Grille ( soulevée pour voir le canal )
diffusion
grille
technologie 58Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Connexions de transistors
grille
schéma électrique équivalenttransistor N
connexion en diffusion
connexion en poly
Remarque: on construit simultanément les connexionsde bas niveau (poly et diff) et les transistors
technologie 59Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Trois vues de 2 transistors(bas niveau)
Electrique
Dessin des masques
Vue en coupe
technologie 60Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Oxyde mince Photolithographie des zones actives Croissance de l'oxyde épais
Implantation sélective (ajustement seuils)
Dépôt et Photolithographie du polysilicium Implantation
A la fin de ces opérations les transistors sont définis. Il reste à les interconnecter
technologie 61Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dépôt puis gravure de l'oxyde épais (CVD)
Dépôt puis gravure des connexions en aluminium
Dépôt d'oxyde, gravuredépôt d'aluminium, gravure des autres niveaux d'interconnexion
technologie 62Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Coût d'une PuceCpuce = Cprocess + Ctest + Cboîtier + Ctest
Cprocess = Ctranche(Puces/tranche ) * Rdmpuce
Puces/tranche = π * ( ΦΦΦΦ tranche /2 )2
Spuce- π * ΦΦΦΦ tranche
2 * Spuce- motif test
Rdmpuce = Rdmtranche
1 + densité défaut * Spuce
= Coût de fabrication d'un circuit (puce)C puce= Part du process dans le coût totalC process= Coût de fabrication d'une trancheC tranche= Surface de la puceS puce= Nombre de puces bonnes rapporté au total Rdm puce= Nombre de tranches bonnes rapporté au total Rdm tranche
technologie 63Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Interconnexions
métal 2
métal 1
polycristallin
diffusions
Via
Contacts
body N+ diff P diff N body P+
(technologies à 2 niveaux de métal)
connexion d'équipotentielles
Le via et le contact ne peuvent être superposés
technologie 64Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Règles de dessin des masques ECPD15
2,4
2,4
implantations
1,6
13,2
diffusion
2,4
polycristallin
pas ≥ 5,2
1,6 1,6
1
1,6
0,82,4
métal 1 et métal 2
pas ≥ 5,6
2,4
1
2,4
2,2 2,2
distance via à bord poly
4,8 4,8diff P diff Nbord du puits N
2,0µ
contactscontact (métal 1/poly, métal1/diff)
Via (métal1/métal2)
Valeurs minimumsauf taille de
contacts et desvias (2µ x 2µ)
2,0
1,6 2,0
0,8
1,4
2,4
transistor
technologie 65Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Règles de dessin des masques ECPD10
implantations
1,0
0,752,0 1,5
1,0 1,0
0,75
1,0
0,5
1,5
1,5
0,75
1,5
contactscontact (métal 1/poly, métal1/diff)
Via (métal1/métal2)
diffusion polycristallin métal 1 et métal 2
1,5
1,25
pas ≥ 3,25 pas ≥ 3,5
Valeurs minimumsauf taille descontacts et des
vias (1µ x 1µ)
1,0
0,5
1,0
1,5
transistor
1,01,0µ1,5
3,0
1,5
3,0
diff P diff Nbord du puits N
distance via à bord poly
1,5
contact ou via
technologie 66Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Règles de dessin des masques ECPD07
1,2
1,2
implantations
0,8
0,51,6
diffusion
1,2
polycristallin
pas ≥ 2,6
0,8 0,8
0,5
0,8
0,41,2
métal 1 et métal 2
pas ≥ 2,8
1,2
0,5
1,2
0,8 1,0
0,4
0,7
1,2
1,1
distance via à bord polytransistor
2,4 2,4
diff P diff Nbord du puits N
1,0µ
contactscontact (métal 1/poly, métal1/diff)
Via (métal1/métal2)
Valeurs minimumsauf taille descontacts et desvias (1µ x 1µ)
1,0
2,0µ1,0µ
1,1
technologie 67Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Règles de dessin des masques AMS 0.6µ
diff P diff Nbord du puits N
1,8 1,8
0,7 0,6
Valeurs minimum sauf taille des contacts (0,6µ x 0,6µ)et des vias (0,7µ x 0,7µ)
ImplantationsP et N diffusion polycristallin métal 2
transistor
métal 1
1,2 0,8
0,8 0,8
0,9 0,9
0,6 0,6 0,6 0,6
contacts
0,3
0,4
0,4 0,4
0,4
0,3
0,6
0,5
0,6 0,8
0,9
0,9
0,80,4
Distance implantation0,8 si P et 0,4 si N
vias contacts
complémentaire 68Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Circuiterie des portes CMOS
complémentaires
complémentaire 69Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
But Passer d'une porte logique (ou d'un ensemble de portes) au dessin
Optimiser la surface en minimisant - le nombre de transistors - le nombre de vias et de contacts - le nombre d'arêtes de polygone
Minimiser le temps de conception
fonction logique
portes logiques
réseau N
réseau P
symbolique
masque
porte logique classique
complémentaire 70Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Abstraction logique
0
1 1
0
Transistor NBloqué si grille = 0 Passant si grille = 1
Transistor PPassant si grille = 0 Bloqué si grille = 1
Valeur logique 1
Valeur logique 0
Valeur NON logique
+ 5 V
0 V
Discrétisation des tensions
tolérance au bruit
tolérance au bruit
pris comme 0 par certainesportes et comme 1 par d'autres
complémentaire 71Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Portes élémentaires en CMOS
p
p
nn
n
n
pp
n
p
0 1 1
1 1 0
0 1
0 1 0
1 0 0
0 1
+5 V
0 V
0 1p
n
p
n
5 V
0 V
a
b
a
b
0 V
complémentaire 72Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Discrétisation du temps
2,4 volt 2,6 volt
A B
portes de seuils logiques différents fonctionnement non logique
⇒
dispersion technologique ⇒ dispersion des seuils logiquesdispersion technologique + bruits ⇒ tension sans image logiquepassage par tension non logique ⇒ incohérence circuit/fonctionincohérence + délai des portes ⇒ incohérence temporaireincohérence temporaire ⇒ discrétisation du tempsdiscrétisation du temps ⇒ horloge (synchrone ou autosynchrone)
2,5 volt
A
B0
1
1
0
complémentaire 73Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Comparaison logique/analogique
Analogique
Précision limitée (techno)
Valeur approchée (±5%)
Logique infidèle
Compensations nécessaires
Valeurs continues
Temps continu
Silencieuse et sensible
Exemple: multiplieur de Gilbert(Mos en faible inversion) 14t
Logique
Précision arbitraire (# bits)
Valeur exacte
fidélité absolue (pas de dérive)
pas de compensation
valeurs discrètes (bruit de quantification)
Temps discret (bruit d'échantillonnage)
Bruyante et insensible
Exemple: multiplieur 5x5 bits550 transistors MOS bloqués/saturés
complémentaire 74Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
4 vues d'une fonction logique
p
p
nn
ab s
0V
Vdd
VddVdd 0V0V
s s
s
a
b
a
b
a
b
Logique Electrique
Masque symbolique
Masque métré
❶ ❷
❸❹
métal
poly
diffu-sion
complémentaire 75Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Portes logiques un peu plus complexes
n n
p
p
nn
p
p
a
b
c
d
n
n
n
n
pppp
a
b
c
d
Vdd
0V
Vdd
0V
Vdd
0V
Entré
es
Sorti
eRéseau trans. P
Réseau trans. N
a b c d
abcd
complémentaire 76Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Réseau de transistors
Vdd
0V
Entré
es
Sorti
e
ET logique conduit si les 2 réseaux conduisent
OU logique conduit si l'un ou l'autre
(ou les deux) réseaux conduisentConduit si sa grille vaut 1
soit 2 réseaux en série
soit 2 réseaux en parallèlesoit 1 transistor
Réseau trans. P
Réseau trans. N
Réseau trans. N
Réseau trans. N
Réseau trans. N
Réseau trans. N
complémentaire 77Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (1)Equation logique ⇒ schéma électrique
Les transistors P sont utiliséspour tirer à 1 et les transistorsN pour tirer à 0. Il n'y a pasde perte de seuil
En conséquence les fonctionsréalisables sont des fonctionsDECROISSANTES des entrées.
n
p
Vdd
0 V
Fonction identité qui ne marche pas
Vdd
0V
Entré
es
Sorti
e
Réseau trans. P
Réseau trans. N
complémentaire 78Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (2)Un et un seul des deux réseaux N et P conduit à
chaque instant. Ces réseaux sont logiquementcomplémentaires.
Comme l'un est en transistor P et l'autre en transistorN, les réseaux N et P sont duaux. Les deux réseaux ontles mêmes entrées et le même nombre de transistors.
¬
Vdd
0V
Entré
es E
Sorti
e f(
E)
Vdd
0 V
Réseau P
Réseau N
Réseau P
Réseau N
haute impédance correctes court circuit
conduit
conduit
conduit si f(E)
conduit si f(E)
complémentaire 79Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (3)
Pour construire une porte complexe on construit en premier le réseau de transistors N, avec les règles:
Pour construire le réseau de transistors P on peut procéder de 3 façons:
1 - croiser les règles ci dessous 2 - utiliser l'algèbre de Boole pour complémenter la fonction et
procéder comme pour les N 3 - utiliser une méthode graphique pour tracer le dual du graphe N.
ET - réseaux en série OU - réseaux en parallèle.
a b
c d e
a
b
c
d e
ce
d
a b
Vdd
Vss
complémentaire 80Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (4)construction du dual
ET - transistors série OU - transistors parallèles.
ET - transistors parallèle OU - transistors série
Règle pour le réseau N
Règle pour le réseau P
F = (a ∧ b) ∨ c ∧ (d ∨ e)
F = ( a ∨ b ) ∧ ( c ∨ d ∧ e )
Equation pour le réseau N
Equation pour le réseau P
Se souvenir que N tire à la masse, donc l'équation doit êtrecomplémentée, et P conduit pour un 0 donc les variables doivent êtrecomplémentées
D
Méthode 1: croiser les règles
Méthode 2: complémenter
a
b
c
d e
ce
d
a b
dd
Vss
V
complémentaire 81Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (5)construction du dual (suite)
F+5V
F
0V
a
b
c
e
d
Graphes duaux: tout cycle de l'un est sommet de l'autre etréciproquement. Les arêtes externes sont les connexions àl'extérieur
Vdd
Vss
Méthode 1: construire le graphe dual
a
b
c
d e
ce
d
a b
dd
Vss
V
complémentaire 82Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (6)amélioration électrique
Raccourcir les cheminsentre sortie et alimentation
Minimiser la capacitéparasite de sortie
Mettre plus près de la sortie lestransistors activés le plus tard
a
b
c
a b
a
b
c
a b
a
b c
a b
a
b c
a b
a
b c
a b
a
b c
a b
f = a ∧ b ∨ c ∧ ( a ∨ b )
a
b c
cb
a
a
a b
b
f
complémentaire 83Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conception des portes complexes (7)amélioration délai et consommation
Dimensionner plus gros les transistors ayant unecharge plus importante
Affecter la charge capacitive la plus faible auxsignaux les plus actifs
Connecter les signaux les plus en retard prés de lasortie
complémentaire 84Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Stratégies de dessin
Aligner les diffusions Aligner les grilles
abced a
moins de coude, moins de contacts moins de coude
complémentaire 85Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Diffusions alignées (1)
a
b
c
d e
c
e
d
a b
f
b
a
c
e
d
f b
a
c
e
d
f
Vss
Vdd
Vss
Vdd1- Trouver tous les chemins décrivant chaque réseau passant une fois et une seule par toutes les branches (chemin de Euler)2- Trouver un chemin
parcourant les transistors dans le même ordre pour les deux réseaux3- S'il n'existe pas de
tel chemin, briser les réseaux et recommencer avec chaque bout.
complémentaire 86Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
abcd
Diffusions alignées (2)
Ces deux réalisations sont elles équivalentes ?
Vdd
n n
p
p
nn
p
p
a
b
c
d
0V
complémentaire 87Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Diffusions alignées (3)m
étal poly diffusion
Vdd
Vss
diff P diff NVdd
Vss
complémentaire 88Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Diffusions alignées (4)
Vdd
Vss
diff P diff NVdd
Vss
métal poly diffusion
complémentaire 89Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Diffusions de plusieurs portes alignées
a( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = ∧ b ∨ a ∧ b = a ⊕ b
a ⊕ b
a
b
a
b
Vdd 0V
métal
poly
diffu-sion
complémentaire 90Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Diffusions de plusieurs portes alignées
a( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = ∧ b ∨ a ∧ b = a ⊕ b
a ⊕ b
a
b
a ≥ b
a
b
Vdd 0V
métal
poly
diffu-sion
électrique 91Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Comportement électrique de la
Porte CMOS
électrique 92Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dimensionnement électrique
Moyen: - Adapter la taille des transistors
à la charge à contrôler
Besoin : - Modèle pour calculerles dimensions optimales
On a vu des familles de portes et des stratégies de dessin pour minimiser # transistors et capa parasites minimiser surface de silicium
On veut maintenantminimiser les délais
WL
schéma à transistors
transistors dimensionnés
masques
fonction logique
électrique 93Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Comportement électrique
•Modélisation•Etablissement des équations•Fonctionnement d'un inverseur en statique•Détermination du seuil logique•Courant statique•Seuil et immunité au bruit
•Inverseur en dynamique•Considérations simplificatrices•Calcul des capacités parasites•Dimensionnement d'une chaîne d'inverseurs•Dimensionnement de portes logiques•Latch-Up
électrique 94Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: modélisation du volume
n+n+
x
z
y
eW
L
(p)
n+n+
x
yL
(p)
S G D
1- On néglige les bords 2- On néglige z
électrique 95Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Comportement physique à admettreLa quantité Q de porteurs attirés de la source sous la grille est linéairement proportionnelle au
champs électrique vertical produit par Vgs ( on ne prend pas en compte la tension du substrat )
La vitesse de déplacement vde ces porteurs dans le canal est linéairement proportionnelle au champs électrique horizontal produit par Vds (on néglige la vitesse de saturation)
S
Vgs
S D
Vds
- +
- +
substrat
( la tension du substrat, l'Effet de Substrat , l'effet "Early sont négligés dans les circuits LOGIQUES)
Mobilité µ Silicium GaAsElectron 700 cm 2/Vs 4000 cm2/VsTrous 230 cm 2/Vs 200 cm 2/Vs
Q = ε e(Vgs - Vt)
quantité de porteurs
électrique 96Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: établissement des équations
n+n+
x
y(p)
S G DVgs
Vds
dy
V(y)
dQ = εe W dy (Vgs - V(y) - Vt )
tension surface du condensateur
capacité/unité de surface/V
Ids = dQdt = ε
e W dydt (Vgs - V(y) - Vt )
tension vitesse des porteurs
capacité/unité de surface/V
v = dydt = µ E = - µ dV(y)
dychamp électriquemobilité des porteurs
Ids = µ εe W (Vgs - V(y) - Vt ) dV(y)
dyfacteur de mérite de la technologie
électrique 97Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: intégration des équations
Ids = µ εe W (Vgs - V(y) - Vt ) dV(y)
dy
Ids y = 2 K W (Vgs - Vt ) V(y) - 12 V(y) 2
Ids = 2 K WL (Vgs - Vt ) Vds - 1
2 Vds 2
Ids = 2 K W (Vgs - V(y) - Vt ) dV(y)dy
équation différentielle
Pas de constante d'intégration car V(0) = 0
Pour y = L on a V(y) = Vds
n+n+ y
S G DVgs
Vds
dy
V(y)
L
⌡⌠
0
y
⌡⌠
0
y
[ ][ ]
Equation du mode ohmique ou linéaire
µεe = 2 K
électrique 98Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: modèles possibles
sans modulation de profondeur (simpliste)sans pincement du canal (irréaliste)
avec régulation du courant par pincementsans modulation de la longueur du canal
modèle pour circuits analogiques avec influence de Vds sur la longueur
tangente au sommet
2 (Vgs - Vt ) Vds -Vds2
2 *(Vgs - Vt )
Vgs - Vt
R = 12 K (V gs-Vt)
Ohm
ique
linéaire
quadratique
générateur de courant
électrique 99Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: résumé des 3 modes
Bloqué: Vgs < VtOhmique: Vgs > Vt et Vgd > Vt
Saturé : Vgs > Vt et Vgd ≤ Vt
R = 12 K (Vgs-Vt)
Ids = 2K WL (Vgs -Vt)Vds - Vds2
2(zone ohmique)
Ids = K WL (Vgs-Vt)2
(Vgs- Vt)Ids = 2K WL (Vgs- Vt) -2
2(Vgs- Vt)
électrique 100Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Facteur de Gain Kµε2 eK = facteur de gain de la technologie =
µ = mobilité des électrons ≈µ = mobilité des trous ≈ε = permitivité du SiO ≈e = épaisseur du SiO ≈
690 cm V s2
230 cm V s2n
p
35 10 µF cm-1
2 10 cm = 200 Å-3
unité de K = µF V s = µA V -1 -1
-52
2
K = n 690 35 102 2 10-3
-5
≈ 60 µA V
K = p230 35 10
2 2 10-3
-5
≈ 20 µA V
-1 -1
-1 -1
-2
-2
-2
Remarque importante:
La température et lasaturation de vitessedégradent ces valeursde 50%
même pour N et P
électrique 101Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Applications cunutesques (1)
K n ≈ 40 µA V K p ≈ 16 µA V
-2
-2
V ≈ 1,0 VTnV ≈ 1,5 VTp
G
D
G
DS
S
bloqué ohmique saturé
bloqué ohmique saturé
Imax = µA Imax = µA
Lp = 1µ Wp = 1µ
Ln = 1µ Wn = 1µ
5V 5V
électrique 102Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: Ids/Vgs
Vgs
Ids
Vt
Vds= cst
e
Vgs > Vt ⇒ Ids
Courant d'inversion faible
Gm = ∂∂
IdsVgs
Transconductanceou gain du transistor
(petit signal)
Ids = K WL (Vgs-Vt)2 Gm ≈ 2 K W
L (Vgs-Vt)
électrique 103Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
MOS: Ids/Vgs
Vgs = 5V
Vgs = 4V
Vgs = 3V
Vds
Ids
Ohm
ique
SaturéIds = K WL Vds
2
saturation
Vgs ≥VtnR = =Ids
VdsL W
R
électrique 104Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Zones de fonctionnement du MOS
0 5 VVtn Vgs
0
5 V
Vds
Vds= Vgs
- Vtn
Vgd =V
tn
Vgs
= V
tn
saturé (bloqué du côté
du drain)bl
oqué
parto
ut
ohmique(bloquénulle part)
MOS N
électrique 105Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
0 5 V5V- VtpVgs
0
5 V
Vds
tp
Vds= Vgs
- Vtp
Vgd =V
Vgs= V
tp
bloquépartout saturé
(bloqué du côté
du drain)
ohmique(bloquénulle part)
MOS P
électrique 106Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Zones de la caractéristique de transfert de l’inverseur
0 2,5 V 5 VVtn 5V - VtpEntrée Vgs pour le N
5V - Vgs pour le P
0
5 V
Sorti
e Vds
pour
le N
5V
-V
dspo
ur le
PVds
= Vgs- V
tn
5 V - V
ds= 5V
- Vgs
- Vtp5 V
0 V
Entrée Sortie
S
D
SG
G
D
Vgs
= V
tn
- Vtp
a
b
c
d
e
f
g
électrique 107Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Les 5 régimes de l'inverseur
logique
0 2,5 V 5 VVtn
0
5 V
5 V - Vtp
P ohmiqu
e
P satur
é
N satur
é
N ohmiqu
e
P bl
oqué
N b
loqu
é
P sa
turé
N sa
turé
A
B
C
D
E
P ohmique
N bloqué
P ohmique
N saturé
P saturé
N saturé P saturé
N ohmique
P bloqué
N ohmique
A B
C
D
E
électrique 108Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Caractéristiques de transfert de l'inverseur ou variation du seuil logique (1)
0 2,5 V 5 VVtn
5 V - Vtp
Entrée0
5 V
Sorti
e
α2=
10
α2=
1
α2=
0,1
α = WnLn
WpLp
ΚnΚp*
rapport des géométries
rapport des mérites
n
p
5 V
0 V
Entrée Sortie
G
GWnLn
Wp
Lp
Κn
Κp
Vc Vc
électrique 109Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Seuil logique de l'inverseur (2)
Ids sat = WL Vgs - VT
2
Ids sat = vlim W Vgs - VT
IDS Ω = K WL Vgs - VT - Vds
2 Vds
Ids sat p
Ids sat n= 1
L → ∞
L →0
Courant de saturation
Courant de saturation
0 V
Ids sat p
Ids sat n
VDD
n
p
0 V
Entrée Sortie
VDD
Vc Vc
Courant ohmique
K
εe
Remarque: si on tient compte de la saturation de vitesse des porteurs, le courant Ids sat devient
Vc
électrique 110Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Seuil logique de l'inverseur (3)
si α = 1, Vc ≈ Vdd2 = 2,5 Volt
1II
psatds
nsatds =−−
−−
pp
nn
p
n
LW
LW
KK ∗=α2 e
Kµε=
α+−α−
=1
VVVVncommutatiodeSeuil tptndd
c
1)VVV(
)VV(
tpcdd
tnc =−−
−α
électrique 111Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Courant statique de l'inverseur
0 2,5 V 5 VVtn
0
5 V - Vtp
Marge de bruit NM 1
Marge de bruit NM 0
Seuil de commutationVc
Vdd
La puissance dissipéequand les 2 transistors MOSconduisent est généralementnégligeable devant celle dela charge et décharge descapacités parasites
Ishort
2tptndd
n
nnshortds 1
VVVLWKI
α+
−−=−
1II
psatds
nsatds =−−
−−
e2K µε=
électrique 112Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Immunité au bruit (1)
0 2,5 V 5 VVtn
0
5 V - Vtp
Marge de bruit NM 1
Marge de bruit NM 0
n
p
0 V
Entrée Sortie
G
G
entrée
sorti
eSeuil de
commutationSomme des marges
Excursion logique
immunité au bruit =
Vdd
NM 0+ NM 1
gain = = -1δ Ventréeδ Vsortie
Bruit toléré
Bruit généré
VddVdd
électrique 113Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001Tolérance et sources de bruit (2)
Vdd
VTn
Vdd -VTp
0
ligneVdd
Vss
Bruit par couplage capacitif
Bruit par couplage résistif (alimentations)
Bruit thermique
Bruit dû aux particules
gain > 1
NM
0N
M1
valeur non
logique
sortie 1
sortie 0
dégrade toujours
doit restaurer
électrique 114Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Qu'est-ce que le délai
Le retard à la propagation d'un circuit, logique oudélai, est le temps mis par un changement de l'étatlogique d'un signal d'entrée du circuit pour induire unchangement de l'état logique de sa sortie
Pourquoi les portes ont-elles un délaiUn circuit est formé de couches conductrices séparées
par des isolants qui constituent des capacités.Les éléments actifs sont des transistors qui ne laissent
passer qu'un courant faible.
électrique 115Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Evaluation temporelle
Comment prédire les délais (sans fabriquer le circuit)
- Simulation électrique exhaustive - Coûteuse ou impossible - Effets de mémorisation
- Simulation électrique du chemin critique - Repérer le chemin critique - Sensibiliser le chemin critique
- Donner une définition et une expression du Délai des portes - Cumulative (Délai chemin = Σ délais portes du chemin) - Simple à formuler - Précise (± 5% de la simulation électrique)
La prédiction des délais est essentielle pour vérifier à l'avance que le circuit obéira aux spécifications quand il sera fabriqué.
❶
❷
❸
électrique 116Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Remarques préliminaires
Augmenter la taille de tous les transistors ne change pas le délai
Définition du délai d'un porte: temps qui sépare les événements 1 et 2 1 - entrée franchit un seuil 2 - sortie franchit un seuil même seuil pour toutes les portes
Seuil de délai ≠ seuil logique ⇒ On prend Vdd
2
d1 d3
d2 délai = d 1+ d 2+ d 3 Vdd
2
a b c d
a
b c d
électrique 117Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Remarques préliminaires (2)
Le délai dépend des capacités parasites et des transistors qui limitent le courant destiné à les charger ou décharger.
Il est assez facile de calculer les capacités parasites.
Le problème est donc de donner un modèle simple pour les transistors.
électrique 118Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
État de l'art en modélisation des délais
• Modèle RC: Les transistors en commutation sont remplacés par un réseau de résistances équivalentes et d'interrupteurs.• Modèle IC: Les transistors en commutation sont remplacés par un réseau de générateurs de courant et d'interrupteurs.• Modèle tabulé: Les portes sont "précaractérisées" à partir de simulations électriques préalables prenant en compte les différentes charges de sortie et les différentes pentes d'entrée possibles.• Modèle polynomial: Le délai et la pente de sortie sont approchés à l'aide d'un polynôme prenant en compte la pente d'entrée, la capacité de la charge et les dimensions des transistors.• Modèle explicite: Le délai est approché à l'aide d'un polynôme prenant en compte la pente d'entrée, les dimensions des capacités parasites et des transistors et les caractéristiques de la technologie.
électrique 119Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Etablissement du modèle IC (exemple)
n
p
0 V
I p
I nC L
Entrée
Vdd
Sortie
0
Vc
Vdd
Entrée
Sortie
T↑T↓Somme des capacités parasites
T↑ = Vc1
I sat pCL
T↓ = Vc1
Isat nCLOn observe que l'inverseur est un
générateur de courant déclenché par le passage du seuil
⇒
électrique 120Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Modèle IC (2)
T↑↑↑↑ = Vdd
21
I sat pCL T↓ = Vdd
21
I sat nCL
Ids sat pIds sat n
Ids Ω pIds Ω n
début de charge
fin de charge
début de décharge
fin de décharge
T↑↑↑↑ T↓
Vdd
Vdd - VTp
VTn
CLCL CLCL
Vdd Vdd
I=0
I=0
Vdd
2
électrique 121Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Modèle RC pour canaux courts (3)
Isat = v lim Cox W Vdd-VT
T↑= Vdd
Vdd -VT
1v lim Cox
CL
Wtechnologie
Varie peu avec Vdd assimilé à R
T↑= R CL
W⇒
T↑ = Vdd
21
I sat pCL T↓ = Vdd
21
Isat nCL
T↑ T↓
Vdd
2
Vdd
Vdd - VTp
VTn
( canal court ⇒ vitesse limite des porteurs)
électrique 122Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Considérations simplificatrices (en dynamique)
1- Les points de fonctionnement d'une porte logique sont 0v etVdd 2- Le courant disponible en sortie d'une porte n'est important que lorsque l'une des branches est bloquée.
3- Pendant la grande majorité de la charge de la capacité de sortie, la branche qui conduit est saturée.
4- A partir de ce moment, la tension d'entrée ne varie plus beaucoup, et on peut considérer que le courant de sortie est constant
5- On peut donc assimiler une porte à un générateur de courant Isat déclenché lorsque la tension d'entrée passe un seuil
électrique 123Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Calcul des paramètres du modèle
Cin Cout
Cconn
WL
WL
n
n
p
p
Cin Cout
Cconn
WL
WL
n
n
p
p
porte 1 porte 2
1- Calculer les capacités de sortie Cout2- Calculer les capacités Cin des portes en aval et Cconn des connexions3- Calculer le W/L équivalent du réseau P4- Calculer le W/L équivalent du réseau N
vers d'autres portes
électrique 124Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Capacités parasites de l'inverseur (1)
n
p
0 V
Entrée
Vdd
Cgs
Cgs
Cgd
s
d
d
s
Sortie
Cdiff-sub
Les capacités de drain Cgd comptent pour entrée et sortie.C oxyde = w Wn
La capacité des diffusions Cdiff est q Wn
w et q sont des constantes dépendant du style de dessin et de la technologie
électrique 125Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Capacités parasites de l'inverseur (2)
Wp
Wn
L
LLc
Lc
Cgs
Cgd
Cgd
Cgs
Capacités d'entrée:
Cgs + Cgd du transistor P + Cgs + Cgd du transistor N
Cgs = Cgd = Wp L2
Cox
Cgs = Cgd = Wn L2
Cox
pour le P
pour le N
transistor N
transistor P
Capacités de sortie:
Cgd du transistor P + Cgd du transistor N + capacités de diffusion
sortieentrée
électrique 126Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
10µ
3µ1µ
1µ3µ
3µ
sortieentrée
diff n
Isat p = 200 µA Isat n = 640 µA Cox = 170 nF cm Cj = 30 nF cm
-2
-2
Calculer 1- Cin et Cout 2- Le délai de l'inverseur non chargé 3- Le délai avec une sortance de n 4- La puissance dissipée à 50 Mhz
Cin = nF Cout = nF tlim = ps
tchargé = ps
Vdd = 5 V
Vss = 0 V Pdyn = W
Application cunutesque (3)
électrique 127Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Corrections & Conclusions (1)
2- Calculer le délai d'un inverseur non chargé
1- Calcul de Cin et Cout
Cin = ( 3µ + 10µ ) * 1 µ * 170 nF * 10 µ ≈ 2 200 nF 10-8-8 -2
Cout = 1/2 * Cin + ( 3µ + 10µ ) * 3 µ * 30 nF * 10 µ ≈ 2 200 nF 10-8-8 -2
Conclusion: Pour l'inverseur les capacités Cin & Cout sont équivalentes
T↑ = Vc I sat p
Cout = Cout
10 * 200 * 10-6 ≈ 30 psVdd
2
T ↑= Vc I sat n
Cout = Cout
3 * 640 * 10-6 ≈ 30 psVdd
2Conclusion: Par construction les temps de montée et descente de l'inverseur équilibré (Isat p = Isat n ) sont les mêmesUn inverseur non chargé a un délai indépendant de sa taille ⇒
vitesse limite de la technologie
électrique 128Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Corrections & Conclusions (2)3- Calcul du délai avec une charge équivalente à n inverseurs
T↑ I sat=
Cout ≈ 30 * ( n + 1) psVdd
2
↑ Cin+ n*
Conclusion: Le délai est la somme d'un délai interne et d'un délai de charge
4- Calcul de la puissance dissipée à 50 MHz par un inverseur chargé
Energie stockée dans la capacité parasite = C V2
2
Cette énergie est dissipée une fois par cycle d'horloge.
P = 1/2 * 50 10 * Vdd* (Cin + Cout)6 2
P = 1/2 * 50 10 * 5 * (2 200 + 2 200) 10 6 2 -8
≈ 27 500 nW ≈ 27 10 W-6
Conclusion: Le taux d'activité des portes est faible
électrique 129Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Sortance importante (1)
C0 Cn >> C0
?
On veut réaliser l'adaptation entre une porte (petite) et une charge capacitive élevée avec un délai T de la porte d'adaptation aussicourt que possible
Augmenter la taille des transistors de la porte d'adaptationaugmente le délai de la porte précédente.
⇒ Il faut des étages d'adaptation
-1
électrique 130Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Adaptation des charges (2)
C0 Cn >> C0C1 Ci
peu de portes à délai long
beaucoup deportes à délai
court?
Quel est l'optimum
électrique 131Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Adaptation des charges (3)
. Le délai du i inverseur est
C0 Cn >> C0C1 Ci
Cf = i+1
C ii T ↓↑ = (1 + f ) T limi iSoit ème
T ↓↑Σ ii=1
n
proportionnel à Σi=1
n(1 + f ) i
i=1Π
nCf = nC 0
iOn a : ; On veut minimiser
fi = n C n
C 0Le minimum est obtenu pour soit n =
ln ( )C nC 0
ln (f )i
ce qui revient à minimiser ln (f )i
f + 1in (f + 1) ≈i obtenu pour 1+ - ln(f ) = 01fi
i
1+f1 1+fi 1+fn
électrique 132Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Adaptation des charges (4)
C0 Cn >> C0C1 Ci
1+f1 1+fi 1+fn
1+ – ln ( f ) = 01fi
i f ≈ 3,5i ln ( f ) ≈ 1,3idonne et
Donc n = ln ( ) C nC 0
11,3
ln (f )i
f + 1iOn observe de plus que varie de moins de 10% entre 3 et 5
électrique 133Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Visualisation du minimum (tableur)
3.5
3.7
3.9
4.1
4.3
4.5
2 2.5 3 3.5 4 4.5 5 5.5 6
ln (f )i
f + 1i
électrique 134Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Entrance importante
plus lente
plus rapide
électrique 135Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Quel est le circuit le plus rapide ?
v a b c
v
a
b
c
électrique 136Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Latch up (1)
Thyristor
pnpn
anode
cathodegâ
chett
e
+gâchette
+
-
électrique 137Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Latch up (2)
Rp
βn βpRn
N+ P PN N P +
Vdd
Réduire βn * βp Réduire Rn + Rp
βp
βn
Vdd
Rn
Rp
Mettre un prise substrat tout les 40µ au maximumEpitaxie sur P+, isolation par tranchées remplies d'oxyde, …
verticallatéral
non complémentaire 138Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Circuiterie des portes CMOS non
complémentaires
non complémentaire 139Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
But: Portes rapides avec peu de transistor Inconvénient: restrictions d'emploi
Optimiser - la vitesse - le nombre
de transistors
Profiter des temps morts pendant lesquels les entrées ne sont pas disponibles
fonction logique
transistors
masques
non complémentaire 140Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conjonction à transmission
a
b
s
1
23
4( a ∧ b ) ∧ a ∨ b = a ⊕ b
10 transistors 4 transistors
a
b
s
Problèmes: a=b=1 ⇒ dégradation du niveau S a=b=1 ⇒ court-circuit entre a et b
VDD
non complémentaire 141Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Disjonction à transmission
a
b
1
23
4
4 transistors4 transistors
a
bs = a ⊕ b
1
2
3
4
0V
s = a ⊕ b
VDD
non complémentaire 142Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Majorité à transmission
majorité (a,b,c)
10 transistors 4 transistors
a
b
c
1
2
3
4
s
ab
cs
a∧b ∨ (a ∨ b)∧c
non complémentaire 143Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Disjonction à transmission (2)
métal
poly
diffu-sion
a
b
s
b
a
b
b
s1
2
3
4
b
b
a
s a 0 0 1 1
b 0 1 0 1
s 1 0 0 1
s 0 1 1 0
1 2
1 2 a
b
b
s1
2
34
1
5
0V
non complémentaire 144Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte ratio (pseudo CMOS)
entrée
sorti
e
La porte Ratio est moins coûteuse que la complémentaire - elle consomme - le Vout low est mal défini
Vout low
On impose Vout low < α Vtn, α étant la marge de bruit. Le transistor P est saturé et le transistor N ohmique. Il vient :
Si on prend VTn = VTp = 1V, Kn = 2 Kp et
α = 1/2 on a un rapport de dimensions d'environ 4 .
KnWnLn
(5 -VTn)Vol = KpWpLp
(VTp - 5)2
Vds
I ds
0 5 V
points de repos
Vout low
Ratio: dépend du rapport des tailles des transistors
VDD
non complémentaire 145Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Exemples de porte ratio
a
b
c
d e
6 transistorsa
b
c
d e
ce
d
a b
10 transistors
a b
c d e
porte complexe
porte OU répartie (PLA)
VDD
non complémentaire 146Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte semi-ratioQ
RS
Si on interdit R=S=1 alors la réalisation Ratio de labascule RS ne consomme pas et coûte moins.
RS
Q
Ratio Semi ratio
taille non critique
courant seulement aubasculement
VDD
non complémentaire 147Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cascode Différentiel
parti
e co
mm
une
entrées communes aux 2 réseaux
rése
au d
e tra
nsis
tors
N
rése
au d
e tra
nsis
tors
N
com
plém
enta
ire
montage différentiel On a échangé le réseau de transistors P
contre un réseau de transistors N utilisant les variables complémentées.
AvantageLes sorties F et F sont disponiblesles 2 réseaux peuvent avoir des parties communes
InconvénientsNécessites des entrées directes et complémentées
F F
VDD
non complémentaire 148Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cascode Différentiel
montage différentiel
F F
VDD
entrées communes aux 2réseaux de décision
Réseaux de décision
Quand un des réseaux conduit, l'autre ne conduit pas et réciproquement.Il existe un algorithme pour construire les arbres DCVSL à partir de leurstableaux de Karnaugh: l'algorithme K-MAP.
F
VDD
Porte complémentée( réseau P et réseau N duaux ) Porte différentiel
( deux réseaux N duaux )
non complémentaire 149Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cascode Différentiel: exemple 1
a
b
c
avant fusion après fusion
f f f f
f est tiré à Vss par a.b.c + a.b.c + a.b.c + a.b.c
f est tiré à Vss par a.b.c + a.b.c + a.b.c + a.b.c
non complémentaire 150Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cascode Différentiel: exemple 2
a
b
c
d e
a b
cd
e
f fa
b
c
d e
a b
cd
e
f f
avant fusion après fusion
Toutes les fonctions ne se prêtent pas à une réalisation Cascode Différentiel
non complémentaire 151Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Résumé sur les portes Statiques
5V
porte complémentaire
porte ratio
porte différentielle
n transistors Nn transistors P(sauf si entréesdupliquées)
n transistors N1 transistor P
temps demontée long
2n transistors N2 transistors P
domaine d'intérêtréduit(asynchrone)
nP
nN
1 P 2 P
nN nN nN
rappel passif
(pas d'horloge)
non complémentaire 152Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte logique dynamique
transistor de précharge
transistor d'évaluation
Φ
entréessortie
Porte travaillantà mi-temps
Coût: 1 transistor P n+1 transistors N
Pendant la précharge (φ = 0) la sortie vaut 1
Pendant l'évaluation (φ = 1) la sortie passeconditionnellement à 0
Problèmes: 1: immunité au bruit réduite (Vtn au lieu de Vdd/2)2: "bruit" du aux partages de charges3: vitesse minimum (fuite en faible inversion)
(horloge)
réseauN
non complémentaire 153Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Mise en série de portes dynamique
a
Φ
entrées
Φ
b
S
Φa
b
S
précharge évaluationa =1b =1
c =1S(devrait être 1)
a b c( a ∧ b ) ∧ c = ∧ ∨
Contre exemple
réseauN
réseauN
non complémentaire 154Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Exemple de mauvais fonctionnement
Φ
a
b
S1 S2
c
Φ
S2
précharge évaluation
S1
c = 1 entraîne décharge de S2
réseau N
Φ
réseau N
délai τ
a =1b =1
c =1
S2
a b c( a ∧ b ) ∧ c = ∧ ∨
S1
a = 1 et b = 1 ⇒ S1 = 0 ⇒ S2 = 1
délai implémentésous forme dephases multiples
non complémentaire 155Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Partage de Charges
Φ
a
b
S
capacité parasite
Φa
b
S
précharge évaluation
Φ
a
b
S porte avec bonneimmunité au bruit
(autres solutionsau partage de charges plus loin)
Φ
a
b
S
capacitésparasitespréchargées
"bruit" dû au partage des charges ⇒ courant moins grand
non complémentaire 156Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Tolérance au bruit
Diminuer le du transistor P
tant que le temps de montée est
inférieur au temps de descente
Tolérance au bruit
0 logique
1 logique
VTn
Minimisation dela consommation
LW
non complémentaire 157Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte Domino
réseau N
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
vient de portes P
vers des portes P
entrées
sortie
transistor de prédécharge
transistor d'évaluation
réseau P
Φ
vient de portes N
vers des portes N
pendant l'évaluation- l'entrée peut passer de 0 à 1- la sortie peut passer de 1 à 0
pendant l'évaluation- l'entrée peut passer de 1 à 0- la sortie peut passer de 0 à 1
non complémentaire 158Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Règles d'assemblage des portes Domino
entrées
sortie
transistor de précharge
transistor d'évaluation
entrées
sortie
transistor de prédécharge
transistor d'évaluation
réseau P
Evaluation pendant Φ = 1
Φ Φ
réseau N
non complémentaire 159Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
sortie
entrées
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
sortie
entrées
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
entrées
sortie
transistor de prédécharge
transistor d'évaluation
réseau P
Φ
transistor de prédécharge
transistor d'évaluation
transistor de prédécharge
transistor d'évaluation
Φ Φ
Porte logique
entrées sortie entrées sortie
Réalisation dynamique
réseau N
non complémentaire 160Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Phase d'évaluation des portes Domino
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
entrées
sortie
transistor de prédécharge
transistor d'évaluation
réseau P
Φ
Φ
entrées
sortie
transistor de précharge
transistor d'évaluation
entrées
sortie
transistor de prédécharge
transistor d'évaluation
réseau P
Φ
Portes évaluant pendant Φ
Portes évaluant pendant Φ
Pendant qu'un systèmeprécharge, l'autre évalue
et réciproquement
réseau N
réseau N
non complémentaire 161Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Portes sans transistor d'évaluation
Φ
sortie
Φ
Si toutes les entrées d'une porte sont du typepréchargé (ou pré-déchargé) alors le transistord'évaluation est superflu
Φ
sortie
Φ
non complémentaire 162Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Compensation des fuites et des partages de charge
Φ
entrées
sortie
transistor d'évaluation
transistor de maintien
transistor demaintien
passif (ratio)(bleeder)
Φ
entréessortie
transistor d'évaluation
transistor demaintien
actif (ratio)
Φ'
entrées
Φ
Φ' est un Vtp au dessous de Φquand Φ est haut
(pseudo statique)
sortie
réseau N
réseau N
réseau N
mémoire statique 163Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Éléments de mémorisation
statiques
mémoire statique 164Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Problèmes abordés - lecture - écriture - rétention/entretien - temps de 'hold','set-up' - rétrobasculement - métastabilité - initialisation
But Réaliser un circuit qui conserve une valeur logique indéfiniment
Optimiser la surface et/ou la vitessefonction mémoire
transistors
masques
Le temps est rythmé par une horloge φ
mémoire statique 165Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Bascule statique
métastable
stable
stable
0 1
1 0
sortie q
sortie q
Une bascule statique estformée de 2 portes rebouclées
porte 1
porte
2Il y a donc 3 états d'énergie minimum:V , V et Vss dd c
mémoire statique 166Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Métastabilité
10
10-5
100
105
10
1 sec10 sec1min
1 heure
1 jour
1 an10 ans100 ans
0 1 2 5 ns 10 15 20 25 ns
Temps moyen entre erreur (MTBF) et temps de repos de
la bascule en ns (ES2 ECPD15)
Métastabilité (bruit échantillonné
a 1MHz)1 semaine1 mois
en m
oyen
ne u
ne e
rreu
r tou
s les
Que se passe t'il si on échantillonne des signaux non logiques ∉ 0,1 ? La bascule va converger vers un état logique ∈ 0,1 en un temps non borné
mémoire statique 167Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Les méthodes d'écriture dans les bascules sont très diverses
"1"
petitgros
cx y
z
gain de la boucle
cx y
z
cx y
z
gain de la boucle
cx y
z
c
x y
z
gain de la boucle
c c
cx y
z
cx y
zle gain est donné par le sélecteur
1- Sélecteur à conflit (ratio)
2- Sélecteur sans conflità porte 3-états ou de transmission
3- Sélecteur en portes logiques
Principe Exemple
c
Méthodes d'écriture d'une bascule
mémoire statique 168Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Ecriture à conflit
Pour écrire on peut affaiblir la boucle en permanence risque de rétrobasculement sur la sortie
ou bien profiter de la faible mobilité des P
porte à transistors avec W/L faible
Transistor déplété dans la boucle
c
c
c
cq
q
q
q
q
ce c e
sortie q
sortie qUne bascule résiste aux perturbations (bruits) de ses sorties.
q
mémoire statique 169Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
c
c
q
2 portes 3 états
q
c
c
q
q
c
c
c
ee
e e
Écriture sans conflità porte 3-états ou porte de transmission
mémoire statique 170Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Description VHDL d'une bascule statique
library IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity STATIC_REG isPort ( C, D : in std_logic;
Q, QB : out std_logic );end STATIC_REG;
architecture STRUCTURAL of STATIC_REG issignal A1, A2 : std_logic;
beginQ <= A1; QB <= A2;I_1 : INV3SL port map ( ENABLE=>C, INPUT=>A1, OUTPUT=>A2 );I_2 : INV3S port map ( ENABLE=>C, INPUT=>D, OUTPUT=>A2 );I_3 : INVGATE port map ( INPUT=>A2, OUTPUT=>A1 );
end STRUCTURAL;
configuration CFG_STATIC_REG_STRUCTURAL of STATIC_REG isfor STRUCTURAL
for I_1: INV3SL use configuration IEEE.CFG_INV3SL_BI; end for;for I_2: INV3S use configuration IEEE.CFG_INV3S_BI; end for;for I_3: INVGATE use configuration IEEE.CFG_INVGATE_BI;end for;
end for;end CFG_STATIC_REG_STRUCTURAL;
STATIC_REG
C
QB
Q
D A2
A1
INV3SL
INV
3S
INVGATE
mémoire statique 171Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dessin en bande de bascule
c
c
q
q
e
c
c
e
eq
qcc
e q
cc
mémoire statique 172Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dimensionnement de bascule statique à conflit
1
10
0 1
1
écriture d'un 1 état précédent 0
écriture d'un 0 état précédent 1
circuit sans conflit à 7 transistors
c
q
q
c
c
q
qe
conflit si q = 1 et e ≠ q
e
mémoire statique 173Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
diffusionmétal poly
Dessin d'un registre à décalage
mémoire statique 174Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Bascule D maître-esclave à 1 phase
c
d
q q
s r
1
2
3
4
6 5
Cette bascule D comporte 3 bascules RS : (1,2), (3,4) et (5,6).La sortie q ne dépend pas de l'entrée d, mais de d au cycle de c précédent
si c = 1 alors r = s = 0 et (5,6) ne change pas.si d = 1 alors (3,4) est instablesi d = 0 alors (1,2) est instable.
Lorsque C ↓ 0 soit (3,4) soit (1,2) se stabilise et l'autre reste stable r ou s passe à 1 et l'autre reste à 0 ce qui entraîne éventuellement (5,6).
Cependant ni r ni s ne dépend de d carsi s = 1 alors 3 est bloquési r = 1 alors 4 et 1 sont bloqués.
mémoire statique 175Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Description VHDL d'une bascule maître-esclavelibrary IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity MASTER_SLAVE isport ( C, D : in std_logic; Q, QB : out std_logic );
end MASTER_SLAVE;
architecture STRUCTURAL of MASTER_SLAVE issignal R, S, a1, a2, a3, a4 : std_logic;
beginQ <= a1; QB <= a2;I_1: NORGATE port map ( INPUT(1)=>a4,INPUT(2)=>R, OUTPUT=>a3 );I_2: NORGATE port map ( INPUT(1)=>C, INPUT(2)=>a3,OUTPUT=>R );I_3: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>D, OUTPUT=>a4 );I_4: NORGATE generic map ( N => 3) port map
( INPUT(1)=>R, INPUT(2)=>a4,INPUT(3)=>C, OUTPUT=>S );I_5: NORGATE port map ( INPUT(1)=>a2,INPUT(2)=>R, OUTPUT=>a1 );I_6: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>a1,OUTPUT=>a2 );
end STRUCTURAL;
configuration CFG_MASTER_SLAVE_STRUCTURAL of MASTER_SLAVE isfor STRUCTURAL
for all: NORGATE use CONFIGURATION IEEE.CFG_NORGATE_BI;end for;
end for;end CFG_MASTER_SLAVE_STRUCTURAL;
C
D
QB Q
S R
I_1
I_2
I_3
I_4
I_6 I_5
a4
a3
a2 a1
mémoire statique 176Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Points de RAM statique
U H
ττττd
q
φ
U H
ττττd
q
φ
L'entrée d doit être stable pendant l'intervalle composé du 'set-up' U et du 'hold' H. La sortie est stable τ après Φ (U, H et τ sont exagérés sur les figures)
Bus A
Bus B
sélection
égalité
sélection B
sélection A
q q
mémoire dynamique 177Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Éléments de mémorisation dynamiques
mémoire dynamique 178Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Problèmes - lecture - écriture - rétention/entretien - temps de 'hold','set-up' - initialisait
But Réaliser un circuit qui conserve une valeur logique pendant un temps nécessairement court
Optimiser la surface et/ou la vitessefonction mémoire
transistors
masques
Le temps est discrètement rythmé par une horloge φ
mémoire dynamique 179Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Mémorisation dynamique
φ
φ
φ
1
2
φ
φ
φ
1
2
Les phases φ et φ ne se recouvrent pas1 2
φ ∧ φ = 01 2
charges
f u
i t
e sf u i t e s
inversion faible
Comment faire un maître-esclave ?
0,1 nA
cj = 0,3 fFµm2
µm2
mémoire dynamique 180Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Mémorisation dynamique
φ
φ
d q
X ≤ Vdd - Vtn ⇒ P non bloqué
φd qx
X ≥ Vtp ⇒ N non bloqué
φ
d qx
Porte de transmission avec un transistor N et un transistor P
Avantage: pas de perte de seuil Inconvénient: 2 commandes φ et φ
mémoire dynamique 181Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Registre à décalage dynamique
qdφ
φ
φ
φ
φ
φ
φ
φ
φ φqd
φ
φ
φ
φ
X
qdφ
φ
φ
φ
X
Peut on profiter des deux phases φ et φ ?
0 0 1
0 1 0
passage par les P q := x x := d
1 1 passage par les N
mémoire dynamique 182Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Deux phases complémentées
qdφ
φ
1
1
φ
φ
2
2
φ
φ
1
1
φ
φ
2
2
avantage: circuit très sûr inconvénient: 4 fils d'horloge φ φ
1 1φ φ
2 2
mémoire dynamique 183Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Clocked CMOS" (C2 MOS)
φ
φ
φ
φ
Figure 2Figure 3
Figure 1
d q d q d q
La porte Figure 2 est un peu plus simple et un peu plus lente que la porte Figure 1.Ces deux variantes ont la même fonction. La figure 3 est l'icône logique.
mémoire dynamique 184Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Portes logiques en"Clocked CMOS" (C2 MOS)
φ
φ
φ
φ
Figure 1 Figure 2
réseau N
réseau P
réseau N
réseau P
entrées entrées sortiesortie
mémoire dynamique 185Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Sensibilité du C2 MOS à la phase
φφ
dφφ
q
φ φ0011
0101
d = 1 ⇒ x isolé, d = 0 ⇒ x := 1 ⇒ q isolé x isolé, q := X x := d, q isolé d = 1 ⇒ x := 0 ⇒ q isolé, d = 0 ⇒ x isolé
φφd
φ φqX
Peut on profiter des deux phases φ et φ ?
mémoire dynamique 186Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Sensibilité du C2 MOS aux fronts d'horloge
Pendant la transition de l'horloge φ (Vtn < φ < 5 - Vtp) les transistors 3 et 5 (figure 1)
conduisent donc φ = 0 ⇒ 2 , 3 et 5 conduisent ; φ = 1 ⇒ 3, 5 et 6 conduisent ⇒ d = 1 ⇒ q:=1.
Pendant la transition de l'horloge φ(Vtn < φ < 5 -V tp) les transistors 2 et 6 (figure 1)
conduisent donc φ = 0 ⇒ 2 , 5 et 6 conduisent ; φ = 1 ⇒ 2, 3 et 6 conduisent ⇒ d = 0 ⇒ q:=0.Utiliser soit une horloge à fronts raides soit 4 fils d'horloge (Figure 2)
φ
φ
φ
φ
2
1
1
2
entrée sortie
φφ
dφφ
q
Figure 1 Figure 2
1
2
3
4
4
5
6
7
x
mémoire dynamique 187Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Description VHDLentity C2MOS is
Port ( D, PHI1, PHI2, VDD, VSS : in STD_LOGIC; Q : out STD_LOGIC );
end C2MOS; architecture STRUCTURAL of C2MOS is signal S0, S1, S2, S3, S4, S5,
S6, S7, S8, S9 : STD_LOGIC; signal T0, T1, T2, T3, T4, T5, T6: STD_LOGIC;
begin P1 : PMOS port map ( D, VDD, T6 ); P2 : PMOS port map ( T1, VDD, T0 ); P3 : PMOS port map ( S7, VDD, T5 ); P4 : PMOS port map ( T3, VDD, S0 ); P5 : PMOS port map ( S8, VDD, T4 ); P6 : PMOS port map ( T2, VDD,S9 ); P7 : PMOS port map ( PHI2, T6, T1 ); P8 : PMOS port map ( PHI1, T0, S7 ); P9 : PMOS port map ( PHI2, T5, T3 ); P10: PMOS port map ( PHI1, S0, S8 ); P11: PMOS port map ( PHI2, T4, T2 ); P12: PMOS port map ( PHI1, S9, Q ); N1 : NMOS port map ( PHI1, S3, T1 ); N2 : NMOS port map ( PHI2, S4, S7 ); N3 : NMOS port map ( PHI1, S5, T3 ); N4 : NMOS port map ( PHI2, S6, S8 ); N5 : NMOS port map ( PHI1, S2, T2 ); N6 : NMOS port map ( PHI2, S1, Q ); N7 : NMOS port map ( D, VSS, S3 ); N8 : NMOS port map ( T1, VSS, S4 ); N9 : NMOS port map ( S7, VSS, S5 ); N10: NMOS port map ( T3, VSS, S6 ); N11: NMOS port map ( S8, VSS, S2 ); N12: NMOS port map ( T2, VSS, S1 );
end STRUCTURAL; configuration CFG_C2MOS_STRUCTURAL of C2MOS is for STRUCTURAL for all: PMOS use CONFIGURATION IEEE.CFG_PXFERGATE_A; end for;for all: NMOS use CONFIGURATION IEEE.CFG_NXFERGATE_A; end for;end for;
end CFG_C2MOS_STRUCTURAL;
VDD
VSS
P3 P4 P5 P_6
P7 P9P11
P8
P10P_12
N7 N8 N9 N10 N11 N_12
N1 N3N5
N2 N4N_6
PHI2PHI1
PHI1PHI2
D T1 S7 T3 S8 T_2
T6T0
T3S0
T4S_9
P1 P2
Q
mémoire dynamique 188Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
φ
d qφ
d q
φ φ
φ= 0 et d = 0 ⇒ x = 1 et q isolé φ= 0 et d = 1⇒ x isolé et q = x
φ = 1 et d = 0 ⇒ x isolé et q = x
φ = 1 et d = 1⇒ x = 0 et q isolé
x
x
φd q φd q
blocageblocage
passage passage
échantillonnage échantillonnage
Barrière monophasée (TSPC)
mémoire dynamique 189Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Barrière monophasée (variante à 5 t.)
φ
d q φ
d q
φ φ
φ = 0 et d = 0 ⇒ x = 1 et y isolé
φ = 0 et d = 1 ⇒ x isolé et y = 0
φ = 0 et d change ⇒ q isolé
φ = 1 et d = 0 ⇒ x isolé et y = 1
φ = 1 et d = 1 ⇒ x = 0 et y isolé
φ = 1 et d change ⇒ q isolé
x
x
φd q φd q
blocageblocage
passage passage
échantillonnage échantillonnage
y
y
mémoire dynamique 190Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Maître-esclave monophasée
φ =0
d
φ =1
dM1 =d
M2q M1
M2q=M2
d=0 ⇒ M1 mémorise d=1 ⇒ M1=0, M2 mémorise
M1=1⇒ M2 mémorise M1=0 ⇒ M2=1, q mémorise
Figure 1 Figure 2
mémoire dynamique 191Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Maître-esclave monophasée (variante)
φ
dq
Figure 1
M1 M2
φ
d
q
Figure 2
M1 M2
φ0 0 1 1
d 0 1 0 1
M1 1 0
0
q q
M1 M2
mémorise mémorise mémorise mémorise
M2 1 1
q φ0 0 1 1
d 0 1 0 1
M1 1 0
0
M2 q
M1 M2
mémorise mémorise mémorise mémorise
M2
1
q
➈
➀
➂
➃
➄
➅
➆
➇
mémoire dynamique 192Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Maître-esclave double front (DETDFF Double Edge-Triggered D-FlipFlop)
φ0 0 1 1
d 0 1 0 1
M1
0 1 0
M2
1 1
M1 M2 M3 M4
mémorise mémorise mémorise mémorise
q q2q2q1q1
M3 1 0
0
M4 1 1
q← q1 q← q2
échantillonne dans M3 ou M4
échantillonne dans M1 ou M2
échantillonne dans M3 ou M4
q← q1 q← q2
qφ
d
M1M2
M3 M4
q1
q2
φ
mémoire dynamique 193Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Maître-esclave double front(multiplexage de la sortie q)
φ
d
q
Il n’y a pas de court-circuit de la sortie q
mémoire dynamique 194Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte logique statique avec barrièremonophasée (TSPC)
φ
entrées φentrées
Figure 1 Figure 2
réseau P
réseau P
réseau N
réseau N
sortie sortie
mémoire dynamique 195Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Porte logique dynamique avec barrièremonophasée (TSPC)
φentrées
Figure 1 Figure 2
réseau N φ
entrées
sortieréseau
Psortie
mémoire dynamique 196Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Pipe-Line" de logique dynamique (NORA)
φ
entrées
sortie
transistor de précharge
transistor d'évaluation
entréessortie
transistor de prédécharge
transistor d'évaluation
réseau P
φφφ
φ
φ φ
entrées
sortie
transistor de précharge
transistor d'évaluation
entréessortie
transistor de prédécharge
transistor d'évaluation
réseau P
φ
Evaluation pendant φ
Evaluation pendant φ
Bloquent les entrées pendant
l'évaluation
réseau N
réseau N
mémoire dynamique 197Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Pipe-Line" de logique dynamique (NORA)
φ φ
φφ
d
X
q
Évaluation
pendant φÉvaluation
pendant φ
0011
1001
Précharge ⇒ x = 1 ⇒ q isolé , évaluation de s Précharge ⇒ x = 1 , précharge ⇒ s = 1 Évaluation de x , précharge ⇒ s = 1 Évaluation:de x , évaluation de s ⇒q ne doit pas passer de 1 à 0q passe de 1 à 0 ⇒ x passe de 0 à 1 ⇒ φ = 0 ce qui est impossible
sq peut être entrée d'un réseau N Pendant le recouvrement d'horloge φ = φ =1, x et s sont ensemble en phase d'évaluation.
L'état précédente était soit φ = 0 , φ = 1 et s est déjà évalué
soit φ = 1 , φ = 0 et s est déjà évalué
réseau N
réseau N
mémoire dynamique 198Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Conclusion sur les mémoires dynamiques
Horloge
et
une phase
une phase
et
4 phases
φ φ
φ φ
1 2
Schéma
C MOS
TSPC
DETDFF
pipe NORA
pipe 4 Phases
Propagation
Avantage
Insensible à la qualité de l'horloge Une seule phase
Fréquence moitié
Insensible à la qualité de l'horloge Insensible à la qualité de l'horloge
Inconvénient
non recouvrement
sensible à la qualité
sensible à la qualité
sensible au bruit
sensible au bruit
régularité 199Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Topologies régulières sur
Silicium
régularité 200Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Buts et Moyens
But : planifier la topologie d'un circuit
Optimiser - La surface - L'effort de conception
Algorithme
topologie
cellules
assemblage
- Trouver une structure topologique bien adaptée à l'algorithme à réaliser
- Faire passer les connexions au dessus des portes logiques
régularité 201Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Connexions et logique
métal 2
métal 1
polycristallin
Via
Contacts
diff P diff Ndiffusions
connexions
portes logiques
Les interconnexions doivent passer au dessus de la logique. Penser d'abord aux interconnexions, puis mettre la logique en dessous.
Guide du concepteur: un dessin est dense lorsque toutes les couches sont saturées. Chaque fois que cela est possible, déplacer les connexions de la couche la plus congestionnée vers la moins utilisée.
régularité 202Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Structures régulières
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
cellule fonctionnelle
Réseau régulier de cellules fonctionnelles communicantes
régularité 203Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Exemples de structures régulières (1)ad
ress
e
adre
sse
donnée lue donnée lue ou écrite
Mémoire ROM Mémoire RAM
entrée de file
sortie de file
Queue
entrée de pilesortie de pile
Pile
donnée lue ou écrite
Mémoire RAM à double accès
adresse 1
adresse 2
donnée lue ou écrite
premier arrivépremier sorti dernier arrivé
premier sorti
adre
sse
donnée comparée etlue ou écrite
Mémoire associative
égal
ité
lecture, écriture association
régularité 204Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Exemples de structures régulières (2)
multiplieurm
ultip
lican
de
produit
dividende diviseur
reste diviseur
quot
ient
carré
raci
ne c
arré
e
MultiplieurDiviseur
Extracteur de racine
Rotateur Euclidien
α
x y
x cos α+ y sin α
- x sin α+ y cos α
Trientrées
sorties triées
≥ ≥ ≥ ≥ ≥
Permutateurentrées
permutation circulaire des entrées (i+k)mod n
plus
gr
ande
plus
pe
tite
k
CORDIC
régularité 205Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Exemples de structures régulières (3)
entrées sorties
monômes
matrice
de N
ORs matrice de NORs
PLA (Programmable Logic Array) Matrice dense entrée ligne après ligne
mat
rice
trian
gula
risée
Triangularisation, résolution
régularité 206Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Connexions de cellules
passage entrée sortie
passage connecté
passage décalé
passage décalé connecté
passage connecté au bord
passage connecté au coin
régularité 207Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Plan de ROM, de RAM et de WOM
une cellule
tabl
eau
de c
ellu
les
Déc
odeu
r de
ligne
multiplexeur de colonne
adresse colonne
adre
sse
ligne
ROM ou
RAM
toutes les cellules de la ligne sont sélectées
Read Only Memory, Random Access Memory, Write Only Memory
régularité 208Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Plan de ROM
métal
poly
diffu-sion
adresses décodées va
leur
s
régularité 209Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Partage des Vias et Contacts d'une cellule de RAM
métal1
poly
diffusion
partagé avec la cellule du hautpa
rtagé
ave
c la
cel
lule
de
gau
che
partagé avec la cellule du baspa
rtagé
ave
c la
cel
lule
de
dro
ite
partagé avec la cellule du haut à gauche
via
contact
régularité 210Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cellule de RAM CMOS
q q
5V
OV
séle
ctio
n
intérieur de la boite de butée
régularité 211Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
addition 212Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Addition sur Silicium
addition 213Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Problèmes de l'addition - Propagation de la retenue
But Réaliser des additionneurs combinatoires Optimiser la surface et/ou la vitesse
fonction addition
portes logiques
transistors
Remarque: l'addition est l'opération arithmétique la plus commune
Moyens Associativité, commutativité, distributivité
addition 214Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
La mécanisation du calcul
Babbage (1833)
Vaucanson (1738)
Falcon (1728)
Jacquard (1805)Schikard (1623)
Pascal (1642)
Leibniz (1673)
von Neumann (1945)
Mécanique (XIX)
Electromécanique (1936)
Tubes électroniques (1945)
Boole (1854)
Shannon (1938)
Turing (1936)
Faggin (1972)
Shokley (1948)
Noyce (1959)
Hofstein (1960)Faraday (1833)
Shottky (1935)
Mécanisation arithmétique Automates
TechnologieLogique des propositions
Intégration
Décimal (XI) Sylvestre II
Physique du solide
Fermi (1930)
addition 215Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
A = ai 2iΣi = 0
n - 1
a i ∈ 0 , 1
B = -b 2 + i 2iΣi = 0
n - 2
A ∈ [ 0, 2 -1]n
n-1n-1 b i ∈ 0 , 1 b B ∈ [ -2 , +2 -1]
n-1 n-1
Notation de position imitée de la notation décimale adoptée en Europe au XIème siècle. La valeur d’un nombre est la somme pondérée de ses chiffres.
Entierspositifs
Entiersrelatifs
Digital
Rappels sur l'écriture desentiers en base 2
addition 216Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Fonction "Full Adder" (FA)
x y z
c s
+ + +
+ +FA
0 , 1∈x, y, z, c, sx + y + z ≡ 2*c + s
y00110011
x00001111
z01010101
01121223
c00010111
s01101001
Σ
s = x ⊕ y ⊕ z s omme modulo 2c = majorité(x,y,z) = x ∧ y ∨ x ∧ z ∨ y ∧ z
3 nombres de 1 chiffre
1 nombre de 2 chiffre
1 1 1
2 1
La somme pondérée de ce qui sort du “FA”est égaleà la somme pondérée de ce qui entre dans le “FA”
addition 217Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Addition de nombres ≥ 0
FA
a b5 5
FA
a b4 4
FA
a b3 3
FA
a b2 2
FA
a b1 1
FA
a b0 0
5 4 3 2 1 0s s s s s s
retenue entrante
retenue sortante
S = ( A + B + retenue entrante )modulo 26
A = i 2iΣi = 0
5B = i 2iΣ
i = 0
5S = s i 2iΣ
i = 0
5a b 0 , 1∈a , b , s i i i
Tout assemblage cohérent de “FA” conserve la propriété: La sommepondérée de ce qui sort est égale à la somme pondérée de ce qui entre
Si on ignore la retenue sortante:
Dans ce cas l’opérateur accepte 2 conventions.
addition 218Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Débordement d'entiers positifs
n bits n bits
n+1 bits
Additionneur
n bits n bits
n bits
Additionneur
débordement S ≥ 2 , ne tient pas sur n bits
n S ∈ [ 0, 2 -1]n
S = A + B
modulo 2 nS = ( A + B)
A B A B
Solution 1 Solution 2
La somme pondérée de ce qui sort n’est pas égale à la somme pondérée de ce qui entre
La somme pondérée de ce qui sort est égale à la somme pondérée de ce qui entre
addition 219Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Entiers relatifs
Définition de l'opposé à partir de l'additionneur modulo 2 n
B ≅ -A ↔ (A + B) = 0 ( 2mod 2nn )
A + A = 2iΣi=0
n-1= 2n - 1 A + ( A + 1) = 2n = 0 - A = ( A + 1)
⊕
FA
a b5 5
5s
⊕
FA
a b4 4
4s
⊕
FA
a b3 3
3s
⊕
FA
a b2 2
2s
⊕
FA
a b1 1
1s
⊕
FA
a b0 0
0s
+1 si sous
add sous
S = A ± B
Additionneur/soustracteur
addition 220Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Générateur VHDL : ADD_SUB paramétrablelibrary IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity ADD_SUB is generic ( N : positive := 6); port ( A, B : in std_logic_vector(N-1 downto 0);
AS_IN : in std_logic; AS_OUT : out std_logic; S : out std_logic_vector(N-1 downto 0));
end ADD_SUB;
architecture STRUCTURAL of ADD_SUB is component FULL_ADDER
port (X, Y, Z : in std_logic; S, C : out std_logic ); end component; signal BAS : std_logic_vector (N-1 downto 0) ; signal AS : std_logic_vector (N-2 downto 0) ;
begin L1: block begin
I1: XORGATE port map (Input(1)=>AS_IN, Input(2)=>B(0), Output=>BAS(0)); I2: FULL_ADDER port map (A(0), BAS(0), AS_IN, S(0), AS(0)); L2: for I in 1 to N-2 generate
I3: XORGATE port map (Input(1)=>AS_IN, Input(2)=>B(I), Output=>BAS(I)); I4: FULL_ADDER port map (A(I), BAS(I), AS(I-1), S(I), AS(I));
end generate; I5: XORGATE port map (Input(1)=>AS_IN, Input(2)=>B(N-1), Output=>BAS(N-1)); I6: FULL_ADDER port map (A(N-1), BAS(N-1), AS(N-2), S(N-1), AS_OUT);
end block L1; end STRUCTURAL;
configuration CFG_ADD_SUB_STRUCTURAL of ADD_SUB is for STRUCTURAL for L1 for all: XORGATE use CONFIGURATION IEEE.CFG_XORGATE_BI; end for;
for all: FULL_ADDER use CONFIGURATION WORK.CFG_FULL_ADDER_STRUCTURAL; end for; for L2 for I3: XORGATE use CONFIGURATION IEEE.CFG_XORGATE_BI; end for;
for I4: FULL_ADDER use CONFIGURATION WORK.CFG_FULL_ADDER_STRUCTURAL; end for; end for; -- L2 -- end for; -- L1 --end for; -- STRUCTURAL end CFG_ADD_SUB_STRUCTURAL;
addition 221Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Notation des entiers relatifs
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 +1 +2 +3 +4 +5 +6 +7 -8 -7 -6 -5 -4 -3 -2 -1
- A = ( A + 1)
est son propre opposé
n'a pas d'opposé
0 +1 +2 +3 +4 +5 +6 +7 -8 -7 -6 -5 -4 -3 -2 -1
0 +1 +2 +3 +4 +5 +6 +7 -8 -7 -6 -5 -4 -3 -2 -1
-0+0 -0+1 -0+2 -0+3 -0+4 -0+5 -0+6 -0+7 -8+0 -8+1 -8+2 -8+3 -8+4 -8+5 -8+6 -8+7A = -a323+ ai2
iΣi=0
3
a3 a2 a1 a0 A
(erreur détectable)
addition 222Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Notation en complément à 2n
Dite en complément à 2, en fait à 2
Le bit poids fort est négatif, les autres positifs
Tous les bits se traitent de la même façon dans l'addition
Le bit poids fort indique le signe du nombre (0 ⇔ ≥ 0, 1⇔ <0)
Alors 0 est positif
Le plus grand nombre négatif n'a pas d'opposé
Le changement de signe provoque une propagation de retenue
Il y a d'autres systèmes (peu usités)
n
addition 223Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Débordement de l'addition d'entiers relatifs
A + + + + ----
B + + --+ + --
S=A+B + -+ -+ -+ -
cas de débordem
ent
a
+ + + + ----
b
+ + --+ + --
c
0 1 0 1 0 1 0 1
s
+ --+ -+ + -
c
0 0 0 1 0 1 1 1
n-1 n-1 n-1 n n-1
FA
a b5 5
5s
FA
a b4 4
4s
FA
a b3 3
3s
FA
a b2 2
2s
FA
a b1 1
1s
FA
a b0 0
0s
retenue entrante
5c
6cdébordement ⊕
= ≠= = = = ≠=
addition 224Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Débordement (exemple sur 4 bits)
00000001
00100011
11111110
11011100
01110110
01010100
10001001
10101011
01
2
3
4
5
678
910
11
12
1314
15 0
00000001
00100011
11111110
11011100
01110110
01010100
10001001
10101011
+0+1
+2
+3
+4
+5
+6+7-8
-7-6
-5
-4
-3-2
-1
addition 225Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Modulo 2n -1
FA
a b2 2
FA
a b1 1
FA
a b0 0
2s 1s 0s
A+B≥7
S = (A + B)modulo 7
a 11 a 10 a 9 a 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0
s 2 s 1 s 0
S = ( A )modulo 7
Carry wraparound adder
CWA CWA
CWA
A = i 2iΣi = 0
11
a
addition 226Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Arbre de Wallace
FA FA
FA FA
FA FA FA
FA FA
FA FA
FA FA
FA FA FA
0 1 2 3 4 5 6 7 8 9 10 11 12 13 140 1 2 3 4 5 60 1 2
3 ⇒ 2
7 ⇒ 3
15 ⇒ 4
Compter les bits à 1 dans une chaîne
addition 227Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Le "Full Adder" est Autodual (propriété générale des additionneurs)
x = 1 - x x + y + z = 2c + s
x + y + z = 3 - x - y - z = 2(1-c) + (1-s) = 2c + s
y 0 0 1 1 0 0 1 1
x 0 0 0 0 1 1 1 1
z 0 1 0 1 0 1 0 1
c 0 0 0 1 0 1 1 1
s 0 1 1 0 1 0 0 1
x y z
c s
+ + +
+ +FA
x y z
c s
+ + +
+ +FA≅≅≅≅
addition 228Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Full Adder" (FA) symétriquex y z
c s
+ + ++ +FA
0 0 0 1
0 0 1 1
0 1 1 1
0 0 0 1
M 0 0 1 1
0 1 1 1
c 0 0 1 1
s 0 1 0 1
∧ ∨
sc
majorité somme modulo 2
zx y
y
zy
y
x
zx y
y
z
x
x
y
y
x
x
z
z
x
c = majorité (x,y,z) s = sic alors(x∧y∧z) sinon (x∨y∨z) s = (x∧y∧z) ∨ c∧(x∨y∨z)
Circuit « miroir »
addition 229Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Description VHDL dataflow du "Full Adder"
library IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity FULL_ADDER is Port ( X, Y, Z : in std_logic;
C, S : out std_logic ); end FULL_ADDER;
architecture DATAFLOW of FULL_ADDER is signal CB, SB : std_logic; begin CB <= not ((X and Y) or (X and Z) or (Y and Z)); SB <= not ((X and Y and Z) or ( (X or Y or Z) and CB)); C <= not CB ; S <= not SB ; end DATAFLOW;
configuration CFG_FULL_ADDER_DATAFLOW of FULL_ADDER is for DATAFLOW end for;
end CFG_FULL_ADDER_DATAFLOW;
x y z
c s
x
yz
xy
z
x
y x
z y
z
cb
sb
FULL_ADDER
addition 230Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
dessin du "Full Adder"
s
zx yyz
x
zx y
y
z
x
yx
yxz
yyxz
x
c
majorité somme modulo 2
cs
y xz
Vss
Vdd
Vss
Vdd
sc
addition 231Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
dessin bâton du full adder
cs
y xz
Vss
Vdd
sc cs
y xz
Vss
Vdd
sc
addition 232Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Full Adder" (FA) en cascode différentiel
s = x ⊕ y ⊕ z =c = majorité(x,y,z) = y∧z ∨
x∧y∧z ∨ x∧y∧z ∨ x∧y∧z ∨ x∧y∧z x∧y∧z ∨ x∧y∧z
xxyyz
z
ss cc
addition 233Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Full Adder" (FA) symétrique
a b5 5 a b4 4 a b3 3 a b2 2 a b1 1 a b0 0
5s 4s 3s 2s 1s 0s
retenue entrante
retenue sortante FA FAFA FAFA FA
a b5 5 a b4 4 a b3 3 a b2 2 a b1 1 a b0 0
retenue entrante
retenue sortante
FA
5s 4s 3s 2s 1s 0s
FAFAFAFAFA
addition 234Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Méthode pour synthèse à porte detransmission: faire passer les variablesà transmettre dans la table de vérité.
"Full Adder" (FA) dissymétriqueci ai bi
ci+1 si
minimiser le délai τ entre ci et ci+1 (au dépens des autres)
bi0 0 1 1 0 0 1 1
ai0 0 0 0 1 1 1 1
ci0 1 0 1 0 1 0 1
ci+10 0 0 1 0 1 1 1
si0 1 1 0 1 0 0 1
bi0 1 0 1
ai0 0 1 1
ci+10 cici1
sicicicici
ai biai = biai ≠ bi
ci+1aici
sicici
délai ττττ FA
addition 235Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
"Full Adder" (FA) à porte de transmission
ai
bi
ai = bi
ai≠bi
ci+1 si
ci
si ai = bi alors ci+1 := ai , si := cisi ai ≠ bi alors ci+1 := ci , si := ci
addition 236Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001Amélioration du délai de l'addition à porte de transmission
a = b
a ≠≠≠≠ b0 0
0 0a = b
a ≠≠≠≠ b1 1
1 1a = b
a ≠≠≠≠ b2 2
2 2a = b
a ≠≠≠≠ b3 3
3 3a = b
a ≠≠≠≠ b4 4
4 4a = b
a ≠≠≠≠ b5 5
5 5
rc rc rc rc rc rc
a = b
a ≠≠≠≠ b0 0
0 0a = b
a ≠≠≠≠ b1 1
1 1a = b
a ≠≠≠≠ b2 2
2 2a = b
a ≠≠≠≠ b3 3
3 3a = b
a ≠≠≠≠ b4 4
4 4a = b
a ≠≠≠≠ b5 5
5 5
retenue complémentéeretenue directe inve
rseu
r de
re
stau
rati
on
addition 237Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur à 2 portes sur le chemin de la retenue
a b3 3 a b2 2 a b1 1 a b0 0
3s 2s 1s 0s
retenue
addition 238Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur à 1 porte sur le chemin de la retenue
a b3 3 a b2 2 a b1 1 a b0 0
3s 2s 1s 0s
addition 239Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Génération et propagation de la retenue
g = a ∧b
k = a ∨ bp = a ⊕b
bi0 1 0 1
ai0 0 1 1
ki (Absorption)
pi (Propagation)
gi (Génération)
ci+1 = (pi ∧ ci) ∨ gi = (ki ∧ ci) ∨ gi
ci+1 = (pi ∧ ci) ∨ ki = (gi ∧ ci) ∨ ki
10p
1
01p
1
11g
1
00k
0
00k
0
01p
1
10p
1
01p
1
11g
1
00k
0
11g
1
00k
0
10p
0
10p
0
01p
0
00k
0
A+B
C
i
i
i
i
i
i
i
i
i
ci+10 cici1
ki
ci+1pici gi
ci+1 cigi
giaibi
aibi
pi
ki aibi
addition 240Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Propagation "Manchester"
p
c 0
0p
g0
1p
g1
2p
g2
3
g3
c 4
Φ
addition 241Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Anticipation du calcul de la retenue (1)
Définissons gi et pi de la façon suivante: gi = ai ∧ bi génération de retenue au rang i_k i = ai ∨ bi propagation de retenue au rang ici+1 = gi ∨
_ki∧(gi-1∨
_ki-1∧(gi-2∨
_ki-2∧ ci-2) )
ci+1 = gi ∨ _ki∧gi-1 ∨
_ki∧
_ki-1∧gi-2 ∨
_ki∧
_ki-1∧
_ki-2∧ci-2
i
ki
ki-1
ki-2
ki-2
ki-1
ki
gi-2
gi-1
g
gi
gi-1
gi-2
ci+1
ci-2
ki
ki
gi
gi
ci+1
f(en
trée
s)
entr
ées a i b ik i g i c
0 0 1
0 1 0
0 1 1
0 0 0
1 f(entrées) f(entrées)
i+1
f(entrées) = ci
Application récursive1 1 1 1 0
addition 242Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Anticipation du calcul de la retenue (2)
ki
ki-1
ki-2
ki-2
ki-1
ki
gi-2
gi-1
ig
gi
gi-1
gi-2
ci-2
ci+1
ci-2
ci+1
( ) ( )iiiiii1iii cgkckgcgk ∨∧=∧∨=⇒≥ +
addition 243Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Mise en ligne destransistors del'anticipation
i-3g
i-3k
i-4g
i-5g
i-5k
i-4k
ig
ci+1
ik
i-1g
i-2gi-2
ci-2
ki-1
k
ci-5
i
ki
ki-1
ki-2
ki-2
ki-1
ki
gi-2
gi-1
g
gi
gi-1
gi-2
ci+1
ci-2
addition 244Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Écriture de Shannon
On doit réaliser on veut disposer de temps pour calculer ⇒ on précalcule et
f (x1,x2,x3, ... xn)x1
f (0,x2,x3, ... xn) f (1,x2,x3, ... xn)
f (x1,x2,x3, ... xn)
partie commune aucalcul des 2 fonctions
10x1
f (0,x2,x3, ... xn) f (1,x2,x3, ... xn)
multiplexeur
addition 245Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Carry select adder
FA
FA1 0
FA
FA1 0
a b5 5 a b4 4 a b3 3 a b2 2 a b1 1 a b0 0
s s s s s s retenue entrante
retenue sortante
5 4 3 2 1 0
1
0
10
con
stan
tes
multiplexeur
La retenue entrante ne se propage pas à travers les FA ⇒ on dispose de temps pour la calculer
FA
FA1 0
FA
FA1 0
FA
FA1 0
FA
FA1 0
G
K 5,0
5,0
Définissons G et K de la façon suivante G = génération de la retenue i entre le rang i et le rang kK = destruction de la retenue i entre le rang i et le rang k
i,j i,j
i,ji,j
addition 246Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cellule de carry select adder
a bi i
s i
FA
FA1 0
retenue 1
retenue 2
sélection
a bi i
s i
retenue 1
retenue 2
sélection
CSA1 0
a bi i
s i
retenue 1
retenue 2
sélection
géné
rati
on
prop
a-ga
tion
addition 247Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
iΣi=1
τ-2= (
τ-2)*(τ-3)2
≈ (τ-2)2
2
τ = n + 2
CSA 0
CSA 1
CSA 2
CSA 3
CSA 4
CSA 5
CSA 6
CSA 7
CSA 8
CSA 9
CSA 10
CSA 11
CSA 12
CSA 13
CSA 14
CSA 15
0
1
0
1
0
1
0
1
5 4 3 2 1 4 3 2 1 3 2 1 2 1 2 1
5 4 36t
t t t t t
t
t t t t
t
t t t
t
t t t t
parcours d'un bloc
saut d'un bloc
Additionneur en temps √n
addition 248Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001Méthode graphique pour équilibrer les délais d'un CSA
τ = n + 2
5 4 3 2 1 4 3 2 1 3 2 1 2 1 2 1
5 4 36tt t t t t
tt t t t
tt t t
tt t t t
parcours d'un bloc
saut d'un bloc
parc
ours
d'u
n bl
oc
saut des blocs
parc
ours
d'u
n bl
oc
saut des blocs
égali
té de
s temps
saut d'un bloc indépendent de la taille saut d'un bloc dépendent de la taille
égali
té de
s temps
addition 249Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Première cellule d'un bloc de CSA
CSA 0
CSA 1
CSA 2
CSA 3
CSA 4
CSA 5
CSA 6
CSA 7
CSA 8
CSA 9
CSA 10
CSA 11
CSA 12
CSA 13
CSA 14
CSA 15
01
01
01
01
a bi i
si
retenue 1
retenue 2
sélection
CSA1 0
a bi i
s i
retenue 1
retenue 2
sélection
géné
ratio
n
prop
a-ga
tion
0
1 01
a bi i
s i
retenue 1
retenue 2
sélection
géné
ratio
n
prop
a-ga
tion
addition 250Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps log2 (n)Définissons gi, pi, Gi,j et Pi,j de la façon suivante: Gi,i = gi = ai ∧ bi génération de retenue au rang iPi,i = pi = ai ⊕ bi propagation de retenue au rang iGi,k = Gi,j ∨ Pi,j ∧ G j-1,k génération de retenue entre le rang i et le rang k (n≥i ≥ j>k ≥ 0)
Pi,k = Pi,j ∧ Pj-1,k propagation de la retenue du rang k au rang ici+1 = Gi,0 ∨ Pi,0 ∧ c0 retenue au rang i+1, ce que l'on cherche à obtenir
génération des p i et des gi
P ,G15,015,0
P ,G7,07,0
P ,G3,03,0
P ,G1,01,0
c16
c8
c4
c2
addition 251Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Cellule de Brent et Kung pour calculer les"propagation de groupe" et "génération de groupe"
π2
( γ2∨π2∧γ1,π2∧π1 )
( , γπ 11 )
- Associative- Non commutative - Idempotente - Non décroissante (inverseurs)
Gi,k = Gi,j ∨ Pi,j ∧ Gj-1,kPi,k = Pi,j ∧ Pj-1,k
Réalisation à portes logiques
0
π2∧π1π2
π1
γ2∨π2∧γ1π2
γ2 γ1
Réalisation à multiplexeurs
π2∧π1
π1
γ2∨π2∧γ1
π2γ2 γ1
∧
P ,G3,2 3,2 P ,G1,0 1,0
P ,G3,0 P ,G3,0 3,03,0
P ,G2,0 2,0
P ,G1,0 1,0
p ,g3 3 2 2 1 1 0 0p ,g p ,g p ,g p ,g3 3 2 2 1 1 0 0p ,g p ,g p ,g
addition 252Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Brent et Kung en temps log2(n)
1ere Étape
2eme Étape
3eme Étape
génération des p i et des gi
⊕ si = p i Gi-1,04eme Étape
addition 253Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Brent et Kung
15 13 11 9 7 5 3 1
14 10 6 2
12 8
14
13
12
11
10
9
8
15
6
5
4 2
génération des p et des gi i
génération de la somme ⊕ s i = p i G i-1,0
1ere Étape
2eme Étape
3eme Étape
4eme Étape
( , γπ )
( γ2∨π2∧γ1,π2∧π1 )
( , γπ 1122 )
( γ2∨π2∧γ1,π2∧π1 )
( , γπ )22
( , γπ 11 )
addition 254Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Mise à plat des deux arbres binaires(16 bits)
c 16 c 15 c 14 c 13 c 12 c 11 c 10 c 9 c8 c7 c6 c5 c4 c3 c2 c 1
1 2 1 3 1 2 1 3 1 2 1
1
1 2 1
12112131214
(p0 ,g
0 )
(p1 ,g
1 )
(p2 ,g
2 )
(p3 ,g
3 )
(p4 ,g
4 )
(p5 ,g
5 )
(p6 ,g
6 )
(p7 ,g
7 )
(p8 ,g
8 )
(p9 ,g
9 )
(p10 ,g
10 )
(p11 ,g
11 )
(p12 ,g
12 )
(p13 ,g
13 )
(p14 ,g
14 )
(p15 ,g
15 )
addition 255Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps log2(n) de Sklansky
( , γπ )
( γ2∨π2∧γ1,π2∧π1 )
( , γπ 1122 )
( γ2∨π2∧γ1,π2∧π1 )
( , γπ )22
( , γπ 11 )
génération de la somme ⊕ s i = p i G i-1,0
calcul des pi et des gi
addition 256Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Incrémenteur en temps log2(n)
123456789 0101112131415a a a a a a a a a a a a a a a a
123456789 0101112131415b b b b b b b b b b b b b b b b
incrémenteur à propagation
c
Dans un incrémenteur B := A + c, les génération G sont toujours 0. On ne calcule que les P
123456789 0101112131415a a a a a a a a a a a a a a a a
123456789 0101112131415b b b b b b b b b b b b b b b b
calcul des P inspiré du précédent
c
addition 257Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Priorité en temps log2 (n)
calcul du masque inspiré du calcul des P précédent
1 2 3 4 5 6 7 8 90 10 11 12 13 14 15a a a a a a a a a a a a a a a a
1 2 3 4 5 6 7 8 90 10 11 12 13 14 15b b b b b b b b b b b b b b b b
c
moins prioritaire plus prioritaire
Attention: l'ordre des bits a été inversé sur ce schéma. Ce circuit est utilisé dans les opérateurs virgule flottante pour déterminer le chiffe le plus significatif d'un nombre en vue d'éliminer les zéros en poids forts (non significatifs).
addition 258Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps √n
0123456789101112131415171819202122232425 16262728293031
n2
Tem
ps
0123456789101112131415171819202122232425 16262728293031
addition 259Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps
0123456789101112131415171819202122232425 16262728293031
0123456789101112131415171819202122232425 16262728293031
n3
Σi=1
ττ = Pour un délai τ le nombre n de bits est : ⇒jΣ
j=1
i3 n
addition 260Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur mixte racine-log
0123456789101112131415171819202122232425 16262728293031
0123456789101112131415171819202122232425 16262728293031
addition 261Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Brent et Kung
0123456789101112131415171819202122232425 16262728293031
0123456789101112131415171819202122232425 16262728293031
addition 262Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Brent et Kung modifié
0123456789101112131415171819202122232425 16262728293031
Une cellule de plus ( + 2%) décroît le chemin critique de 8 à 7 cellules
addition 263Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Dimensionnement de l'additionneur de Sklansky
0123456789101112131415171819202122232425 16262728293031
16
11
2
4
8 8
1
2 2
4
1
2
1
2
4
1
2
1
2
4
1
2
Le "fan-out" d'une cellule avec un "fan-in" de K est2K fan-in 1 + 1 fan-in K = 4 K fan-in
addition 264Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Kogge et Stone
0123456789101112131415171819202122232425 16262728293031
Le "fan-out" est toujours 2
addition 265Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur de Han et Carlson
0123456789101112131415171819202122232425 16262728293031
addition 266Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Résumé sur les additionneurs à cellule deBrent et Kung (∆-cell)
Type d’addition # de ∆-cells Délai ( ∆-cell) Max. fan-out Exemple n = 32 bitsPropagation n -1 n -1 2 31 31 22-level carry select 2n - 2n 2n 2n 54 8 63-level carry select 3n??
36n
36n 66 6 9
Brent-Kung 2n- log 2(n ) 2 log2(n ) -2 2 log2(n ) -2 57 8 5Variante du BK ci-dessus +1 ci-dessus -1 2 log2(n ) -2 58 7 5Sklansky n /2 log2(n ) log2(n ) n /2 80 5 16Kogge and Stone n ( log 2(n )-1) log2(n ) 2 129 5 2Han and Carlson n /2 log2(n ) log 2(n ) +1 2 80 6 2Hybrid CS-VN 2.5n - 2n 1+ n n /2 65 6 16
addition 267Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps log2(n) à arbre unique
s 7 7a b 7 s 6 6a b 6 s 5 5a b 5 s 4 4a b 4 s 3 3a b 3 s 2 2a b 2 s 1 1a b 71 s 0 0a b 0
p7 7g c 7 p g c p g c p g c p g c p g c p g c p g c6 6 6 5 5 5 4 4 4 3 3 3 2 2 2 1 1 71 0 0 0
P7,6 7,6G c 6 P5,4 5,4G c 4 P3,2 3,2G c 2 P1,0 1,0G c 0
P7,4 7,4G c 4 P3,0 3,0G c 0
P7,0 7,0G c 0
Pi,j i,jG c j Pj-1,k j-1,kG c k
Pi,k i,kG c k
cj = G j-1,k ∨ Pj-1,k ∧ ck
G i,k = G i,j ∨ Pi,j ∧ G j-1,k
Pi,k = Pi,j ∧ Pj-1,k
(n≥i≥j>k≥0)
c restaurék
addition 268Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps log2(n)Réalisation en Domino
Pi,j i,jG c j Pj-1,k j-1,kG c k
Pi,k i,kG c k Gi,k = Gi,j ∨ Pi,j ∧ Gj-1,kPi,k = Pi,j ∧ Pj-1,kcj = Gj-1,k ∨ Pj-1,k ∧ ck
ΦGi,k Pi,k cj
ck
Gi,j
Pi,j
Gj-1,k
Pj-1,k
ckΦ Gi,k
Gi,j
Pi,j
Pi,k cj
Gj-1,k
Pj-1,k
ck
ck
Φ
addition 269Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Additionneur en temps log2(n)Réalisation en Domino
s 7 7a b7 s 6 6a b 6 s 5 5a b 5 s 4 4a b 4 s 3 3a b 3 s 2 2a b 2 s 1 1a b71 s 0 0a b 0
P7,0 7,0G c0
type ntype ntype ntype n
type p
type n
type p
c 7 = G7,0∨P7,0∧c 0
si P7,0 alors S = c0 - 1
s i ia b i
p i ig c iΦ
i = ai ∧ bi
pg
i = ai ⊕ bi
si = pi ⊕ ci
Conditionnépar Φ
Φ
Φ
Φ
Φ
Φ∧Φ∧
addition 270Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Addition parallèle sans propagation de la retenue CS
s 5 s4 s 3 s 2 s 1 s 0
A = ai 2iΣi = 0
n - 1
i ∈ 0,1,2a i,b i,sB = bi 2iΣi = 0
n - 1S = s i 2iΣ
i = 0
n
s6
retenue sortante
retenue entrante
a b5 5 a b4 4 a b3 3 a b2 2 a b1 1 a b0 0
FA FA FA FA FA FA
FA FA FA FA FA FA
La somme pondérée des bits qui entrent est égale à la somme pondérée des bits qui sortent !
addition 271Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Addition parallèle sans propagation de la retenue BS
+ - ++ -
- - +- +
+ -
a b5 5
+ - ++ -
- - +- +
+ -
a b4 4
+ - ++ -
- - +- +
+ -
a b3 3
+ - ++ -
- - +- +
+ -
a b2 2
+ - ++ -
- - +- +
+ -
a b1 1
+ - ++ -
- - +- +
+ -
a b0 0
s5
+ -s4
+ -s3
+ -s2
+ -s1
+ -s0
+ -
+ -
+ -
+ - + - + - + - + - + -
A = ai 2iΣi = 0
n - 1i ∈-1, 0 , 1a i,b i,sB = bi 2iΣ
i = 0
n - 1S = ai 2iΣ
i = 0
n
s6
Retenue sortante
retenue entrante
addition 272Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Variantes de cellules de CS
a b c d Σ f g h0 0 0 0 0 e 0 00 0 0 1 1 e– e 00 0 1 0 1 e– e 00 0 1 1 2 e 0/1 1/0 ← 20 1 0 0 1 e– e 00 1 0 1 2 e 0/1 1/0 ← 40 1 1 0 2 e 0/1 1/0 ← 80 1 1 1 3 e– e 11 0 0 0 1 e– e 01 0 0 1 2 e 0/1 1/0 ← 161 0 1 0 2 e 0/1 1/0 ← 321 0 1 1 3 e– e 11 1 0 0 2 e 0/1 1/0 ← 641 1 0 1 3 e– e 11 1 1 0 3 e– e 11 1 1 1 4 e 1 1
a + b + c + d + e = f + 2*g + 2*h h ne dépend pas de e
a b c d e
h g f
h sort avant que e rentre
Modèle de délai
délai τ
Cette cellule est égalementappelée “4 donne 2”
addition 273Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Optimisation de cellules de BS et CS
FA
HA HAb
⇔HA HA
HA
HA
⇔
c da b c dab c da
e
b c da
eM
ajorité
fg
h
f
g
h
f
g
h
f
g
h
FA
FA
c da e
hFAb
HA
HA
f
g
10
b c da
e
Majorité
fg
h
01
ee
addition 274Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Optimisation de la celluled'additionneur "borrow save"
x = ai+ ⊕ ai
- ⊕ bi+ ⊕ bi
-
c i+1+ = ( ai
+∧ai-)∨ (b i
+∧bi-)
c i+1- = ( ai
+∧ai-∧ (bi
+⊕b i-))∨ (bi
+∧bi-∧ (ai
+⊕ai-))∨ (c i
-∧x)si
- = ci-
si+ = x ⊕ c i
+
-si
+ -
+ - ++ -
- - +- +
+ -a bi i
+ -
c ic i+1
+
-
+ ⇔+ - + -a bi i
c i
si
+ --
+
-
+c i+1
addition 275Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Résumé sur les additionneurs
type transmission propagation sélection par retenue retenue bondissante arbre binaire arbre ternaire sans propagation
régularité très bonne bonne bonne
moyenne moyenne mauvaise très bonne
surface n n n n
n log n n
n(α+β logn)
délai n n
log n log n constant
nn
2
addition 276Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Test exhaustif des additionneurs
a b5 5
5s
a b4 4
4s
a b3 3
3s
a b2 2
2s
a b1 1
1s
a b0 0
0sretenue
entranteretenue sortante
a b
sretenue
entranteretenue sortante
22n+1 23
addition 277Centre de Formation Continue en Microélectronique et Microsystèmes
Formation RTL to Layout STMicroelectronics - Avril 2001
Test des additionneurs
FA
a b5 5
5s
FA
a b4 4
4s
FA
a b3 3
3s
FA
a b2 2
2s
FA
a b1 1
1s
FA
a b0 0
0s
retenue entrante
retenue sortante
b5 b4 b3 b2 b1 b0retenue entrante
0 0 0 0 0 0 00 1 0 1 0 1 01 0 1 0 1 0 11 1 1 1 1 1 0
test des cellules paires
test des cellules impaires
1 1 1 1 1 1 1000000 0000000 1
1 1 1 1 1
a 5 a 4 a 3 a 2 a 1 a 0
0 0 0 0 0 00 1 0 1 0 11 0 1 0 1 00 0 0 0 0 00 0 0 0 0 0
111111111111
1 1 1 1 1 1 1 1