Desain dan Implementasi Integral Image Menggunakan ...dwahyuni.staff.gunadarma.ac.id/Downloads/files/57720/...Desain dan Implementasi Integral Image Menggunakan Metode Sintetis Berbasis

Desain dan Implementasi Integral ImageMenggunakan Metode Sintetis

Berbasis Teknologi CMOS 0,35µm

DISERTASI

Robby Kurniawan Harahap

99214919

PROGRAM DOKTOR TEKNOLOGI INFORMASI

UNIVERSITAS GUNADARMA

2017

Desain dan Implementasi Integral ImageMenggunakan Metode Sintetis


DISERTASI

Untuk Memenuhi Salah Satu Syarat Meraih Gelar Doktor Teknologi Informasi di bawah

Pimpinan Rektor Universitas Gunadarma Profesor Doktor E.S. Margianti, SE, MM

Dipertahankan dalam Sidang Terbuka Senat Universitas Gunadarma

Pada Hari ......, Tanggal Bulan Tahun


99214919

PROGRAM DOKTOR TEKNOLOGI INFORMASI

UNIVERSITAS GUNADARMA

2017

PERNYATAAN ORIGINALITAS DAN PUBLIKASI

Saya yang bertanda tangan di bawah ini:

Nama : Robby Kurniawana Harahap

NIM : 99214919

Judul Disertasi : Desain dan Implementasi Integral Image

Menggunakan Metode Sintetis


Tanggal Sidang : Tanggal Sidang

Tanggal Lulus : Tanggal LULUS

Menyatakan bahwa tulisan ini adalah merupakan hasil karya saya sendiri dan dapat

dipublikasikan sepenuhnya oleh Universitas Gunadarma. Segala kutipan dalam bentuk

apapun telah mengikuti kaidah dan etika yang berlaku. Mengenai isi dan tulisan adalah

merupakan tanggung jawab Penulis, bukan Universitas Gunadarma.

Demikian pernyataan ini dibuat dengan sebenarnya dan dengan penuh kesadaran.

Jakarta, Bulan Tahun

(Robby Kurniawana Harahap)

i

Desain dan Implementasi Integral Image



DISERTASI


Telah disetujui oleh:

Prof. Ir. Busono Soerowirdjo, MSc, PhD.

Promotor

Dr. Eri Prasetyo Wibowo

Ko-Promotor

Dr. Hamzah Afandi

Ko-Promotor

Jakarta, Tahun

ii

Judul Disertasi : Desain dan Implementasi Integral Image



Nama Mahasiswa : Robby Kurniawan Harahap

NPM : 99214919

Komite Pembimbing

Promotor : Prof. Ir. Busono Soerowirdjo, MSc, PhD.

Ko-Promotor : Dr. Eri Prasetyo Wibowo

Dr. Hamzah Afandi

Komite Penguji

Ketua : Promotor

Anggota : Anggota 1

Anggota 2

Anggota 3

Anggota 4

..............

...............

..............

Anggota ke-n

iii

ABSTRAK

Integral Image merupakan salah satu bagian dari sistem face detection mengguna-

kan metode viola jones. Integral image berfungsi mempercepat dan mengefektifkan

penentuan ada atau tidak fitur haar pada sebuah citra. Pada perangkat keras penerapan

integral image dilakukan daintaranya pada platform FPGA dan ASIC. Namun Kelebi-

han platform ASIC adalah konsumsi daya yang rendah, kecepatan yang lebih cepat

dan juga dapat dilakukan modifikasi desain kustom penuh atau full custom. Peneli-

tian ini bertujuan untuk membuat desain integral image berupa layout pada platform

ASIC. Untuk membedakan dengan penelitian yang sejenis maka didigunakan metode

yang menjembatani antara FPGA dan ASIC atau FPGAtoASIC disebut metode desain

sintetis, mengubah dari desain lojik ke desain fisik. Selain itu pada penelitian ini yang

membedakan menggunakan teknologi CMOS 0,35µm (mikrometer) dari AMS (Aus-

triaMicrosystem) dan perangkat lunak EDA mentor graphics.

Kata kunci : Desain ASIC, Integral Image, Face Detction.

iv

ABSTRACT

Integral Image is one part of face detection system using viola jones method. Integral

image serves to speed up and streamline the determination of whether or not haar fea-

tures an image. On the hardware implementation of integral image done daintanya

on FPGA and ASIC platform. But the advantages of ASIC platform is low power

consumption, faster speed and can also be done full custom design modification or

full custom. This study aims to create an integral image design in the form of layout

on ASIC platform. To distinguish from similar research, the bridging method used

between FPGA and ASIC or FPGAtoASIC is called synthetic design method, chang-

ing from logical design to physical design. In addition, this study distinguishes using

0,35µmCMOS technology (micrometer) from AMS (AustriaMicrosystem) and EDA

software mentor graphics.

Key words: Asic Design, Integral Image, Face Detction.

v

KATA PENGANTAR

Bagian ini adalah Kata pengantar beserta ucapan terimakasih. isi sesuai dengan

kebutuhan

Bantuan moril dan materil dari berbagai pihak selama tahap penyelesaian disertasi

ini sungguh sangat hebatnya. Untuk itu dengan tulus perkenankan penulis mengucap-

kan terima kasih kepada :

1. Yayasan Pendidikan Gunadarma, yang telah memberikan beasiswa studi di

Program Doktor Teknologi Informasi Universitas Gunadarma.

2. Ibu Prof. Dr. E.S. Margianti, S.E., MM., Rektor Universitas Gunadarma

dan Bapak Prof. Suryadi Harmanto, SSi., MMSI., Pembantu Rektor II

Universitas Gunadarma yang telah memberikan kesempatan dan kepercayaan un-

tuk melanjutkan studi di Program Doktor Universitas Gunadarma. Dengan segala

fasilitas yang disediakan, dukungan dan semangat serta kemudahan-

kemudahan yang diberikan sehingga proses perkuliahan, penelitian dan

penulisan disertasi dapat berjalan dengan baik.

3. Bapak Prof. Dr. Yuhara Sukra, MSc., Koordinator Program Pasca Sarjana

Universitas Gunadarma, yang telah mengajarkan kejujuran dan kebenaran di

dalam penelitian, serta memberikan motivasi untuk menyelesaikan penelitian dan

disertasi ini dengan rasa tanggung jawab.

4. Bapak Prof. Ir. Busono Soerowirdjo, MSc., PhD., Direktur Program Doktor Uni-

versitas Gunadarma dan Sekaligus sebagai promotor yang telah membimbing dan

mengajarkan kejujura beserta kebenaran di dalam penelitian, serta memberikan

motivasi untuk menyelesaikan penelitian dan disertasi ini dengan rasa tanggung

jawab.

5. Bapak Prof. Dr. Sarifuddin Madenda, Ketua Program Doktor Teknologi Infor-

masi yang selalu memberikan semangat dan masukan, memantau proses perkem-

bangan sampai penyelesaian disertasi ini.

6. Bapak Dr. Eri Prasetyo Wibowo sebagai Ko-Promotor yang telah banyak melu-

angkan waktu dalam membimbing, mengarahkan, memberi masukan, ilmu penge-

tahuan, dan koreksi dengan penuh kesabaran, sehingga disertasi ini menjadi lebih

baik.

vi

7. Bapak Dr. Hamzah Afandi, sebagai Ko-promotor yang secara khusus mengarahkan

penulis untuk belajar sesuatu yang baru. Dengan sabar membagi ilmu, membagi

waktu, mengkoreksi sehingga disertasi ini dapat penulis selesaikan.

Bagian akhir dari kata pengantar

Jakarta, Bulan Tahun

Penulis

(Nama Mahasiswa)

vii

DAFTAR ISILembar Persetujuan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ii

Abstrak . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iv

Abstract . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v

Kata Pengantar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vi

Daftar Isi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . viii

Daftar Tabel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . x

Daftar Gambar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xi

1 PENDAHULUAN 1

1.1 Latar Belakang . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2 Rumusan Masalah . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.3 Tujuan Penelitian . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.4 Kontribusi dan Manfaat Penelitian . . . . . . . . . . . . . . . . . . . . 3

2 TELAAH PUSTAKA 4

2.1 Integral Image . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2.1.1 Komputasi Citra Integral . . . . . . . . . . . . . . . . . . . . . 4

2.1.2 Paralel Integral Image . . . . . . . . . . . . . . . . . . . . . . 6

2.2 Desain ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.2.1 Desain Sintesis IC . . . . . . . . . . . . . . . . . . . . . . . . 11

2.3 Hardware Description Language . . . . . . . . . . . . . . . . . . . . . 13

2.4 Perbandingan Tinjauan . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3 METODE PENELITIAN 15

3.1 Gambaran Umum Penelitian . . . . . . . . . . . . . . . . . . . . . . . 15

3.2 Tahapan Penelitian . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3.3 Arsitektur Integral Image . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.3.1 Blok Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.3.2 Masukkan Citra . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.3 Array Image . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.4 Adder Image . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.5 Memori Image . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.6 Integral Image Value . . . . . . . . . . . . . . . . . . . . . . . 18

4 Hasil Dan Pembahasan 19

4.1 Implementasi Arsitektur Integral Image . . . . . . . . . . . . . . . . . 19

viii

4.2 Pengujian Image . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

5 Penutup 21

5.1 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

5.2 Saran . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

DAFTAR PUSTAKA

LAMPIRAN 1 KODE PROGRAM

RIWAYAT HIDUP

ix

DAFTAR TABEL

2.1 Tabel Perbandingan Bahasa HDL(Bailey n.d.) . . . . . . . . . . . . . . 13

2.2 Perbandingan Penelitian . . . . . . . . . . . . . . . . . . . . . . . . . 14

x

DAFTAR GAMBAR

1.1 Perbedaan Alur Desain FPGA dan Desain ASIC . . . . . . . . . . . . . 2

2.1 Ilustrasi Citra Integral . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2.2 Ilustrasi Citra Integral . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.3 Ilustrasi Perhitungan Citra Integral . . . . . . . . . . . . . . . . . . . . 5

2.4 Ilustrasi Proses Paralel Integral Image 2 baris Ehsan (Ehsan et al. 2009) 7

2.5 Ilustrasi Proses Paralel Integral Image 4 baris Ehsan (Ehsan et al. 2009) 8

2.6 Ilustrasi Proses Paralel Integral Image Yuchi Yuchi Zhang & Wei (2014) 8

2.7 Ilustrasi Proses Paralel Integral Image Hoseini (Hoseini et al. 2013) . . 9

2.8 Metode Desain ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.9 Alur Desain IC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2.10 Klasifikasi Alur Desain Digital. . . . . . . . . . . . . . . . . . . . . . . 11

2.11 Alur Logika Proses Sintesis (Wang et al. 2009) . . . . . . . . . . . . . 12

2.12 Alur desain Mixed-Signal(Unnikrishnan & Vesterbacka 2016) . . . . . 13

3.1 Blok Diagram Integral Image . . . . . . . . . . . . . . . . . . . . . . . 15



3.4 Arsitektur Integral Image . . . . . . . . . . . . . . . . . . . . . . . . . 18

4.1 Implementasi Arsitektur Integral Image Ke Software . . . . . . . . . . 19

4.2 Citra masukkan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

4.3 Hasil Integral Image Yang diinginkan . . . . . . . . . . . . . . . . . . 20

4.4 Hasil Integral Image Yang diinginkan . . . . . . . . . . . . . . . . . . 20

1 Arsitektur Integral Image . . . . . . . . . . . . . . . . . . . . . . . . . 24

xi

BAB 1

PENDAHULUAN

1.1 Latar Belakang

Integral image atau citra integral merupakan sebuah algoritma yang banyak digu-

nakan pada sistem pendeteksian wajah atau face detection. Integral image awalnya

bersumber dari penelitian yang dilakukan oleh frank crow yang dinamakan Summed

area table dan Pada bidang computer vision istilah ini diperkenalkan kembali oleh

paul viola dan michle jones untuk sistem face detection yang diberi nama viola jones

(Crow 1984) (Viola & Jones 2001). Sistem viola jones pada penelitian (Viola & Jones

2001) terdiri dari Integral image, adaboost dan Klasifier cascade Integral image adalah

proses penjumlahan nilai piksel citra asal pada daerah tertentu menjadi sebuah re-

presentasi citra baru. Kegunaan dari Integral image adalah mempercepat dan menge-

fisiensikan waktu perhitungan untuk mendeteksi fitur pada sebuah citra dalam hal ini

fitur yang digunakan adalah fitur haar. Sehingga metode viola jones memiliki proses

yang cepat dan akurasi yang tinggi dalam mendeteksi wajah (Gupta & Sharma 2014)

Pengembangan Penelitian terkait dengan face detection khususnya integral image pa-

da bidang sistem tertanam diataranya, penelitian ehsan (Ehsan et al. 2009) mengem-

bangkan paralel Integral image pada platform FPGA (Field Programmable Gate Array)

dengan metode multirow, penelitian Yuchi pada (Yuchi Zhang & Wei 2014), mengem-

bangkan paralel Integral image dengan membandingkan dua metode integral image pa-

da platform FPGA dan penelitian hoseini (Hoseini et al. 2013) mengembangkan paralel

Integral image pada platform ASIC (Application Specific Integrated Circuit) dengan

model current mode. Pada penelitian disertasi ini, akan dilakukan pengembangan im-

plementasi integral image dengan aristektur paralel pada platform ASIC menggunakan

metode desain sintesis berbasiskan teknologi CMOS 0,35 µm. Agar dapat mengim-

plementasikan ke dalam desain ASIC maka diperlukan desain sintesis. Pada bidang

Desain VLSI (Very Large Scale Integration), Desain sintesis sendiri merupakan bagian

dari desain CHIP dengan metode desain ASIC. Desain sintesis erat kaitanya dengan

desain digital, yang menggunakan gerbang-gerbang logika sebagai arsitektur desain

dalam bentuk bahasa pemrograman HDL(High Description Language). Perbedaan

mendasar dari Desain ASIC dan Desain FPGA dari sisi alur desain pada gambar 1.1,

dimana desain ASIC memilki tahap Sintesis Logika yang menghasilkan desain lojik

berupa netlist dan juga tahap desain fisik berupa layout dalam format GDSII (Graphics

1

1.1. LATAR BELAKANG 2

Database System).

Gambar 1.1: Perbedaan Alur Desain FPGA dan Desain ASIC

Proses dalam desain sintesis adalah menggunakan bahasa HDL yang terdiri dari

verilog dan VHDL sebagai proses desain arsitektur untuk ditransformasikan ke dalam

bentuk IC (Integrated Circuit). Penelitian terkait dengan desain ASIC Khususnya

desain sintesis diantaranya, Kuharuk dkk pada (Kuharuk et al. 2006) menjelaskan alur

desain CHIP menggunakan perangkat lunak Mentor graphics, Kuharuk dkk pada (Fasang

& Chawla n.d.) menjelaskan alur desain sintesis FPGA pada lunak Mentor graph-

ics dan Unnikrishnan dan Vesterbacka pada (Unnikrishnan & Vesterbacka 2016) un-

tuk desain Mixed-Signal Perbedaan dari penelitian-penelitian yang telah disebutkan di-

atas khususnya penelitian ehsan dan hoseini selain perbedaan platform yang digunakan,

proses desain yang menggunakan sintesis. Sehingga diharapkan desain yang akan di-

implementasikan ke dalam model ASIC dengan teknologi CMOS memilki kecepatan

yang lebih cepat dan rendah untuk konsusmsi daya. Perangkat lunak untuk mende-

sain menggunakan perangkat lunak desain chip mentor graphics, teknologi CMOS dari

AMS (AustriaMicros- System) dengan ukuran teknologi CMOS 0,35 µ m dan hasil

1.2. RUMUSAN MASALAH 3

dari penelitian ini adalah dalam bentuk Layout.

1.2 Rumusan Masalah

Penelitian terdiri atas tiga bagian pembahasan blok yaitu blok Desain High Level,

blok Proses Sintesis dan blok Desain Low Level. Berikut ini beberapa Permasalahan

yang melandasi penelitian ini:

1. Bagaimana Mendesain paralel Integral Image dengan metode ehsan mengguna-

kan HDL?.

2. Bagaimana Menghasilkan netlist dari proses sintesis (Timing, Area dan Tekno-

logi) menggunakan sumber Bahasa HDL integral image?.

3. BagaimanaMengimplementasikan danmenghasilkan desain sintesis integral im-

age ke dalam bentuk desain fisik berupa layout ?

1.3 Tujuan Penelitian

Tujuan yang akan dicapai pada penelitian ini adalah membuat desain paralel Integral

Image dalam bentuk desain layout menggunakan metode desain sintesis berbasiskan

teknologi cmos 0,35 µ m pada platform ASIC.

1.4 Kontribusi dan Manfaat Penelitian

Penelitian ini diharapkan memberi kontribusi pengembangan bidang-bidang berikut:

1. pada bidang teknologi CHIP/IC Integral Image yang dapat digunakan sistem face

detection.

2. Pada bidang Ilmu pengetahuan dapat memberikan kontribusi berupa pemahaman

secara umum proses tahapan-tahapan desain CHIP/IC dan khususnya desain sin-

tesis untuk membuat CHIP/IC.

3. Pada Bidang akademik, penelitian ini dapat dijadikan referensi bagi peneliti yang

berminat pada bidang desain CHIP khususnya Desain CHIP menggunakan desain

digital

BAB 2

TELAAH PUSTAKA

2.1 Integral Image

Pada pertengahan tahun 1980 summed-area table telah diperkenalkan pada peneli-

tian Frank Crow (Crow 1984) untuk texture-mapping pada bidang komputer grafik

(Ehsan et al. 2015). Kemudian (summed-area table) dikembangkan dan diperkenalkan

kembali oleh paul viola dan michael jones dengan istliah baru pada bidang pengolahan

citra yang disebut Integral Image pada penelitian (Viola & Jones 2001) dan (Viola &

Jones 2004). integral image merupakan penjumlahan nilai pixel dari sebuah citra asli,

dimana nilai pada setiap lokasi tertentu (x,y) dari integral image adalah jumlah dari

pixel-pixel citra yang berada di atasnya dan pada sebelah kiri dari lokasi (x,y). Alasan

utama untuk menggunakan citra integral adalah meningkatkan kecepatan eksekusi un-

tuk komputasi filter serta mendeteksi fitur haar pada sebuah citra. Ilustrasi integral

image dapat dilihat pada gambar 2.1

Gambar 2.1: Ilustrasi Citra Integral

(Ehsan et al. 2015)

2.1.1 Komputasi Citra Integral

Citra integeral merupakan pengambangan dari metode(summed-area table) dengan

persamaan 2.1 dan 2.2

ii(x,y) =x

∑m=1

y

∑n=1

i(m,n) (2.1)

atau

ii(x,y) =y

∑x′≤x,y′≤y

i(x′,y′) (2.2)

4

2.1. INTEGRAL IMAGE 5

Dimana ii(x,y) merupakan citra integral dan i(x,y) citra asli. Dari persamaan 2.1

dan 2.2 dapat dilakukan proses sebagai berikut :

S(x,y) = i(x,y)+S(x,y−1) (2.3)

ii(x,y) = ii(x−1,y)+S(x,y) (2.4)

Dimana i(x,y) adalah masukkan nilai citra asli pada lokasi (x,y), S(x,y) adalah jum-

lah nilai pada baris lokasi (x,y) dan ii(x,y) adalah nilai integral image. Tahap pertama

(persamaan 2.3) merupakan penjumlahan baris pada lokasi (x,y) dan meneruskan ke

tahap kedua (persamaan 2.3) untuk menghitung nilai citra integeral dari nilai tahap se-

belumnya, sehingga proses ini menjadi pemrosesan secara serial untuk 1 baris dari citra

masukkan sehingga operasi penjumlahan yang dihasilkan 14M2N2 (Ehsan et al. 2015).

Gambar 2.2: Ilustrasi Citra Integral

Gambar 2.3: Ilustrasi Perhitungan Citra Integral


2.1.2 Paralel Integral Image

Tujuan melakukan pemrosesan pararel adalah untuk mengurangi sumber daya dan

peningkatan performa komputasi pada perangkat keras. Berikut ini beberapa penelitian

yang telah melakukan pengembangan untuk citra integral

2.1.2.1 Parallel Integral image Ehsan

Masalah delay yang terjadi pada pemrosesan secara seri persamaan 2.3 dan 2.4,

diberi solusi pada penelitian (Ehsan et al. 2009) memperkenalkan algoritma untuk pem-

rosesan secara paralel dengan dua tahap (two-stage). Algoritma ini dapat memproses 2

baris dalam sekali pemrosesan dengan menggunakan sistem pipeline. Citra masukkan

dibagi menjadi dua kelompok yaitu dua baris dan satu pemrosesan, dari atas ke bawah

dari citra masukkan. Pemrosesan (two-stage) dapat dirumuskan seperti pada persamaan

di bawah ini:

S(x,y) = i(x,y)+S(x,y−1) (2.5)

S(x+1,y) = i(x+1,y)+S(x+1,y−1) (2.6)

ii(x,y) = ii(x−1,y)+S(x,y) (2.7)

ii(x+1,y) = ii(x−1,y)+S(x,y)+S(x+1,y) (2.8)

Dari kempat persamaan diatas, persamaan 2.5 dan 2.7 digunakan untuk menghitung

baris pertama, persamaan 2.6 dan 2.8 untuk menghitung baris ke dua. Sehingga dengan

menggunakan perhitungan ini maka menghasilkan operasi penjumlahan 2MN + MN2

.

Selain pemrosesan dua baris, persamaan 2.3 dapat juga dikembangkan untuk baris

lebih dari dua atau dalam jumlah N atau multirow. Seperti pada pemerosesan dua baris,

pemrosesan empat baris dapat dilakukan sekaligus dalam satu waktu (clock cycle).

Citra masukkan dibagi menjadi dua kelompok yaitu 4 kelompok baris dan 1 kelom-

pok proses.

Pemrosesan 4 baris dapat dirumuskan seperti pada persamaan di bawah ini:

S(x,y) = i(x,y)+S(x,y−1) (2.9)

S(x+1,y) = i(x+1,y)+S(x+1,y−1) (2.10)

S(x+2,y) = i(x+2,y)+S(x+3,y−1) (2.11)


S(x+3,y) = i(x+3,y)+S(x+3,y−1) (2.12)

ii(x,y) = ii(x−1,y)+S(x,y) (2.13)

ii(x+1,y) = ii(x−1,y)+S(x,y)+S(x+1,y) (2.14)

ii(x+2,y) = ii(x+1,y)+S(x+2,y) (2.15)

ii(x+3,y) = ii(x+1,y)+S(x+2,y)+S(x+3,y) (2.16)

Dimana persamaan 2.10 dan 2.11 untuk menghitung nilai citra integral untuk baris

pertama, persamaan 2.12 dan 2.13 untuk menghitung nilai citra integral untuk baris ke-

dua, persamaan 2.14 dan 2.15 untuk menghitung nilai citra integral untuk baris ketiga,

dan persamaan 2.16 dan 2.17 untuk menghitung nilai citra integral untuk baris keem-

pat. Pengembangan dari model arsitektur paralel ehsan untuk menghemat penggunaan

memori (Ehsan et al. 2015).

Gambar 2.4: Ilustrasi Proses Paralel Integral Image 2 baris Ehsan (Ehsan et al. 2009)

2.1.2.2 Paralel Integral image Yuchi

Penelitian Yuchi Zhang mengembangkan algoritma paralel integral image pada

platfom FPGA, dimana untuk sebuah citra masukkan m x n, membutuhkan baris se-

belumnya dinyatakan n− 1 dan kolom sebelumnya dinyatakan dalam m− 1. Jumlah

total tahap yang diproses dinyatakan dalam m+ n− 2 serta kompleksitas waktu algo-

ritma dinyatakan dalam O(m+ n), harus lebih kecil dari O(mn) (Yuchi Zhang & Wei

2014). Ilustrasi proses Paralel Integral image Yuchi dapat dilihat pada gambar 2.6.


Gambar 2.5: Ilustrasi Proses Paralel Integral Image 4 baris Ehsan (Ehsan et al. 2009)

Gambar 2.6: Ilustrasi Proses Paralel Integral Image Yuchi Yuchi Zhang & Wei (2014)

2.1.2.3 Paralel Integral image Hoseini

Penelitian Hoseini didesain menggunakan metode desain analog dengan membat-

asi citra masukkan dengan ukuran 2 x 3, dimana representasi piksel dalam arsitekturnya

terdiri sebuah array dari current-mode 2 transistor aktif. Setiap baris diakses melalui

masukkan yang dinamakan rownot ke dalam array. Pada desain ini menggunakan mod-

2.2. DESAIN ASIC 9

ified column decoder sebagai penjumlahan piksel dalam satu baris pada kolom pertama.

Gambar 2.7 adalah arsitektur dari integral image Hoseini.

Gambar 2.7: Ilustrasi Proses Paralel Integral Image Hoseini (Hoseini et al. 2013)

2.2 Desain ASIC

Desain ASIC (Application Specific Integration Circuits) merupakan cabang ilmu

dalam elektronika yang mempelajari dan merangkai dari bentuk desain elektronik ke

bentuk desain fisik berupa IC (Integrated Circuit) menggunakan teknologi dari vendor.

Dalam metodologi desain ASIC seperti pada gambar 2.8, secara umum didefinisikan

dalam Masukkan, proses dan keluaran (Kuharuk et al. 2006). Masukkan (input) dalam

desain asic adalah spesifikasi desain. Proses merupakan teknik dan metode desain.

Keluaran merupakan desain berupa layout yang diwujudkan dalam bentuk IC / CHIP.

Gambar 2.8: Metode Desain ASIC

Desain IC terdiri dari 2+1 model desain. Dua model desain tersebut adalah desain

analog dan desain digital ditambah satumodel penggabungan dari kedua model tersebut

2.2. DESAIN ASIC 10

yang dikenal dengan model desain Analog Digital Mixed-signal (ADMS). Perbedaan

dari keduanya adalah metode yang digunakan, pada desain analog menggunakan prim-

itif desain yaitu rangkaian transistor, sedangkan desain digital menggunakan bahasa

Hardware Programming Language (HDL) sebelum menuju ke primitif desain. Desain

elektrnoik berbantuan komputer saat ini dikenal dengan istilah Electronic Design Au-

tomation(EDA). Dimana teknologi saat ini dapat memodelkan sistem elektronik men-

jadi bentuk printed Circuit Board(PCB) dan Integrated Circuit. IC sendiri saat ini

dapat berupa System On Chip(SOC), Application Specific Integrated Circuit (ASIC),

dan Field programmable gate array(FPGA). Secara umum desain CMOS IC terdiri dari

Perangkat Lunak EDA dan Teknologi CMOS. Diawali dengan sebuah konsep yang

kemudian ditungakan ke dalam perangkat lunak EDA. Konsep tersebut dibuat kedalam

sebuah skema rangakaian yang disebut skematik dalam bentuk transistor. Kemudian

skema rangakaian diubah menjadi bentuk layout IC atau desain fisik yang nanti akan

dimuat ke dalam sebuah IC, seperti dilihat pada gambar 2.9

IC Design FLow

ANALOG DIGITAL

Schematic Capture

Analog Simulation

Design Entry

Behavioral Simulation

Mixed-Signal Analysis

Physical Layout

Physical Verification

Post Layout Simulation

Full Chip Assembly & Physical Verification

Mixed-Signal Functional Verification

Synthesis

Place and Route

Functional Verification

Gambar 2.9: Alur Desain IC

2.2. DESAIN ASIC 11

2.2.1 Desain Sintesis IC

Desain Sintesis erat kaitannya dengan desain Digital pada desain ASIC. Desain

digital IC merupakan metode untuk mendesain IC menggunakan model digital berupa

rangkaian gerbang-gerbang logika. Desain digital saat ini banyak digunakan untuk

mendesain beberapa perangakat elektronika seperti prosesor, memori, FPGA, ASIC,

dan SOC. Kategori desain digital dapat dibagi menjadi tiga, yaitu desain sistem, desain

RTL (register-transfer level), dan desain fisik. Menurut Paul dalam (Dr. Paul Fran-

zon 1999) perbedaan antara behavioral dan RTL adalah model, dimana behavioral

merupakan model algoritma layaknya programman pada perangkat lunak tanpa harus

mengetahui arsitektur perangkat keras secara langsung. Sedangkan RTL model berben-

tuk kombinasi gerbang logika dan register. Perbedaan dari sisi implementasi, behav-

ioral diimplemntasikan ke perangkat ASIC dan RTL ke perangkat FPGA. Selain itu alur

desain (design flow) digital terdiri dari dua bagian yaitu desain Front-End dan Desain

emphBack-End. Ilustrasi desain digital dapat dilihat pada gambar 2.10.

Gambar 2.10: Klasifikasi Alur Desain Digital.

Sebelum tahap awal desain pada gambar 2.10 terdapat tahap pembuatan desain

sistem berdasarkan dari ide dasar untuk membangun sistem, tahap ini dapat disebut

pra-desain sistem. Pada tahap mendesain secara manual yang dituangkan ke dalam

bentuk Blok diagram sistem. Kemudian dilanjutkan Pada tahap pertama dari desain

sistem pada gambar 2.11 merupakan system level yang terdiri dari proses pembuatan

dan pemrograman sistem menggunakan bahasa HDL : verilog dan VHDL. Selain itu

pada tahap ini juga dapat menentukan blok RTL dan juga IP LIbrary yang akan di-

gunakan. Tahap kedua merupakan tahap logical level, proses sintesis dilakukan pada

tahap ini sehingga menghasilkan netlist. Alur proses sintesis logika dapat dilihat pada

2.2. DESAIN ASIC 12

gambar ?? Tahap ketiga merupakan tahap Gate Level, pada tahap ini pengaplikasian li-

bray teknologi yang berisi aturan desain dari teknologi yang digunakan dan dituangkan

ke dalam bentuk skematik. Tahap keempat prelayout simulation, melakukan pengu-

jian dengan mensimulasi skematik dari hasil sintesis. Tahap kelima pembuatan proyek

dengan memasukkan filefile teknologi diantaranya adalah file proses, file library dan

file aturan (rules). Tahap keenam proses mendesain layout dimulai dengan floorplan-

ning, membuat partisi untuk mendekomposisikan performa antar komponen atau fitur

fungsional. Tahap ketujuh placement, proses meletakkan dan merangkai komponen

ke dalam floorplan. Tahap kedelapan routing, proses menghubungkan antar kompo-

nen. Tahap kesembilan verification tahap uji coba dan proses cek layout menggunakan

metode DRC, LVS serta mengekstraksi parasitik pada kapasitor.

Gambar 2.11: Alur Logika Proses Sintesis (Wang et al. 2009)

Pada penelitian Unnikrishnan dan Vesterbacka pada (Unnikrishnan & Vesterbac-

ka 2016) alur desain mixed-signal yang disajikan pada gambar 2.12 dapat juga di-

jadikan alur desain untuk desain digital. hanya saja perbedaannya tidak melakukan

2.3. HARDWARE DESCRIPTION LANGUAGE 13

proses mixed signal.

Gambar 2.12: Alur desain Mixed-Signal(Unnikrishnan & Vesterbacka 2016)

2.3 Hardware Description Language

Bahasa HDl dibagi atas tiga bagian, (1) VHDL, (2) Verilog, (3) System Verilog. Na-

mun umumnya pada desain digital dikenal hanya dua yaitu VHDL dan Verilog. VHDL

dan Verilog pada [Bailey, ] merupakan sebuah bahasa desain digital general - purpose

yang didukung oleh beberapa veridfikasi dan alat (tools) sintesis. Perbedaan dari kedua

bahasa ini secara umum pada (Bailey n.d.), VHDL memiliki keunggulan dari Verilog

pada kekuatan struktur penulisan (stong typing) dan definisi dari user. Penjelasan Lebih

lanjut mengenai perbedaan dari kedua bahasa tersebut adalah tabel 2.1 sebagai berikut

Tabel 2.1: Tabel Perbandingan Bahasa HDL(Bailey n.d.)

Fungsi VHDL Verilog

Strong Typing Yes No

User-defined types Yes No

Dynamic memory allocation Yes No

Physical types (pointer types) Yes No

2.4

.P

ER

BA

ND

ING

AN

TIN

JAU

AN

14

2.4 Perbandingan Tinjauan

Perbandingan tinjauan dirangkum ke dalam sebuah tabel penelitian terdahulu untuk membandingkan metode-metode yang telah

digunakan pada tabel 2.2

Tabel 2.2: Perbandingan Penelitian

No Nama Peneliti Judul PlatformMetode Hasil

1 Ehsan Novel Hardware

Algorithms For

Row-Parallel

Integral Image

Calculation

FPGA Array of current-

modetwo transis-

tor

Ukuran Citra 1920

x 1080dengan pen-

ingkatan kemam-

puan5,3 kali

2 Hoseini A Novel CMOS

ImageSensor for

High SpeedParal-

lel Integral Im-

ageComputation

ASIC Multiple Row in

parallel

Ukuran Citra

160x160dengan

peningkatan kemam-

puan500 kali

3 Yuchi A Parallel Hard-

wareArchitecture

for FastIntegral

Image Comput-

ing

FPGA Pipiline Ukuran Citra 4096

x 2160dengan pen-

ingkatan kemam-

puan181 kali

BAB 3

METODE PENELITIAN

3.1 Gambaran Umum Penelitian

Penelitian ini mengimplementasikan integral image ke dalam bentuk desain CHIP

berupa layout menggunakan metode sintesis. Gambaran Integral image disajikan dalam

bentuk diagram blok pada gambar 3.1

Gambar 3.1: Blok Diagram Integral Image

3.2 Tahapan Penelitian

Metode penelitian yang dilakukan pada penelitian ini dibagi menjadi 5 tahapan.

Gambar 3.2 menggambarkan tahapan-tahapan penelitian sebagai berikut

Gambar 3.2: Tahapan Penelitian

Berikut ini penjelasan lengkap Tahapan-tahapan penelitian

1. Tahapan pertama, Studi literatur, pada tahap ini dilakukan studi tentang sejum-

lah artikel ilmiah dan buku yang menguraikan tentang sistem pendeteksi wajah

15

3.2. TAHAPAN PENELITIAN 16

khususnya integral image, desain sintesis, desain CHIP dan penggunaan perangkat

lunak desain EDA.

2. Tahapan Kedua, Melakukan desain pada tingkat logika (High Level Design),

pada bagian ini dilakukan desain rangkaian dengan menggunakan bahasa HDL

dengan format bahasaVHDL. Desain logika dapat dilakukan pada perangkat lu-

nak Xilinx ISE untuk FPGA atau di perangkat lunak Mentor HDL Designer.

Desain logika dalam bentuk VHDL akan disimulasikan pada perangkat lunak

Mentor Modelsim. Saat ini penelitian ini beberapa bagian telah dikerjakan. Sesuai

Gambar 3.2 dan Gambar 3.3, bagian yang telah dikerjakan saat ini adalah membuat

Desain logika berupa HDL untuk peyimpanan memori integral image mengguna-

kan perangkat lunak mentor HDL designer dan masih dalam tahap simulasi.

3. Tahapan ketiga, Proses sintesis desain. Desain logika yang sudah disimulasikan

akan disintesiskan. Pada tahap ini desain VHDL disintesiskan ke bentuk ger-

bang logika dan ditambahkan teknologi CMOS. Teknologi CMOS yang digu-

nakan adalah 0,35mm dari AMS (AustriaMicro System). serta dilakukan op-

timasi. Dari tahap ini dihasilkan desain dalam bentuk Netlist berupa file yang

telah tertanamkan teknologi CMOS.

4. Tahapan keempat, Proses pembuatan desain fisik CHIP atau disebut desain fisik

(physical design). Desain berupa netlist akan dibuat skematik dan layout meng-

gunakan perangkat lunak Mentor Graphics IC FLOW. Untuk membuat skematik

dilakukan pada Design Architech-IC, netlist yang telah ada dibuatkan skematik.

Skematik tersebut akan disimulasikan kembali untuk memastikan fungsi berjalan

dengan baik. Kemudian dari skmatik tersebut layout dibuat dan dilakukan veri-

fikasi IC.

5. Tahapan Kelima, Hasil akhir dari desain ini adalah berupa layout yang sudah dis-

imulasikan. Layout ini nantinya akan disajikan dalam format GDSII (Graphical

Database System). Selain itu pada tahap terakhir pada penelitian Hibah Disertasi

ini, yaitu pelaporan.

Berikut gambar 3.5 Alur pengerjaan penelitian

3.3. ARSITEKTUR INTEGRAL IMAGE 17

Gambar 3.3: Tahapan Penelitian

3.3 Arsitektur Integral Image

3.3.1 Blok Diagram

Model implementasi integral image dapat dilihat pada gambar ?? sebagai blok dia-

gram. Blok diagram terdiri dari beberapa blok yaitu (1)masukkan citra, (2) Array citra,

(3) adder citra, (4) memori citra dan (5) hasil integral image. Berikut ini akan dijelaskan

masing-masing blok-blok tersebut.

3.3. ARSITEKTUR INTEGRAL IMAGE 18

Gambar 3.4: Arsitektur Integral Image

3.3.2 Masukkan Citra

Blok ini merupakan citra masukkan atau citra asli yang direpresentasikan dalam

bentuk nilai citra (piksel). Diasumsikan nilai citra dalam derajat keabuan (Grayscale).

3.3.3 Array Image

Blok ini merupakan blok yang berfungsi untuk menerima masukkan dari blok ma-

sukkan citra yang kemudian diubah kedalam bentuk array sesuai ukuran dengan blok

masukkan citra. Jika blok ini telah diisi maka akan nilai array akan diteruskan ke blok

penjumlahan / proses (adder).

3.3.4 Adder Image

Blok ini merupakan blok yang akan memproses perhitungan integral dengan mem-

proses dua baris untuk mendapatkan nilai integral image.

3.3.5 Memori Image

Blok ini merupakan blok yang berfungsi untuk menyimpan hasil integral yang di-

lakukan pada blok adder image.

3.3.6 Integral Image Value

Blok ini merupakan blok yang berfungsi untuk memberikan hasil integral image

yang dirangkai kembali dalam bentuk array.

BAB 4

Hasil Dan Pembahasan

4.1 Implementasi Arsitektur Integral Image

Arsitektur integral image diimplementasikan ke dalam perangkat lunak desain, meng-

gunakan Mentor graphics HDL Designer sebagai alat bantu Editor Bahasa HDL dan

ModelSim Sebagai alat bantu simulasi. Hasil arsitektur dapat dilihat seperti pada

gambar 4.1

Gambar 4.1: Implementasi Arsitektur Integral Image Ke Software

4.2 Pengujian Image

Pengujian dilakukan dengan menggunakan citra dengan ukuran 6 x 6 dengan nilai

piksel seperti pada gambar 4.2.

Gambar 4.2: Citra masukkan

19

4.2. PENGUJIAN IMAGE 20

Hasil yang diinginkan berupa nilai integral image seperti pada gambar 4.3

Gambar 4.3: Hasil Integral Image Yang diinginkan

Hasil simulasi nilai integral image seperti pada gambar 4.4

Gambar 4.4: Hasil Integral Image Yang diinginkan

BAB 5

Penutup

5.1 Kesimpulan

Bedasarkan pengujian dan pembahasan dalam bab sebelumnya, maka penelitian ini

dapat disimpulkan bahwa Desain Integral Image untuk dua baris telah diimplemen-

tasikan ke dalam software dan dapat melakukan proses Integral menggunakan citra

6x6.

5.2 Saran

Hasil dari penelitian ini menunjukkan bahwa masih terdapat kekurangan diantaranya

kemampuan untuk memproses citra dengan ukuran besar oleh karena itu saran pe-

ngembangan berikutnya dapat mencoba implementasikan pemrosesan empat baris. Ser-

ta dapat pula dilanjutkan ke tahap desain fisik.

21

DAFTAR PUSTAKABailey, S. (n.d.), ‘Comparison of vhdl, verilog and systemverilog’, Available for down-

load from www. model. com. Accessed: 2016-11-30.

Crow, F. C. (1984), ‘Summed-area tables for texture mapping’, ACM SIGGRAPH com-

puter graphics 18(3), 207–212.

Dr. Paul Franzon, Scott Perelstein, A. H. (1999), Introduction to asic design methodol-

ogy, Tutorial 99, Electrical and Computer Engineering.

Ehsan, S., Clark, A. F. & McDonald-Maier, K. D. (2009), Novel hardware algorithms

for row-parallel integral image calculation, in ‘Digital Image Computing: Tech-

niques and Applications, 2009. DICTA’09.’, IEEE, pp. 61–65.

Ehsan, S., Clark, A. F., McDonald-Maier, K. D. et al. (2015), ‘Integral images: Effi-

cient algorithms for their computation and storage in resource-constrained embedded

vision systems’, Sensors 15(7), 16804–16830.

Fasang, P. P. & Chawla, R. (n.d.), ‘An integrated design flow for asic prototyping

and production’, https://www.mentor.com/products/fpga/resources/overview/an-

integrated-design-flow-for-asic-prototyping-and-production-06fbdc3b-c4dd-4359-

94e5-f239b0092f02. diakses: 2016-11-30.

Gupta, M. V. & Sharma, M. D. (2014), ‘A study of various face detection methods’,

METHODS 3(5).

Hoseini, Y. D., Sayedi, S. M. & Sadri, S. (2013), A novel cmos image sensor for high

speed parallel integral image computation, in ‘2013 21st Iranian Conference on Elec-

trical Engineering (ICEE)’, IEEE, pp. 1–6.

Kuharuk, V., Mosin, S. & Fyodorov, S. (2006), ‘Design flow of custom integrated cir-

cuits using mentor graphics cad tools’.

Unnikrishnan, V. & Vesterbacka, M. (2016), Mixed-signal design using digital cad,

in ‘VLSI (ISVLSI), 2016 IEEE Computer Society Annual Symposium on’, IEEE,

pp. 6–11.

Viola, P. & Jones, M. (2001), Rapid object detection using a boosted cascade of simple

features, in ‘Computer Vision and Pattern Recognition, 2001. CVPR 2001. Proceed-

ings of the 2001 IEEE Computer Society Conference on’, Vol. 1, IEEE, pp. I–511.

22

DAFTAR PUSTAKA 23

Viola, P. & Jones, M. J. (2004), Robust real-time face detection, Vol. 57, Springer,

pp. 137–154.

Wang, L.-T., Chang, Y.-W. & Cheng, K.-T. T. (2009), Electronic design automation:

synthesis, verification, and test, Morgan Kaufmann.

Yuchi Zhang, Shouyi Yin, P. O. L. L. & Wei, S. (2014), A parallel hardware architec-

ture for fast integral image computing, in ‘Circuit and Systems (ISCAS), 2014 IEEE

International Symposium on’, IEEE, pp. 2189–2192.

LAMPIRAN 1. HDL Designer

Gambar 1: Arsitektur Integral Image

KODE PROGRAM

lres <= reset;

larr <= clk;

lwidth <= width;

lheight <= height;

lintin1 <= intin;

lintin2 <= intin2;

– Instance port mappings.

la1 : arr_image

PORT MAP (

clk => larr,

reset => lres,

width => lwidth,

height => lheight,

intin => lintin1,

intin2 => lintin2,

colout => lcolarray,

intout => lintadd1,

intout1 => lintadd2

);

la2 : arr_result_image

PORT MAP (

clk => larr,

col => lcol,

row => lrow,

height => lheight,

width => lwidth,

intin1 => lint1,

intin2 => lint2

);

la3 : struct_add_image

PORT MAP (

clk => larr,

reset => lres,

intin1 => lintadd1,

intin2 => lintadd2,

colin => lcolarray,

width => lwidth,

ramin => lramin,

ramout => lramout,

we => lwe,

colout => lcol,

rowout => lrow,

radd => lradd,

wadd => lwadd,

output1 => lint1,

output2 => lint2

);

la4 : RAM_image

PORT MAP (

clk => larr,

data_in => lramout,

data_out => lramin,

we => lwe,

wadd => lwadd,

radd => lradd

);

RIWAYAT HIDUP

IDENTITAS DIRI

Nama : Robby Kurniawan Harahap S.Kom., MT

Tempat/Tanggal Lahir : Balikpapan 13 September 1988

Jenis Kelamin : Laki-Laki

Pekerjaan : Staf Pengajar

NIP : 0313098801

Jabatan Fungsional : Asisten Ahli

Unit Kerja : Pusat Studi Mikroelektronika

Institusi : Universitas Gunadarma

Alamat Rumah : Margonda Depok

Alamat Kantor : Margonda Depok

Telp : +6283871753800

Email : [email protected]

PENDIDIKAN FORMAL

2006 - 2010 : S1, Universitas Gunadarma



PENGALAMAN KERJA

2010 - 2012 : Asisten Laboratorium Universitas Gunadarma

2013 - Sekarang : Staf Pengajar Universitas Gunadarma

PUBLIKASI ILMIAH

2014 : Layout Design And Simulation For analog Neural Network using

CMOS Technology, ARPN Journal

2015 : Design Analog Layout Using Schematic Driven EDA Tools, Atlantis

Press

2015 : Synthesize Design Layout Base CMOS Technology, Atlantis Press

2016 : Interlayer Shorts IC Layout Verification Base CMOS Technology,

ISSIMM confrence

Documents

Desain dan Implementasi Integral Image Menggunakan ...dwahyuni.staff.gunadarma.ac.id/Downloads/files/57720/...Desain dan Implementasi Integral Image Menggunakan Metode Sintetis Berbasis