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Développement de circuits logiques programmables résistants aux

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Text of Développement de circuits logiques programmables résistants aux

  • CER

    N-T

    HES

    IS-2

    008-

    019

    16/1

    1/20

    07

    INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

    THSE

    pour obtenir le grade de

    DOCTEUR DE L'INPG

    Spcialit : Micro et Nano Electronique

    prpare au sein du groupe de Microlectronique duLaboratoire Europen pour la Recherche Nuclaire (CERN)

    dans le cadre de l'cole Doctorale Electronique, Electrotechnique, Automatique etTraitement du Signal

    presente et soutenue publiquement par

    Sandro BONACINI

    le 16 novembre 2007

    Titre :

    Dveloppement de circuits logiques programmables rsistants auxalas logiques en technologie CMOS submicromtrique

    Titre anglais :

    Development of Single-Event Upset hardened programmable logicdevices in deep submicron CMOS

    Directeur de thse : M. Raoul VELAZCO

    JURY

    M. Rgis LEVEUGLE Professeur, INP Grenoble PrsidentM. Raoul VELAZCO Directeur de recherche au CNRS Directeur de thseM. Kostas KLOUKINAS Ingnieur, CERN Resp. de thse CERNM. Laurent DUSSEAU Professeur, Univ. de Montpellier 2 RapporteurM. Sandro CENTRO Professeur, Univ. de Padova / INFN RapporteurM. Alessandro PACCAGNELLA Professeur, Univ. de Padova Examinateur

  • ii

  • iii

    In memoria dimio padre

  • iv

  • Contents

    Rsum 1

    I Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1Ii Le CERN et la physique des hautes nergies . . . . . . . . . . 1Iii Le grand collisionneur d'hadrons . . . . . . . . . . . . . . . . 1Iiii L'environnement radioactif d'une exprience typique du LHC 2Iiv Circuits intgrs rsistants aux radiations . . . . . . . . . . . 2Iv Motivations et objectifs de cette thse . . . . . . . . . . . . . 3

    II Eets des radiations sur les circuits intgrs et durcissement . . . . . 4IIi Eets de la dose totale ionisante . . . . . . . . . . . . . . . . 4IIii Durcissement la dose totale ionisante . . . . . . . . . . . . . 5IIiii Eets non rcurrents des radiations . . . . . . . . . . . . . . . 5IIiv Protection contre les alas logiques . . . . . . . . . . . . . . . 7

    III Logiques programmables et environnement radiatif . . . . . . . . . . 10IIIi Logiques programmables simples . . . . . . . . . . . . . . . . 10IIIii Rseau de portes programmables in-situ (FPGA) . . . . . . . 10IIIiii Eets des radiations sur les dispositifs programmables . . . . 12IIIiv Techniques de protection contre les SEU pour les logiques pro-

    grammables du commerce . . . . . . . . . . . . . . . . . . . . 13IV Un FPGA rsistant aux radiations pour la HEP . . . . . . . . . . . . 13

    IVi Dessin du bloc logique en CMOS 0.25 micron . . . . . . . . . 14IVii Transposition du LB vers une technologie 0.13 micron . . . . 19IViii Dveloppement des connections programmables . . . . . . . . 20

    V Un PLD rsistant aux radiations . . . . . . . . . . . . . . . . . . . . 20Vi Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21Vii Layout de la puce . . . . . . . . . . . . . . . . . . . . . . . . . 23

    VI Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

    1 Introduction 25

    1.1 CERN and High Energy Physics . . . . . . . . . . . . . . . . . . . . 251.1.1 Accelerators and detectors . . . . . . . . . . . . . . . . . . . . 251.1.2 The Large Hadron Collider . . . . . . . . . . . . . . . . . . . 261.1.3 An example of a typical HEP experiment . . . . . . . . . . . 27

    1.2 Radiation environment in the LHC . . . . . . . . . . . . . . . . . . . 301.2.1 Radiation environment in the experiments . . . . . . . . . . . 301.2.2 Radiation tolerant ICs . . . . . . . . . . . . . . . . . . . . . . 32

    1.3 Motivation and objectives of this work . . . . . . . . . . . . . . . . . 33

    v

  • vi

    2 Radiation Eects and Hardening 352.1 Total Ionizing Dose eects . . . . . . . . . . . . . . . . . . . . . . . . 35

    2.1.1 Radiation eects on matter . . . . . . . . . . . . . . . . . . . 352.1.2 Radiation eects on MOS transistors . . . . . . . . . . . . . . 36

    2.2 Hardening against TID . . . . . . . . . . . . . . . . . . . . . . . . . . 392.2.1 Layout techniques . . . . . . . . . . . . . . . . . . . . . . . . 392.2.2 Circuit and system techniques . . . . . . . . . . . . . . . . . . 422.2.3 Radiation tolerant digital standard cells libraries . . . . . . . 42

    2.3 Single-Event Eects . . . . . . . . . . . . . . . . . . . . . . . . . . . 432.3.1 Single-Event Latch-up (SEL) . . . . . . . . . . . . . . . . . . 432.3.2 Single-Event Upset (SEU) . . . . . . . . . . . . . . . . . . . . 432.3.3 Critical charge simulations . . . . . . . . . . . . . . . . . . . . 452.3.4 Critical LET measurement . . . . . . . . . . . . . . . . . . . . 462.3.5 SEUs in nite state machines and SEFIs . . . . . . . . . . . . 472.3.6 Single-Event Transients . . . . . . . . . . . . . . . . . . . . . 482.3.7 Multiple bit upset . . . . . . . . . . . . . . . . . . . . . . . . 49

    2.4 Protection from SEUs . . . . . . . . . . . . . . . . . . . . . . . . . . 492.4.1 The Dual Interlocked cell . . . . . . . . . . . . . . . . . . . . 502.4.2 The Whitaker cell . . . . . . . . . . . . . . . . . . . . . . . . 522.4.3 The SERT cell . . . . . . . . . . . . . . . . . . . . . . . . . . 542.4.4 Other SEU-hardened memory cells . . . . . . . . . . . . . . . 542.4.5 Temporal redundancy . . . . . . . . . . . . . . . . . . . . . . 542.4.6 Triple Module Redundancy . . . . . . . . . . . . . . . . . . . 562.4.7 The TREVOTE cell . . . . . . . . . . . . . . . . . . . . . . . 582.4.8 Dual-rail logic . . . . . . . . . . . . . . . . . . . . . . . . . . . 592.4.9 Coding techniques . . . . . . . . . . . . . . . . . . . . . . . . 612.4.10 High-capacitance signals . . . . . . . . . . . . . . . . . . . . . 63

    3 Programmable logic and radiation environment 673.1 Brief history of programmable logic . . . . . . . . . . . . . . . . . . . 67

    3.1.1 PROM devices . . . . . . . . . . . . . . . . . . . . . . . . . . 673.1.2 PLDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673.1.3 CPLDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693.1.4 MPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

    3.2 Field-programmable gate arrays . . . . . . . . . . . . . . . . . . . . . 703.2.1 Logic block architecture . . . . . . . . . . . . . . . . . . . . . 703.2.2 Routing architecture . . . . . . . . . . . . . . . . . . . . . . . 713.2.3 I/O blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723.2.4 Programming technique . . . . . . . . . . . . . . . . . . . . . 723.2.5 Special-purpose blocks . . . . . . . . . . . . . . . . . . . . . . 74

    3.3 FPGAs in radiation environment . . . . . . . . . . . . . . . . . . . . 743.4 SEU hardening techniques for commercial devices . . . . . . . . . . . 75

    3.4.1 Triple module redundancy . . . . . . . . . . . . . . . . . . . . 753.4.2 Reconguration . . . . . . . . . . . . . . . . . . . . . . . . . . 76

    4 A radiation-tolerant FPGA for HEP 774.1 Logic block implementation in 0.25 micron CMOS . . . . . . . . . . 78

    4.1.1 The look-up table . . . . . . . . . . . . . . . . . . . . . . . . . 784.1.2 The carry and wide-fanin logic block . . . . . . . . . . . . . . 844.1.3 The user register . . . . . . . . . . . . . . . . . . . . . . . . . 874.1.4 The conguration block . . . . . . . . . . . . . . . . . . . . . 87

  • vii

    4.1.5 LB pairs and modules . . . . . . . . . . . . . . . . . . . . . . 874.1.6 Test chip in 0.25 micron technology . . . . . . . . . . . . . . . 894.1.7 SEU hardening of I/O pads and global signals . . . . . . . . . 924.1.8 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 934.1.9 Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 934.1.10 Functional testing . . . . . . . . . . . . . . . . . . . . . . . . 944.1.11 Ion beam testing procedures . . . . . . . . . . . . . . . . . . . 954.1.12 Test board for ion beam testing . . . . . . . . . . . . . . . . . 964.1.13 Ion beam test results . . . . . . . . . . . . . . . . . . . . . . . 101

    4.2 Migration of the LB design to 0.13 micron . . . . . . . . . . . . . . . 1024.2.1 Single interleaved SEU-robust register . . . . . . . . . . . . . 1034.2.2 Double interleaved SEU-robust register . . . . . . . . . . . . . 1054.2.3 Test chip for evaluation of SEU-robust structures . . . . . . . 1054.2.4 Testing procedures . . . . . . . . . . . . . . . . . . . . . . . . 1064.2.5 Ion-beam test results . . . . . . . . . . . . . . . . . . . . . . . 106

    4.3 Development of the FPGA interconnectivity . . . . . . . . . . . . . . 1084.3.1 Switch matrix architecture . . . . . . . . . . . . . . . . . . . . 108

    5 A radiation-tolerant PLD 1135.1 Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

    5.1.1 The logic block . . . . . . . . . . . . . . . . . . . . . . . . . . 1145.1.2 The fuse storage cell . . . . . . . . . . . . . . . . . . . . . . . 1175.1.3 The AND matrix . . . . . . . . . . . . . . . . . . . . . . . . . 1205.1.4 The transition detector . . . . . . . . . . . . . . . . . . . . . . 1215.1.5 Tri-state I/O pad design . . . . . . . . . . . . . . . . . . . . . 1215.1.6 Chip layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

    6 Conclusions 125

    A Memory cell layout for SEU-robustness 127

    Bibliography 129

    List of publications 137

  • viii

  • Rsum

    I Introduction

    Ii Le CERN et la physique des hautes nergies

    La physique des hautes nergies (HEP) explore les constituants de base de lamatire et de leurs interactions mutuelles. Le CERN, le Laboratoire Europen pourla Physique des Particules, a t fond en 1954 Genve (Suisse) dans un eorteuropen commun de fournir un service scientique important pour les physiciensdes particules.

    Les tudes de physique des particules sont bases

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