Device & Pin Options 設定方法 - FPGA/CPLD情報 … & Pin Options 設定方法 ver.9.1 2010年 5月 1. はじめにこの資料は、Quartus® II における Device & Pin Options

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－ Quartus II はじめてガイド－ Device & Pin Options 設定方法

ver.9.1 2010 年 5 月

1. はじめに

この資料は、Quartus® II における Device & Pin Options の設定に関して説明しています。

Device & Pin Options ダイアログ・ボックスでは、現在のプロジェクトで選択されているデバイスにおけるデバイス・オプション

とピン・オプションの指定ができます。ここで設定した内容は、プロジェクト全体に対して有効です。また、コンフィギュレーション・

モードやコンフィギュレーション・デバイスの選択もできます。

その他、同デバイス・ファミリ内の同一ピン・パッケージにおいて LE 数の小さいまたは大きいデバイスへの移行をしやすく

するマイグレーション・デバイス設定についても紹介しています。

2. Device & Pin Options の起動

Assignments メニュー ⇒ Device ⇒ Device & Pin Options ボタンをクリックします。

または Tasks ウィンドウにおいて Assign Constraints ディレクトリを展開し、Set Project and Compiler Settings をダブルクリッ

クし、Settings ダイアログ・ボックスを起動します。Category から Device を選択し、Device & Pin Options ボタンをクリックして

ください。

または

Quartus II はじめてガイド－Device & Pin Options 設定方法

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3. Device & Pin Options の設定

3-1. General タブ

デバイス全般のオプションを設定できます。

各オプション（Options 内）の説明

◆ Auto-restart configuration after error

コンフィギュレーション中にデータ・エラーが発生した場合、コンフィギュレーションが異常終了します。このときに、自動的

にコンフィギュレーション・プロセスを再起動させるように FPGA デバイスに指示するオプションです。（Passive Serial モー

ドまたは Active Serial モード時のみ有効）

◆ Release clears before tri-state

コンフィギュレーションが終了すると、FPGA デバイスはイニシャライズ・モード（デバイスの初期化）になります。コンフ

ィギュレーション中は、 I/O ピンはトライステート状態となっており、ユーザ・モードに入る直前にトライステートを解除しま

す。I/O ピンのトライステート状態を解除する前に、デバイス内のレジスタをクリアするオプションです。

※ I/O ピンの出力レベルは、デバイス・ファミリにより異なります。

◆ Enable user-supplied start-up clock (CLKUSR)

コンフィギュレーション終了後のデバイス初期化時に、外部クロックを用いて初期化を行うオプションです。外部クロックは、

CLKUSR ピンから入力します。このオプションを OFF にしている場合、CLKUSR ピンはユーザ I/O として使用可能。

◆ Enable device-wide reset (DEV_CLRn)

DEV_CLRn ピンを有効にするオプションです。DEV_CLRn ピンに Low を入力するとデバイス内に構成された全ての

レジスタがリセットされます。このオプションを OFF にしている場合、DEV_CLRn ピンはユーザ I/O として使用可能。

※ 通常の論理回路で用いる非同期リセットとは異なり、デバイス内の全レジスタをリセットするための専用ピンです。

◆ Enable device-wide output enable (DEV_OE)

DEV_OE ピンを有効にするオプションです。DEV_OE ピンに Low を入力するとターゲット・デバイスの全 I/O ピンが Hi-Z 状態になります。このオプションを OFF にしている場合、DEV_OE ピンはユーザ I/O として使用可能。

◆ Enable INIT_DONE output

INIT_DONE ピン（オープンドレイン出力）を有効にするオプションです。このピンを外部でプルアップすると、コンフィギ

ュレーション終了後ユーザ・モードに入ったとき High をリリースします。このオプションを OFF にしている場合、

INIT_DONE ピンはユーザ I/O として使用可能。

◆ Enable OCT_DONE

Enable OCT_DONE を有効にするオプションです、INIT_DONE ピンは、初期化が終わり、かつ、OCT (On-Chip Termination) のキャリブレイションが完了した状態のときに High になるように動作致します。

各オプションの解説

Reset ボタンをクリック

するとデフォルト設定

に戻ります。

チェック・マークをつける

ことにより ON

JTAG ユーザ・

コードの設定



3-2. Configuration タブ

コンフィギュレーションに関するオプション設定を行います。コンフィギュレーション・モード、およびコンフィギュレーション・デバ

イスが選択できます。（デバイス・ファミリにより、選択できないオプションがあります。）

各オプションの説明

◆ Configuration scheme

コンフィギュレーション方法を選択します。選択可能な方法はターゲット・デバイスにより変わります。（Active Serial、 Passive Serial など）

◆ Configuration mode

コンフィギュレーション・データのアップロード方法を選択します。（Standard、Local、Remote）

◆ Configuration device

使用するコンフィギュレーション・デバイスを選択します。Use configuration device にチェックを入れ、プルダウン・リスト

から使用するコンフィギュレーション・デバイスを選択します。コンパイル終了後、ここで設定したコンフィギュレーション・デ

バイス用のプログラミング・ファイル (.pof) が生成されます。

コンフィギュレーション・デバイスに EPC デバイスを設定した場合、“Configuration Device Options” ボタンが有効にな

りますので、クリックしてコンフィギュレーション・デバイスのオプション設定を行います。

※ オプション内容については、次頁をご覧ください。

◆ Configuration device I/O voltage

コンフィギュレーション方式に応じ、コンフィギュレーション用の I/O 電圧を指定します。（コンフィギュレーション・デバイ

スの電圧に委ねられます。）

◆ Force VCCIO to be compatible with configuration I/O voltage

FPGA デバイスのコンフィギュレーション・ピンの電源 (VCCIO) を、上記オプション（Configuration device I/O voltage）で指定した電位で使用する場合は ON、通常のユーザ I/O の VCCIO に委ねる場合は OFF に設定します。

◆ Generate compressed bitstreams

コンフィギュレーション・データを圧縮するオプションです。圧縮されたデータは、コンフィギュレーション中に FPGA 内部

で展開されます。圧縮したデータを FPGA へ転送しますので、コンフィギュレーション時間を短縮することができます。この

機能は、Arria® シリーズ、Stratix® シリーズ（Stratix を除く）、Cyclone ® シリーズでサポートされています。



Configuration Device Options ダイアログ・ボックスの説明 (Configuration Device Options ボタン)

【Options タブ】

◆ JTAG user code settings

JTAG ユーザ・コードの設定を行います。Auto または任意の値（32 ビット）を設定します。

◆ Disable nCS and OE pull-ups on configuration device

nCS、OE ピンの内部プルアップの設定を行います。チェックを入れると内部プルアップが無効になります。

【補足① ：内部プルアップ】

内部プルアップが有効な場合、基板上のコンフィギュレーション結線に外部プルアップは必要ありません。

内部プルアップが無効な場合、基板上のコンフィギュレーション結線に外部プルアップが必要になります。

◆ Compression mode (EPC4、EPC8、EPC16 でサポート)

コンフィギュレーション・データを圧縮するオプションです。圧縮されたデータは、コンフィギュレーション中にコンフィ

ギュレーション・デバイス内部で展開され、FPGA へ転送されます。このオプションを使用すると、必要なコンフィギュレ

ーション・デバイスの個数を削減することができます。

◆ Clock settings

コンフィギュレーション・デバイスのクロック設定を行います。

Clock source ：クロックのリソースを選択します。内部 ⇒ Internal または、外部 ⇒ External

Clock frequency ：クロック周波数を選択します。

Divide clock frequency by ：クロックの分周比を選択します。

【Files タブ】

プログラミング・ファイルのフォーマットを選択します。生成したいファイル・フォーマットにチェックを入れ、ここで設定したファイ

ルがコンパイル終了後に生成されます。

クロックの設定

JTAG ユーザ・

コードの設定



3-3. Programming Files タブ

現在のプロジェクトにおけるプログラミング・ファイルのフォーマットを指定できます。

アルテラのコンフィギュレーション・デバイスをターゲットにしている場合には、この設定は不要です。（その場合には、

Configuration タブ（前項 3-2.）で希望のコンフィギュレーション・デバイスやその関連オプションを指定してください。）

Programming Fileフォーマットの設定

Hex File の設定・開始アドレス・アドレスのカウント： Up、Down



3-4. Unused Pins タブ

デバイス上のすべての未使用ユーザ I/O ピンを特定の目的に予約することができます。（デバイスの全体設定）

“Reserve all unused pins” のプルダウン・リストから設定したい属性を選択します。

設定のポイントとして、すべての未使用ユーザ I/O ピンに設定する項目のうち、一番多く設定する内容を Unused Pins タブ

で選択し、それ以外の内容にしたい未使用ユーザ I/O ピンには、Assignment Editor を使用して個別設定を行います。全体設

定と個別設定では、個別設定がコンパイル時に優先されます。

※ 未使用ユーザ I/O ピンの個別設定の方法は、FPGA/CPLD 関連アルティマ技術情報サイト「EDISON」にて公開

中の資料『Quartus II はじめてガイド ‐ ピン・アサインの方法』をご参照ください。

【属性】

• As input tri-stated ：ピンは入力ピンとして予約されます。

• As input tri-stated with bus-hold circuitry ：ピンはバス・ホールド付の入力ピンとして予約されます。

• As input tri-stated with weak pull-up register ：ピンは内部ウィーク・プルアップ付の入力ピンとして予約されます。

• As output driving an unspecified signal ：ピンは出力ピンとして予約され、未定義の値を出力します。

• As output driving ground ：ピンは出力ピンとして予約され、GND （Low）を出力します。

※ 応用活用法として、未使用のユーザ I/O ピンを As output driving ground に設定し、そのピンを基板上の GND に

接続することで GND が強化され、基板のノイズ対策にご利用いただけます。

未使用ユーザ I/O ピン

の属性を選択



3-5. Dual-Purpose Pins タブ

デバイスのコンフィギュレーションが完了した後にコンフィギュレーション・ピンをどのように使用するかを指定できます。

Name 欄から設定したいコンフィギュレーション・ピンを選択し、Value 欄をダブルクリックし、プルダウン・メニューから属性を

選択します。ユーザ I/O として使用したい場合は、“Use as regular I/O” に設定してください。

ダブルクリックし、ユーザ・モード時

のピン属性を選択



3-6. Voltage タブ

デバイス全体のユーザ I/O ピンの I/O 規格のデフォルト値を設定します。

設定のポイントとして、すべてのユーザ I/O ピンに設定する項目のうち、一番多く設定する内容を Voltage タブで設定し、そ

れ以外の I/O 規格にしたいユーザ I/O ピンには、Pin Planner を使用して個別設定を行います。全体設定と個別設定では、

個別設定がコンパイル時に優先されます。

※ 詳細は、FPGA/CPLD 関連アルティマ技術情報サイト「EDISON」にて公開中の資料『Quartus II はじめてガイド

‐ ピン・アサインの方法』をご参照ください。

I/O 規格の設定



3-7. Pin Placement タブ

LVTTL/LVCMOS 入力ピンの電圧調節の設定や、I/O ピンの電力制約値を設定できます。このオプションを設定するとコン

パイル実行時のピン・アサインのルールが変更されます。

◆ Allow voltage overdrive for LVTTL/LVCMOS input pins

このオプションを有効にすると、3.3V LVTTL/LVCMOS の入力ピンを 3.3V よりも低い電圧値の I/O バンク（つまり VCCIO が 1.8V や 1.5V など）に配置することが可能になります。

◆ Electromigration

電力制約について、デフォルト値を適用するか、ユーザが指定するかを選択できます。

“Maximum consecutive outputs” には、連続して配置可能な出力ピン、双方向ピン数の値を入力します。

“Maximum current (mA)” には、“Maximum consecutive outputs” で設定したピン数の合計の最大電流値を設定します。

電力制約値の設定



3-8. Error Detection CRC タブ

◆ Enable error detection CRC

ユーザ・モード中のエラー検知（CRC）回路の使用を有効にします。このオプションを有効にすると、CRC_ERROR

ピン（デバイスの型番によりピン番号が決まっています。）が有効になります。CRC エラー・オプションを使用していな

い場合、CRC_ERROR ピンはユーザ I/O として使用可能です。

※ CRC 機能の詳細は、アルテラのホームページ（http://www.altera.com）より以下の資料をご参照ください。

『AN 35 : Error Detection & Recovery Using CRC in Altera FPGA Devices』

http://www.altera.com/literature/an/an357.pdf

◆ Enable Open Drain on CRC Error pin

CRC_ERROR ピンをオープンドレインにします。この機能を有効にすると、CRC_ERROR ピンをプルアップする必要が

あります。

◆ Divide error check frequency by:

CRC 回路の内部周波数を設定します。

CRC 回路の設定

http://www.altera.com

http://www.altera.com/literature/an/an357.pdf



3-9. Capacitive Loading タブ

各 I/O 規格ごとに基板上のキャパシタンス値の情報を指定します。Capacitive Loading で設定した内容により、正確な tco

（クロック to アウトプット）タイミング・モデルで検証が行えます。

設定したい I/O 規格を Name 欄から選択し、“Capacitive Loading” 欄をダブルクリック、その後設定値を入力します。

ダブルクリック



3-10. Board Trace Model タブ

各 I/O 規格ごとの Board Trace Model の設定を行います。このオプションは、Stratix シリーズ（Stratix、Stratix GX、Stratix

II、Stratix II GX を除く）、Arria II GX、Cyclone シリーズ（Cyclone、Cyclone II を除く）でサポートされています。このオプション

を設定すると、TimeQuest でのタイミング解析時に、デバイス外部の接続状況を考慮した I/O タイミングを確認することができ

ます。

Device & Pin Options で設定をするためには、あらかじめ以下の設定が必要です。

【事前設定】

1） TimeQuest の設定

Assignments メニュー ⇒ Timing Analysis Settings を選択します。

Timing analysis processing にて、“Use TimeQuest Timing Analyzer during compilation” を選択します。

2） Advanced I/O Timing の設定

TimeQuest Timing Analyzer を選択し、“Enable Advanced I/O Timing” にチェックを入れます。（Stratix IV、Stratix III、

Cyclone IV、Cyclone III の場合には、デフォルトで ON になっています。）

TimeQuest の設定

Advanced I/O Timing の設定



【オプション設定方法】

I/O Standard から I/O 規格を選択します。Name 欄から設定項目（Pull-Up、Termination、Capacitance など）を選択し、

Value 欄をダブルクリックして設定値を入力します。

ダブルクリックで

値を入力

設定項目の選択



3-11. I/O Timing タブ

アルテラ・デバイスから接続先デバイスの遠近を設定します。このオプションは Arria II GX、Cyclone IV、Cyclone III、

Stratix III、Stratix IV でサポートされています。このオプションを設定することにより、TimeQuest でより詳細なタイミング制約・

解析を行うことができます。



4. Migration compatibility の設定

アルテラのデバイスは、バーティカル・マイグレーションをサポートしています。バーティカル・マイグレーションとは、同一ファミ

リ内の同一のパッケージならば、専用ピン、コンフィギュレーション・ピン、および電源ピンの基板上のレイアウトを変更すること

なく、異なるデバイス間でマイグレーション（移動）できることを言います。

例えば、集積度の高いデバイスへマイグレーションをする場合、そのデバイスは追加ロジックをサポートするためにより多く

の VCC と GND が必要となります。そのことにより、ユーザ I/O ピン数が少なくなる可能性があります。

共通に使用できるユーザ I/O ピンはどれか、また電源周りで増えるまたは減るピンはどれかなど、マイグレーションを検討

するために使用中のデバイスとピン互換なデバイスをあらかじめ “Migration compatibility” に設定しておくと、設定したデバイ

ス間で、共通なピンにのみピン・アサインが可能になり、LE 数の小さいまたは大きいデバイスへデザインの移行がしやすくなり

ます。

この設定をサポートするデバイスは Stratix シリーズ、Arria シリーズ、Cyclone シリーズ、MAX® II シリーズ、MAX 3000、

MAX 7000AE、MAX 7000B です。（MAX 7000S はサポートされておりません。）

① Assignments メニュー ⇒ Device ⇒ Migration Devices ボタンをクリックします。

※ このとき、あらかじめ Device ダイアログ・ボックスにて、ターゲット・デバイスを選択しておいてください。



② Migration Devices ダイアログ・ボックスの “Compatible migration devices” （左枠）から設定したいデバイスを選択し、

ダブルクリックします。“Selected migration devices” （右枠）に登録されたことを確認後、OK ボタンをクリックします。

（次頁の画面参照）

【補足② ： Migration Devices の設定を反映した Pin Planner】

Migration Devices を設定しておくと、登録されたデバイスのピン情報が反映された状態で Pin Planner が使用できます。

以下のいずれかの方法で Pin Planner を起動します。

・ Tasks ウィンドウ ⇒ Assign Constraints ディレクトリ ⇒ Edit Pin Assignments をダブルクリックする

・ Assignments メニュー ⇒ Pin Planner を選択する

Pin Planner の View メニュー ⇒ Pin Migration View において、マイグレーション・デバイスに登録した各デバイスのピン

情報一覧と、それらの情報を考慮したすべてのピンのマイグレーション結果が確認できます。また Package View は、その結

果を反映した表示になります。

ダブルクリック

チェックを入れるとすべてのスピード・

グレードについて表示されます。



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Device & Pin Options 設定方法 - FPGA/CPLD情報 … & Pin Options 設定方法 ver.9.1 2010年 5月 1. はじめに この資料は、Quartus® II における Device & Pin Options

Device & Pin Options 設定方法 - FPGA/CPLD情報 … & Pin Options 設定方法 ver.9.1 2010年 5月 1. はじめにこの資料は、Quartus® II における Device & Pin Options