POLITEXT

EDICIONS UPC

Antonio Rubio - Josep AltetXavier Aragons - Jos Luis GonzlezDiego Mateo - Francesc Moll

Diseo de circuitosy sistemas integrados

La presente obra fue galardonada en el sptimo concurso"Ajuts a l'elaboraci de material docent" convocado por la UPC.

Primera edicin: septiembre de 2000

Diseo de la cubierta: Manuel Andreu

Los autores, 2000

Edicions UPC, 2000Edicions de la Universitat Politcnica de Catalunya, SLJordi Girona Salgado 31, 08034 BarcelonaTel.: 934 016 883 Fax: 934 015 885Edicions Virtuals: www.edicionsupc.esE-mail: edicions-upc@upc.es

Produccin: Romany-VallsPl. Verdaguer 1, 08786 Capellades (Barcelona)

Depsito legal: B-29.287-2000ISBN: 84-8301-404-1

Quedan rigurosamente prohibidas, sin la autorizacin escrita de los titulares del copyright, bajo las san-ciones establecidas en las leyes, la reproduccin total o parcial de esta obra por cualquier medio o pro-cedimiento, comprendidos la reprografa y el tratamiento informtico, y la distribucin de ejemplares deella mediante alquiler o prstamo pblicos.

A nuestras familias

Agradecimientos

En el presente libro se presentan muchos ejemplos y aplicaciones comerciales de la tecnologa CMOSactual en forma de circuitos integrados y sistemas en un solo chip. La mayora de estos ejemplos hansido extrados de la literatura cientfica y tcnica ms prestigiosa. Queremos agradecer a los autoresde estos trabajos originales que nos hayan permitido reproducir algunas de sus grficas o esquemaspara ilustrar los mencionados ejemplos: Chistoph Kuratli del Systems Laboratory del Swiss FederalInstitute of Technology en Zurich; Jeffrey Jianiunn Ou y Jacques-Christophe Rudell del Departamentode Ingeniera Electrnica y Arquitectura de Computadoras de la Universidad de California en Berke-ley; Thomas B. Cho de Level1, Bill Bohill de Compaq; Piero Malcovaty del Laboratorio de Micro-sistemas Integrados de la Universidad de Pavia; Atil Herms i Sebasti Bota del Departamento deElectrnica de la Universidad de Barcelona..

Prlogo de los autores

Durante las tres ultimas dcadas, hemos sido testigos de la repercusin que la introduccin de lasdenominadas nuevas tecnologas ha tenido en los diversos mbitos de la actividad humana. El intensoavance, durante estos aos, de las tecnologas de la comunicacin, la computacin y la automatizacinha alcanzado a muy diversos campos de aplicacin, ms all de lo que era inicialmente pronosticable.Los procedimientos de la ciencia mdica, el acceso a la informacin en el sentido ms amplio de lapalabra, la instrumentacin en general y la investigacin cientfica en sus diversos campos han sufri-do repetidamente alteraciones y mejoras a medida que han ido absorbiendo esa tecnologa. Existeadems la circunstancia de que, en trminos generales, este avance globalizado est soportado porunos principios y una tecnologa comunes a todos estas reas. Como principio hay que hacer resaltarlos conceptos de la informacin digital y su procesamiento. En el aspecto tecnolgico son los circuitoselectrnicos de estado slido, y ms concretamente la tecnologa de circuitos integrados, los elemen-tos protagonistas de este progreso.

La tecnologa de circuitos integrados, basada principalmente en la miniaturizaron de los circuitos, y elcorrespondiente incremento de prestaciones y la fuerte reduccin de costos, no slo ha evolucionadointensamente durante todo este tiempo, sino que existe una consolidada previsin de su evolucin enun futuro inmediato, que nos llevar a circuitos con centenares y millares de millones de transistoresaptos no slo para unas caractersticas de flujo de comunicacin y computacin muy por encima delos grandes sistemas de hoy en da, sino tambin para aplicaciones insospechadas en un campo abiertoa la imaginacin.

El objetivo de este texto es dar a conocer esta evolucin pasada y futura, sus posibilidades y limitacio-nes, proporcionar al estudiante una previsin de la tecnologa que estar en el mercado las dos prxi-mas dcadas, as como los elementos motores de la misma. Se contempla un doble marco de anlisis ydiseo y, a partir de una comn tecnologa, la tecnologa CMOS y sus variantes (SOI, BICMOS), seencuadran las principales secciones analgicas y digitales de los circuitos mixtos y su aplicacin asistemas integrados complejos. Se pone un nfasis especial en divulgar las caractersticas ms rele-

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vantes de los diferentes circuitos que se utilizan para implementar las principales funciones, dando aconocer los principales hitos y el estado del arte as como las previsibles posibilidades o limitacionesen el futuro.

El texto est pensado para estudiantes que ya han cursado materias bsicas de teora de circuitos, fun-damentos de tecnologa y dispositivos electrnicos, anlisis y diseo de circuitos analgicos, circuitosdigitales y microprocesadores. Por ello, corresponde a estudios de segundo ciclo, si bien puede ser uncurso introductorio a estudios especializados en ingeniera electrnica o un curso general para entor-nos de tecnologas avanzadas para no especialistas en electrnica. El texto incluye una coleccin deproblemas clave. Los autores utilizan este texto en el curso Diseo de Circuitos y Sistemas Electrni-cos, asignatura troncal del segundo ciclo de la Ingeniera de Telecomunicacin en la UniversidadPolitcnica de Catalua, con una dedicacin presencial de dos horas a la semana durante un cuatri-mestre. La asignatura contiene un segmento de dos horas semanales de prcticas de laboratorio orien-tadas a diseo mixto basado en circuitos programables y ASIC, con un contenido independiente de lateora y de este propio texto.

Barcelona, 1 de mayo de 2000

Los autores

Prlogo de Thaddeus Gabara1

Im sure one of the most influential inventions of the past millennium has been the invention of thetransistor at Bell Laboratories. This marks a major transition in electronics where we moved fromlarge, hot, fragile active devices (tubes) to small, cool, and robust components in the solid state. Com-puters and communication systems both benefited when the mechanical switches and tubes were re-placed by transistors. Since then we have witnessed a rapid advancement in the field of electronicsinto the world of microelectronics. Texas Instrument integrated several components into one substratepaving the way for integrated circuits. Moores Law indicates that the advancement of the integrationprocess would quadruple the number of transistors every three years and continuously decrease thecost of transistors. The recent SIA roadmap extends Moores law into the next decade. The SIA pre-dicted operating frequencies and device dimensions are quite astounding. This integration is improv-ing the reliability of the network, reducing its operating cost and increasing the frequency of opera-tion. This is fueling the operating rates of microprocessors to extend beyond the GigaHertz range.Today, Intel is offering microprocessors with over 28M transistors on a single die and operating ratesof 1 GHz.

To continue to advance Moores law into the next millennium, advances will need to be madeat various levels of the hierarchy. As James Meindl indicates; the top down levels in this hierarchy aresystem, circuits, devices, materials and fundamentals. Various levels of power saving, computationalspeed, and area will be achieved when the complete integration of all of these components can beoptimized simultaneously. The circuit designer can no longer only be concerned with the circuit ordevice level, they must also consider the system and architectural levels as well. The understanding ofthe full system flow and the constraints on each other in the design of a system will offer benefits tothe final product and to the consumer.

Various technologies with specific advantages over one another are currently being used;CMOS, BiCMOS, Bipolar, GaAs, InP, etc. These technologies in a variety of circuit configurationsachieve faster transfer rates and computational abilities. Although the advancement of the technology

1 T. Gabara es Distinguished Member of the Technical Staff High Speed Circuits and Systems Research Dept., Wireless

Research Lab., Bell Laboratories, Murray Hill.

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allows more devices to be packed together, new problems become apparent and need to be solved.CMOS, which was once considered to be low power technology, is now being clocked at such highprocessing rates that power dissipation considerations are again becoming a concern. The need tominimize the generation of heat in integrated circuits is and will continue to be a paramount and im-portant concern. Adiabatic logic, which specifically addresses reducing this heat problem, may offer apromising solution.

All systems require interconnects. Transistors need to communicate with each other. Gateswithin a chip must be interconnected and chips on a print circuit board need a pathway to send andreceive information. These networks can be further interconnected to help form the World Wide Web(WWW). In all cases these interconnects have limitations. The chip interconnect, typically an RCeffect, is quickly becoming a bottleneck to high performance since the propagation time is eating alarge fraction of the clock cycle time. The circuit board interconnects, typically an LC effect, can betreated a transmission line. However, the skin effect which forces current conduction to flow near thesurface of the conductor at higher frequencies (> 200MHz) increases the resistive effects and causesIntersymbol Interference (ISI). This places a limitation on the maximum frequency that can be passedwithout attenuation. Recent techniques such as broadband pre-emphasis can be used to combat ISI.

The rapidly increasing data transfers rates can be seen in a historical perspective. A transatlan-tic cable in the 50s could carry 36 simultaneous telephone conversations. In the 60s, there wereseveral million oversea calls per year, and in the 80s this number exceeded 200 million due in part tooptic fibers. The exponential explosion of the Internet will help continue feeding this explosivegrowth for communication products into the future. Bandwidth and performance are both beingpushed in order to meet the needs for this network. In order to contribute to this revolution, it is neces-sary to understand both the digital and analog functions of a system.

From a digital perspective, the WWW requires faster processing components to handle thepackets flowing in the network. This included the ability to determine the packet header, look for thedestination and Quality of Service, and modify certain fields within the packet. It is expected thatVLSI (Very Large Scale Integration) will be the vehicle that can build new architectures to addressthese concerns and improve the transfer rate on the WWW. All of this occurring because of the de-signers ability to understand the system issues and to take advantage of the various forms of logictechniques available. By an appropriate combination of these techniques; clocking schemes, high-speed logic, asynchronous logic, and dynamic logic, the designer can fully utilize the benefits ofVLSI.

The increase of wireless cellular communication unit use is pushing on the processing limits ofVLSI. Various forms of error correction are becoming more and more computation intensive whilebeing very power conscience particularly for the portable hand unit. Turbo codes are trying to ap-proach Shannons theoretical channel capacity limit. All of these baseband techniques require massivecalculations. Digital systems are playing an important role in performing these functions. Some ofthese communication error reduction techniques will be found in the modem designs as well.

Although digital plays a significant role in baseband processing of wireless units, analog isnecessary for modulation/demodulation (front-end) of the carrier waveform. The radio is currently amixed signal system incorporating both analog and digital techniques. The trend has been to move thebaseband/front-end boundary closer to the antenna. However, recently we have witnessed analogfighting back. Analog may even be used to perform some of the error correction/turbo coding men-tioned earlier, which is typically performed in the digital domain. This is a shift in the paradigm ofdesign and points out to the student that one should always re-evaluate their approach to problem.Question the method of attack and determine if non-standard techniques may in fact be better thancurrent existing ones.

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Many of the Wide Area Network Trunks, the backbone of Internet Protocol (IP) informationtransport over large geographical locations, are being replaced by fiber optics. Fiber optics offers anincrease in the bandwidth and transmission rates between distance locations. In the recent past, theoptical signal needed to be transferred to electronics so that the packets in the payload could be physi-cally switched. Afterwards, these electronic signals needed to be converted back into an optical signal.Some of the mixed system technologies such as Multi Chip Module (MCM) and Microelectrome-chanical Systems (MEMS) hold promise to simplify this translation process. Instead of performing theelectrical/optical conversions, the MEMS technology can be used to optically switch the signals usingmirrors formed in the MEMS structure. This step bypasses the conversion process and allows theswitching of the optical signal to be performed by using mirrors formed in the MEMS technology.The electronics is used to control the angle of the mirror to alter the reflection of the light.

This book gives the background necessary to understand and help build the systems requiredin the integrated circuit area as applied to telecommunication as well as other high tech topics. Theareas of mixed signal systems, technology of devices, interconnect, parasitic effects, and digital andanalog design are covered. Also several system examples are given to describe these techniques andhow these devices are used in systems incorporating both digital and analog techniques. The problemsat the end of each chapter help reinforce the learning of the concepts. I am sure that you will enjoylearning and applying the methods found in this book to actual system problems. The fundamentals inthis book offer the student information and information enables the student to contribute to this excit-ing electronics world.

Thad GabaraHigh-Speed Circuits and System Research DepartmentBell LaboratoriesMurray Hill, New Jersey

ndice

Agradecimientos ................................................................................................................................... 7

Prlogo de los autores........................................................................................................................... 9

Prlogo de Thaddeus Gabara ............................................................................................................ 11

ndice ................................................................................................................................................... 15

1 Concepto de sistema integrado mixto

1.1 Introduccin................................................................................................................................ 23

1.1.1 Sistemas integrados de proceso digital ................................................................................ 27

1.1.2 Sistemas de telecomunicacin ............................................................................................. 29

1.1.3 Conclusin........................................................................................................................... 31

1.2 Principios, subsistemas y diseo................................................................................................. 32

Referencias ....................................................................................................................................... 34

2 Tecnologa de circuitos integrados

2.1 Introduccin................................................................................................................................ 37

2.2 Fundamentos de los dispositivos MOS....................................................................................... 38

2.2.1 Estructura bsica: Condensador MOS ................................................................................. 38

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Diseo de Circuitos y Sistemas Integrados

2.2.2 Concepto de inversin de portadores en una pelcula de la superficie del semiconductor,tensin umbral .............................................................................................................................. 40

2.2.3 Estructura de un transistor MOS.......................................................................................... 41

2.2.4 Caracterstica I/V de un transistor MOS.............................................................................. 42

2.2.5 Parmetros y caractersticas de los dispositivos y las intercon. en tecnologa CMOS......... 45

2.2.6 Modelo analtico del transistor MOS................................................................................... 47

2.2.7 Caractersticas elctricas de los circuitos CMOS ................................................................ 49

2.2.8 Capacidades en un transistor MOS...................................................................................... 50

2.2.9 Modelo de pequea seal de un MOS en saturacin ........................................................... 51

2.3 Fundamentos de la tecnologa de fabricacin de circuitos integrados CMOS............................ 52

2.3.1 Fundamento de la fabricacin de circuitos integrados......................................................... 52

2.3.2 Relacin de mscaras fsicas y capas de diseo en una tecnologa CMOS twin-well.......... 53

2.3.3 Fases del proceso de fabricacin ......................................................................................... 54

2.3.4 Concepto de oblea ............................................................................................................... 60

2.4 Tendencias en la evolucin tecnolgica. Modelos de escalado microelectrnico ...................... 61

2.4.1 La evolucin de la tecnologa microelectrnica y la ley de Moore ..................................... 61

2.4.2 Modelos de escalado tecnolgico para dispositivos CMOS ................................................ 62

2.4.3 Modelos de escalado tecnolgico para las interconexiones................................................. 63

2.4.4 Evolucin de las principales caractersticas elctricas de los circuitos integrados CMOS. . 65

2.4.5 Limitaciones de los modelos de escalado. Escenarios de escalado tecnolgico realistas .... 67

2.4.6 Tendencias futuras en la evolucin tecnolgica .................................................................. 69

2.5 Efectos de la integracin y la miniaturizacin en el comportamiento de los dispositivos .......... 72

2.5.1 Latch-up, desapareamiento y otras consecuencias de la integracin. .................................. 72

2.5.2 Efectos de canal corto y portadores calientes ...................................................................... 73

2.6 Defectos y desviaciones del proceso de fabricacin, rendimiento del proceso........................... 75

2.6.1 Perturbaciones en el proceso de fabricacin de un circuito integrado ................................. 76

2.6.2 Rendimiento del proceso de fabricacin.............................................................................. 78

2.6.3 Impacto del rendimiento de fabricacin en el costo unitario de un circuito integrado ........ 80

2.6.4 Desviacin de parmetros debido al proceso....................................................................... 81

Problemas ......................................................................................................................................... 82

Referencias ....................................................................................................................................... 83

3 Metodologa de diseo de circuitos integrados

3.1 Metodologa de diseo................................................................................................................ 85

3.1.1 Niveles de abstraccin y representaciones de un circuito microelectrnico ........................ 85

3.1.2 Diagrama de la Y y procedimientos involucrados en el diseo ........................................ 87

3.1.3 Variables de diseo para cada nivel de abstraccin............................................................. 89

3.1.4 Escenarios de objetivos de implementacin ........................................................................ 92

17

ndice

3.2 Diagrama de flujo de diseo y herramientas de ayuda al diseo ................................................ 93

3.2.1 Diseo descendente, diseo ascendente............................................................................... 94

3.2.2 Flujo de diseo tpico en ASICs......................................................................................... 95

3.2.3 Herramientas CAD ............................................................................................................ 101

3.2.4 Entornos EDA.................................................................................................................... 104

3.2.5 Tendencias futuras en CAD............................................................................................... 104

3.3 Lenguajes de descripcin y formatos........................................................................................ 104

3.3.1 Modelos y simuladores fsicos........................................................................................... 105

3.3.2 Modelos y simuladores elctricos...................................................................................... 105

3.3.3 Modelos y simuladores lgicos.......................................................................................... 109

3.3.4 Modelos y simuladores de alto nivel ................................................................................. 113

3.4 Automatizacin del diseo microelectrnico............................................................................ 115

3.4.1 Sntesis de alto nivel .......................................................................................................... 116

3.4.2 Sntesis y optimizacin lgica ........................................................................................... 119

3.4.3 Sntesis a nivel fsico: colocacin y conexionado.............................................................. 120

3.5 Coste de la fase de diseo......................................................................................................... 125

3.5.1 Costes de personal ............................................................................................................. 125

3.5.2 Costes de herramientas de diseo ...................................................................................... 126

3.5.3 Costes fijos ........................................................................................................................ 127

3.6 Coste de diferentes alternativas de diseo de circuitos integrados ........................................... 127

3.6.1 Full Custom ....................................................................................................................... 127

3.6.2 Standard Cell..................................................................................................................... 128

3.6.3 Gate Array ......................................................................................................................... 128

3.6.4 FPGA ................................................................................................................................. 128

3.6.5 Comparacin entre alternativas ......................................................................................... 129

Problemas ....................................................................................................................................... 131

Referencias ..................................................................................................................................... 133

4 Interconexiones, componentes pasivos y de interfaz

4.1 Interconexiones......................................................................................................................... 135

4.1.1 Jerarqua de interconexiones.............................................................................................. 135

4.1.2 Efectos parsitos de las interconexiones............................................................................ 136

4.1.3 Modelacin de las interconexiones.................................................................................... 138

4.1.4 Clculo simplificado de parmetros elctricos .................................................................. 141

4.2 Encapsulados ............................................................................................................................ 146

4.2.1 Conexin elctrica del chip ............................................................................................... 146

4.2.2 Tipos de encapsulado......................................................................................................... 147

4.2.3 Modelacin trmica ........................................................................................................... 148

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Diseo de Circuitos y Sistemas Integrados

4.3 Componentes pasivos ............................................................................................................... 151

4.3.1 Resistores........................................................................................................................... 151

4.3.2 Condensadores................................................................................................................... 152

4.3.3 Inductores .......................................................................................................................... 152

4.4 Buffers y celdas de Entrada/Salida............................................................................................ 153

4.4.1 Control de nodos con gran capacidad. Fanin y Fanout ..................................................... 153

4.4.2 Optimizacin de buffers..................................................................................................... 154

4.4.3 Celdas E/S ......................................................................................................................... 157

4.5 Diseo de bajo ruido................................................................................................................. 162

4.5.1 Acoplamientos entre lneas................................................................................................ 162

4.5.2 Ruido de conmutacin ....................................................................................................... 165

4.5.3 Ruido acoplado a travs del substrato................................................................................ 167

Problemas ....................................................................................................................................... 169

Referencias ..................................................................................................................................... 170

5 Funciones digitales del sistema

5.1 Introduccin.............................................................................................................................. 171

5.2 Prestaciones bsicas de las familias lgicas.............................................................................. 171

5.3 Lgica CMOS esttica.............................................................................................................. 173

5.3.1 Lgica CMOS esttica convencional................................................................................. 173

5.3.2 Lgicas estticas de transistores de paso ........................................................................... 177

5.3.3 Lgica CVSL (Cascode Voltage Switch Logic)................................................................. 179

5.4 Lgica dinmica ....................................................................................................................... 180

5.4.1 Bases de la lgica dinmica ............................................................................................... 180

5.4.2 Lgica C2MOS (Clocked CMOS Logic) ............................................................................ 182

5.4.3 Lgica CMOS dinmica de precarga y evaluacin (PE Logic) ......................................... 182

5.4.4 Lgica CMOS Domin...................................................................................................... 183

5.4.5 Lgica NP Domin (o Zipper)........................................................................................... 185

5.4.6 Lgica CVSL dinmica ..................................................................................................... 185

5.4.7 Lgica TSPC (True Single Phase Clock Logic) ................................................................ 186

5.4.8 Comparacin y utilidad de las diferentes lgicas dinmicas ............................................. 187

5.5 Diseo avanzado de subsistemas digitales................................................................................ 187

5.5.1 Sumadores ......................................................................................................................... 188

5.5.2 Multiplicadores.................................................................................................................. 193

5.5.3 Decodificadores y multiplexores ....................................................................................... 196

5.5.4 Unidades aritmtico-lgicas .............................................................................................. 197

5.5.5 Subsitemas secuenciales avanzados................................................................................... 198

5.6 Diseo digital de bajo consumo................................................................................................ 202

19

ndice

5.6.1 Anlisis del consumo en circuitos integrados digitales CMOS ......................................... 202

5.6.2 Minimizacin de la potencia esttica................................................................................. 207

5.6.3 Minimizacin de la potencia debida a corrientes de fugas ................................................ 208

5.6.4 Minimizacin de la potencia de cortocircuito.................................................................... 209

5.6.5 Minimizacin de la potencia dinmica .............................................................................. 210

5.7 Generacin y distribucin del reloj........................................................................................... 217

5.7.1 Restricciones temporales asociadas al reloj ....................................................................... 217

5.7.2 Estrategias de distribucin del reloj................................................................................... 218

5.7.3 Generacin del reloj........................................................................................................... 221

5.7.4 Sincronizacin del reloj. Uso de DPLL's........................................................................... 222

5.8 Memorias .................................................................................................................................. 226

5.8.1 Tipos de memorias............................................................................................................. 226

5.8.2 Estructura externa de una memoria semiconductora ......................................................... 227

5.8.3 Estructura interna de una memoria semiconductora .......................................................... 229

5.8.4 Memoria RAM esttica: SRAM ........................................................................................ 230

5.8.5 Memoria RAM dinmica: DRAM..................................................................................... 232

5.8.6 Algunas variantes sobre memorias voltiles...................................................................... 234

5.8.7 Memorias semiconductoras no voltiles. ........................................................................... 235

5.8.8 Memorias Flash ................................................................................................................. 236

Problemas ....................................................................................................................................... 239

Referencias ..................................................................................................................................... 241

6 Funciones analgicas del sistema

6.1 Introduccin.............................................................................................................................. 245

6.2 Referencias de tensin .............................................................................................................. 245

6.2.1 Definicin de la funcin .................................................................................................... 245

6.2.2 Parmetros que afectan al comportamiento de la funcin. Figuras de mrito ................... 246

6.2.3 Estrategias de diseo. Topologa de circuitos.................................................................... 248

6.3 Referencias de corriente ........................................................................................................... 258

6.3.1 Definicin de la funcin .................................................................................................... 258

6.3.2 Parmetros que afectan al comportamiento de la funcin. Figuras de mrito ................... 259

6.3.3 Estrategias de diseo. Topologas de circuitos .................................................................. 259

6.4 Amplificacin ........................................................................................................................... 265

6.4.1 Caractersticas elctricas de los amplificadores................................................................. 266

6.4.2 Implementaciones de una sola etapa.................................................................................. 267

6.4.3 Etapa de ganancia cascodo ................................................................................................ 273

6.4.4 Amplificador diferencial.................................................................................................... 274

6.4.5 Amplificador operacional bsico ....................................................................................... 275

20

Diseo de Circuitos y Sistemas Integrados

6.4.6 Amplificadores de salida ................................................................................................... 279

6.4.7 Amplificadores de bajo consumo y baja tensin ............................................................... 282

6.5 Circuitos de capacidades conmutadas....................................................................................... 286

6.5.1 Introduccin a las capacidades conmutadas ...................................................................... 286

6.5.2 El integrador como circuito bsico .................................................................................... 287

6.5.3 Limitaciones prcticas de los circuitos con capacidades conmutadas ............................... 289

6.5.4 Tcnicas de diseo de filtros con capacidades conmutadas............................................... 294

6.5.5 Circuitos de capacidades conmutadas con baja tensin..................................................... 301

6.5.6 Implementaciones actuales y aplicaciones......................................................................... 303

6.6 Convertidores Digital/Analgico .............................................................................................. 305

6.6.1 Definiciones y conceptos bsicos de la conversin digital/analgico................................ 306

6.6.2 Tcnicas bsicas de conversin digital/analgico.............................................................. 309

6.6.3 Implementaciones actuales y limitaciones tecnolgicas .................................................... 317

6.7 Convertidores Analgico/Digital .............................................................................................. 321

6.7.1 Definiciones y conceptos bsicos de la conversin analgico/digital................................ 321

6.7.2 Muestreadores.................................................................................................................... 322

6.7.3 Tcnicas bsicas de conversin analgico/digital.............................................................. 325

6.7.4 Implementaciones actuales y limitaciones tecnolgicas .................................................... 337

Problemas ....................................................................................................................................... 341

Referencias ..................................................................................................................................... 344

7 Integracin del sistema mixto

7.1 Introduccin.............................................................................................................................. 347

7.2 Tecnologa BiCMOS (Bipolar CMOS)..................................................................................... 347

7.2.1 Proceso tpico BiCMOS .................................................................................................... 348

7.2.2 Inversor BiCMOS.............................................................................................................. 348

7.2.3 Puertas NAND y NOR BiCMOS....................................................................................... 349

7.2.4 Ejemplos de aplicacin de tecnologa BiCMOS................................................................ 349

7.3 Tecnologa SOI (Silicon On Insulator)..................................................................................... 350

7.3.1 Introduccin....................................................................................................................... 350

7.3.2 Caractersticas y aplicaciones de CMOS SOI.................................................................... 351

7.4 Tecnologa MCM (Multichip Module) ..................................................................................... 352

7.5 Tecnologas MEMS (MicroElectro-Mechanical Systems) ....................................................... 354

7.5.1 Introduccin....................................................................................................................... 354

7.5.2 Caractersticas mecnicas del silicio.................................................................................. 355

7.5.3 Mtodos de fabricacin ..................................................................................................... 356

7.5.4 Areas de aplicacin............................................................................................................ 358

7.6 Ejemplo 1: Microsistema autocalibrado transmisor/receptor de ultrasonidos .......................... 359

21

ndice

7.6.1 Descripcin de las membranas de silicio ........................................................................... 360

7.6.2 Diagrama de bloques del circuito ...................................................................................... 361

7.6.3 La fuente de ultrasonidos................................................................................................... 362

7.6.4 El receptor de ultrasonidos ................................................................................................ 364

7.6.5 Implementacin ................................................................................................................. 365

7.7 Ejemplo 2: Sensor de imagen CMOS ....................................................................................... 365

7.7.1 Principio de funcionamiento.............................................................................................. 366

7.7.2 Estructura general del sensor ............................................................................................. 369

7.7.3 Operacin del pixel............................................................................................................ 369

7.7.4 Lectura de la seal de columna.......................................................................................... 372

7.7.5 Variaciones entre pixels y entre columnas......................................................................... 375

7.7.6 Conclusiones...................................................................................................................... 376

7.8 Ejemplo 3: Sistema audiomtrico analgico-digital integrado ................................................. 378

7.8.1 Diagrama de bloques ......................................................................................................... 378

7.8.2 Generador de seales digital .............................................................................................. 380

7.8.3 Seccin analgica .............................................................................................................. 382

7.8.4 Implementacin del sistema............................................................................................... 385

7.9 Ejemplo 4: Receptor monoltico de telfonos inalmbricos para la normativa DECT ............. 385

7.9.1 Diagrama de bloques ......................................................................................................... 387

7.9.2 Anlisis de los bloques del sistema.................................................................................... 388

7.9.3 Implementacin ................................................................................................................. 392

Problemas ....................................................................................................................................... 393

Referencias ..................................................................................................................................... 394

ndice alfabtico................................................................................................................................ 397

ndice alfabtico

Aacelermetros micromecanizados, 359acoplamientos, 137, 162acoplamientos parsitos, 73acoplo a travs del sustrato, 291Active Area Mask. Vase mscara de rea activaactuador BiCMOS

ejemplo, 364ajuste de tensin umbral, 41almacenamiento de carga, 180alta impedancia, 174, 180alteracin puntual, 76alteraciones elctricas, 77ALU. Vase unidad aritmtico-lgicaamplificador diferencial, 274, 283

de banda estrecha, 389ejemplo, 383

amplificador sensor, 232amplificadores, 265

amplificador operacional conmutado, 302ancho de banda, 266, 271, 273, 276caracterstica de fase, 266cascodo, 273de baja tensin, 282de bajo consumo, 282de bajo ruido (LNA), 388de clase A, 279de clase AB, 280, 286de clase B, 279

de clase C, 280de clase D, 281de clase E, 282de elevada ganancia, 362de ganancia programable (PGA), 383de salida, 279de transconductancia, 277distorsin, 280drenador comn, 269frecuencia de corte, 266, 268, 271ganancia, 266, 267, 270, 272, 274, 275impedancia de entrada, 266, 267, 270, 272impedancia de salida, 266operacional, 275puerta comn, 271push-pull, 280rail-to-rail, 284rendimiento, 279seguidor, 269slew rate, 276surtidor comn, 267

anlisis del diseo, 94anillos de guarda, 168apareamiento, 310, 315APS, Active Pixel Sensor, 369rboles de Wallace, 194ASIC

ejemplo, 365, 385, 393Asociacin de Industrias fabricantes de

Semiconductores, 26, 32, 69, 79, 82ataque qumico, 52

398

Diseo de circuitos y sistemas integrados

ATPG, Automatic Test Pattern Generation, 103automatizacin del diseo, 115autorreparacin, 79autotest, 79averas en equipos, 76

Bbajo consumo, 175, 187, 202Ball Grid Array, 148batch. Vase lote de fabricacinBGA. Vase Ball Grid ArrayBiCMOS. Vase tecnologa BiCMOSbiestable D

activo por flanco, 106modelo lgico funcional, 110

binding, 116bipolar junction transistor, BJT. Vase transistor

bipolarbloque de precarga, 232Bluetooth, 32body bias coefficient. Vase coeficiente de

polarizacin de substratobody effect, 159, 167. Vase efecto substrato. Vase

efecto de polarizacin de substratobuffer, 153, 159, 160, 209, 220

optimizacin, 154bulk technology, 52bus, 161bus bidireccional, 234bus de datos, 227bus de direcciones, 227

CC4. Vase flip chipCable Modems. Vase comunicaciones digitalesCAD. Vase Computer-Aided DesignCada I*R, 137cmara blanca, 52canal MOS, 41canales de conexionado, 123capa de inversin, 40capacidad, 143

distribuida, 140capacidad de acoplamiento, 163capacidad de compensacin. Vase capacidad

Millercapacidad de Miller, 269, 274, 275capacidad de vaciamiento, 50capacidad parsita, 152capacidades conmutadas, 286

ancho de banda, 290

con baja tensin, 301filtro biquad, 383filtros, 337filtros activos, 294filtros bicuadrticos, 297filtros LRC en escalera, 298limitaciones, 289, 303resistencia equivalente, 287

capacidades de solapamiento, 181capacidades MOS, 50capacidades parsitas, 288captura de esquemticos, 95caractersticas elctricas circuitos CMOS, 49caracterizacin elctrica, 175carga de inversin, 41carga, redistribucin de, 233carry propagate adder (RCA). Vase sumador de

propagacin del acarreocarry-lookahead adder (CLA). Vase sumador de

prediccin del acarreocarry-save adder (CSA). Vase sumador CSAcarry-select adder. Vase sumador de seleccin del

acarreoCAS, 235Cascode Voltage Switch Logic. Vase lgica CVSLcascodo, 261, 273cascodo doble, 258, 274cascodo regulado, 262CCD, Charge-Coupled Devices, 366CDMA, 198celda de Gilbert, 390celda de memoria DRAM, 233celda de memoria SRAM, 230celda parametrizable, 191celdas de E/S, 153, 157celdas de memoria mudas, 233celdas estndar, 116, 120

conexionado, 123costes de implementacin, 128

CFA, 238Charge Pump, 223charge sharing. Vase reparticin de cargachip, 23, 52, 60Chip Select. Vase CSchip-on board. Vase tecnologa de chip sobre

placaciclo de escritura, 228ciclo de lectura, 227, 232circuito de inicializacin, 258, 264circuito impreso, 136, 144, 167circuito integrado, 23, 37circuito integrado mixto

ejemplo, 359, 378

399

ndice alfabtico

circuitos analgicos receptores de radiofrecuencia,29

circuitos ASIC, 69circuitos CMOS

caractersticas elctricas, 49consumo, 66consumo dinmico, 70consumo esttico, 70consumo por corrientes de fugas, 71diseo de altas prestaciones, 67diseo de bajo consumo, 67escenarios de diseo, 65evolucin de las principales caractersticas, 65tecnologa de fabricacin, 52velocidad de opreacin, 65

circuitos de entrada/salidacolocacin, 125

circuitos de estado slido, 37circuitos de radiofrecuencia, 25circuitos microprocesadores, 27, 69

evolucin, 27CLA, 191. Vase sumador de prediccin del

acarreoclean rooms. Vase cmara blancaclock feedthrough, 181, 233, 323clock gating. Vase inhabilitacin de la seal de

relojclock skew, 101, 122, 187, 218, 222Clocked CMOS Logic. Vase lgica C2MOScodificacin tipo termmetro, 330cdigo de Gray, 213cdigo perdido, 322cdigos de seguridad, 198coeficiente de polarizacin de substrato, 41coeficiente de temperatura, 151, 152, 251colocacin, 95, 103, 120, 121, 216, 218Column Address Strobe. Vase CAScolumna, 230comparadores, 331complejidad de circuitos integrados, 25Complementary Pass-transistor Logic. Vase

lgica CPLcomponentes pasivos, 151Computer Aided Design, 53comunicaciones de banda ancha, 31comunicaciones digitales, 31comunicaciones mviles, 198comunicaciones sin hilos, 29, 31condensador MOS, 38condensadores integrados, 152conexionado, 95, 103, 120, 121, 216, 218, 220conmutaciones simultneas, 164consumo de cortocircuito, 205, 209consumo dinmico, 70, 204, 210

consumo esttico, 70, 202, 207consumo por corrientes de fugas, 71, 202Contact Mask. Vase mscar de contactoscontactos, 56, 143contactos hmicos, 43Controlled Collapse Chip Connection. Vase flip

chipconversin analgico/digital

flash, 330paralelo, 330por redistribucin de carga, 329

convertidores analgico/digital, 321basado en convertidor D/A, 327con intercalado temporal, 339con interpolacin, 337con sobremuestreo, 334criterio de Nyquist, 334curva de transferencia, 321de aproximaciones sucesivas, 328de doble rampa, 326de simple rampa, 325error de no-linealidad diferencial, 322error de no-linealidad integral, 322error de offset, 322flash de dos etapas, 331integradores, 325latencia, 332moduladores delta-sigma, 335Nyquist, 335pipeline, 332, 339, 391relacin seal a ruido, 335residuo, 331, 338resolucin, 337, 340ruido de cuantificacin, 321tensin de fondo de escala, 321throughput, 332velocidad de conversin, 322, 337, 340

convertidores digital/analgico, 305bit ms significativo, 306bit menos significativo, 306cdigo perdido, 322con fuentes ponderadas, 312curva de transferencia, 306error de ganancia, 308error de no-linealidad diferencial, 308, 310, 317,

318error de no-linealidad integral, 308, 310, 318error de no-monotona, 308, 309, 317error de offset, 307espreos, 312, 319offset, 309por divisin de tensin, 309por escalado de carga, 314por escalado de corriente, 311, 318, 320

400

Diseo de circuitos y sistemas integrados

R-2R, 313rango dinmico, 307relacin seal a ruido, 322rendimiento, 318resolucin, 307, 317, 321segmentacin, 315, 319, 320tcnica del subrango, 311tensin de fondo de escala, 307tiempo de establecimiento, 308, 311, 312tipo termmetro, 313velocidad de conversin, 308, 317yield, 318

corriente de colector, 252corriente de cortocircuito, 206corriente de saturacin, 253corriente subumbral, 48, 204corrientes de fugas, 180, 202, 208, 292corrientes de offset, 323corrientes de polarizacin, 292costes de diseo, 125

fijos, 127herramientas, 126personal, 125

costes totales, 127ejemplo, 129

costo unitario de un circuito integrado, 80criterio de Nyquist, 326

Nyquist, 326crosstalk, 100, 182. Vase diafonaCS, 227current testing. Vase test por corrienteCVD, chemical vapor deposition, 56

Ddatapath, 116, 187, 198, 211

ejemplo, 118decodificacin lineal, 229decodificacin matricial, 229decodificador, 196decodificador jerrquico, 197defectos de fabricacin, 75definicin del producto (sistema electrnico), 97deformaciones geomtricas, 77delay testing. Vase test de retardosdelta-sigma. Vase moduladores delta-sigmadensidad de defectos del proceso de fabricacin, 79densidad espectral de ruido, 335depletion capacitances. Vase capacidades de

vaciamientodepletion zone. Vase regin de vaciamientodeposicin, 52desapareamiento, 72, 375

descargas electrostticas, 157descripcin funcional, 111deshabilitacin, 282desviacin de parmetros debido al proceso, 81desviacin del proceso, 75DFF, biestable, 200DFT, Design for Testability, 103diafona, 73diagrama de la 'Y', 87diagrama de mscaras, 96dibujo de capas, 52dielctrico, 144Differential Cascode Voltage Switch with Pass-

Gate. Vase lgica DCVSPGdifusin lateral, 51Digital Phase Locked Loop. Vase DPLLDIL. Vase Dual In Linedimensin crtica, 25Direct Broadcast Satellite. Vase Receptores

directos de satlitesdiseo ascendente, 94, 103diseo bottom-up. Vase diseo ascendentediseo de bajo consumo, 26, 104diseo de mscaras, 52diseo de relacin, 175diseo descendente, 94, 103diseo fsico, 95, 121

ejemplo, 124diseo full custom, 120

costes de implementacin, 127diseo lgico y analgico, 95diseo top-down. Vase diseo descendentediseo VLSI, 52disipadores, 148disparador de Schmitt, 159dispositivos de efecto de campo, 37dispositivos metal-xido-semiconductor, 24, 37

capacidades, 50efectos de la integracin, 72factor de transconductancia, 45modelo de pequea seal, 51parmetro dinmico de transconductancia, 51parmetros dinmico de polarizacin del

substrato, 51parmetros primarios, 46parmetros secundarios, 46regin de saturacin, 45regin lineal, 45regin hmica, 45resistncia dinmica de salida, 52

distribucin de portadores en MOS, 39distribucin del reloj, 100, 218divisor de frecuencia programable, 199, 380DNL. Vase error de no-linealidad diferencial

401

ndice alfabtico

DPLL, 223DRAM, 232, 238DRIE, deep silicon reactive ion etching, 356driving, 173, 178DSP, 219Dual In Line, 148Dual Pass-transistor Logic. Vase lgica DPLdual-modulus prescaler. Vase pre-escalador de

mdulo dualdummy, 313, 320, 323. Vase celdas de memoria

mudas

Eecualizacin, 336EDA, Electronic Design Automation, 104EEPROM, 236efecto de enriquecimiento, 40efecto de polarizacin de substrato, 43efecto fotoelctrico, 366efecto Miller, 51efecto substrato, 270efecto tnel de Fowler-Nordheim, 237efectos de canal corto, 73electromigracin, 26encapsulado, 93, 136, 146, 165, 167, 168encapsulados

lead frame, 123encriptacin, 198enhancement effect. Vase efecto de

enriquecimientoEPROM, 235error de no-linealidad diferencial, 308error de no-linealidad integral, 308errores humanos, 76escalado de las interconexiones, 69escenarios de diseo

altas prestaciones, 93bajo consumo, 93

escenarios de escalado tecnolgico, 67ESD. Vase Descargas Electrostticasespecificacin del diseo, 93espejos de corriente, 260, 284, 312ESPRESSO, 119ESPRESSO-EXACT, 119espreo. Vase transiciones espreasesquemtico, 88, 99estrangulamiento del canal, 74estructura bsica MOS, 38estructura cannica de una FSM, 215estructura en espina, 219estructura en 'H', 219estructuras de test, 77

etapa push-pull, 270etapa transconductora, 384etapas de salida. Vase amplificadoresetching. Vase ataque qumicoexcursin de la tensin de salida

lgicas BiCMOS, 348extraccin, 95

FFA. Vase sumador totalfactor de actividad, 205, 213factor de agrupamiento, 79factor de calidad, 271factor de calidad, 222factor de incremento del nmero de transistores, 62factor de reduccin de las dimensiones mnimas de

los dispositivos, 62familias lgicas CMOS, 171

rea, 172consumo, 172facilidad de uso, 173prestaciones, 172variaciones paramtricas, 172velocidad, 172

fanin, 153, 190, 221fanout, 153, 221fase de evaluacin, 182fase de precarga, 233fases del proceso de fabricacin, 52FET. Vase dispositivos de efecto de campofiabilidad, 93fichero de estmulos, 109filtro

biquad, 382filtro anti-aliasing, 390filtro resonante, 221filtro Sallen-Key, 390filtros bicuadrticos, 297filtros comerciales, 303filtros con capacidades conmutadas. Vase

capacidades conmutadasfiltros LRC en escalera. Vase capacidades

conmutadasfiltros universales programables, 303flip chip, 147, 157floorplaning. Vase planificacin de la superficiefluctuacin de las tensiones de alimentacin, 165flujo de diseo

ASICs, 95microprocesadores Alpha, 96

fondo de escala. Vase tensin de fondo de escalafotoconductores, 37

402

Diseo de circuitos y sistemas integrados

fotodiodo, 366corriente de oscuridad, 368corriente fotogenerada, 368, 371respuesta espectral, 367tensin de circuito abierto, 368

fotolitografa, 24, 52FOX, Field Oxide. Vase xido gruesoFPAA, 305FPGA, 219. Vase matriz de puertas programable

en campocostes de implementacin, 128

frecuencia de corte, 266frecuencia de Nyquist, 334frecuencia de oscilacin, 224frecuencia de resonancia, 153, 222fringing capacitance, 145FSM. Vase mquina de estados finitosfuente de ultrasonidos, 362full adder. Vase sumador totalfull custom, 154, 216

Ggate array, 120

costes de implementacin, 128generacin de vectores de test, 198generacin del layout, 98generacin del reloj, 199, 217, 221glitches. Vase transiciones espreasglitching activity. Vase transiciones espreasgradientes superficiales, 320grafo de flujo de datos, 116

ejemplo, 118grafo de secuenciacin, 116

Hhardware/software co-design. Vase sntesis mixta

hardware/sofwareHDL (Hardware description language). Vase

lenguaje descriptor de hardwareherramientas CAD, 101, 168herramientas de extraccin, 103herramientas de simulacin, 102herramientas de simulacin de MEMs, 358herramientas de sntesis, 103herramientas de test, 103herramientas de verificacin, 103heterogeneidades en el substrato, 76heterogeneidades en la superficie, 76High speed digital communications. Vase

comunicaciones de banda ancha

High Speed LANs. Vase redes locales de altavelocidad

histresis, 159

IILP-Integer Linear Problem. Vase programacin

linealimpedancia caracterstica, 140implantacin de boro, 55implementacin del diseo, 93inductancia, 145, 165, 168

distribuida, 140efectiva, 165, 166

inductores, 152inestabilidades de los materiales, 76inestabilidades del proceso, 76inhabilitacin de la seal de reloj, 214, 215INL. Vase error de no-linealidad integralin-system reprogrammability, 238integrador, 287integrador no inversor, 289integridad de la seal, 104intellectual property. Vase IPinterconexiones, 46, 135

efectos parsitos, 136elementos parsitos, 141modelo capacitivo, 138modelo de lnea de transmisin, 139modelo RC, 138

interconexiones globales, 46, 64, 66interconexiones locales, 46interconexiones, elementos parsitos, 100internet, 32interruptores, 291, 301, 313inversor BiCMOS, 348inyeccin de carga, 181, 187, 233, 291, 323ionizacin por impacto, 75IP, Intelectual Properties, 104, 121, 187

JJEIDA, 238jitter. Vase ruido de fase

Llaptop, 238laser trimming, 257latch-up, 52, 72, 160, 168latencia, 116, 172, 222, 332layers. Vase dibujo de capaslayout, 53, 216. Vase diagrama de mscaras

403

ndice alfabtico

LCC. Vase Leadless Chip CarrierLeadless Chip Carrier, 148leakage current. Vase corrientes de fugaslectura destructiva, 234lenguaje AHDL, 102lenguaje de representacin, 102lenguaje descriptor de hardware, 95, 96lenguaje RTL, 113lenguaje SPICE

amplificador operacional, 108ejemplo, 107

lenguaje Verilog, 110ejemplo, 111

lenguaje VHDL, 102, 110ejemplo, 112

lenguajes de descripcin, 104lenguajes de descripcin del hardware, 110ley de Moore, 24, 31, 61ley de Murphy, 79ley de Rent, 64, 67ley de Stapper, 79LFSR, 198libreras de modelos de componentes, 102LIGA, tcnica, 358

milimotor, 358limitador

ejemplo, 363lnea afectada, 163lnea afectante, 163lnea de memoria, 229lnea de transmisin. Vase interconexioneslneas de alimentacin, 140LLF, biestable, 200lgica acoplada por fuente, 393lgica C2MOS, 182lgica CMOS Domin, 99, 183, 193lgica CMOS esttica convencional, 173, 176lgica combinacional de dos niveles, 119lgica combinacional multinivel, 119lgica complementaria. Vase lgica CMOS

esttica convencionallgica CPL, 178lgica CVSL, 99, 179lgica CVSL dinmica, 185lgica DCVS, 193lgica DCVSPG, 180lgica de precarga y evaluacin, 182lgica diferencial, 179lgica dinmica, 164lgica DPL, 178lgica LEAP, 178lgica NMOS, 175, 177, 193, 202, 208lgica NP Domin, 185lgica PE. Vase lgica de precarga y evaluacin

lgica pseudo-NMOS, 175, 176, 177, 202, 208lgica TSPC, 186, 199, 200lgica Zipper. Vase lgica NP dominlgicas estticas de transistores de paso, 177longitud mnima del canal, 38lote de fabricacin, 60LTO, low temperature oxide, 56

Mmacroceldas, 121, 122macromodelo, 107

amplificador operacional, 108IBIS, 107

macromodelos analgicos, 91Manhattan rules, 53mquina de estados finitos, 198, 215

ejemplo, 118mscara, 24, 52mscara de rea activa, 53mscara de contactos, 53mscara de implantacin del pozo N, 53mscara de implantacin del pozo P, 53mscara de implantacin N+, 53mscara de implantacin P+, 53mscara de metal 1, 53mscara de metal 2, 53mscara de nitruro de silicio, 55mscara de pasivacin, 53mscara de polisilicio, 53mscara de vas, 53master-slave, 217matriz analgica programable en campo, 305matriz de puertas, 120matriz de puertas programable en campo, 120matriz lgica programable, PLA, 119MCM, 223MCM, MultiChip Module, 104MEM

microelectromechanical system. Vase sistemasmicroelectromecnicos

membranas de silicio, 360factor de calidad, 360respuesta frecuencial, 361

memoria, 226memoria mvil, 226memoria semiconductora, 227memoria sncrona, 235memorias de tipo dinmico, 24, 69memorias flash, 236memorias semiconductoras no voltiles, 235memorizacin, 180, 186Metal 1 Mask. Vase mscara de metal 1

404

Diseo de circuitos y sistemas integrados

Metal 2 Mask. Vase mscar de metal 2metalizacin, 56mtodo de Quine-McCluskey, 119metodologa de diseo, 85

abstraccin, 86jerarquizacin, 85objetivos de implementacin, 92representaciones, 86

mtodos numricos, 105mezclador, 389micromecanismos, 355micromecanizado de alta relacin de aspecto, 357

engranaje, 358micromecanizado de superficie, 357

micromotor electrosttico, 357micromecanizado del substrato, 356

membranas, 357palanca, 359

microprocesador, 187microprocesadores Alpha

diseo de la arquitectura, 98diseo del layout, 100

microsistema. Vase sistemasmicroelectromecnicos

Miller. Vase capacidad de Millermodelo analtico de Sah, 47modelo de acoplamiento, 163modelo de canal gradual, 43modelo de pequea seal MOS, 51modelo de Shichman-Hodges, 50, 68modelo incremental MOS, 51modelo RTL, 99modelos de alto nivel, 113modelos de dispositivos, 102, 106modelos de escalado tecnolgico, 62

escalado a campo constante, CF, 63escalado a votage cosntante, CV, 63escalado generalista, QCV, 63

modelos de fallo, 103modelos de interconexiones, 105modelos elctricos, 105modelos fsicos, 105modulacin por anchura de pulso, 281modulador sigma-delta

aplicacin, 380moduladores delta-sigma, 335montaje de agujero, 148montaje superficial, 148MOS. Vase dispositivos metal-xido-

semiconductor. Vase dispositivos metal-xido-semiconductor

movilidad de los portadores, 44, 249, 253muestreadores, 321, 322

instante de muestreo, 324

Multi-Chip Module, 136MultiChip Modules. Vase tecnologa MCMmultiplexor, 191, 197, 229multiplicador de tensin, 301multiplicador del reloj, 301multiplicador en matriz, 193multiplicador paralelo, 193multiplicador serie, 195multiplicador-acumulador (MAC), 113

NN+ Implant Mask. Vase mscara de implantacin

N+National Technology Roadmap for Semiconductors,

26, 32netlist, 95nivel algortmico, 213nivel arquitectural, 211, 214nivel circuital, 216nivel fsico, 216nivel tecnolgico, 216, 217niveles de abstraccin, 86

ejemplos, 87nivel de arquitectura, 86nivel de macromodelo, 86nivel elctrico, 86nivel fsico, 86nivel lgico, 86

niveles de metalizacin, 122, 152NMOS, 42normativa P1149.1 de IEEE, 103notebook, 238N-well Implant Mask. Vase Mscara de

implantacin del pozoNyquist, 334

Ooblea, 52, 54, 60OE, 227offset, 331oscilador controlado por tensin. Vase VCOoscilador de Pierce, 222oscilador electromecnico, 361oscilador en anillo, 224OTA, 277Output Enable. Vase OEoversampling ratio, 334xido de silicio, 38xido fino, 56xido grueso, 55

405

ndice alfabtico

PP+ Implant Mask. Vase mscara de implantacin

P+pads, 53, 123, 146, 157

bidireccionales, 161de alimentacin, 158de entrada, 158de salida, 160, 209tristate, 161

paralelismo, 211parmetro de transconductancia del MOS, 51parmetro dinmico de polarizacin de substrato,

51parmetros de diseo, 105parmetros tecnolgicos, 105Partial Element Equivalent Circuit, 146particionado, 95, 121partculas alfa, 352Passivation Mask. Vase mscara de pasivacinPCB, 223. Vase circuito impresoPCMCIA, 238PEEC. Vase Partial Element Equivalent Circuitpermitividad, 144perturbaciones en el proceso de fabricacin, 76perturbaciones globales, 77perturbaciones locales, 77PGA. Vase Pin Grid Arraypiezoresistivo, efecto, 360Pin Grid Array, 148, 150pipeline, 113, 186, 187, 193pipelining, 212, 214place. Vase colocacinplanificacin de la superficie, 95, 121PMOS, 42polo dominante, 266Polysilicon Mask. Vase mscara de polisilicioportadores calientes, 73, 75potencia de consumo, 149potencia de ruido, 335potencial de Fermi, 40precarga, fase de, 182pre-escalador de mdulo dual, 199prestaciones de microprocesadores, 97prestaciones, modelo de, 98primitivas de diseo, 95primitivas lgicas, 91, 128procedimientos de diseo

abstraccin, 88anlisis, 88ejemplos, 89extraccin, 88generacin, 88optimizacin, 88

refinamiento, 88sntesis, 88

procesado diferencial, 387proceso de fabricacin

parmetros, 105proceso planar, 37procesos de diseo, 96procesos de sntesis

niveles de abstraccin, 115procesos fisico-qumicos, 52produccin just-in-time, 238puente de Wheatstone, 365puerta de transmisin, 323puerta flotante, 237puerta NAND BiCMOS, 349puerta NOR BiCMOS, 350puertas de transmisin, 301pull-down, red de, 174pull-up, red de, 174push-pull, 270P-well Implant Mask. Vase mscara de

implantacin del pozo PPWM, 281

QQFP. Vase Quad Flat PackageQuad Flat Package, 148

Rradiofrecuencia, 152, 167RAM, 227RAM dinmica. Vase DRAMRAM esttica. Vase SRAMrandom acces memory. Vase RAMrango dinmico, 307RAS, 235ratioed design. Vase diseo de relacinrazn de sobremuestreo, 334RCA. Vase sumador de propagacin del acarreoRead Only Memory. Vase ROMreceptor de doble conversin, 387receptor de ultrasonidos, 364receptor homodino, 386receptor superheterodino, 385receptores directos de satlites, 31reconfiguracin de circuitos, 79rectificadores, 37redes de compensacin, 266redes locales de alta velocidad, 31referencias de corriente, 258

autopolarizada, 264

406

Diseo de circuitos y sistemas integrados

cascodo, 261cascodo regulado, 262coeficiente de temperatura, 259de elevado margen dinmico, 262relacin de rechazo a la tensin de alimentacin,

259relacin de rechazo al reloj, 259resistencia de salida, 259tensin mnima, 259

referencias de tensin, 245band gap. Vase de banda prohibidabasadas en diodos zner, 248basadas en divisores resistivos, 249coeficiente de temperatura, 247CRR

clock rejection ratio. Vase relacin derechazo del reloj

de banda prohibida, 251, 255PSRR

power supply rejection ratio. Vase relacinde rechazo de la tensin de alimentacin

regulacin de carga, 247relacin de rechazo de la tensin de

alimentacin, 247relacin de rechazo del reloj, 247, 248sensibilidad de la tensin de referencia, 247

reflexiones, 137, 140refresco de memoria DRAM, 234regin de moderada inversin, 283regin de vaciamiento, 39regiones channel-stop, 55registro de cuatro bits, 112reglas de diseo, 46, 99, 103reglas de layout, 103reglas elctricas, 103reglas temporales, 103reguladores, 246relacin seal a ruido, 335relacin seal a ruido ms distorsin, 307relojes complementarios, 185relojes en contrafase, 286relojes no solapados, 226, 286rendimiento del proceso de fabricacin, 75, 78repairing. Vase autorreparacinreparticin de carga, 181, 183, 187representaciones de diseo

ejemplos, 87herramientas CAD, 102vista comportamental. Vase vista funcionalvista estructural, 86, 88, 96vista fsica, 86, 96vista funcional, 86, 96

residuo, 331resistencia, 141

resistencia activa, 151ejemplo, 363

resistencia de cuadro, 141, 142, 151, 251resistencia dinmica de salida, 52resistencia trmica, 149resistencias activas, 249resistores, 151restricciones temporales del reloj, 217retardo, 136retardo total mnimo, 155RF. Vase radiofrecuenciaripple-carry adder (RCA). Vase sumador de

propagacin del acarreoROM, 227routing. Vase conexionadorow. Vase lnea de memoriaRow Address Strobe. Vase RASruido, 93, 162ruido de conmutacin, 66, 138, 165, 291ruido de cuantificacin, 321ruido de fase, 225ruido de substrato, 73, 167ruido de sustrato, 325ruido dI/dt, 73ruido trmico, 73

SSA. Vase amplificador sensorsample & hold. Vase muestreadoresscheduling, 116sea of gates, 120secuencias pseudo aleatorias

generador (PRSG), 381secuencias pseudo-aleatorias, 198selenio, 37semiconductores, 37sense amplifier. Vase amplificador sensorsensor de imagen, 365

doble muestreo correlado, 375doble muestreo diferencial, 375rango dinmico, 374respuesta dinmica, 373respuesta esttica, 372ruido de patrn fijo, 375

sensores micromecanizados, 359sensores y actuadores inteligentes, 355seales de banda ancha, 198seales espreas, 164, 187SIA. Vase Asociacin de Industrias de fabricantes

de Semiconductoressigma-delta. Vase moduladores sigma-deltasilicio

407

ndice alfabtico

energa de banda prohibida, 367propiedades mecnicas, 355

silicio sobre aislante, 24, 32, 52, 71smbolo, 88simulacin post-layout, 95simulacin pre-layout, 95simulador SPICE, 102simuladores elctricos

ejemplo, 108simuladores lgicos, 109sincronizacin del reloj, 222Single-Rail Pass-transistor Logic. Vase lgica

LEAPsntesis a nivel fsico, 120sntesis analgica, 95sntesis automtica de layout, 103sntesis de alto nivel, 116sntesis de frecuencias, 199, 225sntesis digital directa, 378sntesis lgica, 95sntesis mixta hardware/sofware, 104sntesis y optimizacin, 115sntesis y optimizacin lgica, 119sistema en un slo chip, 93sistema mixto, 122sistemas microelectromecnicos, 23, 93, 104, 354

detector de presencia, 360proceso de fabricacin, 356

skin effect, 143slew rate, 276, 339Small Outline Integrated Circuit, 148SNDR. Vase relacin seal a ruido ms distorsinSOC

system on a chip. Vase sistema en un slo chipsoft errors, 352SOI (silicio sobre aislante), 97, 185, 209, 217SOIC. Vase Small Outline Integrated Circuitsource-coupled logic. Vase lgica acoplada por

fuentespot. Vase alteracin puntualSRAM, 230, 238standard cell. Vase celdas estndarstart-up circuit. Vase circuito de inicializacinsubstrato, 54sumador (analgico), 294Sumador CSA, 189sumador de prediccin del acarreo (CLA), 190sumador de propagacin del acarreo (RCA), 188sumador de seleccin del acarreo, 191sumador total, 188, 194sumadores paralelos, 188sumadores serie, 188

TTAB. Vase Tape Automated Bonding. Vase Tape

Automated BondingTape Automated Bonding, 147tecnologa BiCMOS, 24, 30, 52, 254, 347

ejemplo de implementacin, 365proceso de fabricacin, 348

tecnologa de chip sobre placa, 392tecnologa de fabricacin de circuitos integrados

CMOS, 52tecnologa de pozo N, 52tecnologa de pozo P, 52tecnologa de pozos gemelos, 52tecnologa GaAs, 30tecnologa MCM, 352

MCM-C, 353MCM-D, 354MCM-L, 353

tecnologa planar, 24, 45, 52tecnologa SOI, 350

consumo, 352corte vertical, 351retardo, 351

tecnologa, previsionesmicroprocesadores Alpha, 97

tecnologas hbridas, 30tecnologas submicrnicas, 66telefona de tercera generacin, 198tendencias futuras en la evolucin tecnolgica, 69tensin de alimentacin, 210

disminucin, 210tensin de fondo de escala, 307tensin trmica, 253tensin umbral, 40, 208, 249

control dinmico, 208Terrestrial Wireless Services. Vase

comunicaciones sin hilostest, 77test de retardos, 78test de tipo lgico, 78test por corriente, 78testing, 60threshold voltage. Vase tensin umbralthroughput, 172, 332tiempo de acceso, 227tiempo de carga/descarga, 153tiempo de conmutacin, 172, 205tiempo de establecimiento, 308tiempo de hold. Vase tiempo de persistenciatiempo de persistencia, 218tiempo de propagacin, 154, 172tiempo de set-up, 218tolerancia, 151, 152

408

Diseo de circuitos y sistemas integrados

transconductancia, 277, 284transferencia y proceso de imgenes, 31transiciones espreas, 214, 309transistor bipolar, 37transistor horizontal parsito, 255transistor NMOS de vaciamiento, 175transistor unipolar, 37transistor vertical parsito, 255transistores bipolares, 252

parsitos, 255transistores de puerta aislada, 43tri-state. Vase alta impedanciatroughput, 187True Single Phase Clock Logic. Vase lgica TSPCtwin-well. Vase tecnologa de pozos gemelos

Uunidad aritmtico-lgica, 187, 197unidad de control, 116, 188

ejemplo, 118UV, 236

Vvariables de diseo, 89

a nivel de arquitectura, 92a nivel elctrico, 90a nivel fsico, 89a nivel lgico/macromodelo, 91

VCO, 223vectores de test, 103

velocidad de circuitos integrados, 25velocidad de propagacin, 140velocidad de saturacin, 74verificacin, 101, 115verificacin circuital, 100verificacin funcional, 99verificacin lgica, 100Via Mask. Vase mscara de viasvas, 143

Wwafer scale integration, WSI, 79WE, 227wire bonding, 146, 157Wireless Communication. Vase comunicaciones

sin hilosWrite Enable. Vase WE

XXOR, 199

Yyield. Vase rendimiento del proceso de fabricacin

Zzona de carga espacial, 367

Captulo 1Concepto de sistema integrado mixto

La tecnologa de circuitos integrados, como tcnica para desarrollar productos basados en circuitoselectrnicos, representa en la actualidad el 80% del mercado mundial de semiconductores. Dado quehan sido los sistemas de ndole digital, especialmente las memorias y los microprocesadores, quieneshan estirado del proceso de evolucin continua desde su origen hasta la actualidad, este tipo de siste-mas han tenido hasta ahora una situacin predominante en el campo de los circuitos integrados (chips)de alta complejidad (VLSIC). Sin embargo, en la actualidad, la accesible y desarrollada capacidadtecnolgica, la temtica de las aplicaciones con mayor crecimiento y las nuevas metodologas y he-rramientas de diseo permiten incorporar importantes secciones analgicas junto a complejos sistemasdigitales en un mismo chip. Esta capacidad de desarrollar sistemas mixtos (analgico-digitales) junto ala creciente incorporacin de dispositivos micromecanizados (MEMS) permiten la realizacin de sis-temas de funcin amplia y compleja con un numero mnimo de circuitos integrados, en la mayora decasos en un nico cristal. Esto es especialmente aplicable a sistemas de control y comunicaciones sindeterioro del intenso avance que se espera en los sistemas de computacin. En este captulo se pre-sentan los parmetros que caracterizan a estos circuitos integrados junto a su evolucin pasada y futu-ra. Se presentan el orden de complejidad y la capacidad de los sistemas actuales en dos campos rele-vantes, las computadoras digitales y los circuitos de telecomunicacin, junto a una previsin de lacapacidad de esta tecnologa en la prxima dcada, sirviendo de introduccin y motivacin al conteni-do del libro.

1.1 Introduccin

Desde la aparicin, en 1958, de los principios de los circuitos integrados, gracias a sus inventoresKilby [1] y Noyce [2], hasta la actualidad, hemos sido testigos de una de las ms revolucionarias ytransformadoras tecnologas. Un circuito integrado puede ser definido como la incorporacin de

24

Diseo de circuitos y sistemas integrados

todos los componentes activos y pasi-vos de un circuito electrnico de mane-ra conjunta en una nica pastilla dematerial semiconductor.

En este texto nos concentraremosen la tecnologa del silicio (Si) y msconcretamente en los circuitos basadosen dispositivos transistores metal-xido-semiconductor (MOS) de tipocomplementario (CMOS) junto a susvariantes (SOI, BiCMOS). Esta tecno-loga cubre actualmente ms del 85%del mercado mundial de semiconducto-res y es considerada como la tecnologams madura actual, en la que se incor-poran los circuitos ms avanzados, sinperjuicio de otras tecnologas como lasbasadas en transistores bipolares o deheterounin, cuyos campos de aplica-cin sern referenciados en captulosposteriores.

Los actuales procesos de fabrica-cin de circuitos integrados estn basa-dos en los principios de la tecnologaplanar, en la que todos los componen-tes estn localizados en la superficiesuperior del cristal de silicio, por lo queel proceso de fabricacin consiste en laaplicacin de una secuencia de proce-sos fsico-qumicos en la superficie delcristal, actuando de forma selectiva

mediante el uso de mscaras junto a un delicado y crtico proceso de fotolitografa miniaturizada.La evolucin de la tecnologa planar de circuitos integrados durante estas tres ltimas dcadas ha

estado prcticamente basada en un proceso de miniaturizacin de las mscaras fotolitogrficas, per-mitiendo alcanzar en la actualidad una resolucin de fracciones de micra (m) y la consiguiente reali-zacin de circuitos que incorporan millones de transistores en una superficie de cristal de silicio delorden de un centmetro cuadrado. El aumento de la complejidad de los circuitos que conlleva estatecnologa es el motor que ha permitido integrar de forma acelerada, y con la previsin de mantenereste crecimiento durante los prximos aos, circuitos con funciones ms complejas y caractersticasms relevantes (especialmente velocidad).

Esta continua evolucin de la tecnologa electrnica que permite desarrollar sistemas cada vezms complejos est recogida en la denominada ley de Moore [3], que Gordon Moore, fundador deIntel, pronostic en 1970, y que en la actualidad puede ser enunciada de la siguiente manera: Lacapacidad de las memorias digitales de estado slido aumenta a un ritmo de un factor de 2 cada 1,5aos. Las memorias digitales, concretamente las memorias de tipo dinmico (DRAM), son los cir-cuitos electrnicos, que por su regularidad topolgica permiten la integracin de un mayor numero detransistores para un determinado nivel tecnolgico. Dan, pues, idea del mximo numero de transisto-

0

0.5

1

1.5

2

1985 1990 1995 2000 2005 2010

(mic

ras)

Ao

Dimensin crtica ( )

Fig. 1.1 Evolucin pasada y prevista de la dimensin critica() de la tecnologa de circuitos integrados

0.01

0.1

1

10

100

1000

1975 1980 1985 1990 1995 2000 2005

Evolucin m em orias DRAM

(Mb

its

)

Ao

Fig. 1.2 Evolucin de la capacidad de las memorias digitalesDRAM

25

Concepto de sistema integrado mixto

res por unidad de superficie que se puede integrar, al que los otros tipos de circuitos (microprocesado-res, circuitos de comunicacin, etc.) se aproximan.

La capacidad fotolitogrfica y, como consecuencia, la capacidad de integrar dispositivos de unatecnologa, viene caracterizada por la magnitud dimensin crtica (, usualmente coincidente con lalongitud mnima de canal de los dispositivos MOS), a la que son referidas las dimensiones de lasmscaras y, correspondientemente, las de los dispositivos y lneas de interconexin integradas. En lasFig. 1.1 y

Fig. 1.2 se muestran, respectivamente, la evolucin durante las dos ltimas dcadas de la dimen-sin crtica de las tecnologas MOS (progreso de la miniaturizacin) y de la capacidad de las memo-rias DRAM (aumento de complejidad).

Un efecto muy significativo y diferencial de la tecnologa CMOS, que ser estudiado de maneraespecial en el prximo captulo, es el hecho de que al aumentar la miniaturizacin de los circuitos noslo cada vez es posible integrar circuitos ms complejos, sino que esta miniaturizacin lleva consigola reduccin de las capacidades parsitas (capacidades de carga) de estos circuitos, al mismo tiempoque una aceptable o mejorada capacidad de manejar corriente, parmetros influyentes en la constantede tiempo de respuesta a transitorios. Enotras palabras, un mismo circuito elec-trnico desarrollado sobre una tecnologams miniaturizada incorpora directa-mente un aumento de la velocidad derespuesta del mismo. Luego, y espe-cialmente en el caso de circuitos digita-les, el progreso de la tecnologa conllevade manera intrnseca un aumento de suvelocidad de operacin. En la Fig. 1.4 semuestra este efecto en la evolucin de lafrecuencia de reloj de los circuitos mi-croprocesadores y en la Fig. 1.3 el im-pacto directo en la capacidad de compu-tacin de los sistemas integrados.

El paulatino aumento de la veloci-dad y la complejidad de estos circuitos eslo que permite que en la actualidad exis-tan en el mercado potentes procesadorescon ms de diez millones de dispositivosque operan a frecuencias de reloj supe-riores a los 500 MHz y que existan cir-cuitos de memoria de capacidad de 256Mbit. Que existan circuitos de comuni-caciones digitales operando con flujos dedatos superiores a 1 Gbaudio o queexistan circuitos de Radio Frecuenciatrabajando por encima de los 900MHz,permite, con una visin global, el accesoa circuitos de gran complejidad trabajan-do en las ms modernas tcnicas delproceso o la comunicacin digital. Todoello en tecnologa estndar CMOS.

1

10

100

1000

1982 1984 1986 1988 1990 1992 1994 1996 1998

Capacidad de com putacin (Specint'92)

Ao

i386

R200

R300

i486

P5

Alpha

R4200

R10000

Fig. 1.3 Evolucin de la capacidad de computacin comoconsecuencia del desarrollo de la previsin de Moore de una

serie de procesadores

1

10

100

1000

104

1985 1990 1995 2000 2005 2010

Frecuencia de reloj

(MH

z)

Ao

altas prestaciones

coste m oderado

Fig. 1.4 Evolucin y previsin de la frecuencia de reloj enmicroprocesadores de dos entornos de caractersticas dife-

rentes

26

Diseo de circuitos y sistemas integrados

Esta evolucin de la complejidad de los componentes tiene, sin embargo, algunos efectos nega-tivos que sern estudiados de manera adecuada en el texto. En primer lugar, la miniaturizacin provo-ca la reduccin tambin de los grosores de los elementos aislantes (de manera especial el ms estre-cho, el grosor del xido de puerta, (tox), con dimensiones actuales del orden de 5 nm) alcanzando elcampo elctrico en el dielctrico unas intensidades elevadas que pueden llegar a provocar la rupturadel mismo. Como consecuencia, son un riesgo para la fiabilidad de los componentes. Para evitar esteefecto, en las tecnologas posteriores aproximadamente desde 1993, a la reduccin del tamao seaade una reduccin de las tensiones de alimentacin y trabajo. Esto conlleva, a partir de ese mo-mento, una fuerte reduccin de la tensin (VDD) de alimentacin de los circuitos con el fin de limitarel campo elctrico en el xido de puerta. A modo de idea, hasta 0,5 m la alimentacin poda ser de 5voltios, mientras que para 0,35 m es de 3,3 voltios, para 0,25 m de 2,2 voltios, 1 voltio para 0,1 my an inferiores para tecnologas ms avanzadas (la Asociacin de Industrias de Semiconductores,SIA, prev tensiones de alimentacin de 0,6 voltios para el ao 2010). En la Fig. 1.5 se muestra laevolucin de la tensin de alimentacin en circuitos CMOS. El esfuerzo (stress) que soportan losmateriales aislantes como consecuencia de la miniaturizacin tambin aparece en los conductores, endonde una reduccin de su seccin implica un aumento de la densidad de corriente, con efectos dereduccin de la fiabilidad del componente por efecto de la electromigracin de material.

Un segundo efecto negativo, consecuencia del elevado aumento de componentes en los circuitosintegrados, es el aumento de la potencia questos consumen. Si bien la reduccin de latensin de alimentacin favorece la reduccindel consumo de potencia, el aumento de lavelocidad, y de manera especial el aumento delnmero de componentes integrados, hacen quela tendencia del consumo de potencia aumentefuertemente los prximos aos, con el consi-guiente aumento de temperatura. Este aumentode temperatura implica consumo adicional poruna parte y aceleracin de los procesos de ave-ras por otro. As pues, en el diseo actual y enel futuro se le dedica un especial inters a lastcnicas de diseo orientadas a la reduccin delconsumo (low power design).

La Fig. 1.6 muestra la evolucin previstapor la SIA en su National Technology Road-map for Semiconductors. Obsrvese la previ-sin de un consumo superior a los 100 vatiosen los circuitos de principios del ao 2003.Con esta potencia y una cada vez mayor ten-dencia a sistemas porttiles y, por tanto, ali-mentados por bateras, el diseo electrnico, anivel circuito y sistema, aumenta considera-blemente la rigidez de sus requerimientos.Complementariamente obsrvese que si uncircuito se estima que consuma 100 vatios yque est alimentado a 0.6 voltios en el ao2003, implica una corriente de alimentacin(IDD) de unos 166 amperios. As pues las reglas

0

1

2

3

4

5

6

1985 1990 1995 2000 2005 2010

Valor de VDD

(vo

ltio

s)

Ao

Fig. 1.5 Evolucin y tendencia de la tensin de alimen-tacin de los circuitos CMOS [4]

1

10

100

1000

1985 1990 1995 2000 2005 2010

Evolucin de l consum o

po

ten

cia

(v

atio

s)

Ao

altas prestaciones

consum o moderado

Fig. 1.6 Evolucin y previsin de la potencia consumidapor un circuito integrado

27

Concepto de sistema integrado mixto

de diseo de los futuros sistemas electrnicos deben ser reconsideradas a partir de estas previsiones,con el consiguiente apasionante reto de encontrar nuevas metodologas de diseo de los futuros com-ponentes.

1.1.1 Sistemas integrados de proceso digital

En esta seccin, a modo de ejemplo de la evolucin y el estado actual de los elementos de procesodigital, mostramos la evolucin de los circuitos microprocesadores de la familia Intel, desde la apari-cin del primer microprocesador, el 4004, hasta la actualidad (Tabla 1.1). En la tabla se muestra lafecha de introduccin y la tecnologa, la velocidad o frecuencia del reloj, la anchura del bus de datos,el numero de transistores incorporados y la tecnologa en trminos de su dimensin crtica, la capaci-dad de direccionamiento de memoria y la velocidad de ejecucin de instrucciones.

Una posible seleccin de elementos de esa familia que dan idea de la evolucin tecnolgica es:

i8085, ao 1976, primer microprocesador trabajando a 5 voltios (todos los anteriores trabaja-ban a 12 voltios), 8 bits, 6.500 transistores y tecnologa de 3 micras. Frecuencia de reloj de5 MHz, con la que precisaba 10 minutos para recorrer, carcter a carcter, la EnciclopediaBritnica.

i80286, ao 1982, microprocesador de 16 bits con 134.000 transistores, 1,5 m, 12 MHz dereloj; recorra la Enciclopedia Britnica en 45 segundos.

i80386, ao 1985, microprocesador de 32 bits, 275.000 transistores, 1 micra. Frecuencia dereloj 33 MHz; recorra la Enciclopedia Britnica en 12,5 segundos.

i80486, ao 1989, microprocesador queincorpora memoria cach, 1.200.000transistores, tecnologa de 0,8 micras,capacidad de direccionar 64 Tbytes dememoria virtual; recorre la Enciclope-dia Britnica en 3,5 segundos.

Pentium II, ao 1997, 450 MHz de reloj,arquitectura MMX, 2,2 y 1,6 voltios dealimentacin.

Pentium III, ao 1999, con 70 instruccio-nes ms que su antecesor orientadas amejorar su capacidad de manejar obje-tos, incluyendo figuras 3D. 9,5 Mtran-sistores, 2,2 voltios de alimentacin,600 MHz de frecuencia de reloj, 0,25micras, rea del chip: 10,17x12,10 mm2.

En la Fig. 1.7, se muestra que la evolucin del numero de transistores (complejidad) de los ele-mentos de esta familia, no es ms que una de las manifestaciones de la ley de Moore y del progreso dela tecnologa de circuitos integrados. En la Fig. 1.8 se muestran las fotos de estos circuitos, as comosu rea relativa.

1

10

100

1000

10000

1970 1975 1980 1985 1990 1995 2000

Evolucin de la complejidad de los CI's

N

me

ro d

e t

ran

sis

tore

s (m

iles

)

Ao

Fig. 1.7 Evolucin del nmero de transistores en los micro-procesadores de la Tabla 1.1

28

Diseo de circuitos y sistemas integrados

P Fecha deIntroduccin ytecnologa

Velocidaddel reloj