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DISEÑO DE UN CONTROLADOR PID ANALÓGICO - …LISIS Y DISEÑO DE UN CONTROLADOR PID ANALÓGICO Centro de Ciencias Aplicadas y Desarrollo Tecnológico-Universidad Nacional Autónoma

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  • REPORTE TCNICO

    ANLISIS Y DISEO DE UN CONTROLADOR

    PID ANALGICO

    1999

    Miguel Angel Bauelos Saucedo

  • ANLISIS Y DISEO DE UN CONTROLADOR PID ANALGICO

    Centro de Ciencias Aplicadas y Desarrollo Tecnolgico-Universidad Nacional Autnoma de Mxico

    1

    NDICE

    Pg.

    Resumen 1

    I. Introduccin 1

    II Etapa proporcional 2

    III Etapa integradora 2

    IV. Etapa derivadora 5

    V Etapa sumadora 8

    VI. Modelo de una planta 10

    VII. Sistema de control 14

    VIII. Conclusiones 17

    IX. Referencias 17

    Nota: Los logotipos del presente reporte y los pies de pgina han sido modificados para

    reflejar el nombre actual de la dependencia.

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    2

    ANLISIS Y DISEO DE UN CONTROLADOR PID ANALGICO

    RESUMEN

    En este reporte se presenta el diseo y pruebas experimentales de un controlador PID de

    tipo paralelo, implementado analgicamente. Ello permite entender de una forma prctica y

    sencilla el funcionamiento de cada una de las etapas que constituyen un controlador PID. El

    diseo se basa en amplificadores operacionales estndar y para probarlo se utiliz una

    planta de segundo orden implementada electrnicamente.

    I. INTRODUCCIN

    Se considera que el 90% de la aplicaciones de control de procesos se pueden resolver con

    un controlador PID (Proporcional-Integral-Derivativo) [1]. En la actualidad, la mayora de

    los controladores PID son de tipo digital, sin embargo una implantacin analgica puede

    ser mucho ms econmica e igual de efectiva. Por ello resulta importante retomar la lnea

    de diseo de controladores analgicos y es el motivo de este desarrollo.

    Aun y cuando existen distintas configuraciones de controladores PID, el ms citado en la

    literatura es el de tipo paralelo. Si bien no corresponde al tipo ms comn en las

    implementaciones industriales, si se considera un buen punto de partida para el anlisis de

    este tipo de controladores.

    En la figura 1 se muestra un diagrama de bloques de un controlador PID paralelo el cual

    cumple con la siguiente funcin de transferencia

    )()1

    1()( sEsTsT

    KsU di

    p (1)

    donde

    U(s) es la accin de control o salida del controlador

    Kp es la ganancia de la accin proporcional

    Ti es la constante de tiempo de la accin integral

    Td es la constante de tiempo de la accin derivativa y,

    E(s) es la seal de error

    Fig. 1. Diagrama de bloques de un controlador PID paralelo.

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    3

    De acuerdo con la expresin (1), se puede observar que la implementacin de la funcin de

    transferencia del controlador PID requiere de una etapa de ganancia (Kp), una etapa

    integradora (1/Tis), una etapa derivadora (Tds) y un sumador. Adems, para generar la seal

    de error (salida entrada) se necesita de un amplificador diferencial. Todas las etapas

    anteriormente mencionadas son susceptibles de su implementacin electrnica.

    II. ETAPA PROPORCIONAL

    La etapa proporcional de un controlador es la etapa ms simple, ya que consiste en un

    amplificador con una ganancia (Kp) ajustable. Su funcin es aumentar la velocidad de

    respuesta y reducir el error en estado estacionario del sistema. Esta etapa se puede

    implementar fcilmente mediante una configuracin inversora como la mostrada en la

    figura 2.

    Fig. 2. Configuracin inversora.

    La ganancia del circuito est dada por

    1

    2

    R

    R

    V

    V

    in

    out (2)

    y resulta ms prctica que una configuracin no-inversora, ya que en este caso es posible

    generar ganancias menores a uno.

    III. ETAPA INTEGRADORA

    La etapa integradora le aade capacidad de procesamiento temporal al controlador.

    Esencialmente se trata de una etapa que guardar una historia de la magnitud del error y

    contribuir a reducir a cero el error en estado estacionario. En la figura 3 se muestra el

    diagrama de una etapa integradora basada en amplificadores operacionales. El capacitor en

    el lazo de retroalimentacin es el elemento que acta como memoria de la historia del

    error en el sistema.

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    4

    Fig. 3. Etapa integradora.

    La ganancia de esta etapa est dada por

    1

    1

    21

    2

    CsRR

    R

    V

    V

    in

    out (3)

    donde si R2Cs1 entonces se tiene

    sCsRR

    R

    V

    V

    in

    out

    11

    21

    2 (4)

    con

    CRR

    CRR1

    2

    21 (5)

    y por lo tanto el circuito se aproxima a un integrador ideal. En importante recordar que la

    presencia de R2 es necesaria para proporcionar una ruta de retroalimentacin en C.D.

    (corriente directa), y prevenir con ello la saturacin del amplificador debido a la corriente

    de bias.

    En la expresin (5) podemos observar que para cambiar la constante de tiempo del

    integrador podemos variar ya sea R1 C; sin embargo, resulta ms prctico variar R1. En la

    figura 4 se muestra la respuesta en frecuencia del integrador de la figura 3, simulada en

    PSPICE. Si se compara con la simulacin en MATLAB de la expresin (3) (ver figura 5),

    se puede ver que no hay diferencia.

    Fig. 4. Respuesta en frecuencia del integrador.

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    5

    Fig. 5. Simulacin en Matlab de la respuesta en frecuencia.

    No obstante, esta similitud, entre el comportamiento del circuito y del modelo matemtico,

    slo se conservar cuando la respuesta en frecuencia del integrador se mantenga dentro de

    la respuesta en frecuencia del amplificador operacional (ver figura 6). Dicho de otra

    manera, la expresin (3) funcionar mientras no se demande un ancho de banda superior al

    que puede proporcionar el amplificador operacional. Adicionalmente, en la figura 6 se

    muestra la respuesta en frecuencia de un integrador ideal (expresin (4)). Se observa que la

    respuesta en frecuencia caracterstica de un integrador consiste en una pendiente de 20 dB

    que cruza el eje de 0 dB en CR

    f12

    1

    (con los valores mostrados en el circuito de la

    figura 3, f=3386.3 Hz). En el caso del integrador real, esta caracterstica slo se manifiesta

    a partir de CR

    fc22

    1

    (en este caso fc=338.63 Hz), que es la frecuencia de corte, y por lo

    tanto el circuito slo funcionar como integrador para frecuencias mayores a fc. Si se desea

    ampliar el intervalo de frecuencias para las que el circuito funciona como integrador se

    deber aumentar el valor de R2. Sin embargo, esto incrementa la ganancia en C.D. del

    amplificador y con ella sus errores asociados tales como: errores de voltaje de offset y

    corriente de bias, por lo que debern tomarse las precauciones necesarias.

    Fig. 6. Respuesta en frecuencia: A) del amplificador operacional,

    B) de un integrador ideal, C) del integrador de la fig. 3.

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    6

    Las diferencias entre un integrador ideal y un circuito real tambin se manifiestan en la

    respuesta temporal, tal y como se observa en la figura 7. En ella se muestra el efecto de una

    entrada escaln. En el caso ideal la respuesta es una rampa, mientras que en el caso real se

    obtiene una respuesta exponencial. Si realizamos una ampliacin a la grfica (ver figura 8),

    se puede observar que la respuesta del circuito real se aproxima a la ideal slo durante

    algunas constantes de tiempo (recurdese que en este caso =47 s).

    Fig. 7. Respuesta a una entrada escaln: A) de un integrador ideal, B) de un integrador real.

    Fig. 8. Ampliacin de la respuesta a entrada escaln: A) de un integrador ideal, B) de un integrador real.

    IV. ETAPA DERIVADORA

    Aunque la etapa integradora sirve para reducir el error en estado estacionario, tiene el

    inconveniente de que reduce la velocidad de respuesta del sistema. El aadir una etapa

    derivadora al controlador permite mejorar el amortiguamiento del sistema, lo cual permite

    aumentar la accin proporcional y con ello volver a aumentar la velocidad de respuesta.

    Para implementar esta etapa se propone el circuito de la figura 9.

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    7

    Fig. 9. Circuito derivador.

    Este circuito tiene una funcin de transferencia dada por

    12

    1

    CsR

    CsR

    V

    V

    i

    o (6)

    donde si R2Cs1 entonces la respuesta se aproxima a la de un derivador ideal

    sCsRV

    Vd

    i

    o 1 (7)

    donde d=R1C es la constante de tiempo del derivador.

    En la figura 10 se muestra la respuesta en frecuencia del circuito derivador propuesto. La

    curva A) corresponde a un amplificador operacional en malla abierta. La curva B)

    constituye la respuesta de un derivador ideal, la cual consiste en una recta con pendiente de

    +20 dB, que cruza los 0 dB en una frecuencia CR

    f12

    1

    (con los valores mostrados en el

    circuito de la figura 9, f=3386.3 Hz). La curva C) es la respuesta de un derivador real,

    donde la pendiente caracterstica de +20 dB deja de presentarse en las cercanas de

    CRfc

    22

    1

    , donde fc es la frecuencia del polo de la funcin de transferencia de la

    expresin (6) (en este caso fc=33,863 Hz). La inclusin de la resistencia R2 , y por lo tanto

    de un polo adicional, permite limitar la ganancia a altas frecuencias y con ello disminuir el

    ruido. De no hacerse esto ltimo, el derivador presentara una curva como la mostrada en la

    figura 11. Ah se observa un pico de 30 dB, que resulta indeseable debido a que representa

    una ganancia adicional al ruido en frecuencias cercanas a ese pico.

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    8

    Fig. 10. Respuesta en frecuencia: A) amplificador operacional en malla abierta,

    B) derivador ideal, C)derivador real.

    Fig. 11. Respuesta en frecuencia del derivador real, pero sin R2.

    En general se recomienda que fcf, y adems la curva de respuesta del derivador debe estar

    contenida dentro del ancho de banda del amplificador operacional. Para ello se tiene que

    cumplir que fc

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    9

    donde

    GBP es el producto ganancia-ancho de banda del amplificador operacional.

    R1, C son los componentes utilizados en el derivador.

    En la figura 12 se muestra una simulacin de la respuesta en el tiempo del derivador a una

    entrada escaln. La espiga que se produce tiene en este caso un ancho de 23s, que puede

    considerarse como una buena aproximacin, considerando que la constante de tiempo es

    de 47 s y que la mayor parte de ella se concentra en un ancho de 10 s segn se observa

    en la figura 13.

    Fig. 12. Respuesta escaln del derivador.

    Fig. 13. Ampliacin de la respuesta escaln del derivador.

    V. ETAPA SUMADORA

    De acuerdo con el diagrama de bloques del sistema de control mostrado en la figura 1 se

    requieren dos puntos suma. Para determinar el error en el sistema es necesario calcular la

    diferencia entre la entrada (valor de referencia) y la salida del sistema. Esto se puede

    implementar mediante una configuracin amplificador diferencial como la del circuito

    mostrado en la figura 14.

    Fig. 14. Amplificador diferencial.

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    10

    Considerando todas las resistencias iguales se tiene que

    acintroalimentinout VVV Re (9)

    aunque para efectos prcticos bastar que las resistencias satisfagan la siguiente relacin

    3

    4

    1

    2

    R

    R

    R

    R (10)

    lo cual se puede lograr fcilmente si se hace, por ejemplo, R4 variable.

    El segundo punto suma que se requiere es donde se agregan las seales del error, la integral

    del error y la derivada del error. Para ello se puede utilizar un amplificador sumador

    inversor como el mostrado en la figura 15.

    Fig.14. Diagrama de un sumador.

    Este sumador funciona de acuerdo con la siguiente expresin

    321 R

    V

    R

    V

    R

    VRV CBAfout (10)

    El utilizar un sumador inversor tiene la ventaja de que podemos manipular de manera

    independiente cada una de las ganancias, y entonces utilizar esta etapa para ajustar las

    constantes del integrador y del derivador.

    La precaucin que requiere este circuito es que se debe vigilar que el ancho de banda del

    mismo sea suficiente para manejar las respuestas de las etapas anteriores. El ancho de

    banda del sumador est dado por

    NA

    GBPBW (11)

    donde GBP es el producto ancho de banda del amplificador operacional utilizado y

    AN es la ganancia de ruido del sumador, y est a su vez dada por

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    11

    321

    1RRR

    RA FN (12)

    Por ejemplo, si consideramos R1=5k, R2=R3=6k, RF=100k y GBP=5.5 MHz, tendramos que AN=54.3 y por lo tanto un ancho de banda BW=101.289 kHz. En la figura

    16 se muestran las curvas de respuesta en frecuencia para el sumador, el integrador y el

    derivador. Ntese como la curva del sumador contiene a las otras dos, lo cual es necesario

    para no distorsionar la respuesta proporcionada por el integrador y el sumador.

    Fig. 16. Respuesta en frecuencia de: A) El circuito sumador,

    B) el circuito integrador, C) el circuito derivador.

    Si hacemos variable alguna de las resistencias del sumador (en este caso R2 y R3), al

    ajustarla se modificar tambin la ganancia de ruido y por lo tanto el ancho de banda del

    sumador. Por ello deber comprobarse que en todos los casos la respuesta en frecuencia del

    sumador contiene a las del derivador y el integrador.

    VI. MODELO DE UNA PLANTA

    En los prrafos anteriores se ha explicado el funcionamiento de cada una de las etapas que

    constituyen un controlador PID analgico. Para completar nuestro sistema de control

    necesitamos ahora definir una planta. Por simplicidad hemos elegido proponer un circuito

    electrnico que funcione como una planta de segundo orden con un comportamiento

    subamortiguado. Esto lo implementamos mediante un filtro paso-bajas tipo Sallen-Key de

    segundo orden como el mostrado en la figura 17.

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    12

    Fig. 17. Planta de segundo orden.

    El circuito tiene la siguiente funcin de transferencia

    2121122211

    2

    2121

    1111

    1

    CCRRs

    CRCRCRs

    CCRR

    V

    V

    in

    o

    (13)

    donde

    3

    43

    R

    RR

    (14)

    y dado que RRR 21 y CCC 21 , e igualando a la expresin general de un sistema

    de segundo orden se tiene

    22

    20

    22

    2

    22

    213

    1

    nn

    n

    in

    o

    ss

    K

    CRs

    RCs

    CR

    V

    V

    (15)

    donde se observa que

    22

    2 1

    CRn

    y por lo tanto la frecuencia natural no-amortiguada ser

    RCn

    1 (16)

    adems de (15) se tiene que

    n

    RC

    2

    3

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    13

    de donde podemos despejar el factor de amortiguamiento relativo

    3

    4

    21

    2

    3

    R

    R

    (17)

    En la figura 18 se muestra la variacin del factor de amortiguamiento relativo en funcin de

    la relacin de resistencias R4/R3. En este circuito el factor de amortiguamiento se puede

    variar entre cero y uno. Aunque de acuerdo con las expresiones desarrolladas se puede

    conseguir un negativo si R4>2R3, en la prctica lo que sucede es que el circuito se vuelve

    inestable y se satura.

    Fig. 18. Variacin del factor de amortiguamiento vs. R4/R3.

    Para los valores mostrados en la figura 17, se tiene que n=10,000 y =0.25, y por lo tanto tendr un comportamiento subamortiguado de acuerdo con la siguiente funcin de

    transferencia.

    842

    8

    10)10(5.0

    )10(5.2)(

    sssGP (18)

    En la figura 19 se muestra la curva de respuesta en frecuencia del filtro paso-bajas

    propuesto como planta. Ntese el pico en la curva, el cual es caracterstico de los sistemas

    subamortiguados. Adems, es importante remarcar que la frecuencia natural de la planta

    n implica una frecuencia de 1.591 kHz, la cual queda dentro del rango de operacin tanto del integrador como del derivador segn se observa en la figura 16.

    La respuesta a entrada escaln de la planta se muestra a su vez en la figura 20, como una

    simulacin en PSPICE, y se puede comparar con la simulacin de la expresin (18) en

    MATLAB que se muestra en la figura 20a; se observa que el modelo matemtico se

    aproxima al comportamiento del circuito.

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    14

    Fig. 19. Respuesta en frecuencia de la planta.

    Fig.20. Respuesta escaln [u-1(t-500s)] de la planta (simulacin en PSPICE).

    Fig. 20a. Respuesta escaln [u-1(t-500s)] de la planta (simulacin en MATLAB).

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    15

    VII. SISTEMA DE CONTROL

    Una vez que se han presentado las etapas que constituyen el controlador PID y la planta, se

    presentarn en forma conjunta y se mostrar su comportamiento. En la figura 21 se muestra

    el circuito completo con el controlador PID y la planta.

    Fig. 21. Diagrama del sistema de control completo.

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    16

    El sumador de entrada, el cual calcula la seal de error, est formado por el amplificador

    diferencial U2A. La seal de retroalimentacin proveniente de la salida de la planta se

    encuentra conectada a la entrada no-inversora en lugar de la entrada inversora debido al

    cambio de signo que sufre la seal al pasar por las etapas del controlador (obsrvese que a

    este amplificador le siguen tres etapas de amplificadores inversores). A la salida del

    sumador de entrada se conectan tres amplificadores, U1A, U1B y U1C, los cuales

    funcionan como un seguidor inversor, un derivador inversor y un integrador inversor

    respectivamente. Las salidas de estos amplificadores se suman mediante el amplificador

    U1D, el cual es un sumador inversor. De esta manera es posible variar la ganancia de las

    etapas derivadora e integradora utilizando las resistencias R25 y R26, respectivamente.

    Despus del sumador inversor se encuentra un amplificador inversor U2B que sirve para

    ajustar la ganancia proporcional del controlador Kp, mediante la resistencia R27. La salida

    de esta ltima etapa se conecta directamente a la entrada del filtro paso-bajas U2C que

    funciona como planta. Finalmente, la salida de la planta se retroalimenta hacia el sumador

    de entrada para cerrar el lazo de control.

    De acuerdo con la figura 1, se deben sumar directamente la seal de error, la integral del

    error y la derivada del error antes de aplicarse al bloque proporcional (Kp). Sin embargo, al

    no ser iguales todas las resistencias del sumador inversor (U1D), se debern ajustar las

    ganancias del controlador. De acuerdo con el diagrama de la figura 21, la seal de error se

    ve amplificada por un factor R29/R28, la integral del error por un factor R29/R26, y la

    derivada del error por un factor R29/R25. Esto hace que la accin de control (salida del

    amplificador U2B), considerando que 1516 sCR y 1618 sCR , este dada finalmente

    por

    )(1

    1)(2925

    5292815

    2928

    62926173128

    2927 sEsRR

    CRRR

    sRR

    CRRRRR

    RRsU

    (19)

    donde

    3128

    2927

    RR

    RRK p (20)

    28

    62617

    R

    CRRTi (21)

    25

    52815

    R

    CRRTd (22)

    Si consideramos los valores de los componentes del circuito de la figura 21, se tiene Kp=20,

    Ti=564 s y Td=39.166 s. En la figura 22 se muestra el diagrama de bloques en

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    17

    SIMULINK del controlador correspondiente a la expresin (19) y la planta de acuerdo con

    la expresin (18).

    En la figura 23 se presenta la simulacin en MATLAB de la respuesta del sistema a una

    entrada escaln unitario. Se puede observar que el resultado es casi idntico a la simulacin

    del circuito electrnico en PSPICE (ver figura 23a). Finalmente, en la figura 24 se muestra

    la respuesta real en el osciloscopio del sistema implementado, la cual es muy similar a las

    simulaciones realizadas.

    Fig. 22. Diagrama de bloques del controlador y la planta.

    Fig. 23. Simulacin en MATLAB de la respuesta del sistema a entrada escaln unitario.

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    18

    Fig. 23a. Simulacin en PSPICE del circuito a entrada escaln unitario.

    Fig. 24. Oscilograma del circuito real. A) Entrada escaln. B) Respuesta de la planta

    en malla abierta. C) Respuesta del sistema con el controlador PID implementado.

    VIII. CONCLUSIONES

    Se ha diseado y analizado un controlador electrnico analgico PID tipo paralelo, y se ha

    ejemplificado su funcionamiento con un sistema electrnico de segundo orden. El

    controlador presenta un ajuste independiente de cada uno de sus parmetros Kp, Ti y Td. Se

    han presentado tambin las limitaciones de la respuesta en frecuencia de la implementacin

    electrnica de cada una de las etapas. Los resultados derivados del modelado matemtico

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    19

    coinciden con el comportamiento real del circuito. Finalmente, la eficacia del controlador

    qued probada al poder controlar de manera ms que aceptable la respuesta de un sistema

    de segundo orden subamortiguado (=0.25).

    IX. REFERENCIAS

    1. K. strm, T. Hgglund. PID controllers: theory, design, and tuning. (Ed. Instrument Society of America), (2nd edition, 1995).

    2. F. Frhr, F. Orttenburger. Introduccin al control electrnico. (Ed. Marcombo), (1986). 3. National Semiconductor. National Operational Amplifiers Databook. (Ed.

    NSC),(1995).

    4. S. Soclof. Design and applications of Analog Integrated Circuits. (Ed. Prentice Hall),(1991).