디지털 집적회로 논리게이트 - KOCWelearning.kocw.net/contents4/document/lec/2012/... · 2013-07-30 · 4/62 디지털 집적회로 논리게이트 디지털 논리게이트

디지털 집적회로 논리게이트

IT CookBook, 최신 VLSI 설계, 조준동, 성균관대학교

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다양한 종류의 디지털 집적회로 논리게이트의 설계방식에 대해 알아본다

정적/동적 CMOS 논리게이트에 대해 알아본다

의사 NMOS 논리게이트, DCVSL, 패스 트랜지스터 논리게이트, 트랜스미션 게이트에 대해서 알아본다

학습목표

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목 차

1.정적CMOS 논리게이트

2.동적CMOS 논리게이트

3.의사NMOS 논리게이트

4.DCVSL

5.패스 트랜지스터 논리게이트

6.트랜스미션 게이트

7.단열 회로

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디지털 집적회로 논리게이트

디지털 논리게이트 설계시 고려사항

1. 논리게이트의 신호 전달 속도 tpd를 개선하기 위해서는 식 (6.1)에서와 같이

작은 정전용량, 높은 전류, 작은 전압 스윙이 필요

I=C dV/dt이므로, C는 정전용량, I는 전류, ΔV는 전압 스윙 폭을 말함

2. 논리게이트의 면적은 트랜지스터의 수, 트랜지스터 회로의 크기, 연결선의

복잡도에 따라 정해진다.

3. 전력소모는 입력 데이터의 변환에 따른 스위칭 동작 수, 클록의 사용 여부,

노드 정전용량, 회로 크기에 따라 달라진다.

4. 연결선의 복잡도는 연결선의 수, 길이 등에 따라 결정된다.

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Section 01 정적 CMOS 논리게이트

1.1 정적 CMOS 논리게이트의 동작 및 구조 .

• 정적 CMOS 논리게이트 : MOS 회로의 전원에서 출력 노드까지 전도 패스를

형성시켜 신호를 구동하고 결정하는 논리회로

• 트라이-스테이트 논리상태 : 출력에 전압 레벨이 전송되지 않는 상태

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CMOS 논리게이트의 듀얼관계

• [그림 6-2] : PMOS 풀업

네트워크와 NMOS 풀다운

네트워크는 듀얼관계에 있다.

• 듀얼관계 : 서로 반대되는 특성을

갖는 것

• 한 쪽이 OR면, 다른 쪽은 AND

• 한 쪽이 AND면, 다른 쪽은 OR

• 두 네트워크의 입력도 서로

보수 관계에 있다.

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1.2 기본 정적 CMOS 논리게이트의 종류 .

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• CMOS NAND 및 NOR 논리게이트를 설계할 때 주의점: 부하 회로와 구동

회로의 소자 전달 전도도가 같도록 설계해야 한다.

• NAND

• NOR

• 전달 전도도를 같게 하려면 P-채널 폭, N-채널 폭 및 P-채널 길이, N-채널

길이를 조절해야 한다.

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1.3 복합 CMOS 논리게이트의 설계 .

• 듀얼관계를 이용한 NAND 게이트와 NOR 게이트

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1.4 CMOS네트워크 변환 .

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• 드모르강의 법칙을 이용하면 다음과 같이 OR 또는 AND 게이트를 NOR 또는

NAND 게이트로 변환이 가능하다.

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Section 02 동적 CMOS 논리게이트

2.1 동적CMOS 논리게이트의 동작 및 구조 .

동적 CMOS 논리게이트의 기본 동작

• 정적 CMOS 논리게이트는 출력이 입력의 변화에 따라 평가되는 반면, 동적

CMOS 논리게이트는 각 클록 사이클에서 출력이 평가되는 구조를 가진다.

• 동적 CMOS 논리게이트의 특징

• 회로가 간단하고 고속 동작이 가능하다.

• 드레인과 벌크 사이에 누설 전류가 발생한다. 이를 보상하기 위한

주기적 전하 보충이 필요하다.

• 전기장 및 방사선에 의한 외부 노이즈 영향이 크다.

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동적 CMOS 논리게이트의 구조 및 구성요소

• 를 입력으로 하는 클록 회로는 프리차징

기능을 담당한다.

• 프리차징을 위해서는 한 개의 풀업 PMOS와

풀다운 NMOS가 사용된다.

• 논리 블록 회로는 NMOS로 구성되며, 입력에

따른 스위칭 기능을 담당하는데 클록을

이용하여 동기화된 동작을 수행한다.

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동적 CMOS 논리게이트의 동작

• 클록 0일 때는 [그림 6-16]처럼

프리차징을 수행한다.

• 이때 PMOS가 ON이 되어 VDD가 출력

노드에 커패시터로 충전된다.

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• 클록이 1일 때 PMOS 대신 NMOS 논리

블록이 동작하며, 신호가 입력되고 논리가

평가되어 결과가 출력된다. 출력 노드는

입력에 따라 방전 또는 유지상태가 된다.

• 입력이 1이면 NMOS 논리블록이 ON되어

GND로 패스가 형성되고, 방전이 발생하여

0을 출력한다.

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• [그림 6-17] : NMOS 논리 블록 아래

발이라고 불리는 NMOS를 달았다.

=> 프리차징 기간 동안에 NMOS

논리 블록이 온 상태에 있더라도

프리차징 기간 동안 발의 클록

입력이 0이기 때문에, NMOS 논리

블록을 통하여 GND까지의 데이터의

방전을 차단하기 위해서다. 이렇게

함으로써 프리차지하는 동안 출력

값이 바뀌지 않도록 한다.

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• 클록이 1일 때,

• NMOS 논리 블록의 입력이 0일 때, NMOS 논리 블록이 OFF되어 출력이

이전 값을 유지한다.

• 입력이 1일 때는 NMOS 논리 클록이 ON되어 GND로 패스가 형성되어

방전이 발생하고 0이 출력된다.

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• 클록이 0일 때,

• PMOS가 ON되어 VDD가 출력 노드에 커패시터로 충전되는 프리차징이

수행된다. 따라서 1이 출력된다.

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단조 증가 제약조건

• 단조 증가 제약 조건 : 동적 CMOS 게이트는 평가하는 동안에는 입력이

1에서 0으로 바뀌면 안 된다.

=> 평가 기간 동안에 출력은 0으로 유지되어야 하기 때문

• 동적 게이트의 입력이 0에서 1로 바뀔 때 출력은 1에서 0으로 변할 수

있으나, 그 출력이 게이트의 다음 단에 연결된 동적 게트의 입력으로

사용되므로, 그 다음 단의 입력은 1에서 0으로 바뀌어 입력되는 결과가

나온다.PMOS와 NMOS는 구조상으로도 대칭이며, 서로 상보적인 스위칭

동작을 한다. – 오동작의 원인

• 두 개의 동적 게이트를 직렬 형태로

접속하면 오류가 발생하므로 2개의

동적 CMSO를 직렬 형태로 접속하는

것이 불가능해진다.

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• 각 단계는 인버터 기능을 수행하기 때문에 입력이 1이면 출력1은 0,

출력2는 1이 되는 것이 정상이나 그림은 출력2가 0. 이러한 현상을

방지하기 위한 방법이 C2MOS 논리게이트와 도미노 CMOS

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• 동적 CMOS 논리게이트는 VDD와 GND 사이에 정적 전류가 존재하지

않지만, 정적 CMOS 논리게이트와는 달리 클록을 사용하기 때문에 상당한

클록 부하를 가진다. 따라서 프리차징 단계에서 상당한 스위칭 동작이

일어난다. 스위칭 동작으로 정적 CMOS에 비해 전력소모가 크기 때문에

특별한 경우를 제외하고는 전력소모가 중요한 응용시스템에서는 사용되지

않는다.

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2.2 동적 C2MOS 논리게이트 .

• 동적 C2MOS 논리게이트

• 동적 CMOS 논리게이트의 단조

증가 문제를 해결하는 방안으로

제안되었다.

• PMOS 논리 블록과 출력 선 사이에

클록 신호를 인가하고, 출력 선과

NMOS 논리 블록 사이에 클록

신호를 인가하는 형태

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• [그림 6-23]

• 클록이 ON 기간 동안, 논리 블록의 평가(E)가 이루어짐.

• 클록이 OFF 기간 동안, 출력노드는 고 임피던스 상태(Z)가 됨

• 이러한 동작 특성을 이용하면 동적 CMOS 논리게이트의 단조 증가 문제를

해결할 수 있다.

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2.3 CMOS 도미노 논리게이트 .

• CMOS 도미노 논리게이트는 논리회로를 직렬로 연결하기 위해 C2MOS

논리게이트에서 같이 2개의 위상을 가진 클록을 사용하는 대신 단일 위산

클록만으로 프리차징하고 논리를 평가하는 구조

• 동적 CMOS 논리게이트의 출력에 CMOS 정적 인버터 연결함으로써 다음 단의

모든 논리 기능을 담당하는 NMOS를 OFF시킨다.

• CMOS 도미노 논리게이트는 0에서 1로의 한 방향으로만 스위칭이 존재하는

동작상의 한계를 가지고 있다. 반면, 인버터를 사용하기 때문에 글리치 발생의

전파가 방지되는 장점이 있다.

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• 각각의 CMOS 도미노 게이트는 다음 단의 게이트를 동작시키게 만든다.

• 게이트들은 차례대로 평가되지만 프리차지는 클록을 이용하여 동시에 병렬로

수행된다.

• 또한 인버터 2개를 달아 주었기 때문에 결국 출력은 인버터를 달기 전과

동일해진다.

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듀얼 레일 도미노

• CMOS 도미노 게이트는

인버터를 달아야 하기 때문에

AND, OR는 구현이 가능하지만

NAND, NOR, XOR는 구현이

불가하다. 이 문제를 해결하기

위해 사용하는 것

• 듀얼 레일 도미노를 이용하면

AND와 NAND를 동시에 구현할

수 있다.

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전하공유 현상

• 부하 정전용량이 Cx와 Cy로 분리되어 출력이 반감되어 나타나는 현상

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전하공유 현상

• 클록이 1인 동안 프리차지 트랜지스터가 OFF 상태에 있게 되는데, 이 때

흐르는 누설 전류를 IOFF라고 한다. 매 평가 기간마다 이와 같은 전류 누설이

발생하므로 전력 손실이 상당히 커진다.

• 그 문제를 해결하기 위한 방법 중 하나는 위크 키퍼를 달아 누설 전류를

줄이는 것.

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Section 03 의사 NMOS 논리게이트

• 일반적으로 CMOS 게이트를 많이 사용하고 있지만, 성능을 개선하거나

레이아웃 면적을 줄일 필요가 있을 때는 다른 형태의 게이트가 필요할지도

모른다.

• 직렬로 쌓아 올린 스택구조는 속도가 느리기 때문에, 스택의 높이를 제한하기

위해서 게이트의 입력 수를 3 또는 4로 제한해야 할 경우가 생긴다. 즉, [그림

6-31]처럼 게이트의 최대 입력 핀의 수를 3으로 제한하여 fanin 트리를

사용하는 것이다.

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• 의사 NMOS를 이용한 NOR 게이트의 경우, CMOS와 같이 직렬로 연결된

풀업 트랜지스터를 가지고 있지 않아서 속도가 빠르다는 장점이 있다.

• 의사 NMOS 게이트는 논리 값 조절을 위하여 MOS 비율이 필요하다.

• 의사 NMOS 게이트의 부하 네트워크용 풀업 PMOS는 2배 이상의 채널길이가

필요하며, 구동 네트워크용 풀다운 NMOS는 2배 이상의 채널 폭이 필요하다.

• 의사 NMOS 논리게이트는 회로가 간단하고, 면적이 감소된다는 장점이

있으나, 정적 전류가 발생하여 소모 전력이 큰 단점을 가지고 있다. 또한 풀업

트랜지스터의 출력 전압 스윙이 줄어들어서 노이즈에 취약하다.

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• CMOS 논리게이트는 NMOS 논리게이트에 비해 트랜지스터 수가 대략적으로

2배 필요하다. 따라서 면적이 2배가 되고, 이에 따라 입력 커패시턴스 부하도

2배가 되어 속도가 ½로 줄어드는 단점이 있다. 반면 정적 소모전력이 거의

없어서 소비전력이 감소되는 장점이 있다.

• 정적 CMOS 논리게이트는 스위칭이 발생할 때만 전력을 소모하는 반면

NMOS 논리게이트는 동적 전력뿐 아니라 정적 전력을 소비한다. 그 이유는

출력 스위칭에 관계없이 출력이 low일 때마다 부하 저항과 NMOS 구동

네트워크를 통하여 VDD와 GND 사이에 전류 패스가 일어나기 때문이다.

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• DCVSL 회로는 듀얼 레일 회로를 사용한다.

• 듀얼 레일 논리회로 : F와 그의 보수 F를 동시에 출력하는 기능이 있는 회로

• 듀얼 레일 회로의 특징

• 보수 입력, 보수 출력

• 유효입력 슬류레이트 2배

• 보수 출력으로 설계 유용성 증가

• 논리 평가용으로 NMOS 풀다운 블록을 사용하고, 한 개의 PMOS 풀업

래치를 사용함

Section 04 DCVSL

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Section 04 DCVSL

정적 DCVSL

• 정적 DCVSL은 동적 CMOS와 속도가 거의 비슷하고 정적 CMOS와 같이

아주 적은 정적 전력을 모소한다. 하지만 동적 CMSO보다 2배 많은

트랜지스터를 사용하고 두 배 많은 동적 전력을 소모한다.

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Section 04 DCVSL

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Section 04 DCVSL

동적 DCVSL

• 정적 DCVSL은 한 개의 PMOS 쌍을 이용해 PMOS가 상호 교차 연결되어

있지만, 동적 DCVSL은 별도의 PMOS를 병렬로 정렬하고 그 PMOS의

게이트에 클록을 연결한다. 앞에서 설명한 동적 CMOS처럼 클록 신호 가

0일 때 평가하고, 가 1일 때 래치한다.

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Section 05 패스 트랜지스터 논리게이트

5.1 패스 트랜지스터의 기본 회로 .

• 패스 트랜지스터 : NMOS와 PMOS를 모두 사용하는 CMOS의 단점인

복잡성을 보완하는 동시에, NMOS를 하나만 사용하는 NMOS-only 스위치의

단점인 문턱 전압 손실을 보완하기 위해 고안되었다.

• 고 집적도, 고속, 저전력의 장점을 모두 가지고 있는 논리게이트

• 성능과 집적도 면에서는 동적 CMOS의 차선책으로 사용할 수 있으며,

전력소모 면에서는 정적 CMOS의 차선택으로 사용할 수 있다.

• 패스 트랜지스터 논리가 CMOS 논리 스타일과 다른 점

• 논리 트랜지스터 논리의 소스가 공급 전압 라인에 연결된 것이 아니라

입력 시그널에 연결되었다는 것

• 정적 전력소모가 없으며, CMOS 논리에서와 같이 NMOS와 PMOS를 모두

사용하는 구조가 아니라 같은 논리를 구현하는 데 둘 중 하나만 사용하면

충분하기 때문에 트랜지스터 수 및 입력 정전용량이 적다는 장점이 있다.

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• 패스 트랜지스터는 MOS의 소스 노드에 공급 전압을 달아주는 기존의

NMOS 또는 CMOS 구조와는 달리, [그림 6-40]처럼 각 트랜지스터의 소스

노드에 입력을 달아준 형태다.

• 따라서 매 순간 여러 개의 입력 중 하나만 출력하는 구조로 되어 있어

멀티플렉서와 같은 형태다.

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• 패스 트랜지스터 출력의 전압 스윙이 공급 전압보다 낮기 때문에 CMOS 회로보다

적은 전력을 소모하는 장점이 있다.

• [그림 6-41(a)]의 경우를 보면, NMOS 트랜지스터를 통과하면서 논리 1을

전달하는 동안 출력 전압이 로 줄어들기 때문에 [그림 6-42]처럼

출력 단에 인버터를 달아서 구동 능력을 회복해야 한다. 따라서 출력 전압이 공급

전압에서 패스 트랜지스터의 문턱전압을 뺀 만큼 출력에 전달되기 때문에, 그

출력 전압을 입력으로 하는 다음 단 인버터의 PMOS가 불완전한 턴 오프동작을

하게 되어 높은 정적 전류가 흐르게 된다.

• 이러한 정적 전류를 최소화하기 위하여, [그림 6-42]에서 보는 바와 같이 약한

PMOS 피드백을 이용하여 패스 트랜지스터 출력을 공급 전압 VDD로 끌어 올린다.

이러한 구조를 LEAP라고 부른다.

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5.2 차등 패스 트랜지스터 회로 .

CPL

• 대표적인 차등 패스 트랜지스터 회로로서 듀얼 레일을 이용한다.

• 각 레일당 2개의 NMOS와 스윙 보상을 위한 하나의 PMOS, 그리고 하나의

인버터로 구성되어 있다.

• 보수 입력 및 출력을 사용할 수 있는 차등 논리의 하나이다.

• 입력에 반전이 안된 신호와 동시에 반전이 된 신호를 필요로 하기 때문에 출력도

마찬가지로 두 가지 신호를 모두 만들어 낸다.

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CPL

• 여기서도 싱글 레일의 경우와 마찬가지로 NMOS 패스 트랜지스터의 출력이 1일

때, Vout = VDD-VTH가 되어 출력 전압 레벨이 떨어지게 되어 그 다음 단에 연결된

인버터의 PMOS가 불완전하게 턴 오프된다. 따라서 높은 정적 전류가 흐르게

되기 때문에, 출력 신호 레벨을 VDD로 복원시켜서 인버터의 정적 전력소모를

최소화하기 위하여 약한 PMOS를 사용한다. 그러나 PMOS로 인하여 발생하는

추가적인 전력소모 및 지연시간을 최소화하기 위한 방법이 필요하게 된다.

• 한가지 설계 포인트로는 인버터를 구동하는 데 필요한 최소의 게이트 폭을 갖는

PMOS 래치를 설계하는 것이다.

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CPL

• [그림 6-44]와 같이 2개의 CPL을 하나의 게이트로 통합하는 방법이 있다.

전력소모는 (a)에 비해서 적으나 한 개의 인버터를 추가함으로써 주유경로의

지연시간이 늘어나는 단점이 있다.

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• CPL의 장점: 트랜지스터 개수가 작아 기생 정전용량이 적고, 동작 속도가 빠르며,

동적 전력소모가 적다.

• [그림 6-45]: CPL을 이용한 다양한 논리게이트의 설계 사례.

• CPL은 XOR 또는 멀티플렉서를 구현하는 경우에 효과적이나, 기타 기본 게이트를

구현하는 것은 트랜지스터 수가 더 많이 필요하여 두 개의 출력이 불필요한

경우에는 오히려 비 효율적이다.

CPL

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• 전가산기의 경우, CPL이 정적 CMOS보다 네 가지 모든 파라미터에 대해서

우수하다.

CPL

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DPL

• CPL에서 문제가 되었던 노이즈 마진과 감소된 공급 전압에서의 속도 저하

문제를 해결하기 위하여, [그림 6-46]처럼 NMOS와 PMOS 네트워크가

병렬로 연결된 구조를 사용한다.

• 그러나 이 방법은 면적이 늘어나고 부하 정전용량이 커지는 단점이 있다.

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DPL

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5.3 SRPTL .

• 출력 인버터가 교차 결합 래치 형태를 취한 것으로 스윙 회복과 출력

버퍼링을 동시에 수행하기 위하여 고안

• 여기에서는 풀업 PMOS 트랜지스터를 제거하였고, NMOS 네트워크의 출력이

바로 게이트 출력이 된다. 또한 인버터가 출력 버퍼 역할을 수행해야 하는

동시에 NMOS 네트워크에 의해 무효화되어야 한다.

• 아주 작은 출력 부하를 가지고 있거나 다음 단에 게이트가 연결되어 있지

않은 경우에만 사용 가능하다.

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5.4 DCVSPTL .

• [그림 6-49]의 DCVSPTL 멀티플렉서는 교차 연결된 형태의 PMOS 래치를

사용하여 빠른 차등 스테이지를 수행하는 장점이 있다.

• DCVSPTL은 다음 단의 논리게이트를 구동하기 위한 출력 논리 스윙을

보존하기 위해 인버터를 사용한다.

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Section 06 트랜스미션 게이트

트랜스미션 게이트

• DPL과 유사하나 한 개의 입력과 한 개의 출력을 가지고 있다.

• 노드 A가 1이면 PMOS와 NMOS가 모두 전도상태가 되어 in에서 out으로 신호가

전달된다. 반대로, A가 0이면 PMOS와 NMOS가 모두 OFF되어 in과 out은 모두

고임피던스 상태가 된다.

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트랜스미션 게이트

• [그림 6-50(c)]는 트랜스미션 게이트를 이용한 4-to-1 멀티플렉서다. 트랜스미션

게이트는 래치나 플립플롭을 설계할 때 자주 사용된다.

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• 레벨-센스티브 : 래치인 경우에는 클록이 low일 때 같은 데이터를 유지하고

클록이 high일 때 입력이 출력에 전달된다.

• 에지-트리거드 : 플립플롭은 클록이 상승할 때 데이터를 저장한다.

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• [그림 6-52]와 [그림 6-53]에서 트랜스미션 게이트를 사용하여 설계한

멀티플렉서 기반의 D-래치와 마스터-슬레이브 레지스터의 결과를 볼 수 있다.

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Section 07 단열 회로

• 디지털 집적회로 논리게이트는 입력의 스위칭에 따라, 공급 전압을 충전하고

방전하는 동안에 전력소모가 발생하는 문제점이 있다. 그러한 스위칭 전력을

줄이는 방법이 단열 회로다.

• 단열 회로는 공급 전압을 0V부터 VDD 사이에서 시간에 따라 서서히 변화시켜,

각 사이클에서 공급 전압의 작은 부분만 소비하고 나머지는 다음 사이클에서

재사용되도록 공급 전압으로 환원하여 전력소모를 줄이는 회로다.

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• [그림 6-54(a)]: 전통적인 방식은 스위치 저항에 걸려 있는 전압 Vr이 높아진다.

• Vi는 입력 전압, Vc는 채널에 걸리는 전압

• [그림 6-54(b)]: 단열 회로에서는 시간에 따라 지속적으로 작은 값을 유지하도록

지연시간 T가 RC보다 크게 되도록 하면서 입력 전압 Vi를 0에서부터 VDD까지

서서히 증가시킨다.

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• T>>RC인 경우에 대한 에너지 소모 Ediss

• T가 RC보다 상당히 커지면 에너지는 0으로 접근한다.

• 공급 전압에서 제거되는 전력은 1/2CVDD2가 되며, 이것은 논리 상태를 취하기

위해 커패시터에 충전하기 위한 최소값이다. 이 에너지는 다시 커패시터로부터

제거되어 공급 전압으로 환원시키기 위해서 Vi를 VDD에서 0으로 서서히

감소시킨다.

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• 단열 회로 인버터는 다이오드 D1, 순방향 전압 Vf를 가지고 있는 트랜지스터

Q1, 다음 단의 부하를 표현하는 정전용량 C로 구성된다. 여기서는 공급 전압

대신 시간에 따라 변하는 전력 클록 를 사용한다.

• 프리차지 단계: 순방향 바이어스 다이오드 D1을 통하여 Vout=VDD-Vf가 되도록

전력 클록이 0에서 VDD로 서서히 증가한다.

• 평가 단계: 전력 클록이 VDD에서 0으로 서서히 감소한다. 입력이 high일 때는

Q1이 전도하여 출력이 0으로 구동되며, Vout=0이 된다. 입력이 low일 때는

출력이 Vout=VDD-Vf로 남게 된다. 이런 방법으로 입력과 출력 사이에서

입력값의 반전이 이루어졌고, “ramped 공급 전압”에 의해서 출력노드의 신호

전이가 VDD에서 0으로 서서히 감소했다.

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• 단열 회로 인버터는 다이오드와 함께 단열 충전을 위해 2-단 클록을 사용한다.

단열 회로 인버터는 다이오드가 CVDDVON의 에너지를 사용한다는 단점이

있다.

• [그림 6-57] : 2-단 전력 클록을 사용하는 PAL 인버터로 동작 속도가 빠르다.

6장 디지털 집적회로 논리게이트 끝

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