表示用 LSI MN89306 - Panasonic...表示用LSI MN89306 5 端子配置図 1) 486/386DXローカルバスモード XIN 1 2 MINTEST ADS 3 # CCLK 4 M/IO 5 # W/R 6 # A23 7 A22 8 A21 9

表示用 LSI

1

MN89306XGA対応LCD表示コントローラ

概　要本LSIは、高速描画、高品質表示が可能なLCD表示用のコントローラです。描画アクセラレータには、2オペランドで16種類のラスタオペレーションに対応したBitBLTアクセラレータを内蔵しています。また、各種のパワーマネジメントをサポートしており、低消費電力なビデオシステムを構築できます。

特　長•液晶表示機能カラーTFT (800 × 600 / 640 × 480)カラー /モノクロDSTN/SSTN

(800 × 600 / 640 × 480)• 表示モード

800 × 600 8 bpp / 4 bpp640 × 480 8 bpp / 4 bpp320 × 480 16 bpp(ただし、640 × 480のパネルに解像度320 × 480で表示した場合)

•ホストインタフェースISA(16ビット)、386、486(16ビット)RISC系CPU(16ビット WAIT/RDY制御)

•メモリインタフェース16 M-bit/4 M-bit EDO/Fast Page/SDRAM 16ビットバス

•メモリライトFIFO16ビット × 4段

• BitBLTアクセラレータビデオメモリ内部間転送ホスト↔ビデオメモリ転送パターン展開2オペランドラスタオペレーション(16種類)可能モノクロ展開転送矩形領域塗りつぶし

•液晶パネル画面サイズ補正画面サイズを水平垂直独立に補正可能

•パワーマネジメント未動作部分の自動クロック停止制御(BitBLT部、グラフィックス部)スタンバイサスペンドスリープ

•電源電圧3.0 V ∼ 3.6 V(ホスト I/F端子は5 V入力可能)

用　途•ワープロ、POS端末、その他LCD表示を持つ各種端末

注 ) bppは、bits per pixelの略です。

保守廃止

保守予定品種、保守品種、廃品種を

一括して保守廃止と表記しています。

MN89306 表示用 LSI

2

ブロック図

MEMORY ACCESS ARBITRATOR

MEMORY I/F

EDO/Fast Page/Synchronous DRAMs

PSCONVVIDEO FIFO

ATTBitBLTPATBLTSTRINGEXTEND

CRTC/LCDC

RAMGRAPHICS

GRAY SCALEENGINE

WRITEFIFO

HOST I/F

ISA/386/486/RISC

HALF FRAMECONTROL

TFTSSTN/DSTN

LCD I/F

PLL

SEQUENCER

保守廃止



表示用 LSI MN89306

3

機能ブロック説明1)ホストインタフェースホストインタフェースでは、ホストバスのアドレスをデコードして、I/Oもしくはメモリアクセスのイネーブル信号を作り出し、チップ内部各ブロックにレジスタリードライト、およびメモリリードライト等の必要な情報を伝達します。データ転送は ISA、386、486、RISC系CPUバスともに16ビットで行います。

HOSTタイプデータバス幅

ISA 16ビット

386SX、486、VL 16ビット

RISC系CPU 16ビット

また、リニアアドレスモードをサポートしているため、CPUでのアドレス計算の時間が短縮されるので、VGA互換のアドレス領域を使用してメモリをアクセスする場合と比較して、高速にメモリアクセスが実行可能です。注 ) 1. ISAバスは、米国 Industry Standard Architectureの登録商標です。

2. VLバスは、米国Video Electronics Standard Associationの登録商標です。

3. VGAは、米国 International Business Machines Corporationの登録商標です。

2)ライトFIFOライトFIFOでは、CPUバスからのメモリライト要求を一時的に蓄える機能を持っており、CPUバスのメモリライトに対するスピードを大幅にアップさせています。FIFOに蓄えられるデータは、16ビットデータの4段分です。表示のリフレッシュサイクル実行中のため、CPUからのメモリアクセスを受け付けることができない時間をこのバッファで吸収できるので、CPUのメモリライトに関する待ち時間を大幅に短縮することができます。また、VGA互換処理の不要な表示モードの場合には、ライトFIFOから直接メモリアクセスアービトレータにデータが送られるため、描画スピードが向上しています。

3)グラフィックスコントローラグラフィックスコントローラでは、ライトFIFOからのデータをレジスタ設定されたモードに従って加工を行います。ライトFIFOからのデータは、このモジュールで動作モードに従ってデータ拡張が行われ、メモリアクセスアービトレータに送られます。また、メモリからリードされたデータは、動作モードに従って加工された後、ホストインタフェースに送られます。

4)メモリアクセスアービトレータメモリアクセスアービトレータでは、ライトFIFOからのメモリアクセス要求、グラフィックコントローラからのメモリアクセス要求、BitBLTブロックからのメモリアクセス要求、LCDコントローラからの表示データリード要求、およびハーフフレームコントローラからのメモリアクセス要求との調停を行い、メモリインタフェースにメモリアクセス要求とアドレス、およびデータを送ります。

5)メモリアクセスインタフェースメモリアクセスインタフェースでは、メモリアクセスアービトレータからの要求信号に従ってメモリアクセスを行います。表示データをできる限り高速に読み込むために、DRAMの高速ページモードを使用しています。高速タイプのDRAMを使用した場合、メモリの持つスピードを最大限に引き出すために、メモリアクセスタイミングは可変となっています。また、チップの動作状態に従ったリフレッシュ信号の出力も行います。

6) CRT/LCDコントローラ表示に必要な表示アドレス、表示イネーブル、垂直同期、水平同期信号の発生を行います。また、垂直方向の画面拡張も行います。

保守廃止




4

機能ブロック説明(つづき)7)ビデオFIFO/PSCONV

ビデオFIFOでは、メモリから高速ページモードで読み込んだデータを一時的に蓄え、CRT/LCDコントローラの制御信号に従って表示データをドット単位に変換して出力します。また、テキストモード時には、フォントアドレスの計算を行い、メモリ I/Fへアクセス要求を発生します。

8)アトリビュートコントローラアトリビュートコントローラでは、ビデオFIFOからのデータを表示モードに従って加工し、各ドットごとの色データを生成します。また、ブリンク処理、アンダライン処理、水平方向の画面拡張も行います。

9) カラーパレットカラーパレットでは、アトリビュートコントローラからのデータで内蔵パレットメモリをアクセスして、

R, G, B各4ビットのデータを生成します。

10) グレイスケールエンジングレイスケールエンジンでは、モノクロSTNタイプの液晶が接続されている場合、カラー信号から輝度計算を行い、モノクロレベル信号を生成します。輝度計算の方式は、G信号のデータをそのままドットの輝度とする方式と、NTSCの輝度計算式を疑似的に計算してドットの輝度を計算する方式の2つを選択できます。生成されたモノクロレベル信号はそのレベルに最適な階調パターンとして出力されます。また、カラーSTNタイプの液晶が接続されている場合、カラーパレットからの RGBデータのそれぞれに対して階調パターンの生成を行います。階調パターンはフレームレート制御により、最大 16階調まで表示可能です。

11) ハーフフレーム制御DSTNのパネルに表示を行う場合に、階調制御が行われた後のデータを画面半分だけビデオメモリ内に蓄えます。半フレーム分のデータをビデオメモリより読み出し、グレイスケールエンジンより送られてくるデータと同時にLCDパネルインタフェースに送ることにより、低い動作周波数で高いリフレッシュレートを実現できます。

12) LCDパネルインタフェースLCDパネルインタフェースでは、接続された液晶パネルに対応して、各種の同期信号、データクロック、表示データを出力します。対応する液晶は、STN（カラー /モノクロ、SSTN/DSTN）とカラーTFTです。また、DSTNの場合には画面の半分の大きさに相当するデータ領域(1ピクセルあたり3ビット)をビデオメモリ内部に確保しなければいけません。

13) BitBLTエンジンBitBLTエンジンは、ホストからビデオメモリもしくはビデオメモリ間でのデータ転送を高速に実行します。転送に関しては、2オペランド（ソース、デスティネーション）ラスタオペレーションに対応し、16種類の演算をサポートしています。また、モノクロソース展開機能によって1 bppのデータを4 bpp/8 bpp/16 bppのデータに変換してデスティネーション領域に転送することも可能です。その他、矩形領域の塗りつぶし機能、トランスペアレント機能を備えています。グラフィックス表示モードにのみ対応しており、パックトピクセルモード(8、16ビット/ピクセル)にて動作します。プレーンモードでは8ドット単位、パックトピクセルモードの4 bppでは2ドット単位でBitBLTエンジンを動作させることが可能です。

保守廃止




5

端子配置図1) 486/386DXローカルバスモード

1X

IN2

MIN

TE

ST3

AD

S#4

CC

LK

5M

/IO

#6

W/R

#7

A23

8A

229

A21

10A

2011

A19

12A

1813

A17

14A

1615

A15

16A

1417

A13

18A

1219

A11

20A

1021

A9

22A

823

A7

24A

625

A5

26A

427

A3

28A

229

BE

3#30

BE

2#31

BE

1#32

96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65B

E0#

MA

1M

A2

MA

3M

A4

MA

5M

A6

MA

7M

A8

MA

9M

A10

(SD

RA

M)

MA

11(S

DR

AM

)LO

GIC

ON

/MC

LKEN

(SD

RA

M)

LC

DO

NB

AC

KO

NL

D0

LD

1L

D2

LD

3L

D4

LD

5L

D6

LD

7V

DD

GN

DU

D0

UD

1U

D2

UD

3U

D4

UD

5U

D6

UD

7

64 FP63 LP62 DISP61 SCK60 VDD59 GND58 BS16#57 LDEV#56 RDY#55 VDD54 GND53 D052 D151 D250 D349 D448 D547 TEST46 D645 D744 D843 VDD42 D941 D1040 D1139 GND38 D1237 D1336 D1435 D1534 EXTCLK33

979899

100101102103104105106107108109110111112113114115116117118119120121122123124125126127128 MCLK(SDRAM)

MA0GNDVDD

RAS#UCAS#/CAS#(SDRAM)

LCAS#/LDQM(SDRAM)WE#

MD15MD14MD13MD12MD11MD10GND

HDQM(SDRAM)MD9MD8MD7MD6MD5MD4MD3MD2MD1MD0

MCS#(SDRAM)VDD

RESETGND

PLLTESTVREF5

XO

(TOP VIEW)

保守廃止




6

端子配置図(つづき)2) 386SXローカルバスモード

1X

IN2

MIN

TE

ST3

AD

S#4

CC

LK

5M

/IO

#6

W/R

#7

A23

8A

229

A21

10A

2011

A19

12A

1813

A17

14A

1615

A15

16A

1417

A13

18A

1219

A11

20A

1021

A9

22A

823

A7

24A

625

A5

26A

427

A3

28A

229

A1

30G

ND

31B

EH

#32

96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65B

EL

#

MA

1M

A2

MA

3M

A4

MA

5M

A6

MA

7M

A8

MA

9M

A10

(SD

RA

M)

MA

11(S

DR

AM

)LO

GIC

ON

/MC

LKEN

(SD

RA

M)

LC

DO

NB

AC

KO

NL

D0

LD

1L

D2

LD

3L

D4

LD

5L

D6

LD

7V

DD

GN

DU

D0

UD

1U

D2

UD

3U

D4

UD

5U

D6

UD

7

64 FP63 LP62 DISP61 SCK60 VDD59 GND58 BS16#57 LDEV#56 RDY#55 VDD54 GND53 D052 D151 D250 D349 D448 D547 TEST46 D645 D744 D843 VDD42 D941 D1040 D1139 GND38 D1237 D1336 D1435 D1534 EXTCLK33

979899

100101102103104105106107108109110111112113114115116117118119120121122123124125126127128 MCLK(SDRAM)

MA0GNDVDD





MCS#(SDRAM)VDD

RESETGND

PLLTESTVREF5

XO

(TOP VIEW)

保守廃止




7

端子配置図(つづき)3) ISAバスモード

1X

IN2

MIN

TE

ST3

AE

N4

SBH

E#

5IO

WR

#6

IOR

D#

7M

EM

W#

8M

EM

R#

9A

2110

A20

11SA

1912

SA18

13SA

1714

SA16

15SA

1516

SA14

17SA

1318

SA12

19SA

1120

SA10

21SA

922

SA8

23SA

724

SA6

25SA

526

SA4

27SA

328

SA2

29SA

130

SA0

31A

2232

96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65R

EFR

ESH

#

MA

1M

A2

MA

3M

A4

MA

5M

A6

MA

7M

A8

MA

9M

A10

(SD

RA

M)

MA

11(S

DR

AM

)LO

GIC

ON

/MC

LKEN

(SD

RA

M)

LC

DO

NB

AC

KO

NL

D0

LD

1L

D2

LD

3L

D4

LD

5L

D6

LD

7V

DD

GN

DU

D0

UD

1U

D2

UD

3U

D4

UD

5U

D6

UD

7

64 FP63 LP62 DISP61 SCK60 VDD59 GND58 IOCS16#57 MEMCS16#56 IOCHRDY#55 VDD54 GND53 SD052 SD151 SD250 SD349 SD448 SD547 TEST46 SD645 SD744 SD843 VDD42 SD941 SD1040 SD1139 GND38 SD1237 SD1336 SD1435 SD1534 EXTCLK33

979899

100101102103104105106107108109110111112113114115116117118119120121122123124125126127128 MCLK(SDRAM)

MA0GNDVDD





MCS#(SDRAM)VDD

RESETGND

PLLTESTVREF5

XO

(TOP VIEW)

保守廃止




8

端子配置図(つづき)4) RISC系CPUモード

1X

IN2

MIN

TE

ST3

CS#

4C

CL

K5

A25

6A

247

A23

8A

229

A21

10A

2011

A19

12A

1813

A17

14A

1615

A15

16A

1417

A13

18A

1219

A11

20A

1021

A9

22A

823

A7

24A

625

A5

26A

427

A3

28A

229

A1

30W

E1#

31W

E0#

32

96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65R

D#

MA

1M

A2

MA

3M

A4

MA

5M

A6

MA

7M

A8

MA

9M

A10

(SD

RA

M)

MA

11(S

DR

AM

)LO

GIC

ON

/MC

LKEN

(SD

RA

M)

LC

DO

NB

AC

KO

NL

D0

LD

1L

D2

LD

3L

D4

LD

5L

D6

LD

7V

DD

GN

DU

D0

UD

1U

D2

UD

3U

D4

UD

5U

D6

UD

7

64 FP63 LP62 DISP61 SCK60 VDD59 GND58 OPEN57 OPEN56 RDY#/WAIT#55 VDD54 GND53 D052 D151 D250 D349 D448 D547 TEST46 D645 D744 D843 VDD42 D941 D1040 D1139 GND38 D1237 D1336 D1435 D1534 EXTCLK33

979899

100101102103104105106107108109110111112113114115116117118119120121122123124125126127128 MCLK(SDRAM)

MA0GNDVDD





MCS#(SDRAM)VDD

RESETGND

PLLTESTVREF5

XO

(TOP VIEW)

保守廃止




9

端子説明ここでは、各端子の機能について説明します。入出力タイプは入力 (I)、出力(O)、入出力(I/O)で区別されます。レベルは、各端子の入力インタフェースレベルを示し、5 VTTL入力(5 VTTL)、3.3 VCMOS入力(CMOS)で示します。端子名の最後に#が付いている信号は負論理の信号です。

1) 386, 486ローカルバス関連

端子名 I/O レベル説明

ADS# I 5 VTTL Address strobeこの入力はホストのアドレスが有効であることを示す信号です。

M/IO# I 5 VTTL Memory or I/O accessこの入力はアクセスがメモリアクセスかI/Oアクセスかを示します。"H"のときにメモリアクセスを、"L"のときにI/Oアクセスを意味します。

W/R# I 5 VTTL Write/Read controlこの入力はホストアクセスがライトかリードかを制御します。"H"のときにライトを、"L"のときにリードを意味します。

CCLK I 5 VTTL Local bus clockローカルバスのクロックです。

A[23 : 2] I 5 VTTL Host addressA1(386SX) この入力はホストのアドレスバスです。

BE[3 : 0]# I 5 VTTL Byte enable (486/386DX) この入力はデータバスのうちで、どのバイトが有効であるかを示します。BEH# (386SX)

BEL# (386SX)

D[15 : 0] I/O 5 VTTL Data busこの入出力信号はホストのデータバスです。

RDY# I/O 5 VTTL Readyこの出力はホストに対して、処理が終了したことを示します。また、外部の−RDYをモニタすることによって、386モードのパイプライン

化されたシーケンスの終了を検知します。

LDEV# O Local deviceこの出力はホストに対して、本チップがローカルバスデバイスとしてアクセスを受け付けたことを示します。

BS16# O 16 -bit data busこの出力はホストに対して、本チップが16 -bitデバイスとしてアクセスを受け付けたことを示します。

2) ISAバス関連


AEN I 5 VTTL Address enableこの入力が"H"レベルのときは、DMAを実行中であることを示します。そのため、この入力が"H"レベルときの I/Oアクセスには応答しません。

保守廃止




10

端子説明(つづき)2) ISAバス関連(つづき)


SBHE# I 5 VTTL System byte high enableこの入力は、16ビットバスの使用状態を示します。

SBHE SAO バス状態

0 0 16ビット転送

0 1 上位8ビット転送

1 0 下位8ビット転送

1 1 禁止

IOWR# I 5 VTTL I/O writeこの入力は I/Oライト要求を示します。

IORD# I 5 VTTL I/O readこの入力は I/Oリード要求を示します。

MEMW# I 5 VTTL Memory writeこの入力はメモリライト要求を示します。

MEMR# I 5 VTTL Memory readこの入力はメモリリード要求を示します。

A[22 : 20] I 5 VTTL Address[22 : 20]この入力は、アドレス22 : 20を示します。

SA[19 : 0] I 5 VTTL Address[19 : 0]この入力は、アドレス19 : 0を示します。

SD[15 : 0] I 5 VTTL Data[15 : 0]この端子は、ホストバスのデータバスです。

IOCHRDY# O I/O channel readyこの出力は、"L"レベルもしくはHi-Z状態を出力します。I/Oアクセスもしくはメモリアクセスに対してウエイトをかけるときに"L"レベルになります。

MEMCS16# O Memory chip select 16この出力は、"L"レベルもしくはHi-Z状態を出力します。メモリアクセスに対して"L"レベルを出力することにより、本チップに対してのメモリアクセスが16ビット転送可能であることをシステムに知らせるものです。表示メモリに対するアクセスが発生したときには必ず16ビット転送が可能となります。

IOCS16# O I/O chip select 16この出力は、"L"レベルもしくはHi-Z状態を出力します。I/Oアクセスに対して"L"レベルを出力することにより、本チップに対しての I/Oアクセスが16ビット転送可能であることをシステムに知らせるものです。

REFRESH# I 5 VTTL Refreshこの入力が"L"のときには、システムがDRAMリフレッシュタイミングであることを示します。この入力が "L"のときのメモリアクセス要求はすべて無視されます。

保守廃止




11

端子説明(つづき)3) RISC系CPU関連


CCLK I 5 VTTL CPU clockCPUバスの同期クロックです。最大33 MHzまで入力できます。

CS# I 5 VTTL Chip selectCS#が "L"のアクセスに対してのみMN89306はアクセスを受け付けます。

RD# I 5 VTTL ReadMN89306の I/Oレジスタもしくはメモリを読み出します。常にワードアクセスとして扱います。

WE0# I 5 VTTL Write low byteCPUデータバスの下位側[7 : 0]に対する書き込み信号です。MN89306の設定によって、ビッグエンディアンとリトルエンディアンが選択できます。

WE1# I 5 VTTL Write high byteCPUデータバスの上位側[15 : 8]に対する書き込み信号です。MN89306

の設定によって、ビッグエンディアンとリトルエンディアンが選択できます。

A[25 : 1] I 5 VTTL AddressCPUのアドレスです。

D[15 : 0] I/O 5 VTTL DataCPUのデータバスです。MN89306の設定によって、ビッグエンディアンとリトルエンディアンが選択できます。

RDY# O 5 VTTL Ready/WaitWAIT# この信号は、選択されたCPUのタイプによって機能が異なります。

MA[2 : 0] = '101' : RDY#制御CPUに対して処理が終了したことを知らせます。MN89306へのアクセスに対してウエイトが必要なときには、この端子はHIGHを出力します。処理が終了すると1CCLK分の時間"L"を出力し、処理の終了を知らせます。その後、1CCLK分の"H"を出力した後Hi-Z状態になります。MA[2 : 0] = '110' : WAIT#制御CPUに対してウエイトを要求します。MN89306へのアクセスに対してウエイトが必要な時間だけ、"L"を出力します。処理が終了すると 1CCLK

分だけ"H"を出力し、CPUに対して処理の終了を知らせます。その後Hi-Z

状態になります。どちらの機能で使用する場合でも、外部にプルアップ抵抗を接続しなければいけません。プルアップ抵抗の値は、本端子およびこの端子を共有している他チップの電流能力の範囲内で決定してください。

保守廃止




12

端子説明(つづき)3) RISC系CPU関連(つづき)

バスの違いによって、次の表のように端子を対応させます。

ISA 386SX 386DX/486 RISC

AEN ADS# ADS# CS#

SBHE# CCLK CCLK CCLK

IOWR# M/IO# M/IO# A25

IORD# W/R# W/R# A24

MEMW# A23 A23 A23

MEMR# A22 A22 A22

A21 A21 A21 A21

A20 A20 A20 A20

SA[19 : 2] A[19 : 2] A[19 : 2] A[19 : 2]

SA1 A1 BE3# A1

SA0 GND BE2# WE1#

A22 BEH# BE1# WE0#

REFRESH# BEL# BE0# RD#

IOCHRDY# RDY# RDY# RDY#/WAIT#

MEMCS16# LDEV# LDEV# OPEN

IOCS16# BS16# BS16# OPEN

SD[15 : 0] D[15 : 0] D[15 : 0] D[15 : 0]

ISA I/F(リトルエンディアン)

注 ) RISC系CPUの場合、OPENと記載された端子は開放状態で使用し

てください。

SBHE SA0 SD15 SD14 SD13 SD12 SD11 SD10 SD9 SD8 SD7 SD6 SD5 SD4 SD3 SD2 SD1 SD0

0 0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

0 1 D15 D14 D13 D12 D11 D10 D9 D8

1 0 D7 D6 D5 D4 D3 D2 D1 D0

HOSTタイプが ISAとRISCの場合には、ビッグエンディアンとリトルエンディアンが選択できます。

ISA I/F(ビッグエンディアン)

SBHE SA0 SD15 SD14 SD13 SD12 SD11 SD10 SD9 SD8 SD7 SD6 SD5 SD4 SD3 SD2 SD1 SD0


0 1 D7 D6 D5 D4 D3 D2 D1 D0

1 0 D15 D14 D13 D12 D11 D10 D9 D8

保守廃止




13

4)メモリアクセス関連

EDO/Fast Page接続時


MA[9 : 0] I/O CMOS Memory address表示用メモリのアドレスです。リセット時には、入力モードになり、MA[2 : 0]はチップのホストタイプの決定を行います。また、MA[9 : 3]は拡張端子モニタレジスタのデータとして内部ラッチに取り込まれます。16 MDRAM

RASアドレス : MA[9 : 0], CASアドレス : MA[9 : 0],

MA[11 : 10] : "L"出力4 MDRAM


MA[11 : 9] : "L"出力

MA10 I/O CMOS Memory address10リセット時には、SDRAM接続がEDO/Fast Page接続かを選択する端子となります。EDO/Fast Pageでは、プルアップしないでください。

RAS# O Row address strobeこの出力はロウアドレスラッチ用のストローブ信号です。

LCAS# O Lower column address strobe for RAMこの出力はRAMの下位バイト・カラムアドレスのストローブ信号です。

UCAS# O Upper column address strobe for RAMこの出力はRAMの上位バイト・カラムアドレスのストローブ信号です。

WE# O Write enableこの出力はデータライト信号です。

MD[15 : 0] I/O CMOS Memory data busDRAMとのメモリデータです。

端子説明(つづき)3) RISC系CPU関連(つづき)

RISC I/F(リトルエンディアン)

WE1# WE0# D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0


0 1 D15 D14 D13 D12 D11 D10 D9 D8

1 0 D7 D6 D5 D4 D3 D2 D1 D0

RISC I/F(ビッグエンディアン)

WE1# WE0# D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0


0 1 D7 D6 D5 D4 D3 D2 D1 D0

1 0 D15 D14 D13 D12 D11 D10 D9 D8

リトルエンディアン/ビッグエンディアンの設定は、ENAレジスタのビット7でI/Oアクセスに対する設定を、XSR1Eレジスタのビット0でメモリアクセスに対する設定を行います。

保守廃止




14


MA11 O Memory addressMA[10 : 0] I/O CMOS 表示用メモリのアドレスです。

リセット時には、入力モードになり、MA[2 : 0]はチップのホストタイプの決定を行います。また、MA[9 : 3]は拡張端子モニタレジスタのデータとして内部ラッチに取り込まれます。SDRAMを使用する場合には、MA10端子をプルアップしてください。16 MDRAM


MA11 : バンクセレクト4 MDRAM


MA9 : バンクセレクト , MA[11 : 10] : "L"出力

MCLK O Memory clockSDRAM用の動作クロックです。

MCS# O Chip selectSDRAMに対してコマンドを発行する信号です。

RAS# O Row address strobeこの出力はロウアドレスのストローブ信号です。

CAS# O Column address strobeこの出力はカラムアドレスのストローブ信号です。

WE# O Write enableこの出力はデータライト信号です。

LDQM O Low data下位バイトの出力マスク信号です。

HDQM O High data上位バイトの出力マスク信号です。

MCLKEN O Memory clock enableSDRAMを動作状態にする信号です。通常動作には、"H"を出力しますが、サスペンド /スリープモードでは"L"を出力します。この端子は、外部RAMDACモードでは使用できません。このときは、SDRAM

のCLKEN端子をHIGH固定で使用してください。したがって、外部RAMDACモードでは、サスペンド、スリープの設定はできません。

MD[15 : 0] I/O CMOS Memory data busDRAMとのメモリデータです。

端子説明(つづき)4)メモリアクセス関連(つづき)

SDRAM接続時

保守廃止




15

端子説明(つづき)5) LCD関連


BACKON I/O CMOS Back light Onこの出力は、バックライトの点灯を要求する信号です。レジスタ設定により、LOGICON信号の出力端子としても使用できます。

"L" : Off

"H": On

この端子は、汎用入出力ポートとしても使用可能です。外部RAMDACモードでは本端子は出力状態となり、外部RAMDACへのレジスタWR信号となります。

LCDON I/O CMOS LCD 駆動電源Onこの出力は、LCDパネルの駆動電源の投入を要求する信号です。

"L" : Off

"H": On

この端子は、汎用入出力ポートとしても使用可能です。外部RAMDACモードでは本端子は出力状態となり、外部RAMDACへのレジスタアドレスのBit0となります。

LOGICON I/O CMOS LCD ロジック電源On(MCLKEN) この出力は、LCDパネルのロジック電源の投入を要求する信号です。

SDRAM接続でLCDに表示する場合には、この端子は SDRAM用のMCLKEN端子として使用されます。LOGICONの機能が必要な場合には、レジスタの設定により、BACKON端子よりLOGICON信号を出力できます。

"L" : Off

"H": On

この端子は、汎用入出力ポートとしても使用可能です。(SDRAM接続を除く)

外部RAMDACモードでは本端子は出力状態となり、外部RAMDACへのレジスタアドレスのBit1となります。

LP O Latch pulseこの出力は、STN LCDパネルの1ライン分のデータラッチタイミングを示すパルスです。TFT LCDパネル、外部RAMDACモードでは、水平同期信号を示します。

FP O Frame pulseこの出力は、STN LCDパネルのフレーム開始を示すパルスです。TFT LCD

パネル、外部RAMDACモードでは、垂直同期信号を示します。

DISP O Display enableこの出力は、LCDへの表示許可信号です。外部RAMDACモードではブランキング信号として、TFT LCDパネルでは表示イネーブル信号として使用します。

SCK O Data shift clock/Dot clockこの出力は、TFTパネル、外付けRAMDACモードでは、ドットクロックを出力します。また、STNパネルではデータシフトクロックを出力します。

保守廃止




16

端子説明(つづき)5) LCD関連(つづき)


UD[7 : 0] O Upper/Lower data 7 : 0LD[7 : 0] 表示データの出力データです。

外部RAMDACモードでは、LD[7 : 0]は表示データとなり、UD[7 : 0]は外部RAMDACのレジスタへの書き込みデータラインとなります。

パネルによる各ピンの機能は以下の表のとおりです。

ピン名 TFT STN(1S) STN(2S) 外部RAMDAC

DISP DEN DISP DISP BLANK

LP HSYNC LP LP HSYNC

FP VSYNC FP FP VSYNC

SCK DCLK SCK SCK DCLK

UD7 R3 UD7 WD7

UD6 R2 UD6 WD6

UD5 R1 UD5 WD5

UD4 R0 UD4 WD4

UD3 UD3 WD3

UD2 UD2 WD2

UD1 G3 UD1 WD1

UD0 G2 UD0 WD0

LD7 G1 LD7 LD7 P7

LD6 G0 LD6 LD6 P6

LD5 LD5 LD5 P5

LD4 LD4 LD4 P4

LD3 B3 LD3 LD3 P3

LD2 B2 LD2 LD2 P2

LD1 B1 LD1 LD1 P1

LD0 B0 LD0 LD0 P0

注 ) 1. 表中のは出力状態に設定されますので開放で使用してください。2. 外部RAMDACのWD[7 : 0]は外部RAMDACレジスタへの書き込みデータです。

BACKON, LOGICON, LCDON端子で外部RAMDACへの書き込みを制御します。

保守廃止




17

端子説明(つづき)6)チップ設定


RESET I 5 VTTL RESET(ISA, 386, 486, RISC)この入力が"H"レベルのときにチップは初期状態にリセットされます。また、ホストが386モードのときには、このリセット信号によってクロックの位相あわせを行います。この端子は正論理ですので注意してください。

MA[2 : 0] I CMOS HOST typeリセット期間中、MA[2 : 0]は、入力モードになります。入力モード時、接続されるホストのタイプを設定しておく端子として使用します。下記に示す設定以外は禁止します。

MA[2 : 0] Host type

0 0 0 ISA

0 0 1 386SX

0 1 0 386DX

0 1 1 486

1 0 0 リザーブ

1 0 1 RISC系CPU(RDY#インタフェース)

1 1 0 RISC系CPU(WAIT#インタフェース)

1 0 0 リザーブ

XIN/XO I/O CMOS Clock In/Outチップのクロック入出力です。水晶振動子を接続してください。入力周波数は14 MHz ∼ 33 MHzの範囲で入力してください。

EXTCLK I CMOS External MCLKテスト用です。動作時にはGNDに固定してください。

MINTEST I CMOS テスト用です。動作時にはGNDに固定してください。TEST I

PLLTEST I/O PLLテスト用の端子です。動作時にはGNDに固定してください。

7)電源


VDD デジタル系電源端子（3.3 V系）

GND デジタル系電源端子（GND）

VREF5 5 V入力端子用の電源端子（4.75 V ∼ 5.25 V）

保守廃止




18

電気的特性1.絶対最大定格 VSS = 0 V

項目記号定格単位

電源電圧 VDD − 0.3 ∼ +4.6 V

5 V基準電圧 †1 VREF5 − 0.3 ∼ +5.7 V

入力端子電圧(TYPE*を除く) VI − 0.3 ∼ VDD+0.3 V

入力端子電圧(TYPE-A) VI5 − 0.3 ∼ +6.0 †2 V

入力端子電圧(TYPE-B) VI5 − 0.3 ∼ VREF5+0.3 †2 V

出力端子電圧(TYPE*を除く) VO − 0.3 ∼ VDD+0.3 V

出力端子電圧(TYPE-C) VO5 − 0.3 ∼ VREF5+0.3 †2 V

出力電流(TYPE-HL1) IO ±3 mA




許容損失 PD 800 mW

動作周囲温度 Topr 0 ∼ +70 °C

保存温度 Tstg −55 ∼ +150 °C

注 ) 1. †1 : 電源立ち上げ、立ち下げのシーケンスは以下の規定を守ってください。

t3-5、t5-3は0以上とする。

VDD,VREF5ともに滑らかに遷移すること。

t3-5、t5-3が負になるときは、VREF5−VDD < 3.6 Vにすること。

†2 : VDD ≤ 1.4 Vの場合は、− 0.3 V ∼ +4.6 V

2. TYPE-A端子名 : A20 ∼ 22, SA0 ∼ 19, AEN, IORD#, IOWR#, MEMR#, MEMW#, SBHE#, REFRESH#, RESET

TYPE-B端子名 : SD0 ∼ 15, IOCHRDY#TYPE-C端子名 : SD0 ∼ 15, IOCHRDY#, IOCS16#, MEMCS16#TYPE-HL1端子名 : LCDON, BACKON, EXTCLK

TYPE-HL2端子名 : MA0 ∼ 11, SD0 ∼ 15, WE#, LCAS#, UCAS#, RAS#, MD0 ∼ 15

MCLK, HDQM, MCS#, LOGICON

TYPE-HL4端子名 : FP, LD0 ∼ 7, LP, UD0 ∼ 7, SCK, DISP

TYPE-HL8端子名 : IOCS16#, MEMCS16#, IOCHRDY#3. 絶対最大定格は、チップに印加しても破損を生じない許容値であり、動作を保証するものではありません。

4. すべてのVDD端子、VSS端子、VREF5端子は外部でそれぞれ電源とグランドに最短距離で直接接続してください。

5. 水晶発振振動子は、事前に本デバイス発振セルで十分評価し、使用してください。

VDD 0 V

t3-5

VREF5 0 V

t5-3

保守廃止




19

項目記号条件最小標準最大単位

電源電圧 VDD 3.0 3.3 3.6 V

5 V基準電圧 VREF5 4.75 5.0 5.25 V

周囲温度 Ta 0 70 °C

入力立ち上がり時間 tr 0 100 ns

入力立ち下がり時間 tf 0 100

発振周波数 fOSC 33 MHz Xtal 15 33 MHz

電気的特性(つづき)2.推奨動作条件 VSS = 0 V

注 ) 発振特性は、発振子の形式や外付け容量等の条件によって異なりますので、発振子メーカとご相談のうえ、適正条件

を決めてください。

3. DC特性

VDD = 3.0 V ∼ 3.6 V, VREF5 = 4.75 V ∼ 5.25 V, VSS = 0 V, fTEST = 20 MHz, Ta = 0 °C ∼ 70 °C


静止電源電流 IDDS VI(プルアップ) = OPEN 30 µAVI(プルダウン) = OPEN

VI(XIN) = VDD †

他の入力端子およびHi-Z

状態の入出力端子は全端子同時にVSSレベルまたはVDDレベルを印加VDD = 3.6 V

VREF5 = 5.25 V

Ta = 25 °C

5 V基準電源(端子名VREF5) IREF5 VDD = 3.6 V −20 20 µA入力リーク電流 VREF5 = 5.25 V

動作電源電流 IDD0 VI = VDDまたはVSS 80 mAf = 20 MHz 出力開放VDD = 3.3 V

VREF5 = 5.0 V

動作電源電流 IDD1 VI = VDDまたはVSS 35 mAスタンバイモード f = 20 MHz 出力開放

VDD = 3.3 V

VREF5 = 5.0 V

レジスタ設定にて、スタンバイ状態にする。

注 ) † : 発振端子XINに印加するVDDは IDDSを測定する電源とは別電源とします。

XINCXIN

CXORS

RFXO

保守廃止




20

電気的特性(つづき)3. DC特性(つづき)



動作電源電流 IDD2 VI = VDDまたはVSS 10 mAサスペンドモード f = 20 MHz 出力開放

VDD = VDDPLL = 3.3 V

VREF5 = 5.0 V

レジスタ設定にて、サスペンド状態にする。

動作電源電流 IDD3 VI = VDDまたはVSS 1 mAスリープモード f = 0 MHz 出力開放

VDD = 3.3 V

VREF5 = 5.0 V

レジスタ設定にて、スリープ状態にする。

入力CMOSレベルプルダウン抵抗付き : TEST, MINTEST

入力電圧"H"レベル VIH VDD × 0.7 VDD V

入力電圧"L"レベル VIL 0 VDD × 0.3 V

プルダウン抵抗 RIL VI = VDD = 3.3 V 10 30 90 kΩ

入力リーク電流 ILIL VI = VSS ±10 µA

入力TTLレベル : A20 ∼ 22, SA0 ∼ 19, AEN, IORD#, IOWR#, MEMR#, MEMW#, SBHE#, REFRESH#

入力電圧"H"レベル VIH 2.0 5.25 V

入力電圧"L"レベル VIL 0 0.8 V

入力リーク電流 ILI VI = 5.25 VまたはVSS ±10 µA

入力TTLレベルシュミット : RESET

入力スレッショルド電圧 VT+ VDD = 3.0 V ∼ 3.6 V 1.6 2.2 V

VT− 0.6 1.2

入力リーク電流 ILI VI = 5.25 VまたはVSS ±10 µA

出力プッシュプル : WE#, LCAS#, UCAS#, RAS#, MCLK, MA11, HDQM, MCS#

出力電圧"H"レベル VOH IOH = −2.0 mA VDD− 0.6 VVI = VDDまたはVSS

出力電圧"L"レベル VOL IOL = 2.0 mA 0.4 VVI = VDDまたはVSS

出力プッシュプル : FP, LD0 ∼ 7, LP, UD0 ∼ 7, SCK, DISP



保守廃止




21




出力トライステート : IOCS16#, MEMCS16#



出力リーク電流 ILO VO = Hi-Z状態 ±5 µAVI = VDDまたはVSS

VO = VDDまたはVSS

入出力CMOSレベル : LCDON, BACKON, EXTCLK







入出力CMOSレベル : MA0 ∼ 2, MD0 ∼ 15, LOGICON







入出力CMOSレベルプルダウン抵抗付き : MA3 ∼ 10





保守廃止




22




入出力CMOSレベルプルダウン抵抗付き(つづき) : MA3 ∼ 10

プルダウン抵抗 RIL VI = VDD = 3.3 V 33 100 300 kΩ


VO = VSS

入出力TTLレベル : SD0 ∼ 15

入力電圧"H"レベル VIH 2.0 VREF5 V


出力電圧"H"レベル VOH IOH = −2.0 mA 2.4 VVI = VDDまたはVSS


出力リーク電流 ILO VO = Hi-Z状態 ±10 µAVI = 5.25 VまたはVSS

VO = 5.25 VまたはVSS

入出力TTLレベル : IOCHRDY#

入力電圧"H"レベル VIH 2.0 VREF5 V


出力電圧"H"レベル VOH IOH = −8.0 mA 2.4 VVI = VDDまたはVSS


出力リーク電流 ILO VO = Hi-Z状態 ±10 µAVI = 5.25 VまたはVSS

VO = 5.25 VまたはVSS

入力CMOSレベル : XIN(外部入力時のみ)



入力リーク電流 ILI XO発振停止時 ±5 µAVI = VDDまたはVSS

保守廃止




23

電気的特性(つづき)4. AC特性

1) RESETタイミング(ISA, ローカルバス , RISC系CPU共通)

番号説明最小最大単位

1 RESET "H"幅 1 µs

2 RESETセットアップ時間 5 ns

3 RESETホールド時間 8 ns

4 MA入力切り換え時間 4XIN+15 ns

5 MA出力切り換え時間 4XIN+15 ns

6 MA有効データ入力セットアップ時間 0

7 MA有効データ入力ホールド時間 3XIN+12

RESET

XIN

MA 出力出力入力有効データ入力

1

2

45

76

3

2) XINタイミング


1 XIN立ち上がり時間(外部入力時) 4 ns

2 XIN立ち下がり時間(外部入力時) 4 ns

3 XIN "H"幅(外部入力時) 10 ns

4 XIN "L"幅(外部入力時) 10 ns

5 XIN周期 30 ns

XIN

5

3 4

1 2

注 ) XINクロックは、メモリ制御タイミングと液晶制御タイミングを決定します。

XINクロックの決定には、使用されるDRAM、液晶パネルのスペックの検討を行ってください。

保守廃止




24

電気的特性(つづき)4. AC特性(つづき)

3) ISAタイミング

AEN

REFRESH#

A[22 : 20]SA[19 : 0]SBHE#

SD[15 : 0]

IOCHRDY#

MEMCS16#

IORD#, IOWR#MEMR#, MEMW#

1

3

5

7 8

6

4

12

1411

16

9 10Hi-ZHi-Z

Hi-ZHi-Z

13

2

15

IOCS16#18 Hi-ZHi-Z 17


1 AENセットアップ時間 10 ns

2 AENホールド時間 10 ns

3 REFRESH#セットアップ時間 10 ns

4 REFRESH#ホールド時間 10 ns

5 A[22 : 20], SA[19 : 0], SBHE#セットアップ時間 10 ns

6 A[22 : 20], SA[19 : 0], SBHE#ホールド時間 10 ns

7 IOWR#, IORD#, MEMW#, MEMR# "L"幅 2MCLK+10 ns

8 IOWR#, IORD#, MEMW#, MEMR#コマンドアクティブ時間 4MCLK+10 ns†2

9 IOWR#, IORD#, MEMW#, MEMR# "L"からのIOCHRDY#出力 25 ns遅延時間

10 IOCHRDY# "L"幅 0 †1 ns

11 IOWR#, MEMW#時のSD[15 : 0]セットアップ時間 10 ns

12 IOWR#, MEMW#時のSD[15 : 0]ホールド時間 10 ns

13 IORD#, MEMR#時のIOCHRDY# Hi-Z後のSD[15 : 0]遅延時間 0 ns

14 IORD#, MEMR#時のSD[15 : 0]ホールド時間 5 30 ns

15 A[22 : 20], SA[19 : 0]からMEMCS16#アクティブ遅延時間 25 ns

16 A[22 : 20], SA[19 : 0]からMEMCS16#インアクティブ遅延時間 25 ns

17 SA[15 : 0]から IOCS16#アクティブ遅延時間 25 ns

18 SA[15 : 0]から IOCS16#インアクティブ遅延時間 25 ns

保守廃止




25


3) ISAタイミング(つづき)注 ) 1. †1 : 動作モードにより異なります。

†2 : GR06、XSR08、XSR0D、XSR13、XSR1Eをワードライトした後のメモリライト、メモリリードは7MCLKのイン

アクティブ時間が必要です。

XCR1Aをワードライトした後の IOライト、IOリードは7MCLKのインアクティブ時間が必要です。

XSR07をライトした後のメモリライト、メモリリードは 20MCLKのインアクティブ時間が必要です。

2. 表中のMCLKはメモリクロックの1周期分の時間です。

3. 表中の値は、外部負荷容量が50 pFのときの値です。出力遅延値は外部負荷容量により変化します。

4) CCLKタイミング(ローカルバスRISC系CPU)

CCLK

3

1 2


1 CCLK立ち上がり時間 4 ns

2 CCLK立ち下がり時間 4 ns

3 CCLK周期(486モード) 30 †1 †1 ns

4 CCLK周期(386モード) 15 †2 †2 ns

5 CCLK周期(RISC系CPUモード) 30 ns

注 ) 1. †1 : 1CCLKは次の条件を満たす必要があります。(MCLK+5) < CCLK < (4 × MCLK)−5

†2 : 2CCLKは次の条件を満たす必要があります。(MCLK/2)+5 < CCLK < (MCLK × 2)−5

2. ただし、MCLKはメモリクロックの1周期分の時間です。

5) RESETタイミング(386CPU接続時)


1 RESETホールド時間 2 ns

2 RESETセットアップ時間 5 ns

3 RESET "H"幅 1 µs

CCLK

RESET

CLK1X(内部) (386モードのみ)

3 1 2保守廃止




26

CCLK

LDEV#

D[15 : 0]

RDY#

W/R#

ADS#

BS16#

CPU WRITE CPU READ

A[23 : 2]M/IO#BE[3 : 0]#

1 2

1

9 10 118

12 13 1615

5

17 18

Hi-Z

Hi-Z

Hi-Z

Hi-Z

Hi-Z

Hi-Z

6

3 4

2

7

14


6) 386CPU RDY#入力 , パイプラインモードタイミング

7) 486CPUローカルバスタイミング


1 LDEV#, BS16#出力遅延時間(パイプラインモード時のみ有効) 28 ns

2 RDY#入力セットアップ時間 7 ns

3 RDY#入力ホールド時間 4 ns

CCLK

ADS#

A[23 : 2]

RDY#

LDEV#BS16#

Non VGA VGA Address

2 3

1

保守廃止




27


1 A[23 : 2], M/IO#, BE[3 : 0]#, W/R#セットアップ時間 15 ns

2 A[23 : 2], M/IO#, BE[3 : 0]#, W/R#ホールド時間 0 ns

3 ADS#セットアップ時間 15 ns

4 ADS#ホールド時間 3 ns

5 BS16#アクティブ遅延時間 28 ns

6 BS16#インアクティブ遅延時間 28 ns

7 BS16# "H"出力時間 12 ns

8 CPUライトデータセットアップ時間 6 ns

9 CPUライトデータホールド時間 0 ns

10 CPUリードデータセットアップ時間 2CLK−40 ns

11 CPUリードデータ出力オフ遅延時間 5 28 ns

12 RDY#セットアップ時間 1CLK−25 ns

13 RDY#ホールド時間 5 ns

14 RDY# "H"出力時間 0.5CLK ns

15 CPUライトウエイト時間 1CLK † ns

16 CPUリードウエイト時間 2CLK † ns

17 LDEV#アクティブ遅延時間 28 ns

18 LDEV#インアクティブ遅延時間 28 ns


7) 486CPUローカルバスタイミング(つづき)

注 ) 1. † : ウエイト時間はチップの状態により異なります。

2. 表中のCLKはCCLKの1周期分の時間です。


保守廃止




28


1 A[23 : 2], M/IO#, BE[3 : 0]#, W/R#セットアップ時間 15 ns

2 A[23 : 2], M/IO#, BE[3 : 0]#, W/R#ホールド時間 0 ns

3 ADS#セットアップ時間 15 ns

4 ADS#ホールド時間 3 ns

5 BS16#アクティブ遅延時間 28 ns

6 BS16#インアクティブ遅延時間 28 ns

7 BS16# "H"出力時間 12 ns

8 CPUライトデータセットアップ時間 6 ns

9 CPUライトデータホールド時間 0 ns

10 CPUリードデータセットアップ時間 4CLK−40 ns

11 CPUリードデータ出力オフ遅延時間 5 28 ns

12 RDY#セットアップ時間 2CLK−25 ns

13 RDY#ホールド時間 5 ns

14 RDY# "H"出力時間 0.5CLK ns

15 CPUライトウエイト時間 2CLK † ns

16 CPUリードウエイト時間 4CLK † ns

17 LDEV#アクティブ遅延時間 28 ns

18 LDEV#インアクティブ遅延時間 28 ns


8) 386CPUローカルバスタイミング




CCLK1(内部)

CCLK

LDEV#

D[15 : 0]

RDY#

W/R#

ADS#

BS16# Hi-Z

Hi-Z

Hi-Z

Hi-Z

Hi-Z

Hi-Z

CPU WRITE CPU READ

A[23 : 2]M/IO#BE[3 : 0]#

1 2

1

98 10 11

12 1413 1615

5

17 18

3 4

2

76

保守廃止




29


1 A[25 : 1], CS#セットアップ時間 15 ns

2 A[25 : 1], CS#ホールド時間 10 ns

3 RD#セットアップ時間 15 ns

4 RD#ホールド時間 10 ns

5 リード時 D[15 : 0]出力遅延時間 6 ns

6 リード時 D[15 : 0]セットアップ時間 6 ns

7 リード時 D[15 : 0]ホールド時間 2 25 ns

8 WE1#, WE0#セットアップ時間 15 ns

9 WE1#, WE0#ホールド時間 10 ns

10 ライト時 D[15 : 0]セットアップ時間 15 ns

11 ライト時 D[15 : 0]ホールド時間 10 n


9) RISC系CPUタイミング

A[25 : 1]

CCLK

CS#

(read) RD#

(write) WE1# WE0#

D[15 : 0]

1

1 2

2

13 14 1515

12

3 4 16

8 169

10 11

5 6 7

D[15 : 0]

RDY#

WAIT#

無効Hi-Z Hi-Z

Hi-Z Hi-Z

Hi-Z Hi-Z

有効

保守廃止




30


1 RS[2 : 0], WD[7 : 0]セットアップ時間 4CLK−10 ns

2 RS[2 : 0], WD[7 : 0]ホールド時間 10CLK−10 ns

3 WRアクティブ時間 6CLK−10 ns

4 WRインアクティブ時間 8CLK−10 ns

10) 外部RAMDACへのレジスタライトタイミング

注 ) 1. 表中のCLKは、ISAモード時はMCLK、RISC系CPU時はCCLK、ローカルバス486モード時はCCLK、ローカルバス

386モード時はCCLK × 2の周期時間です。

2. 表中の値は、外部負荷容量が 30 pFのときの値です。

RS0 ∼ 2WD0 ∼ 7

WR

1 2

3 4


12 RDY#, WAIT#出力遅延時間 3 25 ns

13 RDY# "L"出力 , WAIT# "H"出力遅延時間 10 28 † ns

14 RDY#, WAIT#ホールド時間 3 ns

15 A[25 : 1], CS#もしくはCCLKからRDY#, WAIT#出力Hi-Zまでの 25 ns遅延時間

16 RD#, WE1, WE0コマンドインアクティブ時間 1CLK+6 ns


9) RISC系CPUタイミング(つづき)




保守廃止




31


11) メモリアクセスタイミング(設定方法)本LSIは、拡張レジスタのメモリ制御(XSR0F, XSR12)の設定により、DRAMにアクセスするタイミングを調整することが可能です。使用されるDRAMのスペックに合わせた最適なサイクルを設定してください。

1. ファーストページDRAM使用時

2. EDO DRAM使用時

注 ) 1. TはMCLK(PLLから2周期クロック : 35 MHz ∼ 65 MHz)の1周期分の時間です。

2. Ta : RAS# "L"からCAS "L"遅延時間で、2T ∼ 5Tの範囲で設定可能です。

Tb: CAS# "L"幅で、T ∼ 2Tの範囲で設定可能です。

Tc : RAS# "H"幅で、2T ∼ 5Tの範囲で設定可能です。

3. Taは、メモリ制御3(XSR12)のbit(1 : 0)で設定します。

Tbは、メモリ制御2(XSR0F)のbit1で設定します。

Tcは、メモリ制御3(XSR12)のbit(7 : 6)で設定します。

4. ファーストページDRAMの場合、ランダムサイクル周期は Ta+Tb+Tcとなります。

5. EDO DRAMの場合、ランダムサイクル周期はTa+Tb+Tc+Tとなります。

MCLK

RAS#

CAS#

T

Ta Tb Tc

MCLK

RAS#

CAS#

T

Ta Tb TcT保守廃止




32

番号説明最小最大最小最大単位

使用メモリの種類 EDO EDO ファーストファーストページページ

ランダムサイクル時間 Ta+Tb+Tc+T Ta+Tb+Tc ns

1 ページモード時のRAS# "L"幅 (Ta+Tb+T)−6 101T−6 (Ta+Tb)−6 100T−6 ns

2 RAS# "H"幅 Tc−4 Tc−4 ns

3 CAS#ホールド時間 (Ta+Tb)−6 (Ta+Tb)−6 ns

4 RAS# "L"からCAS# "L"遅延時間 Ta−4 Ta−4 ns

5 ページモード時のCAS#サイクル Tb+T Tb+T ns

6 ページモード時のCAS# "H"幅 T−4 T−4 ns

7 CAS# "L"幅 Tb−4 Tb−4 ns

8 RAS#ホールド時間 (Tb+T)−5 Tb−5 ns

9 CAS# "H"からRAS# "L"までの時間 (Tc+T)−4 Tc−4 ns


12) メモリアクセスタイミング(EDO, ファーストページ)

UCAS#, LCAS#

RAS#

WE#

MD

READ

WE#

MD

WRITE

MA

2

4 6

14 16

1519

20

25

23 2422

1718

21

26

13121110

3 5 8

7 9

1

保守廃止




33



10 RAS#アドレスセットアップ時間 T−10 T−10 ns

11 RAS#アドレスホールド時間 (Ta−T)−2 (Ta−T)−2 ns

12 CAS#アドレスセットアップ時間 T−10 T−10 ns

13 CAS#アドレスホールド時間 Tb−2 Tb−2 ns

14 リードコマンドセットアップ時間 (Ta+Tc)−6 (Ta+Tc−T)−6 ns

15 リードコマンドホールド時間(対CAS#) (Ta+Tc)−6 (Ta+Tc−T)−6 ns

16 リードコマンドホールド時間(対RAS#) (Ta+Tc−T)−6 (Ta+Tc−T)−6 ns

17 RAS#アクセス時間 (Ta+Tb+T)−6 (Ta+Tb)−4 ns

18 CAS#アドレスアクセス時間 (Tb+2 T)−12 (Tb+T)−10 ns

19 CAS#アクセス時間 (Tb+T)−6 Tb−4 ns

20 リードデータホールド時間(対CAS#) †1 0 2T−10 ns

21 リードデータホールド時間(対RAS#) †2 0 2T−10 ns

22 WE# "L"幅 (Tb+2T)−6 (Tb+2T)−6 ns

23 ライトコマンドセットアップ時間 T−7 T−7 ns

24 ライトコマンドホールド時間 (Tb+T)−7 (Tb+T)−7 ns

25 ライトデータ出力セットアップ時間(対CAS#) T−12 T−12 ns

26 ライトデータ出力ホールド時間(対CAS#) Tb−2 Tb−2 ns


12) メモリアクセスタイミング(EDO, ファーストページ) (つづき)

注 ) 1. †1 : ファーストページDRAM使用時のみ

†2 : EDO DRAM使用時のみ

2. TはMCLK(PLLの2分周クロック : 35 MHz ∼ 65 MHz)の1周期分の時間です。


保守廃止




34

RAS#

UCAS#LCAS#

3

4 5 6

2

1



1 リフレッシュサイクル Ta+Tb+Tc+T Ta+Tb+Tc ns

2 RAS# "L"幅 (Ta+Tb+T)−6 (Ta+Tb)−6 ns

3 RAS# "H"幅 Tc−4 Tc−4 ns

4 CAS# "H"幅 Tc−4 (Tc−T)−4 ns

5 CAS#セットアップ時間 T−6 T−6 ns

6 CAS#ホールド時間 Ta−6 Ta−6 ns

注 ) 1. TはMCLK(PLLの2分周クロック : 35 MHz ∼ 65 MHz)の1周期分の時間です



13) CBRオートリフレッシュタイミング

注 ) 1. CLKは、表示クロック(DCLK)の1周期分の時間です。


RAS#

UCAS#LCAS#

1

2


1 RAS#プリチャージ時間(セルフリフレッシュ直後) 5CLK−25 ns

2 CAS#ホールド時間(セルフリフレッシュモード時) −10 ns

14) CBRセルフリフレッシュタイミング

保守廃止




35

注 ) 1. TはMCLK(PLLの2分周クロック : 35 MHz ∼ 65 MHz)の1周期分の時間です。


3. スペック値は、1.4 Vを基準に決定しています。


15) SDRAMライトタイミング Burst length = 2, CAS latency = 2


1 クロック周期 T(65 MHz時) ns

2 MCLK "H"幅 0.5T−2 ns

3 MCLK "L"幅 0.5T−2 ns

4 MCLKENホールド時間 3 ns

5 MCLKENセットアップ時間 T−10 ns

6 コマンドセットアップ時間 T−10 ns

7 コマンドホールド時間 3 ns

8 TRCD制御(XSR20のbit6で制御) 2T 3T ns

9 アドレスセットアップ時間 T−10 ns

10 アドレスホールド時間 3 ns

11 データセットアップ時間 T−10 ns

12 データホールド時間 3 ns

13 NDAL制御(XSR20のbit(2 : 1)で制御) 2T 5T ns

MCLK

MCLKEN

MCS#

RAS#

CAS#

WE#

1

2 4

5 6

8

7

9 10

3

MA11

MA10

MA0 ∼ MA9

HDQMLDQM

MD

Bank0Active

Don't care

Bank0Write withauto precharge

76

11 12 13Hi-Z

D04D03D02D01

CA0RA0

RA0

RA0 CA0

RA0

保守廃止




36





16) SDRAMリードタイミング Burst length = 2, CAS latency = 2


1 クロック周期 T(65 MHz時) ns

2 MCLK "H"幅 0.5T−2 ns

3 MCLK "L"幅 0.5T−2 ns

4 MCLKENホールド時間 3 ns

5 MCLKENセットアップ時間 T−10 ns

6 コマンドセットアップ時間 T−10 ns

7 コマンドホールド時間 3 ns

8 TRCD制御(XSR20のbit6で制御) 2T 3T ns

9 アドレスセットアップ時間 T−10 ns

10 アドレスホールド時間 3 ns

11 MCLKからのアクセス時間 13 ns

12 データ出力ホールド時間 3 ns

13 データ出力オフ時間 12 ns

14 NAPR制御(XSR20のbit0で制御) T 2T ns

MCLK

MCLKEN

MCS#

RAS#

CAS#

WE#

1

2 4

5 6

8

7

9 10

3

MA11

MA10

MA0 ∼ MA9

HDQMLDQM

MD

Bank0Active

Bank0Read withauto precharge

76

11 12

1314

Hi-Z

CA0RA0

Q01Q00 Q03Q02

RA0

RA0 CA0

RA0

Don't care

保守廃止




37




17) SDRAMパワーオンタイミング


1 TRC制御(XSR20のbit(5 : 3)で制御) 3T 10T ns

Don

't ca

re

MC

S#

MC

LK

"H"

leve

l

MC

LK

EN

All

ban

kspr

echa

rge

com

man

d

Ref

resh

com

man

dR

efre

shco

mm

and

Mod

ere

gist

erse

tco

mm

and

Ref

resh

com

man

dR

efre

shco

mm

and

Act

ive

com

man

d

CA

S#

RA

S#

WE

#

MA

11

MA

10

MA

0 ∼

M

A9

HD

QM

LD

QM

MD

AD

DR

ESS

KE

Y

Hi-

Z

1

8回

8回

保守廃止




38




18) SDRAMセルフリフレッシュタイミング


1 TRC制御(XSR20のbit(5 : 3)で制御) 3T 10T ns

Don

't ca

re

MC

S#

MC

LK

MC

LK

EN

CA

S#

RA

S#

WE

#

MA

11

MA

10

MA

0 ∼

M

A9

HD

QM

LD

QM

MD

1

"L"

leve

l

Hi-

Z

Sel

f re

fres

hen

try

Sel

f re

fres

hex

itA

ctiv

eco

mm

and

保守廃止




39

注 ) 1. †1 : LCD4、LCD5によりLP幅を1に指定した場合。

†2 : LCD0により1ラインの文字数を84キャラクタに設定した場合。

†3 : LCD1、LCD4により表示が終了してからLP発生までの時間を1キャラクタに設定した場合。

†4 : LCD5、LCD0によりLPが終了してから1ラインが終了するまでの時間を1キャラクタに設定した場合。

2. 表中のCLKは表示系クロック(DCLK)です。



19) カラーSTN 2画面パネルタイミング


1 LP "H"幅 8CLK−5†1 ns

2 FP立ち上がりからLP立ち下がりまでのセットアップ時間 664CLK−10†2 ns

3 FP立ち上がりからLP立ち下がりまでのホールド時間 8CLK−10†4 ns

4 SCK立ち下がりからLP立ち下がりまでのセットアップ時間 19CLK−10†3 ns

5 SCK立ち下がりからLP立ち下がりまでのホールド時間 9CLK−10†4 ns

6 SCK "H"幅 1CLK−5 ns

7 SCK "L"幅 1CLK−5 ns

8 SCK周期 2CLK ns

9 UD[0 : 7], LD[7 : 0]セットアップ時間 1CLK−10 ns

10 UD[0 : 7], LD[7 : 0]ホールド時間 1CLK−10 ns

LP

FP

UD[7 : 0] 239ライン目240ライン目 1ライン目 2ライン目 3ライン目 4ライン目 5ライン目

LD[7 : 0] 479ライン目480ライン目241ライン目

1

242ライン目243ライン目244ライン目245ライン目

SCK

SCK

LD[7 : 0]UD[7 : 0]

FP

LP

6 7 8

9 10

2 34

5

保守廃止




40

LP

FP

UD[3 : 0] 239ライン目240ライン目 1ライン目 2ライン目 3ライン目 4ライン目 5ライン目

LD[3 : 0] 479ライン目480ライン目241ライン目

1

242ライン目243ライン目244ライン目245ライン目

SCK

SCK

LD[3 : 0]UD[3 : 0]

FP

LP

6 7 8

9 10

2 34

5


20) モノクロSTN 2画面パネルタイミング












5 SCK立ち上がりからLP立ち下がりまでのホールド時間 10CLK−10†4 ns



8 SCK周期 4CLK ns

9 UD[3 : 0], LD[3 : 0]セットアップ時間 2CLK−10 ns

10 UD[3 : 0], LD[3 : 0]ホールド時間 2CLK−10 ns

保守廃止




41








21) カラーSTN 1画面パネルタイミング









8 SCK周期 2CLK ns

9 LD[7 : 0]セットアップ時間 1CLK−10 ns

10 LD[7 : 0]ホールド時間 1CLK−10 ns

LP

FP

LD[7 : 0] 479ライン目480ライン目 1ライン目

1

2ライン目 3ライン目 4ライン目 5ライン目

SCK

SCK

LD[7 : 0]

FP

LP

6 7 8

9 10

2 34

5

保守廃止




42

LP

FP


1


SCK

SCK

LD[7 : 0]

FP

LP

6 7 8

9 10

2 34

5


22) モノクロSTN 1画面パネルタイミング(8ビット転送)















8 SCK周期 8CLK ns



保守廃止




43








23) モノクロSTN 1画面パネルタイミング(4ビット転送)









8 SCK周期 4CLK ns



LP

FP


1


SCK

SCK

LD[3 : 0]

FP

LP

6 7 8

9 10

2 34

5

保守廃止




44

DEN

DCLK

DEN

R [3 : 0]G[3 : 0]B [3 : 0]

R [3 : 0]G[3 : 0]B [3 : 0]

D0 D1 D2 D638 D639

FP

LP

LP

1

2

3

4

5

76


24) カラーTFTタイミング

注 ) 1. †1 : DCLKは表示系クロックの周期時間です。

†2 : レジスタ設定値によりLP幅を1キャラクタ幅に設定した場合。

†3 : レジスタ設定値によりFP幅を1ライン幅に設定した場合。

†4 : レジスタ設定値により1ライン幅を84キャラクタに設定した場合。(リフレッシュの時間確保のため、1水平

ラインあたり4キャラクタ分以上のブランキング時間が必要です。)

†5 : レジスタ設定値により1ラインの表示文字数を80文字に設定した場合。

†6 : 表示系クロックをシーケンサ出力に設定した場合、XINのデューティ比は考慮されません。



1 LP "L"幅 8DCLK−10†2 ns

2 FP "L"幅 1LP†3 ns

3 LP周期 672DCLK†4 ns

4 DEN "H"幅 640DCLK−10†5 ns

5 DCLK周期 †1 ns

6 R[3 : 0], G[3 : 0], B[3 : 0]セットアップ時間 0.5DCLK−5†6 ns

7 R[3 : 0], G[3 : 0], B[3 : 0]ホールド時間 0.5DCLK−4†6 ns保守廃止




45

BLANK

DCLK

BLANK

P[7 : 0]

P[7 : 0]HSYNCVSYNC

VSYNC

HSYNC

HSYNC

1

2

3

4

5

6

76

7


25) 外部RAMDACモードタイミング

注 ) 1. †1 : DCLKは表示系クロックの周期時間です。

†2 : レジスタ設定値によりHSYNC幅を1キャラクタ幅に設定した場合。

†3 : レジスタ設定値によりVSYNC幅を1ライン幅に設定した場合。

†4 : レジスタ設定値により1ライン幅を84キャラクタに設定した場合。(リフレッシュの時間確保のため、1水平

ラインあたり4キャラクタ分以上のブランキング時間が必要です。)

†5 : レジスタ設定値により1ラインの表示文字数を80文字に設定した場合。

†6 : 表示系クロックをシーケンサ出力に設定した場合、XINのデューティ比は考慮されません。



1 HSYNC "L"幅 8DCLK−10†2 ns

2 VSYNC "L"幅 1HSYNC†3 ns

3 HSYNC周期 672DCLK†4 ns

4 BLANK "H"幅 640DCLK−10†5 ns

5 DCLK幅 †1 ns

6 P[7 : 0], BLANK, HSYNC, VSYNCセットアップ時間 0.5DCLK−5†6 ns

7 P[7 : 0], BLANK, HSYNC, VSYNCホールド時間 0.5DCLK−5†6 ns保守廃止




46

外形図(単位 : mm)• LQFP128-P-1818C

18.00±0.1096 65

1 32

64

33

97

128

20.00±0.20

(1.00)

0.50±0.20(0.60)

0° to 10°

0.15

±0.

05

18.0

0±0.

1020

.00±

0.20

1.70

max

.0.

10±

0.10

1.40

±0.

10(1

.25)

(1.25) 0.50 0.20±0.050.10 M

Seating plane0.10

0.25

保守廃止



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条件を守ってご使用ください。

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090506

保守廃止



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表示用 LSI MN89306 - Panasonic...表示用LSI MN89306 5 端子配置図 1) 486/386DXローカルバスモード XIN 1 2 MINTEST ADS 3 # CCLK 4 M/IO 5 # W/R 6 # A23 7 A22 8 A21 9