EDA 451 - Digital och Datorteknik 2008/09 Dagens föreläsning: ”Sekvensnät”, lärobok kap.5

EDA451 - Digital och Datorteknik – 2009/2010

1Sekvensnät

EDA 451 - Digital och Datorteknik2008/09

Dagens föreläsning:”Sekvensnät”, lärobok kap.5

Ur innehållet: Hur fungerar en SR-latch? Hur konstrueras JK-, D- och T-vippor? Funktionstabeller och excitationstabeller Register som minneselement Register och bussar Konstruktion av synkrona räknare med D- och T-

vippor Analys av synkrona räknare


2Sekvensnät

Sekvensnät

Kombinatorisktnät

f0(x0,x1,x2,...,xm,q0,q1,...,qi)f1(x0,x1,x2,...,xm,q0,q1,...,qi)

f2(x0,x1,x2,...,xm,q0,q1,...,qi)

fn(x0,x1,x2,...,xm,q0,q1,...,qi)

x0

x1

x2

x3

x4

xm

Varje utgång har i varje ögonblick det värde som entydigt bestäms av insignaler och tillstånd.

q1

qi

q0 e0

e1

ei qi

q1

q0


3Sekvensnät 3Sekvensnät

Asynkront eller synkront Sekvensnät

Kombinatorisktnät

f0(x0,x1,x2,...,xm,q0,q1,...,qi)f1(x0,x1,x2,...,xm,q0,q1,...,qi)f2(x0,x1,x2,...,xm,q0,q1,...,qi)

fn(x0,x1,x2,...,xm,q0,q1,...,qi)

x0

x1

x2

x3

x4

xm

q1

qi

q0 e0

e1

ei qi

q1

q0

Återkoppling (”feedback”)Omedelbar (asynkron)Tidsbestämd (synkron)


Exempel: Omedelbar återkoppling

4Sekvensnät

x1

x2

e1

u1

q1=e1


Analys...

5Sekvensnät

x1

x2q1

e1

u1

x1 x2 q1 e1 u1

0 0 0 0 10 0 1 1 00 1 0 1 00 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 0 0

e1=[x1+(x2+q1)’]’ = x1’(x2+q1)u1=(x2+q1)’=x2’q1’


..och när vi kopplar ihop e1 och q1...

6Sekvensnät

x1

x2

e1

u1

q1=e1

x1 x2 q1 e1 u1

0 0 0 q1 q1’0 0 1 q1 q1’0 1 0 1 00 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 0 0

x1 x2 e1 u1

0 0 q1 q1’0 1 1 01 0 0 11 1 0 0

x1

x2q1

e1

u1

x1 x2 q1 e1 u1

0 0 0 0 10 0 1 1 00 1 0 1 00 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 0 0 (kan inte finnas...)

Vid återgång till 00 uppstår

”kapplöpning”förbjudet tillstånd


Latch (låskrets)

7Sekvensnät

x1 x2 e1 u1

0 0 q1 q1’0 1 1 01 0 0 11 1 - -

x1

x2

e1

u1

q1=e1

x1

x2

q1

R=Reset

S=Set

q1 kan ettställas eller nollställas för att därefterbehålla värdet.Kopplingen är ett ”minneselement” och kallas SR-latch.


SR-latch

8Sekvensnät

S R Q+

0 0 Q0 1 01 0 11 1 *

S

R Q

Q’ R

S Q

Q’

Alternativa realiseringar

Funktionstabell Symbol

Asynkront minneselement


Grindad SR-latch

9Sekvensnät

R

S

CP

Q

Q’

Symbol

S R Q+

0 0 Q0 1 01 0 11 1 * Q

CP

S

R

Q+=Q


Master-Slave SR-latch

10Sekvensnät

Q

CP

S

R

QM

Ändringen i Q kommer alltid vid en negativ flank hos CP.

Signalen fördröjs (halv klockcykel)

CP

Q

Q’

1S

1R

C1

R

S

Symbol


Flanktriggade SR-vippor

11Sekvensnät

CP

Synkront minneselement

S R Q+

0 0 Q0 1 01 0 11 1 *

Q Q+ S R0 0 0 -

0 1 1 01 0 0 11 1 - 0

Funktions-tabell

Exitations-tabell


Flanktriggad D-vippa

12Sekvensnät

Q

Q’

D

CP

D Q

CP

Q

CP

D’

D

D Q+

0 01 1

Q Q+ D0 0 00 1 11 0 01 1 1

Funktions-tabell

Exitations-tabell


D-vippa med asynkron Set/Reset

13Sekvensnät

Då SR=11 (Q+=Q) fungerar vippan som en ordinär D-vippaOm SR=01, ettställs Q asynkront (väntar EJ på flank...)Om SR=10, nollställs Q asynkront

Vi säger att S och R ingångarna är ”aktivt låga”

Exempel på användning:

4-bitars REGISTER med RESET-funktion

1D

C1

S

R

1DC1

S

R

1DC1

S

R

1DC1

S

R

1DC1

S

R

1

Q4

Q4’

Q3

Q3’

Q2

Q2’

Q1

Q1’

D4

D3

D2

D1CP

Clear’


D-vippa med ”Load Enable”

14Sekvensnät

1D

C1

S

R

G &

CP

2D

1C2

S

R

G1

Styrsignalen G (”Gate”) kan användas för att ”strypa” klockpulsen.Då G=0 behåller vippan sitt värde oavsett vad som finns på D-ingången


Flanktriggad JK-vippa

15Sekvensnät

CP

Q

Q’

C1

1S

1R

&

&

J

K

C1

1J

1K

Flanktriggad SR-vippa

J K Q+

0 0 Q0 1 01 0 11 1 Q’

Q Q+ J K0 0 0 -

0 1 1 -1 0 - 11 1 - 0

Funktions-tabell

Exitations-tabell


Flanktriggad T-vippa (”toggle”)

16Sekvensnät

J K Q+

0 0 Q0 1 01 0 11 1 Q’

Funktions-tabell

C1

1J

1K

CP

Q

Q’

T

C1

1T

CP

Q

Q’

T

T Q+

0 Q1 Q’

Q Q+ T0 0 00 1 11 0 11 1 0

Funktions-tabell

Exitations-tabell


Sammanfattning av vippor

17Sekvensnät

J K Q+

0 0 Q0 1 01 0 11 1 Q’

Q Q+ J K0 0 0 -

0 1 1 -1 0 - 11 1 - 0

Funktions-tabell

Exitations-tabell

C1

1T

CP

Q

Q’

T

C1

1J

1K

Q

Q’

CP

J

K

T Q+

0 Q1 Q’

Q Q+ T0 0 00 1 11 0 11 1 0

Funktions-tabell

Exitations-tabell

Q

Q’

D

CP

D Q+

0 01 1

Q Q+ D0 0 00 1 11 0 01 1 1

Funktions-tabell

Exitations-tabell

CP

S

R

Q

Q’

S R Q+

0 0 Q0 1 01 0 11 1 *

Q Q+ S R0 0 0 -

0 1 1 01 0 0 11 1 - 0

Funktions-tabell

Exitations-tabell


Sammanfattning

18Sekvensnät

Vi har klarat av: Hur fungerar en SR-latch? Hur konstrueras JK-, D- och T-vippor? Funktionstabeller och excitationstabeller

..och ska nu titta närmre på några viktiga tillämpningar Register som minneselement Konstruktion av synkrona räknare med D- och T-

vippor Analys av synkrona räknare


8-bitars minnesregister

19Sekvensnät

2D

1C2

S

R

G1

2D

1C2

G1

Utgå från känd D-vippa, ta bort asynkrona ingångar och Q’...

2D1C2

G1

2D1C2

G1

2D1C2

G1

2D1C2

G1

2D1C2

G1

2D1C2

G1

2D1C2

G1

2D1C2

G1

CP LD

D0

D1

D2

D3

D4

D5

D6

D7

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Packa ihop 8 likadana med gemensam CP resp G...

D0-7, Din

Q0-7, Dut

Register

LDCP


Dataöverföring, register och bussar

20Sekvensnät

0123

A

LDA

CP B

LDB

CP C

LDC

CP D

LDD

CP

Styrsignaler

En överföring åt gången...


Snabbare, dyrare...

21Sekvensnät

0123Styrsignaler

A

LDA

CP

0123

B

LDB

CP

0123

C

LDC

CP

0123

D

LDD

CP

Samtidiga överföringar till samtliga register...


Kan utgångarna kopplas samman?

22Sekvensnät

0 1

DC DCDC DC


Kortslutning...

23Sekvensnät

0

DC DC

1

DC


Transmissionsgrind (”three-state”)

24Sekvensnät

x

e

e

f

x e f

0 0 Z1 0 Z0 1 01 1 1

DC

e

x f


Register med ”three-state” utgång

25Sekvensnät

R

LDR

CP

OER

1

Tre beteckningar:CP: Clock Pulse, kretsens klockingång. LDR: Load Enable R, styrsignal för att kunna ladda register R

OER: Output Enable R, styrsignal för att överföra innehållet i

R till utgången.


Register med gemensam buss

26Sekvensnät

OEB

1OEA

1

B

LDB

CPA

LDA

CP T

LDT

CP R

LDR

CP

OER1

OET1


OER 1

LDA 2

CP 3

buss

regA 4

regR

Exempel: (R)→A

27Sekvensnät

OEB

1OEA

1

B

LDB

CPA

LDA

CP T

LDT

CP R

LDR

CP

OER1

OET1


Vi använder vippor för att konstruera räknare Maximalt antal tillstånd (”räknarvärden”) bestäms av

antalet vippor

Konstruktion av Räknare

28Sekvensnät

C1

1T

CP

Q0

Q0’

T0

C1

1T

CP

Q1

Q1’

T1

C1

1T

CP

Qn

Qn’

Tn

Qi utgör nätets utsignaler, ”räknarvärdet” Maximal räknarsekvens blir 0 .. (2n-1) Kallas ”modulo 2n-räknare”


Exempel, 2-bitars räknare, ”0,1,2,3,1,2,3...” med T-vippor

29Sekvensnät

C1

1T

CP

Q1

Q1’

T1

C1

1T

CP

Q0

Q0’

T0

Metod: Q är utsignal, hur bestämma T?

Q1 Q0 T1 T0 Q1+ Q0

+

0 0 ? ? 0 10 1 ? ? 1 01 0 ? ? 1 11 1 ? ? 0 1

Q1Q0 00 01 10 11

Q Q+ T0 0 00 1 11 0 11 1 0

Exitations-tabell

Q1 Q0 T1 T0 Q1+ Q0

+

0 0 0 1 0 10 1 1 1 1 01 0 0 1 1 11 1 1 0 0 1


30Sekvensnät

C1

1T

CP

Q1

Q1’

T1

C1

1T

CP

Q0

Q0’

T0

Q1 Q0 T1 T0 Q1+ Q0

+

0 0 0 1 0 10 1 1 1 1 01 0 0 1 1 11 1 1 0 0 1

11

0

0 1

1Q1

Q0T1

Q och T bestämmer Q+...

1 11

0

0 1

1Q1

Q0T0


31Sekvensnät

11

0

0 1

1Q1

Q0T1

1 11

0

0 1

1Q1

Q0T0

T1 = Q0 T0 = Q0’ +Q1’

C1

1TQ1

Q1’

T1

C1

1T

CP

Q0

Q0’

T0

1


Analys av räknare

32Sekvensnät

Givet en ”räknarkoppling” bestäm dess räknesekvens Vi illustrerar metoden genom att analysera den

räknare vi nyss konstruerat.

C1

1TQ1

Q1’

T1

C1

1T

CP

Q0

Q0’

T0

1

T1 = Q0

T0 = Q0’ +Q1’

1. Bestäm vippornas insignaler...


33Sekvensnät

2. För varje möjligt tillstånd, dvs 2n, där n är antalet vippor, bestäm Q+, med ledning av Q och T....

Q1 Q0

0 00 11 01 1

Q1+ Q0

+

0 11 01 10 1

T1

0101

T0

1110

T1 = Q0 T0 = Q0’ +Q1’

C1

1TQ1

Q1’

T1

C1

1T

CP

Q0

Q0’

T0

1


34Sekvensnät

Q1 Q0 T1 T0 Q1+ Q0

+

0 0 0 1 0 10 1 1 1 1 01 0 0 1 1 11 1 1 0 0 1

3. Redovisa resultatet i form av en tillståndsgraf...

Q Q+

0 11 22 33 1

Q1Q0

00 01 10 11

Documents

EDA 451 - Digital och Datorteknik 2008/09 Dagens föreläsning: ”Sekvensnät”, lärobok kap.5