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冗長アルゴリズム逐次比較近似ADC でのコンパレータ・オフセットのデジタル補正技術
○小川智彦†,松浦達治††,小林春夫†,高井伸和†,堀田正生†††,傘昊†††
†群馬大学, ††ルネサステクノロジ,
†††東京都市大学
電子情報通信学会 集積回路研究会 2009年12月15日(火) 静岡大学
1
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
2
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
3
研究背景
2進SAR ADC構成,動作 無駄なし → 効率的
IMEC(Interuniversity Microelectronics Center)ベルギー
低消費電力SAR ADC・ 2つのコンパレータを用いた技術・電荷共有SAR ADC
4
研究目的
5
IMEC低消費電力SAR ADC(2進アルゴリズム)・ 2つのコンパレータを用いた技術・電荷共有回路での実現
問題内部でアナログ調整使用
・本研究低消費電力SAR ADC
→非2進アルゴリズム→デジタル補正
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
6
SAR ADCの構成
Sample Hold
DAC
SARLogic
Analog input
Digital output
ComparatorCLK
デジタル回路中心,オペアンプ不要.
→ 微細CMOSでの実現に適している.
7
SAR ADCの動作2進探索アルゴリズム
“天秤の原理”
0
8
16
Vin
DAC出力
4bit 4step
8
4 2 1
2進荷重
8
Vin
1
コンパレータ出力
SAR ADCの動作2進探索アルゴリズム
“天秤の原理”
0
8
16
Vin
DAC出力
4bit 4step
8
4
2 1
2進荷重
9
Vin
1
コンパレータ出力
0
SAR ADCの動作2進探索アルゴリズム
“天秤の原理”
0
8
16
Vin
DAC出力
4bit 4step
8
4
1
2進荷重
10
Vin
1
コンパレータ出力
0
2
0
SAR ADCの動作2進探索アルゴリズム
“天秤の原理”
0
8
16
Vin
DAC出力
4bit 4step
8
41
2進荷重
11
Vin
1
コンパレータ出力
2
0 0 1
Vin = 8
4_
21
= 9
コンパレータオフセットの影響
12
:1判定
:0判定
デジタル出力 [LSB]
アナ
ログ
入力
0 7
step
1 2 3
入力4.5
4
100
判定境界
コンパレータオフセットの影響
13
:1判定
:0判定
offset
offset
offset
offset
offset
offset
offset
デジタル出力 [LSB]
アナ
ログ
入力
0 7
ADC全体のオフセット
step
1 2 3
入力4.5
43
011
判定境界
2進探索アルゴリズムの問題点
Vin
8
“天秤の原理”
0
8
16
Vin
0コンパレータ出力
4bit 4step4 2 1
2進荷重
誤判定
誤判定
14
2進探索アルゴリズムの問題点
Vin
8
“天秤の原理”
0
8
16
Vin
0コンパレータ出力
4bit 4step
4
2 1
2進荷重
誤判定
151
2進探索アルゴリズムの問題点
Vin
8
“天秤の原理”
0
8
16
Vin
0コンパレータ出力
4bit 4step
4
2
1
2進荷重
誤判定
161 1
2進探索アルゴリズムの問題点
Vin
8
“天秤の原理”
0
8
16
Vin
0コンパレータ出力
4bit 4step
4
21
2進荷重
誤判定
171 1
Vin = 8 4_2
1
= 7
ADC出力に誤差.
ADC出力に誤差.1
非2進探索アルゴリズム判定が正しい場合
0
8
16
Vin
1
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3 2 1
非2進荷重
1
18
非2進探索アルゴリズム判定が正しい場合
0
8
16
Vin
1
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3
2 1
非2進荷重
1
190
非2進探索アルゴリズム判定が正しい場合
0
8
16
Vin
1
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3
2
1
非2進荷重
1
200 1
非2進探索アルゴリズム判定が正しい場合
0
8
16
Vin
1
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3
21
非2進荷重
1
210 1 0
非2進探索アルゴリズム判定が正しい場合
0
8
16
Vin
1
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3
2
1
非2進荷重
1
220 1 0 1
Vin = 8
3_
21
= 9
1
非2進探索アルゴリズム1ステップ目で誤判定した場合
誤判定
Vin
0
8
16
0
誤判定許容範囲
4bit 5step 1step 冗長
Vin
8
3 2 1
非2進荷重
1
誤判定
23
非2進探索アルゴリズム1ステップ目で誤判定した場合
誤判定
Vin
0
8
16
0
誤判定許容範囲
4bit 5step 1step 冗長
Vin
83
2 1
非2進荷重
1
241
非2進探索アルゴリズム1ステップ目で誤判定した場合
誤判定
Vin
0
8
16
0
誤判定許容範囲
4bit 5step 1step 冗長
Vin
83
2
1
非2進荷重
1
251 1
非2進探索アルゴリズム1ステップ目で誤判定した場合
誤判定
Vin
0
8
16
0
誤判定許容範囲
4bit 5step 1step 冗長
Vin
83
21
非2進荷重
1
261 1 1
非2進探索アルゴリズム1ステップ目で誤判定した場合
誤判定
Vin
0
8
16
0
誤判定許容範囲
4bit 5step 1step 冗長
Vin
83
21
非2進荷重
1
271 1 1
誤差補正
Vin = 8 3_
2
1
= 9
1
1
非2進アルゴリズムでのデジタル誤差補正原理
2進探索アルゴリズム
コンパレータ出力: 1 0 0 1
非2進探索アルゴリズム
コンパレータ出力: 1 0 1 0 1
コンパレータ出力: 0 1 1 1 1
Dout = 8 + 4 – 2 – 1 + 0.5 – 0.5 = 9
Dout = 8 + 3 – 2 + 1 – 1 + 0.5 – 0.5 = 9
Dout = 8 – 3 + 2 + 1 + 1 + 0.5 – 0.5 = 9
1パターン
複数パターン
誤差補正不可
誤差補正可能
デジタル出力“9”の場合
28
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
29
2つのコンパレータを用いた技術(IMEC提案)
300
8
16
Comp1
低電力Comp2
高電力
誤判定
Vin
1 0 0 1 1
分銅
8 4 2 1 1
冗長
ノイズ補正
1LSBノイズ補正
1 2 3 4
1 2 3 4 5
コンパレータトータル消費電力
通常
2-コンパレータ 消費電力減少
消費電力
高電力
Comp2(高電力)Comp1(低電力)
高ノイズ
2-コンパレータの構成
31
DAC
+
-
S/H
SAR Logic
2-Dynamic
Comparator
Digital output
Analog input
select
CLK
Comp_CLK
+
-
select
+
-
Comp
Output
Input+
Input-
V.Giannini, P.Nuzzo, V.Chironi,A.Baschirotto, G.V.Plas,J.Craninckx
“ An 820 μ W 9b 40MS/s Noise-Tolerant Dynamic-SARADC in 90nm Digital CMOS ”
ISSCC (Feb.2008).
文献
IMEC提案
_CLK
2つのコンパレータを用いた技術コンパレータオフセットミスマッチの影響
32
:1判定
:0判定
デジタル出力 [LSB]
アナ
ログ
入力
0 7step1 2 3
Comp1 Comp2
2つのコンパレータを用いた技術コンパレータオフセットミスマッチの影響
33
:1判定
:0判定
offset1
デジタル出力 [LSB]
アナ
ログ
入力
0 7step1 2 3
offset1
offset1
offset2
offset2
offset2
offset2
Comp1 Comp2
線形性劣化
IMEC コンパレータオフセット1/2LSB以内にアナログ調整
提案方式 冗長アルゴリズムによるデジタル補正
34
Comp1 Comp2
コードの変わり目を決めるデジタル出力 [LSB]
アナ
ログ
入力
0 7
提案方式 冗長アルゴリズムによるデジタル補正
35
Comp1 Comp2
コードの変わり目を決めるデジタル出力 [LSB]
アナ
ログ
入力
0 7
offset
offset
offset
offset
offset
offset
offset
offset
offset
offset
線形性 デジタル補正アナログ調整なし
36
例:10ビット11ステップSAR ADC
step:k 参照電圧
誤差er(k)[LSB]
許容値[LSB]
1 512 7.0 1
2 256 7.0 1
3 128 7.0 1
4 64 7.0 1
5 32 7.0 1
6 16 7.0 1
7 8 7.0 1
8 4 7.0 1
9 2 7.0 1
10 1 0.2 0
11 1 0.2 0
step:k 参照電圧
誤差er(k)[LSB]
許容値[LSB]
1 512 7.0 8
2 256 7.0 8
3 128 7.0 8
4 64 7.0 8
5 32 7.0 8
6 16 7.0 8
7 8 0.2 0
8 8 0.2 0
9 4 0.2 0
10 2 0.2 0
11 1 0.2 0
<<<<<<
>>>>>>>>>
IMEC方式 提案方式
Com
p1
Com
p2
オフセットミスマッチ:6.0LSB以内Comp1(低電力) ノイズ:1.0 LSB以内Comp2(高電力) ノイズ:0.2 LSB以内コンパレータのアナログ・キャリブレーションなしの場合の設計例
37
0 100 200 300 400 500 600 700 800 900 10000
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
Output
0 100 200 300 400 500 600 700 800 900 1000-2
-1
0
1
2
Code Number
DN
L [
LS
B]
DNL
IMEC方式 提案方式
MATLABシミュレーション(ランプ波)Comp1(低電力) オフセット:+4.0 LSB、 ノイズ:1.0 LSB
Comp2(高電力) オフセット:-2.0 LSB、 ノイズ:0.2 LSB
コンパレータのアナログ・キャリブレーションなしの場合
0 100 200 300 400 500 600 700 800 900 10000
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
Output
0 100 200 300 400 500 600 700 800 900 1000-2
-1
0
1
2
Code Number
DN
L [
LS
B]
DNL
消費電力とコンパレータミスマッチ許容のトレードオフ
38
1 2 3 4 5 6 7 8 9 10
1 2 3 4 5 6 7 8 9 10 11
1 2 3 4 5 6 7 8 9 10 11
低消費電力化 コンパレータのミスマッチ許容通常 1-コンパレータ
IMEC方式 2-コンパレータ(コンパレータミスマッチ許容:小)
提案 2-コンパレータ(コンパレータミスマッチ許容:大)
コンパレータトータル消費電力
Comp2(高電力)Comp1(低電力)
Comp2(高電力)Comp1(低電力)
高電力
低消費電力化の効果が下がる
トレードオフ
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
39
電荷共有SAR ADC回路
40
Cs
Cu1~CuM-1
SAR_Logic
+
-
Vin
VrefIMEC提案超低消費電力SAR ADC
J. Craninckx and G. Van der Plas,
“A 65fJ/Conversion-Step 0-to-50Ms/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS ”,
ISSCC Dig. Tech. Papers, pp. 246-247, Feb. 2007.
V.Giannini, P.Nuzzo, V.Chironi,A.Baschirotto, G.V.Plas,J.Craninckx
“ An 820 μ W 9b 40MS/s Noise-Tolerant Dynamic-SARADC in 90nm Digital CMOS ”
ISSCC (Feb.2008).
文献
動作(サンプリング)
refin CVQ4
9
Qin2CxVref CxVref
4C
2C
Logic
+
-
Vin(+Vref ~ -Vref)
Vref Vref
C++ ++
- - - -
41
Vin= Vref169
++
- -
動作(比較step1)
Qin4C
2C
Logic
+
-
Vin(+Vref ~ -Vref)
Vref Vref
C
08
1
4 ref
XX V
C
QV
Qx= CVref
sig
na
l le
ve
l 0
+4CxVref
-4CxVref
step 1 2 3
Qin
42
21
1
コンパレータ出力:1
コンパレータ出力
18
Vin= Vref
OFF ++
- -
動作(比較step2)
4C
2C
Logic
+
-
Vref Vref
C
012
3
6 ref
XX V
C
QV
sig
na
l le
ve
l
0
+4CxVref
-4CxVref
step 1 2 3
Qin
43
Qx= CVref-2CVref21
1
コンパレータ出力:0
コンパレータ出力
18
Vin= Vref
OFF
OFF
ON
ON
+ +
- - - -
+ +
0
減算
動作(比較step3)
4C
2C
Logic
+
-
Vref Vref
C
014
1
7 ref
XX V
C
QV
sig
na
l le
ve
l
0
+4CxVref
-4CxVref
step 1 2 3
Qin
44
Qx= CVref-2CVref+CVref21
1
コンパレータ出力:0
コンパレータ出力
18
Vin= Vref
OFF
OFF
ON
ON
+ +
- - - -
+ +
0
加算
+ +
- -
0
デジタル出力:4
電荷共有SAR ADC特有のオフセット変化
4C
2C
Logic
+
-
Vin(+Vref ~ -Vref)
Vref Vref
C
step
Qo
s
4CxVos
6CxVos7CxVos
比較stepが進むごとに電荷換算オフセットが増加
入力換算オフセット
Vos
コンパレータでの比較
(<)
45
04
4
os
in VC
VC
Qos (1)= 4C x Vos
024
24
os
refinV
CC
VCVC
(<)
Qos (2)= 6C x Vos
024
24
os
refrefinV
CCC
VCVCVC
(<)
Qos (2)= 7C x Vos
d(k):kステップ目の比較で判定1の時:+1
判定0の時:-1
ON ON
電荷共有SAR ADC
コンパレータオフセットの影響
46
:1判定
:0判定
デジタル出力 [LSB]
アナ
ログ
入力
0 7step1 2 3
電荷共有SAR ADC
コンパレータオフセットの影響
47
:1判定
:0判定
デジタル出力 [LSB]
アナ
ログ
入力
0 7step1 2 3
線形性劣化
offset
offset
offset
offset
offset
offset
offset
IMEC コンパレータオフセット1/2LSB以内にアナログ調整
提案方式 冗長アルゴリズムによるデジタル補正
48コードの変わり目を決めるデジタル出力 [LSB]
アナ
ログ
入力
0 7
後半のオフセット変化:微小
提案方式 冗長アルゴリズムによるデジタル補正
49コードの変わり目を決めるデジタル出力 [LSB]
アナ
ログ
入力
0 7
線形性 デジタル補正アナログ調整なし
offset
offset
offset
offset
offset
offset
offset
offset
offset
offset
後半のオフセット変化:微小
Cs
Cu
Logic
+
-
Vin
Vref
1~M-1
非2進アルゴリズム設計のための誤差の計算(NビットMステップ冗長アルゴリズム)
この誤差を許容する非2進アルゴリズムを設計する。
1
)()(M
ki
oser iCuVkQ
各比較ステップでの電荷オフセット誤差
FS
er
Q
kQker
)()(
[LSB]
各比較ステップでのLSB換算誤差
:
:)(
FSQ
kkCu
step
Qo
s
4CxVos
6CxVos
7CxVos
電荷オフセット誤差3ビットの例
Qer(1)
Qer(2)
50
51
例:10ビット 電荷共有SAR ADC
step:k Cu(k) 誤差er(k)[LSB]
許容値[LSB]
1 256 28.1 0
2 128 14.0 0
3 64 7.0 0
4 32 3.5 0
5 16 1.7 0
6 8 0.8 0
7 4 0.4 0
8 2 0.2 0
9 1 0.1 0
10 x 0.0 0
step:k Cu(k) 誤差er(k)[LSB]
許容値[LSB]
1 237 31.4 32
2 127 16.6 18
3 69 8.7 10
4 37 4.6 5
5 20 2.4 3
6 11 1.3 2
7 6 0.7 1
8 3 0.3 1
9 2 0.2 0
10 1 0.1 0
11 x 0.0 0
<<<<<<
従来方式 2進アルゴリズム 提案方式 非2進アルゴリズム
Vin:-1~+1,Vref=1V,Cs=512CVos=55mVコンパレータのアナログ・キャリブレーションなしの場合
<<
52
従来方式 2進アルゴリズム 提案方式 非2進アルゴリズム
MATLABシミュレーション(ランプ波)Vin:-1~+1,Vref=1V,Cs=512CVos=55mVコンパレータのアナログ・キャリブレーションなしの場合
-1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 10
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
0 100 200 300 400 500 600 700 800 900 1000 1100-5
0
5
10
15
20
25
30
Code Number
DN
L [
LS
B]
-1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 10
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
0 100 200 300 400 500 600 700 800 900 1000 1100-5
0
5
10
15
20
25
30
Code Number
DN
L [
LS
B]
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
53
2つのコンパレータを用いた電荷共有SAR ADC
54
Cs
Cu1~CuM-1
SAR_Logic
Vin
Vref
IMECから提案
+
-
Co
mp
_C
LK
se
lect
+
-
select
+
-
Comp
Output
Input+
Input-
_CLK
V.Giannini, P.Nuzzo, V.Chironi,A.Baschirotto, G.V.Plas,J.Craninckx
“ An 820 μ W 9b 40MS/s Noise-Tolerant Dynamic-SARADC in 90nm Digital CMOS ”
ISSCC (Feb.2008).
文献
非2進アルゴリズム設計のための誤差の計算(NビットMステップ冗長アルゴリズム)
21 )()()()( ossumnoossumer VMCVVkCkQ
)()()( 21 noosossumer VVVMCkQ
前半のコンパレータでの電荷換算オフセット誤差
55
・前半のコンパレータのオフセット:aV以内・後半のコンパレータのオフセット:bV以内・前半のコンパレータのノイズ:cV以内のとき
Vos1:前半のコンパレータのオフセットVos2:後半のコンパレータのオフセットVno:前半のコンパレータのノイズ
この誤差を許容するように非2進アルゴリズムを設計する.
step:k Cu(k) 誤差er(k)[LSB]
許容値[LSB]
1 256 11.4 16
2 128 13.4 16
3 64 14.4 16
4 32 15.0 16
5 16 15.2 16
6 16 0.4 0
7 8 0.3 0
8 4 0.3 0
9 2 0.2 0
10 1 0.2 0
11 x 0.2 0 56
例:10ビット11ステップ SAR ADC
<<<<<
IMEC方式 提案方式
Vin:-1~+1,Vref=1V,Cs=512C,オフセットミスマッチ:15mV以内
step:k Cu(k) 誤差er(k)[LSB]
許容値[LSB]
1 256 11.3 1
2 128 13.3 1
3 64 14.3 1
4 32 14.8 1
5 16 15.1 1
6 8 15.2 1
7 4 15.3 1
8 2 15.3 1
9 1 15.3 1
10 1 0.2 0
11 x 0.2 0
>>>>>>>>>
Comp1(低電力) オフセット:±8mV以内 ノイズ:1.0 mV以内Comp2(高電力) オフセット:±7mV以内 ノイズ:0.2 mV以内コンパレータのアナログ・キャリブレーションなしの場合の設計例
Com
p1
Com
p2
57
IMEC方式 提案方式
MATLABシミュレーション(ランプ波)
Comp1(低電力) オフセット:+8.0 mV, ノイズ:1.0 mV
Comp2(高電力) オフセット:-7.0 mV, ノイズ:0.2 mV
コンパレータのアナログ・キャリブレーションなしの場合
Vin:-1~+1,Vref=1V,Cs=512C
-1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 10
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
0 100 200 300 400 500 600 700 800 900 1000 1100-2
0
2
4
6
8
10
Code Number
DN
L [
LS
B]
-1 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 10
200
400
600
800
1000
1200
Vin
Outp
ut
[LS
B]
0 100 200 300 400 500 600 700 800 900 1000 1100-2
0
2
4
6
8
10
Code Number
DN
L [
LS
B]
発表内容
• 研究背景
• SAR ADCの構成と動作
• SAR ADCの低消費電力化の検討
1. 2つのコンパレータを用いたSAR ADC
2. 電荷共有SAR ADC
3. 2つのコンパレータを用いた電荷共有SAR ADC
• まとめ
58
まとめ
59
低消費電力SAR ADC低消費電力化技術・2つのコンパレータを用いた技術・電荷共有SAR ADC・ 2つのコンパレータを用いた電荷共有SAR ADC非2進アルゴリズム→ コンパレータオフセットによる誤差を補正
オフセットばらつきを許容
・コンパレータのオフセット調整不要・量産時の歩留まり改善
60
結論
60
2進SAR ADC構成,動作 無駄なし → 効率的
冗長性(無駄)を入れる.さらに効率が良くなる.
・スピード(DAC不完全整定)・低消費電力化
冗長性により誤動作を許容→各構成要素,動作への要求緩和
(IMEC: 西洋哲学)
(「無用の用」老子: 東洋哲学)