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1
A
B
Estado Definición Q1 Q0
q0 Estado inicial. No hay código
0 0
q1 Se ha recibido el primer 1
0 1
q2 Se han recibido dos 1 consecutivos
1 0
q3 Se ha recibido el 0 después de dos 1 consecutivos
1 1
SEMANA 8: CIRCUITOS SECUENCIALES
1) El sistema de apertura de una caja fuerte está compuesto por dos teclas A y B, un circuito secuencial a diseñar y un temporizador que mantiene la caja fuerte abierta durante 5 minutos cuando recibe un nivel lógico 1 desde el circuito secuencial. Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo, independientemente del circuito secuencial.
Cuando se pulsa la tecla A, se produce un nivel lógico 1 que entra al circuito secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lógico 0 de entrada al circuito a diseñar. Mientras no se pulse ninguna tecla no se genera ningún nivel lógico de entrada al circuito secuencial.
Circuito
secuencial Temporizador
Caja fuerte
Para abrir la caja fuerte, la combinación secreta es: pulsar dos veces seguidas la tecla A, a continuación pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si se hace de esta manera, el circuito secuencial dará una salida a nivel lógico 1, que actuará sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5 minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia secreta, en el siguiente ciclo de reloj todos los biestables se pondrán a cero (el sistema pasará al estado inicial), y la secuencia debe volver a introducirse desde el principio.
a) Dibujar el diagrama de estados, explicando claramente en qué consiste cada estado.b) Implementar el circuito secuencial a diseñar usando biestables JK y las puertas
necesarias.1. Paso de las especificaciones verbales al diagrama de estados
En este caso, el diagrama de estados tiene que ser capaz de reconocer la combinación de entrada 1101. Partimos de un estado inicial en el que se espera la introducción del código. A continuación, se pasará a un nuevo estado cada vez que se reconozca correctamente el siguiente bit del código, mientras que si éste no corresponde al código se volverá al estado inicial, y habrá que teclear todo el código de nuevo. El significado de los estados será por tanto el de la siguiente tabla.
0/0
1/1 q0 1/0
q3
0/0
0/0
1/0
q2
0/0
q
1/0
El funcionamiento del diagrama será el que se explica a continuación. Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos que la combinación válida es 1101) nos mantendremos en este estado. Cuando llegue el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido los dos primeros correctamente, por lo que el siguiente estado será q2. Sin embargo, si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habrá que regresar a q0, para que el código sea tecleado por completo de nuevo. Del mismo modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y finalmente, si en q3 la entrada es un 1, el código ha sido correcto, y por lo tanto la salida del circuito será 1 y volveremos a q0. Si la entrada es un 0, entonces falló el último bit, y aunque volvamos también a q0, en este caso la salida del circuito es 0, puesto que el código fue erróneo.
2. Construcción de la tabla de estados
Tomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendrá el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitación se calcularán las entradas a los biestables (JK en este caso). Nótese como ahora sí aparece una función de salida (S) diferente del estado que almacenan los biestables.
E Q1(t) Q0(t) || Q1(t+1) Q0(t+1) | J1 K1 J0 K0 | S
--------------------------------------------------------------------------
0 0 0 || 0 0 | 0 x 0 x | 00 0 1 || 0 0 | 0 x x 1 | 00 1 0 || 1 1 | x 0 1 x | 00 1 1 || 0 0 | x 1 x 1 | 01 0 0 || 0 1 | 0 x 1 x | 01 0 1 || 1 0 | 1 x x 1 | 01 1 0 || 0 0 | x 1 0 x | 01 1 1 || 0 0 | x 1 x 1 | 1
3. Minimización de las funciones e implementación del circuito
Simplificando por Karnaugh obtendremos las funciones de entrada a los biestables (J1, K1, J0 y K0) para el cálculo del nuevo estado, y la función de salida S.
J1 = E Q0 K1 = E + Q0J0 = E XOR Q1 K0 = 1 S = E Q1 Q0
Circuito secuencial
2) Una máquina expendedora de tabaco está controlada por un circuito secuencial como el de la figura. Dicho circuito recibe como entradas el código de dos bits (tabla 1) de las monedas que va introduciendo el usuario. Como salidas, el circuito debe activar 2 señales, correspondientes a si se debe o no entregar el tabaco (T), y la cantidad de cambio a reintegrar (C1 y C0), codificadas según las tablas 2 y 3 respectivamente.
El funcionamiento del circuito es el siguiente. El usuario debe introducir monedas hasta alcanzar la cantidad de 100, que será el precio del tabaco. Una vez que la suma de monedas alcance dicho importe, automáticamente la máquina servirá el tabaco, retornando además el cambio correspondiente. Por ejemplo, si el usuario ha introducido 1 moneda de 25 y 2 monedas de 50, la máquina debe servirle el paquete y una moneda de 25 (salidas T C1 C0 = 1 0 1).
M(2) T (1)
C(2)
M1 M0 Significado0 0 No hay moneda0 1 Nueva moneda de 251 0 Nueva moneda de 501 1 Nueva moneda de 100Tabla 1: Codificación de la entrada M
T Significado0 No servir tabaco1 Servir tabaco
Tabla 2: Codificación de la salida T
C1 C0 Significado0 0 No hay cambio0 1 Cambio de 251 0 Cambio de 501 1 Cambio de 75Tabla 3: Codificación del cambio C
Diseña el circuito secuencial correspondiente, indicando claramente:
El número y codificación de estados. El diagrama de estados. La tabla de transiciones y salidas del circuito, utilizando para ello un biestable T (para
el bit más significativo que almacena el estado), y biestables JK para el resto.
La implementación del circuito, utilizando mapas de Karnaugh para implementar todas las funciones.
SEMANA 7: CIRCUITOS MANEJADORES DE DATOS3) Obtén la tabla de verdad y la función la canónica del circuito mostrado en la figura
siguiente y simplifícala por el método de Karnaugh
A B C D S1 S0 Z Z
1 0 0 0 0 0 C 0
1 0 0 1 0 1 C 0
1 0 1 0 1 0 C 1
1 0 1 1 1 1 C 1
1 1 0 0 0 0 C+D 0
1 1 0 1 0 1 C+D 1
1 1 1 0 1 0 C+D 1
1 1 1 1 1 1 C+D 1
Solución.
Para obtener la tabla de verdad debemos observar cómo se encuentran conectados los terminales del multiplexor y así obtendremos una tabla como sigue:
A B C D S1 S0 Z Z
0 0 0 0 0 0 1
0 0 0 1 0 1 1
0 0 1 0 1 0 1
0 0 1 1 1 1 1
0 1 0 0 0 0 0 0
0 1 0 1 0 1 0 0
0 1 1 0 1 0 0 0
0 1 1 1 1 1 0 0
b) La función canónica sería:
El mapa de Karnaugh será:
AB
CD
00 01 11 10
00 1
01 1 1
11 1 1 1
10 1 1 1
Se pueden hacer dos bolsas de cuatro celdas y una bolsa de dos celdas, por lo que la simplificación podría dar una expresión como
4) Implementar con puertas lógicas de cualquier tipo, de dos entradas, un codificador de 4 líneas a código de exceso de 3 con prioridad a la entrada de mayor peso.
Solución.
E2 E1 E0 S0 S1 S2 S3
0 0 1 0 0 1 1
0 1 X 0 1 0 0
1 X X 0 1 0 1
S0 = 0
S1 =E1 E2 +E2
S2 =E0 E1 E2
S3 E0 E1 E2 +E2
A1 A0 B1 B0 S
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
SEMANA 6: CIRCUITOS ARIMETICOS
5) La figura adjunta representa un comparador binario de dos números (A y B), de dos bits cada uno. La salida toma el valor lógico 1 cuando se cumple que A ≥ B.
Se pide:
a) Tabla de verdad.
b) Función lógica simplificada.
c) Circuito simplificado con puertas lógicas de dos entradas.
Solución.
a) La tabla de verdad será:
A1 A0 B1 B0 S
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
La función canónica será:
b) El mapa de Karnaugh será:
A1A0
B1B0
00 01 11 10
00 1 1 1
01 1 1
11
10 1
Se puede hacer una bolsa de cuatro celdas y dos bolsas de dos celdas, por lo que la expresión quedará:
c) Que al implementarse con puertas básicas de dos entradas quedará:
6) Diseñe un circuito combinacional que realice la suma aritmética de dos números binarios, uno de un bit (A) y otro de dos bits (B1 B0), y cuyo resultado también esté dado en binario (S1 S0).
Solución.
La tabla de verdad sería:
Entradas
B1 B0 A
Salidas
S1 S0
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Las funciones canónicas serían:
Los mapas de Karnaugh serán:
A
B C
00 01 11 10
0 1
1 1 1 1
Se pueden hacer tres bolsas de dos celdas con lo que la expresión quedará:
La expresión no se puede simplificar por Karnaugh, pero utilizando métodos algebraicos se obtiene:
Al implementar el circuito combinacional quedará:
1. Configurar dos flip-flops JK para que se comporten como la siguiente
tabla característica.
Q1 Q2 Q’1
Q’2
0011
0101
1100
1001
2. Implementar un registro contador de dos bits que cumpla con los
siguientes estados y que cada cambio se produzca al apretar un
pulsador. Nos piden además que el componente a desarrollar cuente
con una entrada de Reset.
Q0 Q1 Q’0 Q’1 D0 D1
0011
0101
0110
1010
0110
1010
D0 = Q’0*Q1 + Q0*Q’1
D1= Q’1
, el sumador los suma y obtiene el bit de menor peso del resultado y toma nota del acarreo, sumando a continuación los siguientes bits y el acarreo, y así sucesivamente. El resultado se va presentando a la salida en serie a medida que se va generando.
3. Circuito sumador serie
Se quiere diseñar un autómata de Mealy que realice la suma de dos datos que llegan
en serie por dos canales diferentes (es decir, los bits de los sumandos se presentan
secuencialmente y por parejas). Primero se presentan los bits de menor peso de
ambos sumandos
Solución:
Comenzaremos planteando la tabla de verdad del sumador de un bit con acarreo
Acarreoanterior
X1 X0 Acarreogenerado
Suma(S)
0 (q0)0 (q0)0 (q0)0 (q0)1 (q1)1 (q1)1 (q1)1 (q1)
00110011
01010101
0 (q0)0 (q0)0 (q0)1 (q1)0 (q0)1 (q1)1 (q1)1 (q1)
01101001
A partir de este grafo es inmediato obtener la tabla de estados indicada a continuación:
Estado actualq(t)
Entrada actualx0
0 0x1
0 1x2
1 0x3
1 1q0
q1
q0/0q0/1
q0/1q1/0
q0/1q1/0
q1/0q1/1
q(t+1)/z(t)Estado siguiente/salida actual
Estado actual Entrada actualX0(t) X1(t)
Entrada actualX0(t) X1(t)
q(t) Q0(t) 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1q0
q1
01
00
01
01
11
01
10
10
01
Q0(t+1)Próximo estado
Z0(t)Salida actual
Estado actual Entrada actualX0(t) X1(t)
Entrada actualX0(t) X1(t)
q(t) Q0(t) 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1q0
q1
01
00
10
01
11
0 XX 1
0 XX 0
0 XX 0
1 XX 0
Q0(t+1)Próximo estado
J0(t) K0(t)Entradas actuales
del flip-flop
Circuitos aritméticos
Ejercicios
1. El circuito de la figura es un comparador binario de dos números(A y B) de dos bits. Las salidas (S0, S1 y S2) toman el valor lógico “1” cuando A>B, A< B y A=B, respectivamente obténgalas funciones lógicas de cada salida y simplifíquelas por Karnaugh.
Solución
Multiplexores
1. Empleando un multiplexor de cuatro entradas de información y dos entradas de selección (MPX74153), implementar el circuito lógico que responda a la función lógica: _ _F=AB + ABC
Solución: En primer lugar debemos expresar la ecuación en forma canónica: _ _ _ _ _ _ _ _ _ F=AB +ABC = AB(C + C) + ABC = ABC +ABC +ABC Confeccionamos la tabla agrupando en las columnas las combinaciones de las variables A y B, y en las filas la posibilidad de la variable que nos queda C, con lo que queda:
Por lo que para implementar el circuito conectamos las variables A y B a las dos entradas de selección del multiplexor, y conectando las entradas de información con el siguiente criterio: Canales 0 y 3, conectados a 0 (masa). Canal 1, conectado a C. Canal 2 conectado a 1 (tensión de alimentación +Vcc). Quedando el circuito como se muestra en la figura.
2. Dada la siguiente tabla, represente el circuito con un Multiplexor 4-1 y multiplexor 8-1
Solución
Para el multiplexor 4-1 tenemos una tabla de 16 estados, debemos eliminar la columna o variable D, para de esta forma buscar la relación entre la variable D y una salida para así poder eliminarla. En el primer caso de este ejemplo la salida es 1 y no depende de D, en el siguiente caso tampoco porque es 0 independiente de D y en el tercer caso la salida es igual a D
Ejercicios de flip-flop
1. Dibuje las formas de onda de cada una de las salidas (Q3,Q2,Q1,Q0)
Solución:
2. Dado el siguiente formas de onda, genere el circuito de las salidas Q1,Q2,Q3,Q4 y conteste las siguientes preguntas:
a) Es un sistema síncrono o no y porque:…………………….b) Para qué sirve la compuerta NAND que está colocada en el
circuito: ………………………………c) El flip-flop es sensible a que transición del reloj: ………………..
Solución
a. Es un sistema síncrono porque todos los relojes del sistema están interconectados entre sí.
b. Para reiniciar el conteo en 0000 cuando llega a 1011.c. A flancos de bajad
EJERCIOS DE CIRCUITOS ARITMETICOS LOGICOS
1) Diseñe un circuito combinacional que realice la suma aritmética de dos Números binarios, uno de un bit (A) y otro de dos bits (B1
B0), y cuyo resultado También esté dado en binario (S1 S0).Solución:
Realizando la tabla de verdad tenemos
La forma canónica seria:
S1 = B1` B0 A + B1 B0` A + B1 B0 A` + B1 B0 A
S0 = B1` B0` A + B1` B0 A` + B1 B0 ` A` + B1 B0 A
Simplificando:
S1 = B1B0 + B1A + B0A
S0 = B1 B0 A
Al implementar el circuito combinacional quedará:
Entradas salidas
B1
B0 A S1 S0
0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1
2) Implementación de funciones aritméticas. Sumador completo.Presenta tres entradas, dos correspondientes a los dos bits que se van a sumar y una tercera con el acarreo de la suma anterior. Y tiene dos salidas, el resultado de la suma y el acarreo producido.
Solución:
La forma canónica seria:
C= A` B C-1 + AB` C-1 + A B C-1` + A B C-1
S = A` B` C-1 + A`B C-1` + A B ` C-1` + A B C-1
Simplificando:
C= AB + A C-1 + B C-1
S = A B C-1
Al implementar el circuito combinacional quedará:
Sumador completo.
Entradas salidas
A B C-1 C S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1
EJERCISIOS DE MANEJADORES DE DATOS
1) Implementar utilizando un decodificador el circuito correspondiente a una función lógica F(A,B,C), que debe cumplir que será cero cuando las tres variables de entrada estén a nivel bajo, o cuando la variable B se encuentre en estado alto si A no lo está. En los demás casos la función dará un 1 en la salida. solución:
De la cual obtenemos la forma canónica:F = A`B`C + AB`C`+ AB`C + ABC` + ABCComo es un decodificador de 3x8 su diseño será:
Entradas salidas
decimalA B C F
0 0 0 0 01 0 0 1 12 0 1 0 03 0 1 1 04 1 0 0 15 1 0 1 16 1 1 0 17 1 1 1 1
2) desea implementar empleando un decodificador, un circuito correspondiente a una función lógica en la que mediante tres sensores (A,B,C) controlen el estado de tres avisadores (X,Y,Z), de modo que se cumplan las siguientes premisas.• Cuando se active únicamente el sensor A, no habrá indicación alguna.• Cuando se active únicamente el sensor B, actuara el indicador
Z.• Cuando se active únicamente el sensor C, actuaran los indicadores X e Y.• Cuando se activen únicamente A y B, actuara X.• Cuando se activen únicamente B y C, actuaran X y Z.• Cuando se activen únicamente A y C, actuara Y.• Cuando se activen simultáneamente A, B y C, los tres actuadores estarán a 0.En caso de inactividad de los sensores, la indicación será nula.Solución:
La forma canónica seria:X = C`BA + CA`B` + CBA`Y = C`B`A` + CB`AZ = C`BA` + CBA`Su diseño será:
EJERCISIOS DE CIRCUITOS SECUENCIALES:
Entradas salidasdecimal
C B A X Y Z
0 0 0 0 0 0 01 0 0 1 0 0 02 0 1 0 0 0 13 0 1 1 1 0 04 1 0 0 1 1 05 1 0 1 0 1 06 1 1 0 1 0 17 1 1 1 0 0 0
1) Se pretende diseñar un sistema secuencial síncrono con dos entradas E1 y E0, y una salida S usando biestables D, de manera que proporcione salida alta solo cuando las dos entradas estén a nivel bajo habiendo estado también a nivel bajo ambas entradas en el ciclo deReloj anterior. Las transiciones se producen en el flanco de bajada del reloj. En los restantes ciclos de reloj, la salida debe ser baja. Las señales de entrada son periódicas, con un periodo 5 veces superior al periodo de reloj, y son las mostradas en la figura. NOTA: Observar que no se producen todas las transiciones posibles.a) Realizar el diagrama de transición de estados, definiendo y codificando los estadosy las entradas.b) Realizar la tabla de verdad que resuelve el problema.c) Encontrar el circuito.
Solución:
Primero Para determinar el número de estados necesarios debemos fijarnos en que situaciones S toma los valores 0 y 1. En este caso la salida S solamente se activara cuando ambas entradas (E1 y E0) tomen el valor 0, y además también hayan sido 0 en el ciclo anterior. Nos interesara Diferenciar, por tanto, dos situaciones diferentes: aquella en la que las ultimas entradas fueron 0 y otra en la que no se cumple esta condición. Si se da la primera, y las entradas vuelven a ser 0 de nuevo S tomara el valor 1. En cualquier otro caso S será 0.
Para realizar el diagrama, hay que tener en cuenta que solo se dan las siguientes transiciones: entrada E1E0=11 desde q1, entrada E1E0=00 desde q1, Entrada E1E0=00 desde q0, que es la única que da salida 1 y entrada E1E0=10 desde q0. Esto nos permite simplificar el diseño.
Construyendo la tabla de estados tenemos:
Simplificando por Karnaugh obtendremos la función de entrada al biestable D para el cálculo del nuevo estado, y la función de salida S.D = E1S = Q’ E1’ = (Q + E1)’
2) Implemente un FF-JK en base a un S y R .Solución: Lo que se busca es la lógica combinatoria del bloque de incógnita se calcula las expresiones S y r a partir de la tabla de verdad y por karnaugh:
Estado q0
DefiniciónEntrada anterior = 00
q1 Estada anterior <> 00
E100001111
E000110011
Q(t)01010101
Q(t+1)
00xx1xx1
D00xx1xx1
S10xx0xx0
Clase 06: Circuitos Aritméticos
Indicar el resultado de las operaciones (operandos y Resultado en Ca2 de 4 bits):
1) 0011+1100RESOLUCION:
2) 0011-0101RESOLUCION:
Clase 07: Circuitos Manejadores de Datos
1) empleando un multiplexor de ocho entradas de información y tres de selección implementar el circuito lógico que responde a la función lógica.
Siendo la variable «D» la de mayor peso.
RESOLUCION:
2) empleando un multiplexor de cuatro entradas de información y dos entradas de selección (mpx74153), implementar el circuito lógico que responda a la función lógica:
Donde A es la variable de mayor peso.
RESOLUCION:
Clase 08: Circuitos Secuenciales
1) Diseñar un contador binario sincrónico de tres bits utilizando primero solo flip-flops tipo T y después solo flip-flops tipo D.
RESOLUCION:Para el FF JK tenemos
Para el FF T tenemos
2) Dado el circuito de la figura, determinar el cronograma de las salidas de los dos contadores.Suponer que ambos contadores son activos en el flanco de subida. Inicialmente los dos contadores están a 0.
RESOLUCION:
Hay que tener en cuenta que el contador de 2 bits se pone a 0 cuando QB=1 y cuando
, mientras que el contador de 3 bits se pone a 0 cuando , y . También debe considerarse que el impulso de cuenta del contador de tres bits se
produce en las Transiciones bajo-alto de , que es la AND de con X.
1. Un número binario de 5 bits Z = ABCDE aparece en la entrada de un circuito lógico combinacional cuya salida es 1 cuando el número Z es primo. Diseñe el circuito empleando un multiplexor.
F = (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31)Σ
2. Implementar utilizando un decodificador el circuito correspondiente a una función lógica F(A,B,C), que debe cumplir que será cero cuando las tres variables de entrada estén a nivel bajo, o cuando la variable B se encuentre en estado alto si A no lo está. En los demás casos la función dará un 1 en la salida.
Solución:
En primer lugar escribimos su tabla de verdad de la función lógica propuesta.
La función canónica será:
Que una vez implementada quedará:
3. Se desea implementar empleando un decodificador, un circuito correspondiente a una función lógica en la que mediante tres sensores (A,B,C) controlen el estado de tres avisadores (X,Y,Z), de modo que se cumplan las siguientes premisas.
cuando se active únicamente el sensor A, no habrá indicación alguna. cuando se active únicamente el sensor B, actuara el indicador Z. cuando se active únicamente el sensor C, actuaran los indicadores X e Y. cuando se activen únicamente A y B, actuara X. cuando se activen únicamente B y C, actuaran X y Z. cuando se activen únicamente A y C, actuara Y. cuando se activen simultáneamente A, B y C, los tres actuadores estarán a
0.En caso de inactividad de los sensores, la indicación será nula.
En primer lugar escribimos la tabla de verdad de la función lógica
Con lo que las funciones canónicas serán:
Que una vez implementadas, quedará:
4. Diseñar utilizando 4 flip-flops T un contador ascendente que efectue la secuencia 0, 4, 8, 12, 0, 4, 8, 12….
Solución:
Se elabora una tabla de Estado y luego una Tabla de Excitación con los Flip-Flops T:
ESTADO PRESENTE ESTADO SIGUIENTE ENTRADAS DE F.F. Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* T(Q3) T(Q2) T(Q1) T(Q0) 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0
Se deduce: T(Q3)=Q2, T(Q2)=1, T(Q1)=0, T(Q0)=0. Lo cual lleva al siguiente circuito,donde las entradas asincrónicas Clear y Preset de de cada flip-flop T las dejamos al aire, porque no interesan para este caso:
5. Indicar la función que realiza el circuito de la figura adjunta, formado con flip-flops T
disparados en flanco de bajada. Se considera como salida el conjunto de las variables
de estado, S2,S1,S0. Dibujar los correspondientes diagramas de tiempos.
Solución:
Suponemos que partimos, condición inicial, de las tres salidas S2=S1=S0=0.
Teniendo en cuenta la tabla característica del flip – flop T (con T=1), se obtiene el
siguiente cronograma.
Hemos de señalar que la salida de la puerta AND se hace 1 cuando S2=1, S1=1, S0=0,
y que como dicha salida actua sobre el RESET de los flip-flops, el circuito es un
contador hasta 5 (el 6 ya no aparece).
6. Obtener la tabla de secuencias producida por el siguiente contador:
suponiendo que los flip-flops J-K utilizados son activados en sus cambios de estado por una transición positiva (de "0" a "1") en su terminal de "reloj", pero suponiendo también que la combinación de valores J=0 y K=0 se mantiene como la combinación que hace que el flip-flop J-K cambie de estado cada vez que hay una transición positiva en la terminal de "reloj". Supóngase que el estado inicial del contador es Q3Q2Q1=000.
solución:
Suponiendo que el estado inicial del contador es Q3Q2Q1=000, al ir la terminal de entrada de "0" a "1" el primer flip-flop cambiará de estado de Q1=0 a Q1=1. Pero como la salida del primer flip-flop está alimentando la terminal de entrada C del segundo flip-flop, al ir de "0" a "1" esto cambiará el estado del segundo flip-flop de Q2=0 a Q2=1. Y como la salida del segundo flip-flop está alimentando la terminal de entrada C del tercer flip-flop, al ir de "0" a "1" el tercer flip-flop cambiará de estado de Q3=0 a Q3=1 . Todo el contador pasará del estado Q=Q3Q2Q1=000 al estado Q3Q2Q1=111. Al siguiente pulso de "reloj" en la terminal principal de entrada C, únicamente cambiará el estado del primer flip-flop pasando de Q1=1a Q1=0, lo cual no tendrá efecto alguno sobre el segundo flip-flop y a su vez tampoco producirá efecto alguno en el tercer flip-flop. El contador pasa pues del estado Q3Q2Q1=111al estado Q3Q2Q1=110. Al siguiente pulso, el primer flip-flop cambia de estado de Q1=0 aQ1=1, lo cual cambiará el estado del segundo flip-flop de Q2=1 a Q2=0, lo cual no tendrá efecto alguno sobre el tercer flip-flop. Así, el contador pasará del estado Q3Q2Q1=110 al estado Q3Q2Q1=101. Repitiendo el análisis, logramos obtener la siguiente tabla de secuencias:
No nos debe llevar mucho tiempo para reconocer en base a esta tabla de secuencias que este contador es un contador binario de conteo descendente, un contador binario que va contando "hacia abajo" en lugar de ir contando "hacia arriba". Pero si repasamos losproblemas anteriores, encontraremos uno en el cual estudiamos precisamente este mismo circuito, excepto que en dicho problema se comportaba como un contador binario de conteo ascendente. El giro radical en el comportamiento del circuito se dió porque en vez de utilizar flip-flops J-K en los cuales el cambio de estado ocurre cuando la transición en la terminal de reloj es una transición negativa utilizamos ahora flip-flops J-K en los cuales la transición positiva en la terminal de reloj C es la que produce el cambio de estado. Al llevar a cabo un diseño, la especificación de los flip-flops a ser utilizados, ya sea flip-flops activados por una transición negativa o flip-flops activados por una transición positiva, se vuelve tan importane como el diseño mismo, ya que cualquier ambigüedad en dejar clara esta especificación puede arruinar el propósito del diseño produciendo un circuito secuencial con un comportamiento que puede ser completamente inesperado.
1. Un número binario de 5 bits Z = ABCDE aparece en la entrada de un circuito lógico
combinacional cuya salida es 1 cuando el número Z es primo. Diseñe el circuito
empleando un multiplexor.
F = Σ (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31)
Solución
2. Implementar utilizando un decodificador el circuito correspondiente a una función
lógica F(A,B,C), que debe cumplir que será cero cuando las tres variables de
entrada estén a nivel bajo, o cuando la variable B se encuentre en estado alto si A
no lo está. En los demás casos la función dará un 1 en la salida.
En primer lugar escribimos su tabla de verdad de la función lógica propuesta.
La función canónica será:
Que una vez implementada quedará:
3. Empleando un multiplexor de cuatro entradas de información y dos entradas de
selección (MPX74153), implementar el circuito lógico que responda a la función
lógica:
Donde A es la variable de mayor peso.
Solución
En primer lugar debemos expresar la ecuación en forma canónica:
Confeccionamos la tabla agrupando en las columnas las combinaciones de las
variables A y B, y en las filas la posibilidad de la variable que nos queda C, con lo que
queda:
Por lo que para implementar el circuito conectamos las variables A y B a las dos
entradas de selección del multiplexor, y conectando las entradas de información con el
siguiente criterio:
Canales 0 y 3, conectados a 0 (masa).
Canal 1, conectado a C.
Canal 2 conectado a 1 (tensión de alimentación +Vcc).
Quedando el circuito como se muestra en la figura.
4. Diseñe un circuito que a la salida de un multiplexor 8 :1 realice la función:
F=1 (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31) .
Para el diseño se pueden usar, además de dicho multiplexor, un máximo de 8 puertas
de 2 entradas.
Solución
Dada la función a implementar, el proceso es el siguiente. Basta con elegir tres
variables de la función para las señales de selección del multiplexor. De esta forma,
los residuos que deben entrar por cada uno de los canales de éste son funciones de
las otras dos variables, y estos se implementarán con las puertas que disponemos.
Una de las posibles soluciones es la que se muestra:
F= E (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31)
5. El sistema de apertura de una caja fuerte está compuesto por dos teclas A y B, un
circuito secuencial a diseñar y un temporizador que mantiene la caja fuerte abierta
durante 5 minutos cuando recibe un nivel lógico 1 desde el circuito secuencial.
Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo,
independientemente del circuito secuencial.
Cuando se pulsa la tecla A, se produce un nivel lógico 1 que entra al circuito
secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lógico 0
de entrada al circuito a diseñar. Mientras no se pulse ninguna tecla no se genera
ningún nivel lógico de entrada al circuito secuencial.
Para abrir la caja fuerte, la combinación secreta es: pulsar dos veces seguidas la tecla
A, a continuación pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si
se hace de esta manera, el circuito secuencial dará una salida a nivel lógico 1, que
actuara sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5
minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia
secreta, en el siguiente ciclo de reloj todos los biestables se pondrán a cero (el sistema
pasara al estado inicial), y la secuencia debe volver a introducirse desde el principio.
a) Dibujar el diagrama de estados, explicando claramente en que consiste cada
estado.
b) Implementar el circuito secuencial a diseñar usando biestables JK y las puertas
necesarias.
Solución:
a. Paso de las especificaciones verbales al diagrama de estados
En este caso, el diagrama de estados tiene que ser capaz de reconocer la
combinación de entrada 1101. Partimos de un estado inicial en el que se espera la
introducción del código. A continuación, se pasara a un nuevo estado cada vez que se
reconozca correctamente el siguiente bit del código, mientras que si este no
corresponde al código se volverá al estado inicial, y habrá que teclear todo el código
de nuevo. El significado de los estados será por tanto el de la siguiente tabla.
Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos
que la combinación valida es 1101) nos mantendremos en este estado. Cuando llegue
el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido
los dos primeros correctamente, por lo que el siguiente estado será q2. Sin embargo,
si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habrá
que regresar a q0, para que el código sea tecleado por completo de nuevo. Del mismo
modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y
finalmente, si en q3 la entrada es un 1, el código ha sido correcto, y por lo tanto la
salida del circuito será 1 y volveremos a q0. Si la entrada es un 0, entonces fallo el
último bit, y aunque volvamos también a q0, en este caso la salida del circuito es 0,
puesto que el código fue erróneo.
b. Construcción de la tabla de estados
Tomando el diagrama de estados de la figura anterior debe generarse la tabla de
estados, en la que a partir de las entradas y el estado actual se obtendrá el siguiente
estado, y en la que a partir de ambos, y con ayuda de la tabla de excitación se
calcularan las entradas a los biestables (JK en este caso). Nótese como ahora si
aparece una función de salida (S) diferente del estado que almacenan los biestables.
c. Minimización de las funciones e implementación del circuitoSimplificando por Karnaugh obtendremos las funciones de entrada a los biestables
(J1, K1,J0 y K0) para el calculo del nuevo estado, y la función de salida S.
J1 = E Q0
K1 = E + Q0
J0 = E XOR Q1
K0 = 1
S = E Q1 Q0
6. Se desea diseñar un contador de 2 bits, que alterne desde 0 a 3.
Solución:
El primer paso consiste en considera el siguiente diagrama de estados donde X y Y son las salidas esperadas:
Se deben asignar strings binarios (distintos) a cada estado. El numero
mínimo de bits necesarios para representar N estados es log2N, por lo
que para 4 estados se requieren 2 bits. Como los Flip-Flop son los
encargados de almacenar los bits, para este caso se requieren 2 Flip-
Flop.
Luego la tabla resultante es:
Se debe elegir que tipo de Flip-Flop se utilizaran para construir este
circuito secuencial.
Si se utilizan Flip-Flop tipo D, los MK quedan de la siguiente manera:
Luego Las ecuaciones resultantes son:DA = A · B + B · ADB = B
Una vez que ya se obtuvieron las ecuaciones, mediante los MK, se puede construir el circuito secuencial.
I. EJERCICIOS
Diseñar un registro de 4 bits. El mismo debe contar con 4entradas e0,
…,e3 para ingresar el dato a almacenar, 4 salidas s0,…,s3 para ver el
dato almacenado y las señales de controlreset y WriteEnable.
Modificar el diseño anterior agregándole componentes de 3 estados para
que sólo cuando se active la señal de controlmostrar muestre el dato
almacenado.
II. Se pretende diseñar el sistema de encendido de intermitencia de un coche.
Para ellohay que diseñar un circuito secuencial que cumpla las siguientes
especificaciones, de acuerdocon la figura adjunta.
Cuando la palanca se coloque en la posición DERECHA, se deberá
encender y apagarde forma intermitente la luz identificada como D, de
forma síncrona con un reloj de 1 Hz.
Cuando la palanca se coloque en la posición IZQUIERDA, se deberá
encender y apagar deforma intermitente la luz identificada como I, de
forma síncrona con un reloj de 1 Hz.
Cuando lapalanca se coloque en la posición central (APAGADO) no se
encenderá ninguna luz.
Cuando se active el interruptor de EMERGENCIA, se activaran ambas
luces simultáneamente, y se desactivaran ambas de forma síncrona con
el reloj, independientementede la posición de la palanca, es decir, la
entrada de emergencia tiene prioridad absoluta.
Diseñar la circuitería adicional necesaria para que nunca entre más
de una señal activa al codificador y poner una tabla de salida del
codificador para todos los casosposibles.
Definir los estados, su codificación y su diagrama.
Realizar la tabla de excitación usando biestables D.
Implementar el circuito.
Solución:
IADE Definición
Codificación
Q1 Q0
0 0 0 1 Emergencia 0 0
0 0 1 0 Derecha encendida 0 1
0 1 0 0 Ambas apagadas 1 0
1 0 0 0 Izquierda encendida 1 1
Estado Definición Codificación
q0 Emergencia 00
q1 Derecha encendida 01
q2 Ambas apagadas 10
q3 Izquierda encendida 11
Tabla de estados:
A BQ1(t) Q0(t) || Q1(t+1) Q0(t+1) | D1D0
----------------------------------------------------------------------0 0 0 0 || 1 1 | 1 10 0 0 1 || 1 1 | 1 10 0 1 0 || 1 1 | 1 10 0 1 1 || 0 0 | 0 00 1 0 0 || 0 1 | 0 10 1 0 1 || 0 0 | 0 00 1 1 0 || 0 1 | 0 10 1 1 1 || 0 1 | 0 11 0 0 0 || 0 0 | 0 01 0 0 1 || 0 0 | 0 01 0 1 0 || 0 0 | 0 01 0 1 1 || 0 0 | 0 01 1 0 0 || 1 0 | 1 01 1 0 1 || 1 0 | 1 01 1 1 0 || 0 0 | 0 01 1 1 1 || 1 0 | 1 0
D1 = (A + B)’ (Q1 Q0)’ + AB (Q1’ + Q0) S1 = Q1 (IZQUIERDOS)D0 = A’ [ B’ (Q1 Q0)’ + B (Q0’ + Q1)] S0 = Q0 (DERECHOS)
III. La conjetura de Collatz, es un famoso problema matemático aun noresuelto.
Esta conjetura enuncia la siguiente funciónf: NN, aplicablea cualquier
número entero positivo:
Se dice que si se toma cualquier número y se aplica esta función reiteradas
veces, el resultado siempre converge a 1.
Construir un circuito combinatorio que realice la función f(n) parauna
entrada de 5 bits.
Construir un circuito secuencial, que aplique reiteradas veces la función
anterior por cada ciclo de reloj.
Modificar el circuito anterior de forma que si el valor de entrada es1,
entonces la salida también sea 1.
1.
2.
3.
EJERCICIOS SEMANA 6
1.- PROCESAMIENTO PARALELO
SN74AS181
SOLUCION: Circuito que puede realizar funciones lógicas ó aritméticas de 4 bits según entrada de selección M. Los operandos de entrada lógicos son A y B y el de salida F. Se agregan el carry de entrada Cn y de salida Cn+4 para operaciones como números.
2. Diseñar una unidad aritmético-lógica (ALU) con dos entradas de datos D1, D2 (dígitos de 1 bit) y dos salidas z1 y z2. Dicha ALU debe realizar las siguientes operaciones:
SOLUCION:
EJERCICIOS SEMANA 7
1.- Realice las siguientes funciones haciendo uso de los dispositivos que se dan en cada uno de los apartados.
a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR.
b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND.
c) Utilizando un decodificador con salidas activas en nivel alto y puerta NOR.
d) Utilizando un decodificador con salidas activas en nivel bajo y puerta NAND.
F=(a ,b ,c ,d )∑(0,9,11,15)+d(1,2,3) F=(a ,b ,c )∏(0,3,5)+d(1,2)
Solucion :
F=(a ,b ,c ,d )∑(0,9,11,15)+d(1,2,3)
a) Utilizando decodificador salidas activas nivel alto y puertas OR
b) Utilizando decodificadores salidas activas nivel bajo y puertas AND.
c) Utilizando decodificadores salidas activas nivel alto y puertas NOR.-para este caso , dado que disponemos de una puerta NOR, tomaremos los maxiterminos de la función complementaria a la que queremos diseñar
d) Utilizando decodificadores salidas activas nivel bajo y puertas NAND.- Aplicando un razonamiento analógico al anterior dato que disponemos de una puerta NAND, damos la siguiente solución al problema
2.- EMPLEANDO UN MULTIPLEXOR DE OCHOENTRADAS DE INFORMACIÓN Y TRES DESELECCIÓN IMPLEMENTAR EL CIRCUITO LOGICOQUE RESPONDE A LA FUNCIÓN LÓGICA:F=DCBA +D CBA +D C B A + D C BA + D C B A + D C B A + DCBA+ D C B A + D C B A SIENDO LA VARIABLE «D» LA DE MAYOR PESO
SOLUCION:
CONFECCIONAMOS LAS TABLA AGRUPANDO ENLAS COLUMNAS LAS COMBINACIONES DE LAS VARIABLES C, B, A y EN LAS FILAS LA POSIBILIDADDE LA VARIABLE QUE NOS QUEDA D, CON LO QUEQUEDA.
EJERCICIOS SEMANA 8
1.- El sistema de apertura de una caja fuerte está compuesto por dos teclas A y B, un circuito secuencial a diseñar y un temporizador que mantiene la caja fuerte abierta durante 5 minutos cuando recibe un nivel lógico 1 desde el circuito secuencial. Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo, independientemente del circuito secuencial. Cuando se pulsa la tecla A, se produce un nivel lógico 1 que entra al circuito secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lógico 0 de entrada al circuito a diseñar. Mientras no se pulse ninguna tecla no se genera ningún nivel lógico de entrada al circuito secuencial.
Para abrir la caja fuerte, la combinación secreta es: pulsar dos veces seguidas la tecla A, a continuación pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si se hace de esta manera, el circuito secuencial dará una salida a nivel lógico 1, que actuará sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5 minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia secreta, en el siguiente ciclo de reloj todos los biestables se pondrán a cero (el sistema pasará al estado inicial), y la secuencia debe volver a introducirse desde el principio.
a) Dibujar el diagrama de estados, explicando claramente en qué consiste cada estado.
b) Implementar el circuito secuencial a diseñar usando biestables JK y las puertas necesarias.
1. Paso de las especificaciones verbales al diagrama de estados En este caso, el diagrama de estados tiene que ser capaz de reconocer la combinación de entrada 1101. Partimos de un estado inicial en el que se espera la introducción del código. A continuación, se pasará a un nuevo estado cada vez que se reconozca correctamente el siguiente bit del código, mientras que si éste no corresponde al código se volverá al estado inicial, y habrá que teclear todo el código de nuevo. El significado de los estados será por tanto el de la siguiente tabla.
El funcionamiento del diagrama será el que se explica a continuación. Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos que la combinación válida es 1101) nos mantendremos en este estado. Cuando llegue el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido los dos primeros correctamente, por lo que 1el siguiente estado será q2. Sin embargo, si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habrá que regresar a q0, para que el código sea tecleado por completo de nuevo. Del mismo modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y finalmente, si en q3 la entrada es un 1, el código ha sido correcto, y por lo tanto la salida del circuito será 1 y volveremos a q0. Si la entrada es un 0, entonces falló el último bit, y aunque volvamos también a q0, en este caso la salida del circuito es 0, puesto que el código fue erróneo.
2. Construcción de la tabla de estadosTomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendrá el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitación se calcularán las entradas a los biestables (JK en este caso). Nótese como ahora sí aparece una función de salida (S) diferente del estado que almacenan los biestables.
3. Minimización de las funciones e implementación del circuitoSimplificando por Karnaugh obtendremos las funciones de entrada a los biestables (J1, K1, J0 y K0) para el cálculo del nuevo estado, y la función de salida S.
2) Se pretende diseñar un sistema secuencial síncrono con dos entradas E1 y E0, y una salida S usando biestables D, de manera que proporcione salida alta sólo cuando las dos entradas estén a nivel bajo habiendo estado también a nivel bajo ambas entradas en el ciclo de reloj anterior. Las transiciones se producen en el flanco de bajada del reloj. En los restantes ciclos de reloj, la salida debe ser baja. Las señales de entrada son periódicas, con un periodo 5 veces superior al período de reloj, y son las mostradas en la figura. NOTA: Observar que no se producen todas las transiciones posibles.
a) Realizar el diagrama de transición de estados, definiendo y codificando los estados y las entradas.
b) Realizar la tabla de verdad que resuelve el problema.
c) Encontrar el circuito.
1. Paso de las especificaciones verbales al diagrama de estados Para determinar el número de estados necesarios debemos fijarnos en qué situaciones S toma los valores 0 y 1. En este caso la salida S solamente se activará cuando ambas entradas (E1 y E0) tomen el valor 0, y además también hayan sido 0 en el ciclo anterior. Nos interesará diferenciar, por tanto, dos situaciones diferentes: aquélla en la que las últimas entradas fueron 0 y otra en la que no se cumple esta condición. Si se da la primera, y
las entradas vuelven a ser 0 de nuevo S tomará el valor 1. En cualquier otro caso S será 0.
Para realizar el diagrama, hay que tener en cuenta que sólo se dan las siguientes transiciones: entrada E1E0=11 desde q1, entrada E1E0=00 desde q1, Entrada E1E0=00 desde q0, que es la única que da salida 1 y entrada E1E0=10 desde q0. Esto nos permite simplificar el diseño.
Este comportamiento queda reflejado en el diagrama de estados anterior. Obsérvese como estando en el estado q0 (las entradas anteriores fueron 00), mientras las entradas sigan siendo 00 la salida del circuito será 1. Si no, cambiaremos de estado a q1, puesto que E1 y E0 no fueron ambas 0. Estando en q1 la salida siempre será 0, pues en el ciclo anterior las entradas no eran 0, pero si lo fueran en el ciclo que se evalúa volveríamos de nuevo a q0.
2. Construcción de la tabla de estados Tomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendrá el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitación se calcularán las entradas al biestable (D en este caso).
1. Minimización de las funciones e implementación del circuito Simplificando por Karnaugh obtendremos la función de entrada al biestable D para el cálculo del nuevo estado, y la función de salida S.
D = E1
S = Q’ E1’ = (Q + E1)’
