ORGANIZACIÓN DE LA MEMORIA

Esta familia de microcontrolado-res, al igual que el PIC16F84,dispone den de tres bloques dememoria. La Memoria dePrograma y la Memoria de DatosRAM que tienen los buses sepa-rados para poder permitir elacceso simultáneo a estos dosbloques y la Memoria de datosEEPROM.

Organización de laMemoria de programaLos dispositivos de PIC 16F87Xtienen un contador de programa de13 bits capaz de direccionar 8Kxl4posiciones de memoria. Los

dispositivos de PIC16F877/876tienen 8K x 14 posiciones dememoria de programa tipoFLASH y el PIC 16F873/874tienen 4Kx 14. Acceder a unaposición de memoria noimplementada, provoca la lecturao escritura de la posición dememoria envolvente.

El vector de Reset está en laposición de memoria 0000h y elvector de Interrupción está en laposición de memoria 0004h.

Organización de laMemoria de datosLa memoria de los datos se divideen los cuatro Bancos que contienelos Registros de PropósitoGenerales y los Registros de la

Funciones Especiales (FSR). Losbits RP1 (STATUS <6>) y RP0(STATUS <5> ) seleccionan cadauno de estos Bancos, de acuerdo ala Tabla1.

En cada Banco hay 7Fh posi-ciones de memoria (128 bytes).Las posiciones más bajas están,reservadas para los Registros deFunciones Especiales. Por enci-ma de los Registros de Funciones

CURSO DE MICROCONTROLADORESPIC16F87X (...Y II)

CURSO DE MICROCONTROLADORESPIC16F87X (...Y II)

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RP1 RP0 Banco 0 0 Banco 00 1 Banco 11 0 Banco 21 1 Banco 3

Tabla 1.- Selección de losBancos de memoria RAM con

RP0 y RP1

Especiales se encuentran losRegistros de Propósito General,que se utilizan como posicionesde memoria RAM estática.Todos están estructurados enBancos. Algunos Registros deFunciones Especiales están refle-jados en varios Bancos parareducir el código y tener un acce-so más rápido. Se puede ver elmapa de la memoria de datos ylos registros especiales en lasFiguras 3 y 4. Si analizamosestas figuras podemos ver comoefectivamente después de cadagrupo de registros especiales decada Banco están las posicionesde memoria que pueden ser usa-das para el almacenamiento dedatos.

En el caso de losPIC16F876/7, los Bancos 0 a 3

tienen disponibles 80 bytes dememoria para datos (Registrosde Propósito General) que sonindependientes los unos de losotros. Los Bancos 2 y 3 tienen 16bytes adicionales, que son tam-bién independientes. Sin embar-go, los 16 bytes superiores dememoria en cada Banco tienenuna “raiz” común. Accediendo acualquiera de los 16 bytes encualquier Banco, automática-mente nos da acceso a los mis-mos en el Banco 0 (70h a 7Fh).Esta forma de acceder puede sermuy ventajosa en algunos casos.Para los PIC16F876/7, la memo-ria disponible para datos en totales de 96+80+16+80+16+80 =368 bytes.

Para el caso de losPIC16F873/4, como puede verse

en la Figura 4 en la que se presentala definición de los Bancos, tienendisponibles 96 bytes en el Banco 0,que son conjuntamente accedidos através del Banco 2. El Banco 1tiene igualmente 96 bytes, que tam-bién son accesibles desde a travésdel Banco 3, lo que hace un totalde 96+96= 192 bytes.

(Nota.- La memoria EEPROMde Datos se describe en el aparta-do 3 de estos apuntes sobre lashojas de características.)

REGISTROS DE PROPÓSITO GENERAL

Se puede acceder a cualquierregistro utilizando el direcciona-miento directo o indirecto, eneste último caso a través delregistro FSR.

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Figura 1.- Mapa de Memoria ySTACK del PIC16F876/877

Las Figuras 1 y 2 muestran el mapa de memoria y Stack de los PIC16F876/7 y PIC16F873/4

Figura 2.- Mapa de Memoria ySACK del PIC16F873/874

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REGISTROS DE FUNCIONESESPECIALES

Los Registros de FuncionesEspeciales (SFR) son registrosusados por la CPU y los módulosperiféricos para hacer trabajar eldispositivo como nosotros quere-mos. Estos registros están reali-

zados como RAM estática. Unlistado de estos registros concada uno de sus bits es el que semuestra en la Tabla 2.

Los Registros de FunciónEspeciales podemos clasificarlosen dos tipos, los correspondien-tes a la CPU y los que controlan

los periféricos. Los registros queafectan directamente a la CPU sedescriben seguidamente condetalle. Aquellos registros rela-cionados con el funcionamientode los periféricos se describen enel apartado correspondiente alperiférico.

REGISTRO DE STATUS (Direcciones 03h, 83h,103h, 183h)

bit 7: IRP: Selección de Bancos para el direccionamientoindirecto1 = Bancos 2 y 3 (1 00h- 1 FFh)0= Bancos 0 y 1 (00h-FFh)bit 6-5: RP1:RP0: Selección del Banco para el direcciona-miento directo11 = Banco 3 (1 80h- 1 FFh)10 =Banco 2(100h-17Fh)01 =Banco 1 (80h-FFh)00 = Banco 0 (00h-7Fh)Cada Banco es de 128 bytesbit 4:#TO: Flag de Timer Out1= Después de conectar VDD o ejecutar CLRWDT o SLEEP0= Al desbordarse el temporizador de WDTbit 3:#PD:Flag de Power Down

1= Después de conectar VDD o al ejecutar la instrucción CLRWDT0 = Al ejecutar la instrucción SLEEPbit 2: Z: Flag de Cero1= El resultado de la última operación aritmética o lógicaes Cero0= El resultado de la última operación aritmética o lógicaes distinto cerobit 1: DC: Flag de acarreo en el 4º bit de menos peso1 = Acarreo en la suma0 = No acarreo en la sumaEn la resta es al contrariobit 0:C: Flag de acarreo en el octavo bit1 = Se ha producido un acarreo en la suma y no en la resta0= Se ha producido un acarreo en la resta y no en la sumaEste bit también se utiliza en las instrucciones de rotación

" " " " "R/W-0 R/W-0 R/W-0 R-1 R-1 R/W-x R/W-x R/W-xIRP RP1 RP0 #T0 #PD Z DC CBit 7 Bit 0

Seguidamente pasamos a describir cada uno de los bits de los Registros Especiales FSR.

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REGISTRO OPTION u OPTION_REG (Dirección 81h,181h)

bit 7:#RBPU: Resistencia de Pull-up en, el PORTB1=Resistencia de Pull-up desactivada0= Resistencia de Pull-up activadabit6 1:INTEDG:, Flanco, de control de interrupciones1:Interrupción por flanco ascendente en el pin RB0/INT,0:Interrupción por flanco: descendente en el pin RB0/INTbit 5:T0SC. Selección del tipo de Reloj para TMRO1 = Los pulsos se introducen a través del, pin RA4/TOCK10 = Los Pulsos de reloj internos- Fosc/4bit 4:T0SE: Tipo de flanco para TMR01 = Incremento de TMR0 en cada flanco, descendente porel pin RA4/TOCKI 0 = Incremento de TMR0 en cada flanco ascendente por elpin RA4/TOCKIbit 3:PSA: Asignación del Preescaler

1 = El preescaler se le asigna al WDT0 = El preescaler se le asigna al TMR0bit 2-0:PS2:PS0: Rango de actuación del preescaler

R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1RBPU INTED T0CS T0SE PSA PS2 PS1 PS0Bit 7 Bit 0

El Registro de OPTION_REG es un registro que puede ser leído o escrito y que contiene varios bits decontrol para configurar la asignación del preescaler al TMR0 o al WDT, la interrupción externa, el TMR0 ylas resistencias de pull-up del PORTB.

Nota.- Asignar el preescaler como 1: 1 al registro TMR0, asigna el preescaler al Watchdog.

PS2 PS1 PS0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Divisor de TMR01:21:41:81:161:321:641:1281:256

Divisor de WDT1:11:21:41:81:161:321:641:128

REGISTRO INTCON (Dirección 0Bh, 8Bh, l0Bh, 18Bh)

bit 7:GIE: bit de habilitación global de Interrupciones1= Habilita el permiso de interrupciones0= Inhabilita todas las interrupcionesbit 6:PEIE: bit de habilitación de interrupciones de losperiféricos que no se controla con el registro INTCON1= Habilita el permiso de interrupciones de los periféri-cos0= Inhabilita las interrupciones de los periféricosbit 5:T0IE: bit de habilitación de la interrupción por des-bordamiento del TMR01= Habilita la interrupción0= Inhabilita la interrupciónbit 4:INTE: bit de habilitación de la interrupción externapor el pin RB0/INT1= Habilita la interrupción0= Inhabilita la interrupciónbit 3:RBIE: bit de habilitación de interrupción por cambio

de nivel en el PORTB1= Habilita la interrupción 0= Inhabilita la interrupciónbit 2:T0IF: flag de indicación de desbordamiento deTMR01= El TMR0 se ha desbordado. Se borra por software0= El TMR0 no se ha desbordadobit 1:INTF: flag de estado de la interrupción externa INT1= La interrupción externa se ha producido. Se borrapor software0= La interrupción externa no se ha producidobit 0:RBIF: flag de indicación de interrupción por cambiode nivel en PORTB1= Se ha producido un cambio de nivel en los pinesRB7:RB4. Se borra por software.0= No se ha producido un cambio de nivel en los pinesRB7:RB4

" " "R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-xGIE PEIE T0IE INTE RBIE T0IF INTF RBIFBit 7 Bit 0

El registro INTCON es un registro de lectura y escritura que contiene los bit de habilitación de interrupcio-nes por desbordamiento de TMR0 por cambio de nivel en el PORTB e interrupciones externas por la líneaRBO/INT.

REGISTRO PIE1 (Dirección 8Ch)

bit 7:PSPIE: bit de habilitación de inte-rrupción por lectura / escritura en elPuerto Paralelo Esclavo. Para losmodelos de 40 pines.1 = Habilita la interrupción porlectura/escritura en el PSP0= inhabilita la interrupción por lectu-ra/escritura en el PSPbit 6:ADIF: bit de habilitación de inte-rrupción por finalización de la conver-sión A/Dl = Habilita la interrupción del converti-dor A/D0 = Inhabilita la interrupción del con-vertidor A/Dbit 5:RCIE: bit de habilitación de inte-rrupción en recepción por el USAR,cuando se llena el buffer,

1 = Habilita interrupción por recepciónen el USAR0 = Inhabilita interrupción por recep-ción en el USARbit 4:TXIE: bit de interrupción al trans-mitir por el USAR, cuando se vacía elbuffer.1 = Habilita la interrupción de transmi-sión por el USAR0 = Inhabilita la interrupción de trans-misión por el USARbit 3:SSPIE: bit de habilitación de inte-rrupción por el Puerto Serie Síncrono(SSP)1= Habilita la interrupción del SSP0= Inhabilita la interrupción del SSPbit 2:CCP1IE: bit de habilitación de inte-rrupción del módulo CCPI cuando se

produce una captura o una comparación.1= Habilita la interrupción del CCPI0=. Inhabilita la interrupción del CCPIbit 1:TMR2IE: bit de habilitación de inte-rrupción por desbordamiento de TMR2queestá emparejado con el registro PR2(92h)1= Habilita la interrupción por desborda-miento de TMR2 emparejado a PR20= Inhabilita la interrupción de TMR2emparejado a PR2bit 0:TMR1IE: bit de habilitación de inte-rrupción por desbordamiento del TMRI1= Habilita la interrupción por desborda-miento de TMR10= Inhabilita la interrupción por desbor-damiento de TMR1

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0PSPIE(1) ADIE RCIE TXIE SSPIE CCP1IE TMR2IE TMR1IEBit 7 Bit 0

Este registro contiene los bits individuales de habilitación de interrupciones de los periféricos.

Nota.—El bit PEIE (INTCON <6>) debe esta a uno para habilitar las interrupciones decualquiera de los periféricos.

REGISTRO PIE2 (Dirección 8Dh)

bit 7:No implementado: se lee como “0’bit 6: Reservado, Mantiene este bits a cerobit 5:No implementado: se lee como “0”bit 4:EEIE: Habilita la interrupción por escritura en laEEPROM de datos1= Habilita la interrupción por escritura de la EEPROM dedatos0 =Deshabilita la interrupción por escritura en la EEPROMde datos

bit 3:BCLIE: Habilita la interrupción por colisión en el busSSP cuando dos o más maestros tratan de transferir almismo tiempo.1 = Habilita la interrupción por colisión de bus SSP0 = Deshabilita la interrupción por colisión en el bus SSP.bit 2-1No implementados, se leen como “0”bit 0:CCP2IE: Habilita la interrupción del modulo CCP21 = habilita la interrupción de CCP20 = inhabilita la interrupción de CCP2

U-0 R/W-0 U-0 R/W-0 R/W-0 U-0 U-0 R/W-0---0 --- EEIE BCLIE -- -- CCP2IEBit 7 Bit 0

El registro de PIE2 contiene los bit individuales que habilita las interrupciones del periférico CCP2,. la inte-rrupción por colisión del SSP y la ininterrupción de escritura en la EEPROM.

Nota 1.- PSPIE para los dispositivos de 28 pines, siempre mantiene este bit a cero

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REGISTRO PIR1 (Dirección 0Ch)

bit 7:PSPIF: Flag de Lectura/Escritura porel Puerto Paralelo esclavo1= Concedido el permiso de interrupciónpara la puerta paralela esclava al realizaruna operación de Lectrura/Escritura. Enlos modelos de 40 pines.0= No está permitida la interrupciónbit 6:ADIF: Flag de final de conversión delconvertidor A/D1= El convertidor A/D ha finalizado laconversión0= El convertidor A/D no ha finalizado laconversiónbit 5:RCIF: Flag de recepción por el USAR1= El buffer de datos recibidos por elUSAR está lleno0= El buffer de datos recibidos por elUSAR no está llenobit 4:TXIF: Flag de transmisión el USAR1= El buffer de datos a transmitir no estálleno0= El buffer de daos a transmitir estállenobit 3: SSPIF: Flag de interrupción delPuerto Serie Síncrono (SSP)

1= La condición del SSP ha ocurrido,debe ponerse a cero por software antesde volver del programa de atención a lainterrupción. Las condiciones que sopor-ta este bit sonSPIHa tenido lugar una Transmisión /Recepción I2C SlaveHa tenido lugar una Transmisión /Recepción I2C MasterHa tenido lugar una Transmisión /RecepciónLa condición de salida iniciada se com-pletó por el módulo de SSP.La condición de parada inicio se comple-tó por el módulo de SSP.La condición de reinicialización se com-pleto por el módulo SSPUna condición de la salida se ha realizadomientras el módulo de SSP estaba enestado de espera (sistema de Multimaster).0 = no ha ocurrido ninguna condición deinterrupción del módulo SSP

bit 2:CCP1IF: Flag de interrupción deCCPI

Modo Captura1= Ocurrió una captura de TMR1 (debeponerse a cero por software)0= No ocurrió ninguna captura de TMR1Modo Comparación1= Se ha realizado una comparación deTMR1 Con el registro emparejado /debeponerse a cero por Software)0= No se ha realizado comparaciónModo PWMEste modo no se utilizabit 1:TMR2IF: Flag de interrupción deTMR2 emparejado con PR21= TMR2 emparejado con PR2 ocurrió(debe ponerse a cero por software)0= No ha ocurrido el emparejamiento deTMR2 con PR2bit 0: TMR1IF: Flag de desbordamientode TMRI1 =el registro se desbordo (debe ponersea cero por software)0 = el registre¡ de TMRI no se desbordo

" " " " " " " "R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-xPSPIF ADIF RCIF TXIF SSPIF CCP1IF TMR21F TMR1IFBit 7 Bit 0

El registro de PIRI contiene los flags individuales que indican las interrupciones provocadas por los periféricos.

REGISTRO PIR2 (Dirección 0Dh)

bit 7:No implementado: se lee como “0”bit 6:Reservado: Mantiene este bit siempre a cerobit 5:No implementado: se lee como “0”bit 4:EEIF: Flag que indica si se ha producido escritura en alEEPROM1 = Se ha completado la escritura en la EEPROM (Se pone a ceropor software)0 = No se ha finalizado la escritura o no se ha comenzadobit 3:BCLIF: Flag que indica la colisión en el bus1 = Se ha producido una colisión en el bus SSP, cuando se confi-gura en el modo I2C Master.0 = No se ha producido colisión en el bus

bit 2-1:No implementados: se leen como “0”bit 0: CCP21F: Flag de ininterrupción de CCP2Modo Captura1 = Ha ocurrido una captura del registro TMR1 (debe ponerse acero por software)0= No se ha producido capturaModo Comparación1 = Se ha producido una comparación de TMR1 con su pareja(debe ponerse a cero por software).0 = No se ha producido comparaciónModo PWMNo se utiliza

" " " " " " " "U-0 R/W-0 U-0 R/W-0 R/W-0 U-0 U-0 R/W-x---(1) --- EEIF BCLIF --- --- CCP2IFBit 7 Bit 0

El registro de PIR2 contiene los flags que indican la interrupción del CCP2, de la colisión del bus SSP y la inte-rrupción de la escritura en la EEPROM

REGISTRO PCON (Dirección 8Eh)

bit 7-2:No implementado: se lee como “0”bit 1:#POR: bit de estado Power-on Reset1 = No se ha producido un Power-on Reset0= Se ha producido un Power-on Reset (debe reestablecersepor software)

bit 0:#BOR: bit de estado de Borwn-out Reset1 = No se ha producido ningún Brown-out Reset0= Se ha producido un Brown-out Reset (debe reestablecersepor software)

Nota 1.- PSPIF está reservado para los dispositivos de 28 pines; se mantiene siempre a cero.

U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0---0 --- --- --- --- #POR #BORBit 7 Bit 0

El registro PCON (Power Control) Control de Alimentación, contiene los flags que permiten diferenciar entre unPower-on Reset (POP), un Brown-out Reset (BOR), un Reset por Watchdog (WDT) y un Reset externo por MCLR.