Electrostatic DischargeElectrostatic Discharge

靜電放電靜電放電

靜電放電靜電放電 ((Electrostatic Discharge, ESD)Electrostatic Discharge, ESD) • 造成大多數的電子元件或電子系統受到過度電性應力破壞的主要因素。造成大多數的電子元件或電子系統受到過度電性應力破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等，形成一種永久性的毀壞，這種破壞會導致半導體元件以及電腦系統等，形成一種永久性的毀壞，因而影響 積體電路的電路功能，而使 得電子產品工作不正常因而影響 積體電路的電路功能，而使 得電子產品工作不正常。。 • 多是由於人為因素所形成，電子元件或系統在製造、生產、組裝、測多是由於人為因素所形成，電子元件或系統在製造、生產、組裝、測試、存放、搬運等的過程中，靜電會累積在人體、儀器、儲放設備等試、存放、搬運等的過程中，靜電會累積在人體、儀器、儲放設備等之中。之中。• 加強工作場所對靜電累積的控制，在電子產品中加入具有靜電放電破加強工作場所對靜電累積的控制，在電子產品中加入具有靜電放電破壞的裝置。可加強積體電路本身對靜電放電的耐受能力上著手，可以壞的裝置。可加強積體電路本身對靜電放電的耐受能力上著手，可以解決晶片包裝後，組裝、測試、存放、搬運等所遭遇到大多數靜電放解決晶片包裝後，組裝、測試、存放、搬運等所遭遇到大多數靜電放電的問題。電的問題。

製程的演進製程的演進• 在在 CMOSCMOS 積體電路中，隨著量產製程的演進，元件的尺寸縮減到深次微米階段，積體電路中，隨著量產製程的演進，元件的尺寸縮減到深次微米階段，以增進積體電路以增進積體電路 (IC)(IC) 的性能及運算速度，以降低每顆晶片的製造成本。但隨著元的性能及運算速度，以降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現可靠度的問題。件尺寸的縮減，卻出現可靠度的問題。• 在次微米技術中，為了克服所謂熱載子在次微米技術中，為了克服所謂熱載子 (Hot-Carrier)(Hot-Carrier) 問題而發展出問題而發展出 LDD(Lightly-DLDD(Lightly-D

oped Drain)oped Drain) 製程與結構。製程與結構。• 為了降低 為了降低 CMOSCMOS 元件汲極元件汲極 (drain)(drain) 與源極與源極 (source)(source) 的寄生電阻的寄生電阻 (sheet resistance) Rs (sheet resistance) Rs 與 與 RdRd ，而發展出，而發展出 SilicideSilicide 製程。製程。• 為了降低 為了降低 CMOS CMOS 元件閘級的寄生電阻 元件閘級的寄生電阻 RgRg ，而發展出 ，而發展出 Polycide Polycide 製程。製程。• 更進步的製程中把更進步的製程中把 Silicide Silicide 與 與 Polycide Polycide 一起製造，而發展出所謂一起製造，而發展出所謂 Salicide Salicide 製程。 製程。

ESDESD 產生的種類產生的種類• 人體放電模式 人體放電模式 (Human-Body Model, HBM) (Human-Body Model, HBM)

• 機器放電模式 機器放電模式 (Machine Model, MM) (Machine Model, MM)

• 元件充電模式 元件充電模式 (Charged-Device Model, CDM) (Charged-Device Model, CDM)

• 電場感應模式 電場感應模式 (Field-Induced Model, FIM) (Field-Induced Model, FIM)

防護電路設計概念防護電路設計概念• 靜電放電防護電路靜電放電防護電路 (ESD protection circuits)(ESD protection circuits) 是積體電路上專門用來做靜電是積體電路上專門用來做靜電放電防護之用，此靜電放電防護電路提供了放電防護之用，此靜電放電防護電路提供了 ESDESD 電流路徑，以免電流路徑，以免 ESDESD 放放電時，靜電電流流入電時，靜電電流流入 ICIC 內部電路而造成損傷。內部電路而造成損傷。• 人體放電模式人體放電模式 (HBM)(HBM) 與機器放電模式與機器放電模式 (MM)(MM) 之之 ESDESD 來自外界，所以來自外界，所以 ESDESD防護電路都是做在銲墊防護電路都是做在銲墊 PADPAD 的旁邊。因的旁邊。因 CMOSCMOS 積體電路的輸入積體電路的輸入 PADPAD 一般一般都是連接到都是連接到 MOSMOS 元件的閘極元件的閘極 (gate)(gate) ，閘極氧化層是容易被，閘極氧化層是容易被 ESDESD 所打穿，所打穿，因此在輸入因此在輸入 PADPAD 的旁邊會做一組的旁邊會做一組 ESDESD 防護電路來保護輸入級的元件。防護電路來保護輸入級的元件。• 在在 VDD padVDD pad 與與 VSS padVSS pad 的旁邊也要做的旁邊也要做 ESDESD 防護電路，因為防護電路，因為 VDDVDD 與與 VSSVSS腳之間也可能遭受腳之間也可能遭受 ESDESD 的放電。的放電。• 靜電放電在是藉由靜電放電在是藉由 InputInput 到到 VSSVSS 以及以及 VDDVDD 與與 VSSVSS 之間的之間的 ESDESD 防護電路來防護電路來旁通旁通 ESDESD 電流。電流。

較差的靜電防護設計較差的靜電防護設計• 尤其是在 尤其是在 Input padInput pad ，其，其 ESDESD 防護電路只安排在防護電路只安排在 Input padInput pad 與與 VSSVSS 之之間，間， Input padInput pad 到到 VDDVDD 之間沒有安排之間沒有安排 ESDESD 防護電路，防護電路， ESDESD 放電發生放電發生時，此負的時，此負的 ESDESD 電壓會先經由電壓會先經由 InputInput 到到 VSSVSS 之間的之間的 ESDESD 防護電路跑防護電路跑到到 VSSVSS 電源線上，沿著電源線上，沿著 VSSVSS 電源線流向電源線流向 VDDVDD 與與 VSSVSS 之間的之間的 ESDESD 防防護電路，再經由此護電路，再經由此 VDDVDD 與與 VSSVSS 之間的之間的 ESDESD 防護電路轉到防護電路轉到 VDDVDD 電源電源線上，最後由線上，最後由 VDD padVDD pad 流出此流出此 ICIC 。。• 靜電放電在是藉由靜電放電在是藉由 InputInput 到到 VSSVSS 以及以及 VDDVDD 與與 VSSVSS 之間的之間的 ESDESD 防護電防護電路來旁通路來旁通 ESDESD 電流。有些人做到了電流。有些人做到了 InputInput 到到 VSSVSS 之間的之間的 ESDESD 防謢電防謢電路，卻忘了加上路，卻忘了加上 VDDVDD 與與 VSSVSS 之間的之間的 ESDESD 防護電路，這時在測試之防護電路，這時在測試之下，積體電路的內部電路常常先被下，積體電路的內部電路常常先被 ESDESD 放電電流所損壞，但是在放電電流所損壞，但是在 InpInp

ut padut pad 上的上的 ESDESD 防護電路確毫髮未傷。 防護電路確毫髮未傷。

靜電電路注意事項靜電電路注意事項• 隨著晶片的尺寸越大，整個晶片的隨著晶片的尺寸越大，整個晶片的 VDDVDD 與與 VSSVSS 電源線也越拉越長，電源線也越拉越長，寄生的電容電阻效應便會顯現出來，當寄生的電容電阻效應便會顯現出來，當 ICIC 的佈局造成電源線的雜散的佈局造成電源線的雜散電容電阻效應，這些雜散電阻電容會延遲電容電阻效應，這些雜散電阻電容會延遲 ESDESD 電流經由電流經由 VDDVDD 與與 VSSVSS之間的之間的 ESDESD 防護電路。這時，來不及渲洩的防護電路。這時，來不及渲洩的 ESDESD 電流便會藉著電源電流便會藉著電源線的而進入到線的而進入到 ICIC 內部電路中，因此內部電路中，因此 ICIC 內部電路更易被此種內部電路更易被此種 ESDESD 電電流所損傷。因此，會造成異常的流所損傷。因此，會造成異常的 ESDESD 損傷現象，也就是在損傷現象，也就是在 I/O padI/O pad 上上的的 ESDESD 防護電路都好好的，但內部電路已死得很難看，這種內部損防護電路都好好的，但內部電路已死得很難看，這種內部損傷是無法從單一輸入腳或輸出腳的變化看得出來的。 傷是無法從單一輸入腳或輸出腳的變化看得出來的。

元件上的改進方法元件上的改進方法 LVTSCRLVTSCR • LVTSCR(Low -Voltage Triggering SCRLVTSCR(Low -Voltage Triggering SCR ，低電壓觸發矽控整流器，低電壓觸發矽控整流器 ))

• 互補式互補式 LVTSCRLVTSCR 元件的設計元件的設計• 高雜訊免疫力的高雜訊免疫力的 LVTSCRLVTSCR

LVTSCRLVTSCR• SCRSCR 元件就是元件就是 P-N-P-NP-N-P-N 四層半導體結構的組成。這個四層結構也就是導四層半導體結構的組成。這個四層結構也就是導致致 CMOS Latchup(CMOS Latchup( 鎖住效應鎖住效應 )) 問題的相同結構。但在問題的相同結構。但在 ESDESD 防護能力上，防護能力上，能在最小的佈局面積下，提供最高的能在最小的佈局面積下，提供最高的 ESDESD 防護能力。由於防護能力。由於 N-wellN-well 具有具有較低的摻雜濃度，因此其接面崩潰電壓高達較低的摻雜濃度，因此其接面崩潰電壓高達 30~50V(30~50V( 依製程而定依製程而定 )) 使得使得

SCRSCR 元件在元件在 ESDESD 防護設計上需要再加上第二級保護電路。這第二級防護設計上需要再加上第二級保護電路。這第二級 ESESDD 保護電路的目的在提供保護電路的目的在提供 ESDESD 防護能力當防護能力當 SCRSCR 元件尚未導通之前。因元件尚未導通之前。因SCRSCR 元件要到元件要到 30V30V 才導通，在才導通，在 ESDESD 電壓尚未昇到電壓尚未昇到 30V30V 之前，此之前，此 SCRSCR 元元件是關閉的，這時件是關閉的，這時 SCRSCR 元件所要保護的內部電路可能早就被元件所要保護的內部電路可能早就被 ESD ESD 電壓電壓所破壞了，因此需要加入第二級保護電路來先保護內部電路在第二級保所破壞了，因此需要加入第二級保護電路來先保護內部電路在第二級保護電路未被護電路未被 ESDESD 破壞之前，破壞之前， SCRSCR 元件能夠被觸發導通來排放元件能夠被觸發導通來排放 ESDESD 電流 電流 。 。

• 為了改善為了改善 SCRSCR 元件需要另加第二級元件需要另加第二級 ESDESD 保護電路的困擾，保護電路的困擾， LVTSCRLVTSCR 元元件在件在 SCRSCR 元件結構中結合了一個元件結構中結合了一個 short- channelshort- channel 的的 NMOSNMOS 元件，利用一元件，利用一個 個 NMOSNMOS 的汲極橫跨做在的汲極橫跨做在 N-wellN-well 與與 P-substrateP-substrate 的接面上，這可以使的接面上，這可以使 SSCRCR 元件的起始導通電壓下降到等效於元件的起始導通電壓下降到等效於 short-channel NMOSshort-channel NMOS 元件的驟回元件的驟回崩潰電壓 崩潰電壓 LVTSCRLVTSCR 元件的導通乃是利用當其內嵌的元件的導通乃是利用當其內嵌的 short-channel NMshort-channel NMOSOS 元件發生驟回崩潰時，引發電流自其汲極流向元件發生驟回崩潰時，引發電流自其汲極流向 P-substrateP-substrate ，這會引，這會引起電流自起電流自 N-wellN-well 流向流向 P-substrateP-substrate ，也因而觸發了，也因而觸發了 SCRSCR 元件的導通。為元件的導通。為了防止了防止 LVTSCRLVTSCR 元件在元件在 CMOS ICCMOS IC 正常工作情形下會被導通，其內含的正常工作情形下會被導通，其內含的short-channel NMOSshort-channel NMOS 元件之閘極元件之閘極 (gate)(gate) 必須要連接到地去，以保持該必須要連接到地去，以保持該 NNMOSMOS 元件是關閉的。元件是關閉的。

互補式互補式 LVTSCRLVTSCR 設計設計• 互補式互補式 LVTSCRLVTSCR 的靜電放電防護電路。在該電路中，有兩個的靜電放電防護電路。在該電路中，有兩個 LVTSCRLVTSCR 元元件，其中件，其中 LVTSCR2LVTSCR2 被安排在被安排在 PADPAD 到到 VSSVSS 之間用來防護之間用來防護 PS-modePS-mode 的的 ESES

DD 放電，此放電，此 LVTSCR2LVTSCR2 是在是在 SCRSCR 元件中內嵌一元件中內嵌一 NMOSNMOS 元件而成的；另外元件而成的；另外有一有一 LVTSCR1LVTSCR1 元件被安排在元件被安排在 PADPAD 到到 VDDVDD 之間，用來防護之間，用來防護 ND-modeND-mode 的的ESDESD 放電，此放電，此 LVTSCR1LVTSCR1 元件是在元件是在 SCRSCR 元件內嵌一元件內嵌一 PMOSPMOS 元件而成的。元件而成的。這這 LVTSCR1LVTSCR1 與與 LVTSCR2LVTSCR2 正好形成互補式的的結構，可以有效地提昇該正好形成互補式的的結構，可以有效地提昇該PADPAD 的的 ESDESD 防護能力。防護能力。

• 由於由於 LVTSCR1LVTSCR1 內嵌的內嵌的 PMOSPMOS 之閘極是接到之閘極是接到 VDDVDD ，所以，所以 LVTSCR1LVTSCR1 在在 CCMOS ICMOS IC 正常工作情形下是關閉的，只有當正常工作情形下是關閉的，只有當 ESDESD 放電時才會被導通，此放電時才會被導通，此LVTSCR1LVTSCR1 的導通電壓等效於的導通電壓等效於 PMOSPMOS 元件的驟回崩潰電壓元件的驟回崩潰電壓 (( 約約 -10~-15V)-10~-15V) 。。LVTSCR2LVTSCR2 元件就是元件就是 6.3.16.3.1 所說的所說的 LVTSCRLVTSCR 元件一樣，在此不再重覆。圖元件一樣，在此不再重覆。圖6.3-46.3-4顯示把這個互補式顯示把這個互補式 LVTSCRLVTSCR 靜電放電防護電路實現出來的元件剖面靜電放電防護電路實現出來的元件剖面圖，利用這種特殊設計，圖，利用這種特殊設計， CMOS ICCMOS IC 的的 ESDESD 耐壓度可以有效地提昇而不耐壓度可以有效地提昇而不需要動用額外的需要動用額外的 ESD- ImplantESD- Implant 或或 Silicided-diffusion BlockingSilicided-diffusion Blocking 的額外製程的額外製程處理。該互補式處理。該互補式 LVTSCRLVTSCR 靜電放電防護電路在靜電放電防護電路在 ICIC佈局上的實施 佈局上的實施

• 此互補式此互補式 LVTSCRLVTSCR 靜電放電防靜電放電防護電路也可以與護電路也可以與 CMOSCMOS 輸出級輸出級的電晶體元件合併佈局在的電晶體元件合併佈局在 output output PADPAD 的旁邊，用來保護該的旁邊，用來保護該 CMOCMOSS 輸出級的電晶體元件，在圖的輸出級的電晶體元件，在圖的PTLSCR (PMOS-TriggerLateral PTLSCR (PMOS-TriggerLateral SCR)SCR) 元件就等效於圖中的元件就等效於圖中的 LVTLVTSCR1SCR1 元件元件。。 NTLSCR(NMOS-NTLSCR(NMOS-Trigger Lateral SCR)Trigger Lateral SCR) 元件就等效元件就等效於圖中的於圖中的 LVTSCR2LVTSCR2 元件。顯元件。顯示出其互補式的特性，該示出其互補式的特性，該 PTLSPTLSCRCR 元件可與輸出級的輸出元件可與輸出級的輸出 PMPMOSOS 在佈局上結合在一起共用防在佈局上結合在一起共用防護圈護圈 (guard rings)(guard rings) ，， NTLSCRNTLSCR元件可與輸出級的輸出元件可與輸出級的輸出 NMOSNMOS在佈局上結合在一起共用防護在佈局上結合在一起共用防護圈，所以佈局面積可以更有效圈，所以佈局面積可以更有效地節省，而在深次微米製程下地節省，而在深次微米製程下輸出級的輸出級的 ESDESD 防護能力得以提防護能力得以提昇。昇。

高雜訊免疫力的高雜訊免疫力的 LVTSCRLVTSCR 元件元件 • 隨著積體電路的廣泛應用，積體電路可能被使用在具有雜訊干擾的工隨著積體電路的廣泛應用，積體電路可能被使用在具有雜訊干擾的工作環境下，積體電路必須對外界雜訊干擾具有某種程度的免疫能力。作環境下，積體電路必須對外界雜訊干擾具有某種程度的免疫能力。突發的雜訊干擾可能會觸發在 突發的雜訊干擾可能會觸發在 I/O PadI/O Pad 上的上的 LVTSCRLVTSCR 元件導通而造成元件導通而造成電路系統工作上的錯誤。電路系統工作上的錯誤。• 實際的例子顯示在圖中，一積體電路實際的例子顯示在圖中，一積體電路 Chip 1Chip 1 的輸出級推動另一積體的輸出級推動另一積體電路電路 Chip 2Chip 2 的輸入級，該積體電路的輸入級，該積體電路 Chip 2Chip 2 的輸入級是用一的輸入級是用一 LVTSCRLVTSCR元件來做靜電放電的防護元件 元件來做靜電放電的防護元件

• 高電流低電壓高電流低電壓 NMOSNMOS 觸發之橫向矽控整流器觸發之橫向矽控整流器 (high-current NMOS-trigg(high-current NMOS-trigger lateral SCR)er lateral SCR) 元件結構圖，叫做 元件結構圖，叫做 HINTSCR HINTSCR 元件。 元件。

• 高電流低電壓高電流低電壓 PMOSPMOS觸發之橫向矽控整流器觸發之橫向矽控整流器 (high-current PMOS-trigg(high-current PMOS-trigger lateral SCR)er lateral SCR) 元件結構圖，叫做 元件結構圖，叫做 HIPTSCR HIPTSCR 元件。 元件。

輸入腳輸入腳 // 輸出腳的輸出腳的 ESDESD • 輸入腳輸入腳 NDND 模式之模式之 ESDESD 放電造成放電造成 ICIC 內部損傷的示意圖內部損傷的示意圖。。

VDDVDD與與 VSSVSS間的寄生元件間的寄生元件 •ESDESD 電壓跨在電壓跨在 VDDVDD 與與 VSSVSS 電源線之間，除了會造成電源線之間，除了會造成 IC IC 內部電路損傷之外，內部電路損傷之外，也常會觸發一些寄生的半導體元件導通而燒毀。在也常會觸發一些寄生的半導體元件導通而燒毀。在 CMOS ICCMOS IC 中，最常發生中，最常發生燒毀現象的寄生元件 就是燒毀現象的寄生元件 就是 p-n-p-np-n-p-n 的的 SCRSCR 元件及元件及 n-p-nn-p-n 的橫向雙載子電晶體的橫向雙載子電晶體(BJT)(BJT) 。隨著製程的先進，寄生元件間的間距也越來越小，這使得 該寄生的。隨著製程的先進，寄生元件間的間距也越來越小，這使得 該寄生的元件具有更高的增益元件具有更高的增益 (Gain)(Gain) 及更易被觸發的特性 及更易被觸發的特性

先前的防護技術先前的防護技術

改進的設計方式改進的設計方式

先進製程的影響先進製程的影響

改善措施改善措施 • NMOSNMOS 元件加上串聯電阻以提昇元件加上串聯電阻以提昇 ESDESD 電流承受能力的美國專利設計 電流承受能力的美國專利設計

靜電放電防護設計之案例探討靜電放電防護設計之案例探討 • ESDESD 防護設計隨著積體電路的各式各樣應用而會有不同的設計出現。防護設計隨著積體電路的各式各樣應用而會有不同的設計出現。但在深次微米但在深次微米 CMOSCMOS 製程技術下，越來越嚴重的製程技術下，越來越嚴重的 ESDESD 問題是元件充問題是元件充電模式電模式 (CDM)(CDM) 之靜電放電現象。之靜電放電現象。• 由於輸入的閘極氧化層由於輸入的閘極氧化層 (gate oxide)(gate oxide) 在在 0.25μm0.25μm 製程下，僅約製程下，僅約 50A50A 厚度厚度而已，如此薄的閘極氧化層對而已，如此薄的閘極氧化層對 CDMCDM 的靜電放電非常敏感的靜電放電非常敏感

元件充電模式之防護設計 元件充電模式之防護設計 (CDM ESD P(CDM ESD Protection)rotection)

動態浮接閘級之動態浮接閘級之 ESDESD 防護技術防護技術

傳統的閘極耦合傳統的閘極耦合 (gate -coupled)(gate -coupled) 設計，其設計，其等效電路等效電路

• 動態浮接閘級 之動態浮接閘級 之 ESDESD 防護技術在小防護技術在小輸出電流規格之輸出驅動級的設計輸出電流規格之輸出驅動級的設計

利用『動態浮接閘級技術』 利用『動態浮接閘級技術』 之整個輸出驅動級電路在 之整個輸出驅動級電路在 0.35-μm0.35-μm 製程製程下的佈局實例下的佈局實例