2

1 (vero)

0 (falso)

V (volt)

0

5

3.5

1.5

4

V (volt)

0

5

3.5

1.5

V1

V2

Il dato cambia valore

Il dato non cambia valore

5

◼

◼

◼

6

◼

◼

◼

◼

◼

◼

7

◼

◼

◼

◼

◼

◼

8

◼

◼

9

◼

◼

◼

◼

◼

10

◼

◼

◼

11

◼

◼

◼

12

◼

◼

13

◼

◼

14

◼

15

◼

◼

(fonte Intel)

16

17

18

19

20

21

22

23

◼

◼

◼

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24

25

26

27

28

29

30

31

◼

◼

◼

◼

◼

◼

32

◼

◼

◼

◼

33

IDEAZIONE DEL

PRODOTTO

DEFINIZIONE

SPECIFICHE

REALIZZAZIONE

DEFINIZIONE DEL

CIRCUITO

DESCRIZIONE

FISICA

CUSTOM Standard-Cell FPGA

Manuale Manuale Manuale

Manuale

Manuale

Manuale

Manuale Manuale

Automatico

Automatico

Semi-

Automatico

Semi-

Automatico

Automatico

AutomaticoAutomatico

PRODOTTO FINALE Chip Chip Configurazione

35

◼

◼

◼

◼

36

◼

◼

◼

37

◼

◼

◼

38

39

◼

◼

◼

◼

◼

◼

◼

40

Tutte le celle hanno la VDD in

alto (con spessore fisso) e la

GND in basso.

Gli altri PIN (punti di accesso)

possono cambiare sia di numero

che di posizione a seconda della

funzionalità implementata.

Per il progettista è indispensabile

sapere dove sono i pin ed in

quale metallo sono realizzati.

Le informazioni fornite

dall’abstract sono completate da

indicazioni sui punti in cui NON

si può fare passare una pista di

un determinato metallo.

Pista di alimentazione (VDD)

Pista di massa (GND)

Punti di accesso: uscita

Punti di accesso: ingressi

41

Una tipica libreria Standard Cell offre, ad esempio, le seguenti celle

elementari. Sono evidentemente disponibili sia blocchi sequenziali che

combinatori, blocchi per la gestione del tri-state e la complessità arriva a

quella del full-adder (in questo caso, 2 bit in ingresso più carry).

Per ognuno dei gate elementari (and, or, nor, etc.), inoltre sono disponibili

cella da 2 fino a 6 ingressi e con diverse capacità di pilotaggio (diverso

fanout).

Simple Gates : Inverter, Buffer, Tristate Buffer, Inv. Tristate Buffer, AND,

NAND, OR, NOR, XOR, XNOR

Complex Gates: AND-OR, AND-NOR, OR-AND, OR-NAND, Multiplexer, Inv.

Multiplexer

Sequential: D-Type Flip-Flop, JK Flip-Flop, Data Latch

Miscellaneous: Tie Up/Down, Busholder, Full Adder, Half Adder

42

Funzionalità

logica

Tempi di

propagazione

Capacità di

pilotaggio

Consumo di

potenza

43

◼

◼

◼

◼

◼

◼

◼

◼

44

45

Righe dove andranno

le standard cell (core)

Blocchi: memorie

Anello esterno: pad

46

47

48

49

50

CLKCLK2

CLK1

CLK3

51

52

53

54

◼

◼

◼

◼

◼

56

Suddivisione

in moduli

Simulazione

di sistema

Realizzazione

dei moduli

Simulazione

dettagliata

Disegno

schematico

Simulazione

spice

Disegno

layout

Estrazione

Layout Vs.

Schematic

Simulazione

post-layout

DRC

57

58

Design Rules

Modelli spice

Parametri di

processo

Design Kit

Layout Editor (Cadence

Virtuoso, Mentor IC)

Simulatore spice (Hspice,

Pspice, Eldo, Specre)

EDA/CAD

59

µm

◼

◼

◼

◼

◼

◼

◼

◼

◼

◼

◼

◼

60

µm◼

◼

◼

◼

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◼

◼

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◼

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◼

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◼

61