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Estudo sobre a Construcao de Filtros a Corrente Chaveada
Stephanie Marcia Cardoso Cancado
Projeto de Graduacao apresentado ao Curso
de Engenharia Eletronica e de Computacao
da Escola Politecnica, Universidade Federal
do Rio de Janeiro, como parte dos requisitos
necessarios a obtencao do tıtulo de Enge-
nheiro.
Orientador: Antonio Carlos Moreirao de
Queiroz
Rio de Janeiro
Agosto de 2015
Universidade Federal do Rio de Janeiro
Escola Politecnica
Departamento de Eletronica e de Computacao
Estudo sobre a Construcao de Filtros a Corrente Chaveada
Autora:
Stephanie Marcia Cardoso Cancado
Orientador:
Prof. Antonio Carlos Moreirao de Queiroz
Examinador:
Prof. Carlos Fernando Teodosio Soares
Examinador:
Prof. Fernando Antonio Pinto Baruqui
DEL
Agosto de 2015
ii
UNIVERSIDADE FEDERAL DO RIO DE JANEIRO
Escola Politecnica - Departamento de Eletronica e de Computacao
Centro de Tecnologia, bloco H, sala H-217, Cidade Universitaria
Rio de Janeiro - RJ CEP 21949-900
Este exemplar e de propriedade da Universidade Federal do Rio de Janeiro, que
podera incluı-lo em base de dados, armazenar em computador, microfilmar ou adotar
qualquer forma de arquivamento.
E permitida a mencao, reproducao parcial ou integral e a transmissao entre bibli-
otecas deste trabalho, sem modificacao de seu texto, em qualquer meio que esteja
ou venha a ser fixado, para pesquisa academica, comentarios e citacoes, desde que
sem finalidade comercial e que seja feita a referencia bibliografica completa.
Os conceitos expressos neste trabalho sao de responsabilidade do(s) autor(es).
iii
DEDICATORIA
Dedico esta obra a minha mae e o meu pai, pelo apoio incondicional.
iv
AGRADECIMENTO
Agradeco ao meu orientador Antonio Carlos pela paciencia, dedicacao e por confiar
que eu conseguiria realizar este trabalho.
A Joyce Mergulhao, Gabriela Chaves, Nadinne Holanda, Marcelle Campos, Igor
Paladino, Luciana Reys, Fabio Oliveira e Marcos Paulo Silva por me acompanharem
em cada momento da minha graduacao.
Ao Marcello Campos e Antonio Petraglia, por serem os melhores orientadores de
Iniciacao Cientıfica, que eu poderia ter.
A Raquel Mattoso pelo apoio durante esse projeto.
Aos meus queridos professores que, nao so me encorajaram, como tambem ensi-
naram mais do que eu jamais poderia ter imaginado. Em especial, agradeco: Jomar,
Marcio, Case, Baruqui, Joarez, Mariane, Brafman, Teodosio, Luiz Wagner e Mauros.
Ao meu irmao, que me sugeriu seguir a carreira de engenheira.
v
RESUMO
Uma classe muito importante de circuitos eletronicos utilizados na fabricacao de
circuitos integrados (CIs), para a realizacao das mais diversas funcoes em instru-
mentacao, como filtros, por exemplo, e a dos circuitos a capacitores chaveados.
Nesse trabalho, e apresentado um estudo sobre uma tecnica alternativa a essa,
a de corrente chaveada. Alem de ser mais rapida, pode vir a ocupar uma area
menor em CIs e ainda nao precisara de sistemas de sintonia, por depender apenas
de dimensoes de transistores MOS e uma frequencia de chaveamento externa.
O projeto consistira do estudo e dimensionamento da primeira e segunda geracao
desse tipo de circuito, aplicando em filtros de terceira ordem. Apos a comparacao
dos resultados simulados e teoricos, pode-se analisar a melhor tecnica de realizacao
de tais circuitos e fazer uma avaliacao do seu limite de operacao e desempenho.
Palavras-Chave: Microeletronica, Circuitos Integrados, Filtros a Corrente Chave-
ada, Filtro Bilinear, Filtro Biquadratico.
vi
ABSTRACT
A very important class of electronic circuits is the switched capacitors circuits,
that are used in the fabrication of integrated circuits (ICs) for the realization of a
wide range of functions in instrumentation, like filters, for example.
In the work, it will be presented a study about an alternative technique, the
switched current. Besides being faster, this technique may occupy a smaller area
in ICs and will not need a tuning system, because it only depends on the MOS
transistors dimensions and the external switching frequency.
The project will consist in a study and sizing for the first and second generati-
ons of this kind of circuit, applying them on third order filters. After comparing
the theoretical and the simulated results, it can be pointed the best technique for
the realization of these circuits and do an evaluation of the operation limits and
performance.
Key-words: Microelectronics, Integrated Circuits, Switched Current Filters, Bili-
near Filters, Biquadratic Filter
vii
SIGLAS
SI - Switched Current
SC - Switched Capacitor
S/H - Sample and Hold
CI - Circuito Integrado
MOSFET - Metal Oxide Semiconductor Field Effect Transistor
CS - Component Simulation
viii
Sumario
1 Introducao 1
1.1 Tema . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Justificativa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Metodologia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.4 Descricao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2 Filtros a Corrente Chaveada 4
2.1 Tipos de Sinais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.2 Forma de Primeira Geracao . . . . . . . . . . . . . . . . . . . . . . . 7
2.3 Forma de Segunda Geracao . . . . . . . . . . . . . . . . . . . . . . . 8
2.4 Dimensionamento dos blocos . . . . . . . . . . . . . . . . . . . . . . . 11
2.5 Exemplo Simples de Layout . . . . . . . . . . . . . . . . . . . . . . . 16
3 Aplicacao das estruturas 18
3.1 Integrador em Segunda Geracao . . . . . . . . . . . . . . . . . . . . . 18
3.2 Filtro Biquadratico Tow-Thomas . . . . . . . . . . . . . . . . . . . . 20
3.3 Filtro Passa-Baixas de Terceira Ordem Passivo . . . . . . . . . . . . . 23
3.4 Filtro Bilinear em Primeira Geracao . . . . . . . . . . . . . . . . . . . 24
3.5 Filtro Bilinear em Segunda Geracao . . . . . . . . . . . . . . . . . . . 30
3.6 Filtro Bilinear por Simulacao de Componentes . . . . . . . . . . . . . 34
3.7 Filtro Bilinear por Simulacao de Componentes Modulado . . . . . . . 40
4 Conclusao 47
Bibliografia 49
ix
Lista de Figuras
2.1 Exemplos dos sinais. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2.2 Composicao de um sinal de uma funcao de 2 fases, [1]. . . . . . . . . . . 6
2.3 Celula sample and hold em primeira geracao. . . . . . . . . . . . . . . . 7
2.4 Integrador em Primeira Geracao. . . . . . . . . . . . . . . . . . . . . . . 9
2.5 Celula Sample and Hold em primeira geracao com cascode. . . . . . . . . 10
2.6 Celula sample and hold em segunda geracao. . . . . . . . . . . . . . . . . 10
2.7 Integrador em segunda geracao. . . . . . . . . . . . . . . . . . . . . . . 11
2.8 Fases das chaves do filtro em segunda geracao, [1]. . . . . . . . . . . . . . 11
2.9 Integrador em segunda geracao. . . . . . . . . . . . . . . . . . . . . . . 12
2.10 Modelo do Cascode para transistor ligado como diodo. . . . . . . . . . . 12
2.11 Integrador em modelo de segunda geracao com cascode. . . . . . . . . . . 14
2.12 Modelo da fonte de corrente em cascode. . . . . . . . . . . . . . . . . . . 15
2.13 Exemplo de layout do integrador de segunda geracao no Microwind 3.1. . . 17
3.1 Circuito integrador no Edfil para simulacao no MNAE. . . . . . . . . . . 19
3.2 Resposta no tempo do integrador em segunda geracao no MNAE, a en-
trada, em azul, e as respostas, em preto e rosa. . . . . . . . . . . . . . . 20
3.3 Filtro biquadratico Tow-Thomas. . . . . . . . . . . . . . . . . . . . . . 20
3.4 Filtro biquadratico em capacitor chaveado no Edfil para simulacao no ASIZ. 22
3.5 Filtro biquadratico em corrente chaveada no Edfil para simulacao no MNAE. 22
3.6 Grafico do filtro biquadratico em corrente chaveada, em preto, a resposta
real, em azul, a ideal e entrada, em rosa. . . . . . . . . . . . . . . . . . . 23
3.7 Filtro passa-baixas de terceira ordem passivo. . . . . . . . . . . . . . . . 23
3.8 Estagio de filtro em primeira geracao. . . . . . . . . . . . . . . . . . . . 24
3.9 Estagio de interconexoes dos integradores do filtro bilinear, sem as fontes
de polarizacao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
x
3.10 Filtro bilinear em primeira geracao com componentes ideias para simulacao
no ASIZ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.11 Filtro bilinear em primeira geracao com componentes reais para simulacao
no MNAE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.12 Simulacao do filtro bilinear em primeira geracao, em preto, a resposta real,
em azul, a ideal e, em rosa, real com as chaves menores. . . . . . . . . . . 29
3.13 Simulacao dos limites do filtro bilinear em primeira geracao, resposta a 0.5
mA, em preto, a 1 mA, em azul e a -2 mA, em rosa. . . . . . . . . . . . . 29
3.14 Estagio de filtro em segunda geracao. . . . . . . . . . . . . . . . . . . . 30
3.15 Filtro bilinear em segunda geracao com componentes ideais para simulacao
no ASIZ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.16 Filtro bilinear em segunda geracao com componentes reais para simulacao
no MNAE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.17 Simulacao do filtro bilinear em primeira geracao, em rosa, segunda geracao,
em preto, e resposta ideal, em azul. . . . . . . . . . . . . . . . . . . . . 33
3.18 Simulacao do filtro bilinear em primeira geracao, em rosa, segunda geracao,
em preto, e resposta ideal, em azul, com zoom. . . . . . . . . . . . . . . 33
3.19 Simulacao dos limites do filtro bilinear em segunda geracao, resposta a 0.5
mA, em preto, a 1 mA, em azul e a -2 mA, em rosa. . . . . . . . . . . . . 34
3.20 Filtro bilinear por simulacao de componentes. . . . . . . . . . . . . . . . 35
3.21 Filtro bilinear por simulacao de componentes no Edfil para simulacao com-
pleta, primeiro e segundo estagios. . . . . . . . . . . . . . . . . . . . . . 36
3.22 Filtro bilinear por simulacao de componentes no Edfil para simulacao com-
pleta, terceiro estagio. . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.23 Filtro bilinear por simulacao de componentes com componentes ideais. . . 37
3.24 Simulacao do filtro bilinear em segunda geracao ideal, em preto, simulacao
de componentes, em rosa, e resposta ideal do SC, em azul. . . . . . . . . 38
3.25 Simulacao do filtro bilinear em segunda geracao ideal, em preto, simulacao
de componentes, em rosa, e resposta ideal do CS, em azul, e CS com chaves
menores, em laranja, com Zoom. . . . . . . . . . . . . . . . . . . . . . . 38
xi
3.26 Simulacao do filtro bilinear em segunda geracao ideal, em preto, segunda
geracao real, em laranja, simulacao de componentes, em rosa, e CS ideal,
em azul, com Zoom. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.27 Correntes de entrada de cada bloco do circuito por CS. . . . . . . . . . . 39
3.28 Filtro bilinear por simulacao de componentes modulado. . . . . . . . . . 41
3.29 Filtro bilinear por simulacao de componentes modulado com componentes
reais, primeiro e segundo estagio, para simulacao no MNAE. . . . . . . . 42
3.30 Filtro bilinear por simulacao de componentes modulado com componentes
reais, terceiro estagio, para simulacao no MNAE. . . . . . . . . . . . . . 43
3.31 Filtro bilinear por simulacao de componentes modulado com componentes
ideais, para simulacao no ASIZ. . . . . . . . . . . . . . . . . . . . . . . 43
3.32 Simulacao do filtro bilinear com CS ideal, em rosa, CS modulado ideal, em
azul, CS real, em preto, e CS modulado real, em verde. . . . . . . . . . . 44
3.33 Simulacao do filtro bilinear com CS ideal, em rosa, CS modulado ideal,em
azul, sobreposto pelo rosa, CS real, em preto, e CS modulado real, em
verde, com Zoom. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.34 Correntes de entrada de cada bloco do circuito por CS modulado. . . . . . 45
3.35 Simulacao do filtro bilinear ideal, em preto, de primeira geracao, em ver-
melho, de segunda geracao, em verde, CS, em azul, e CS modulado, em
rosa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.36 Simulacao do filtro bilinear ideal, em preto, de primeira geracao, em ver-
melho, de segunda geracao, em verde, CS, em azul, e CS modulado, em
rosa, com Zoom. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
xii
Capıtulo 1
Introducao
1.1 Tema
Em circuitos integrados (CIs), e comum a utilizacao de circuitos com sinais
amostrados no tempo (em tempo discreto) na construcao de filtros e conversores, que
precisam operar com precisao e baixa distorcao, mesmo em frequencias tao baixas
quanto as de audio.
A tecnica mais comum, atualmente, e a de capacitores chaveados, que ja e
extensamente utilizada na industria, ha anos. Mais recentemente, foi proposta a
tecnica de corrente chaveada, que seria capaz de realizar as mesmas funcoes dos
circuitos anteriores, porem utilizando uma menor area em CIs, alem de ter menor
consumo de potencia e uma maior velocidade, requerendo cuidados similares no
projeto.
Outra vantagem relativa a essa tecnica, e que nao ha necessidade de sistemas
de sintonia, ja que so ha casamento de componentes do mesmo tipo.
Nesse projeto, veremos exemplos da construcao de diferentes topologias de
filtros a corrente chaveada. Os filtros serao compostos apenas por transistores MOS,
atuando como chaves e espelhos de corrente. Os circuitos nao irao requerer elemen-
tos especiais como resistores e capacitores lineares, sendo, entao, compatıveis com
processos CMOS digitais.
1
1.2 Justificativa
Atualmente, com o desenvolvimento da microeletronica, e possıvel projetar
circuitos integrados com dimensoes de nanometros. O custo por area para a cons-
trucao dos mesmos e alta. Por isso, e imprescindıvel que, para o futuro, tenhamos
uma tecnica de projeto, que ocupe uma area menor, como a de corrente chaveada.
Outro ponto e a precisao do circuito. Com o desenvolvimento dos filtros
dessa topologia, teremos circuitos, em que a precisao so dependera do casamento
dos transistores, sem componentes lineares e circuitos adicionais para casar tais
componentes, como dito anteriormente.
Alem disso, circuitos SI nao possuem uma limitacao na excursao do sinal
pelo valor da tensao de alimentacao, como com SC. Isso sera muito util em tecnicas
modernas com alimentacao muito baixa.
1.3 Metodologia
O projeto foi sistematizado a partir das seguintes etapas:
Estudo do caso simples
Foi feito um estudo do caso mais simples, um bloco basico, de cada topolo-
gia dos circuitos a corrente chaveada. Nesse estudo, foram obtidas equacoes
para o dimensionamento dos componentes, que compoem tal bloco. Nesse pri-
meiro momento, e possıvel comparar as duas estruturas e perceber possıveis
vantagens e desvantagens, de uma em relacao a outra.
Utilizacao do bloco simples
Foram escolhidos filtros de segunda e terceira ordem para exemplificar a uti-
lizacao do bloco basico, com simulacoes para cada topologia e comparacao dos
resultados das mesmas com o resultado ideal, tambem simulado. Nessa etapa
e possıvel perceber dificuldades do projeto, e detalhes que irao requerer mais
atencao na implementacao do mesmo.
Analise de resultados
Finalmente, os resultados obtidos foram analisados e comparados a fim de
verificar a melhor topologia para filtros e sugerir trabalhos futuros.
2
1.4 Descricao
No Capıtulo 2, serao apresentadas as diferentes topologias de filtros com suas
respectivas estruturas dos blocos basicos e o dimensionamento dos componentes de
cada bloco.
O Capıtulo 3 apresenta a aplicacao das estruturas anteriores a um integrador,
um filtro de segunda ordem e um de terceira ordem mostrando seus circuitos com-
pletos e os resultados de simulacao de cada filtro e a comparacao entre os mesmos.
Assim, sera elaborada uma conclusao, exposta no Capıtulo 4, tendo em vista,
os resultados obtidos no capıtulo anterior. Nela, teremos uma breve discussao sobre
o melhor metodo de implementacao desses filtros. Serao expostos, tambem, ideias
para trabalhos futuros.
3
Capıtulo 2
Filtros a Corrente Chaveada
Os filtros a corrente chaveada (SI) possuem, essencialmente, o mesmo modo
de operacao de filtros a capacitores chaveados (SC), que se tornaram imensamente
populares na implementacao de circuitos analogicos para processamento de sinais.
Apesar de apresentar, essencialmente, o mesmo modo de operacao, o filtro a
capacitor chaveados possui, como sinais, as tensoes nos capacitores, ja o circuito a
corrente chaveada, as correntes em transistores.
Com circuitos SC, os capacitores precisam ser lineares, ja com SI, os tran-
sistores podem ter transcondutancias nao lineares, precisando apenas de um bom
casamento entre eles.
Por possuırem circuitos mais simples, e possıvel construir filtros SI com um
consumo menor de energia, uma area em circuito integrado menor e uma maior ve-
locidade, mas havera uma precisao menor, ja que um bom casamento de capacitores
e mais facil que o de transistores, necessario na tecnica.
2.1 Tipos de Sinais
Os sinais podem ser classificados como discretos, contınuos ou, um meio-
termo, denominado sampled and held (S/H). Podemos ver o exemplo dos tres na
Fig. 2.1. A variavel no eixo vertical representa uma quantidade medida, como, por
exemplo, a tensao em um capacitor e, no eixo horizontal, temos o tempo.
Um sinal contınuo no tempo e descrito por uma funcao, x(t), na qual temos
um valor de sinal definitivo para qualquer valor do tempo, que, em geral, e uma
4
(a) Sinal contınuo no tempo.
(b) Sinal discreto no tempo.
(c) Sinal em sample and hold.
Figura 2.1: Exemplos dos sinais.
5
variavel independente.
Um sinal discreto e representado por uma sequencia de numeros reais em
instantes de tempo especıficos. Nos demais instantes, nao temos valores definidos.
Esse tipo de sinal pode ser obtido amostrando um sinal contınuo, como vemos em
x[n] = x(nT),em que n = 0, 1, 2, ...
O T e conhecido como o perıodo de amostragem, que e a variavel responsavel
pelo tamanho do espacamento das amostras no tempo, ja o n e um numero natural,
representando a amostra.
O sinal S/H e conhecido por ser amostrado e retido, sendo, assim, considerado
um sinal intermediario entre os dois anteriores. Ele e caracterizado pela desconti-
nuidade e e extensamente utilizado para medicoes em instrumentacao eletronica.
O sinal medido em um circuito SI possui um perıodo de medicao dividido em
fases e e feito em S/H. Cada sinal Xi de um filtro e composto por f componentes
Xi,m, com m fases, com m = 1, 2, ..., n. Cada sinal Xi,m, por sua vez, e composto
por f componentes, Xi,mk, com k fases, com k = 1, 2, ...n. Como vemos na figura
abaixo, essas componentes f × f sao somadas formam Xi.
Na Fig. 2.2, temos n = 2. A soma das componentes Xi,1k formam o sinal
Xi,1 e a soma das componentes Xi,m formam o sinal Xi.
Figura 2.2: Composicao de um sinal de uma funcao de 2 fases, [1].
6
2.2 Forma de Primeira Geracao
A forma mais simples com a qual podemos fazer o filtro e apresentada, a
seguir, com uma celula sample and hold, que e composta por um transistor Q2,
ligado como diodo, um espelho de corrente e Q1 e Q3 servindo como fontes de
corrente. A chave representada na Fig. 2.3 pode ser feita utilizando um transistor
MOS de tamanho menor que os demais.
VDD
Vb1Q1
Q2
Vb2
Iin
Iout
VDD
Q3
Q4
Figura 2.3: Celula sample and hold em primeira geracao.
O seu funcionamento se da da seguinte maneira: durante a fase 1, a chave
estaria fechada e o transistor Q2, ligado como um diodo, forneceria uma tensao de
gate, para Q4, formando um espelho de corrente.
Ja na fase 2, a chave estaria aberta, a corrente, que entra no transistor Q2
nao e espelhada por Q4. Entao, a corrente de saıda, retida pelo CGS do transistor
da saıda, nao e afetada pela entrada.
Nota-se que a saıda sera, assim, atrasada em relacao a entrada de meio-atraso
e a mesma pode ser multiplicada por um fator K, determinado pela proporcao
entre os tamanhos dos blocos Q1Q2 e Q3Q4. Se todos os transistores tiverem um
comprimento fixo, teremos que K sera a relacao entre as larguras dos blocos.
Iout = KIinz−1/2 (2.1)
Para termos um integrador completo, bastaria conectar dois desses blocos
em serie. Nessa linha de pensamento, podemos formar as mais diversas funcoes
utilizando esse mesmo bloco.
7
Em simulacao, no programa ASIZ, vemos o bloco integrador feito com o filtro
em primeira geracao, cuja funcao de transferencia e dada na equacao (2.2). Nesse
programa, os transistores possuem Gm, GDS, CGS e CGD, as chaves sao ideais e as
fontes de corrente de polarizacao sao omitidas. Entao, so e preciso dimensionar o
fator Gm. O dimensionamento dos elementos utilizados na simulacao sera visto na
Secao 2.4.
I0Iin
=−1
−1 + z(2.2)
(a) Circuito do integrador no programa Edfil.
(b) Grafico do Integrador, entrada em azul e saıda em preto.
Figura 2.4: Integrador em Primeira Geracao.
Pela funcao de transferencia, percebemos que o mesmo e um integrador em
Backward Euler. Se quisessemos um integrador em Forward Euler, terıamos que ter
uma saıda na primeira chave. A saıda do circuito, na Fig. 2.4, e a corrente do ultimo
8
transistor, mas so e valida para o caso em que Gm = 1, em outros casos, terıamos,
como saıda, a copia dela por um espelho de corrente.
Para uma melhora no desempenho desse sistema, podemos utilizar os tran-
sistores na forma cascode, como vemos na Fig. 2.5. Com isso, terıamos maior
impedancia de saıda e isolamento entrada/saıda.
Iin Iout
VddVdd
VB VB
VA VA
Vb Vb
Figura 2.5: Celula Sample and Hold em primeira geracao com cascode.
2.3 Forma de Segunda Geracao
Iin
Iout
Vb
Vdd
1′
2′
2′
1
Vx
Figura 2.6: Celula sample and hold em segunda geracao.
Como foi visto na Fig. 2.6, precisarıamos de quatro transistores para fazer
um meio atraso. Visando diminuir essa quantidade e, por consequencia o espaco
ocupado em CI (circuito integrado), temos a forma em segunda geracao, vista na
Fig. 2.6
9
Nessa forma, temos um transistor atuando como uma fonte de corrente e
outro, nao so como a celula de memoria, como tambem oferecendo a saıda. Assim,
nao ha necessidade do casamento dos transistores, como precisavamos anteriormente.
Assim como no caso anterior, podemos usar varios desses blocos simples
para formar funcoes de transferencia maiores. No circuito integrador, e possıvel
simplificar as fases 1′ e 2′, em paralelo, por um curto-circuito.
Iin
1′
2′Iout21
Vdd
Vb Vb
Vx
Vdd
Vb
Figura 2.7: Integrador em segunda geracao.
Figura 2.8: Fases das chaves do filtro em segunda geracao, [1].
Na Fig. 2.7, vemos o modelo do integrador em segunda geracao e, na Fig.
2.8, vemos as fases das chaves 1, 1’, 2 e 2’. Com a saıda no local indicado, temos a
seguinte relacao entre a entrada e saıda:
I0Iin
=z
−1 + z(2.3)
Pela relacao podemos ver que e um integrador em Forward Euler. Para
termos um integrador em Backward Euler, bastaria pegar a corrente de saıda na
10
chave 1, no lugar da 2, semelhante ao caso anterior. E preciso lembrar que a saıda
e uma corrente do primeiro transistor, para o caso de Gm = 1. Nos demais casos,
terıamos a copia da mesma por um espelho de corrente, como temos na Fig. 2.9.
Apesar do circuito ser mais simples, e necessario que tenhamos quatro fases,
para garantir que haja caminho para a corrente de entrada e evitar a perda de
memoria.
(a) Circuito do integrador no programa Edfil.
(b) Grafico do Integrador, entrada em azul e saıda em preto.
Figura 2.9: Integrador em segunda geracao.
Na simulacao, usando componentes ideais, so ha a necessidade de duas fases.
Podemos ver a relacao dita 2.3 no grafico da Fig. (2.9).
Como no caso anterior, pode-se utilizar os transistores em forma em cascode,
para a melhora da performance do integrador.
2.4 Dimensionamento dos blocos
Nas simulacoes, que vimos no item anterior, usamos os componentes ideais
para visualizar o funcionamento dos filtros.
Na realidade, temos que levar em consideracao os tamanhos dos componentes,
11
que serao usados como fatores multiplicativos da funcao, mais adiante.
Para dimensionar os transistores, comecaremos tomando o modelo da Fig.
2.10. Nesse, temos o modelo do transistor, como diodo, usado nos filtros em primeira
geracao. Por enquanto, a fonte de corrente sera considerada ideal.
M2
M1
Vb
Figura 2.10: Modelo do Cascode para transistor ligado como diodo.
Os transistores utilizados sao MOSFETs do tipo N e, para que os mesmos
estejam em saturacao, temos que a equacao (2.4) deve ser obedecida.
VDS ≥ VGS − Vt (2.4)
Sendo VGS, a tensao entre o gate e o source; VDS, a tensao entre o drain e o source
e Vt, a tensao de threshold.
Tambem sabemos, que para esse tipo de transistor, podemos considerar:
VGS = Vt +
√IDK
L
W(2.5)
Sendo ID, a corrente de dreno; K, o parametro de transcondutancia do pro-
cesso de fabricacao; W , a largura do transistor e L, o comprimento.
Suponhamos que ambos os transistores, M1 e M2 sejam iguais, ou seja, pos-
suem o mesmo Vt, L, W e K.
Para o transistor M1, a partir da equacao (2.4), temos:
VB − VGS2 ≥ VGS1 − Vt (2.6)
Substituindo a relacao (2.5), temos:
12
VB −
(Vt +
√IDK
L
W
)≥√IDK
L
W(2.7)
VB ≥ Vt + 2
√IDK
L
W(2.8)
Para o transistor M2, a partir da equacao (2.4), temos:
VGS1 − (VB − VGS2) ≥ VGS2 − Vt (2.9)
VGS1 − VB ≥ −Vt (2.10)
VB ≤ VGS1 + Vt (2.11)
Aplicando a relacao (2.5), temos:
VB ≤√IDK
L
W+ 2Vt (2.12)
No pior caso, para a equacao acima, terıamos ID nulo e com isso, observa-se
que:
VB ≤ 2Vt (2.13)
Assumindo que VB = 2Vt e aplicando na equacao (2.8), teremos:
2Vt − Vt −√IDK
L
W≥√IDK
L
W(2.14)
V 2t ≥ 4
IDK
L
W(2.15)
W
L≥ 4IDKV 2
t
(2.16)
A equacao (2.16) pode ser utilizada tanto para filtros em primeira geracao
como em segunda.
Para as simulacoes, usaremos a corrente maxima como 1 mA, que, no caso
do circuito de segunda geracao, como na Fig. 2.11, terıamos um ramo com corrente
13
Vb1 2
Vb
1′
2′
Vx
IoutIin
VB VB
VdVd
VA VA
Vb
VB
Vd
VA
Figura 2.11: Integrador em modelo de segunda geracao com cascode.
zero e outro com 2 mA. Em funcionamento normal, cada ramo teria corrente igual
a 1 mA, fornecido pela fonte de corrente, que chamaremos de I0.
Para polarizar os transistores, serao utilizadas fontes de corrente. Essa e a
forma mais eficiente de polarizar os transistores, mantendo a corrente de polarizacao
e a tensao de alimentacao praticamente independentes, fazendo o circuito se tornar
mais robusto.
Para essas, temos o circuito da Fig. 2.12 e os transistores desse circuito sao
iguais.
I0
M2
M1VA
VB
VDD
Figura 2.12: Modelo da fonte de corrente em cascode.
Como, nesse circuitos, sao utilizados transistores do tipo P, temos que a
equacao (2.4) sofre algumas modificacoes.
VSD ≥ VSG − |Vt| (2.17)
14
Para o transistor M1, da Fig. 2.12, e utilizando a equacao (2.5) temos:
VA = VDD − |Vt| −
√I0Kp
L1
W1
(2.18)
Para o transistor M1, usando a equacao (2.17) temos:
VDD − (VB + VSG2) ≥ VDD − VA − |Vt| (2.19)
Substituindo a equacao (2.18), temos:
VDD − VB − VSG2 ≥
√I0Kp
L1
W1
(2.20)
Utilizando a equacao (2.5), temos:
VB ≤ VDD − |Vt| − 2
√I0Kp
L1
W1
(2.21)
Utilizando as relacoes encontradas nesta secao, podemos encontrar os tama-
nhos dos transistores dos filtros, que serao vistos no capıtulo seguinte.
2.5 Exemplo Simples de Layout
Uma das principais vantagens desse metodo em relacao aos capacitores cha-
veados seria o espaco ocupado em um CI.
Para exemplificar um layout feito com essa metodologia, podemos utilizar o
dimensionamento da secao anterior.
Pela equacao (2.22), temos o valor que sera utilizado para W2, que e a largura
dos transistores ligados em diodo. Essa equacao veio da (2.16), utilizando a corrente
maxima suportada como duas vezes a corrente fornecida pela fonte, ou seja, I = 2I0.
Esse mesmo calculo sera utilizado nas simulacoes do capıtulo seguinte.
W2 =8I0KV 2
t
L2 (2.22)
Para deixar o desenho mais simples, podemos fazer a fonte de alimentacao,
com tamanho W1 por L1, com a mesma largura do transistor ligado em diodo, ou
seja, W1 = W2, com isso seria necessario o calculo do Vb a ser utilizado, pela equacao
(2.21).
15
Vemos um exemplo de layout na Fig. 2.13. O exemplo e simples e vemos dois
transistores em cascode ligados entre si com as chaves, transistores muito menores,
indicados por sua fase.
O layout, utilizando os parametros das simulacoes apresentadas no Capıtulo
3, teria transistores com a relacao W2 = 52L2, aproximadamente. A Fig. 2.13 e
ilustrativa, pois usa transistores bem menores. Para obter a relacao correta entre o
comprimento e a largura, os transistores teriam que ser apenas mais largos.
Para um melhor casamento entre os transistores, poderıamos ter uma mesma
celula divida em varias menores em paralelo. No exemplo, as celulas possuem relacao
de 20 para 1 entre sua largura e comprimento. Uma mesma celula poderia ser
dividida em outras 4 de relacao 5 para 1.
Isso ajuda a minimizar os efeitos de uma possıvel variacao no processo de
fabricacao de circuitos integrados. Esse tipo de pratica, comum para os projetista
de layouts, e facilitada pelo fato do projeto gerar uma grande relacao entre a largura
e o comprimento dos transistores para os nıveis de corrente usados. Transistores de
canal largo e de tamanhos maiores casam melhor que transistores de menores.
16
Figura 2.13: Exemplo de layout do integrador de segunda geracao no Microwind 3.1.
17
Capıtulo 3
Aplicacao das estruturas
Neste capıtulo, trataremos da implementacao de filtros utilizando os blocos
basicos mostrados no capıtulo anterior.
Para tal, primeiro foi necessaria a implementacao do integrador em segunda
geracao, para teste das grandezas a serem utilizadas, encontradas a partir das
equacoes da Secao 2.4.
3.1 Integrador em Segunda Geracao
Fazendo o mesmo circuito visto na Fig. 2.7, temos o circuito da Fig. 3.1.
Nele, temos que VA e VB polarizam os transistores da fonte de corrente se-
gundo as equacoes (2.18) e (2.21). Ja VB2 possui o valor de 2Vt, como foi utilizado
anteriormente. A frequencia de chaveamento e 1 MHz.
O tamanho dos transistores da fonte, W1 e L1 foram arbitrados, bem como
os das chaves, LS, WS, LC , e WC . Lembrando que algumas chaves (as de 1′ e 2′)
possuem uma corrente maior passando por elas, entao seu tamanho precisou ser um
pouco maior que as demais, alem de seu tamanho ter que ser bem pequeno, porque
ha muita injecao de carga nelas.
Ja o tamanho dos transistores do integrador foi calculado pela equacao (2.16),
sendo que foi arbitrado o valor de L2 e o W2 foi obtido pelos calculos.
As chaves, como vimos na Secao 2.3, precisam de um circuito de chaveamento,
que foi feito com fontes de tensao. Esse circuito, indicado na Fig. 3.1 como Gerador
de Fases, possui um reset para zerar o estado inicial dos integradores, iniciando
18
corretamente a simulacao. Foi percebido que os transistores saiam da regiao de
operacao adequada, nos primeiros instantes da simulacao, quando nao se utilizavam
esse tipo de reset nos transistores.
Outro fato, a ser ressaltado, e o valor de VX , que possui um circuito proprio
para ser feito. Em simulacao, sem esse circuito, terıamos picos na corrente, nao
realısticos, ocasionados pelo fato do bloco integrador, durante a sobreposicao as
fases 1’ e 2’, como vimos na Secao 2.3, ser ligado diretamente a uma fonte de tensao
Vx, que fornece uma corrente maior que suportada pelo bloco integrador. O circuito
em questao impede que isso aconteca, apesar de ainda serem percebidos pequenos
picos na corrente.
Alem disso, percebemos tambem que a resposta possui uma queda na tensao
em relacao a sua versao com chaves com metade da largura, curva em laranja. Isso
nos leva a crer que essa queda e ocasionada por injecao de carga nas chaves.
Figura 3.1: Circuito integrador no Edfil para simulacao no MNAE.
19
Figura 3.2: Resposta no tempo do integrador em segunda geracao no MNAE, a entrada,
em azul, e as respostas, em preto e rosa.
3.2 Filtro Biquadratico Tow-Thomas
O primeiro filtro testado foi o biquadratico. Na Fig. 3.3, temos a repre-
sentacao do filtro a ser implementado. Os valores escolhidos nao darao o filtro
exato, mas aproximado, como veremos a seguir. Ele sera um passa-baixas, com
fator de qualidade Q, que pode ser de qualquer valor, normalmente, maior que um.
Figura 3.3: Filtro biquadratico Tow-Thomas.
Para a implementacao mais simples, os resistores foram substituıdos por ca-
pacitores chaveados, como vemos na Fig. 3.4. Os capacitores tem como valor a
expressao abaixo, em que T representa o perıodo de chaveamento.
20
C =T
R(3.1)
Ainda na Fig. 3.3, para o seu projeto tomaremos ωS, como a frequencia de
amostragem, assim teremos:
T =2π
ωs
(3.2)
C =2π
Rωs
(3.3)
Tendo o valor obtido na equacao (3.3), temos que os capacitores com os
seguintes valores. Para o exemplo, foi utilizado um Q = 5 e um ωs = 20 rad/s. Os
valores para os capacitores chaveados serao proporcionais a um capacitor unitario,
C0, que no nosso caso foi usado como 1.
Ca = Cb = C0 = 1 (3.4)
Cc = Cd = Cf =π
10C0 =
π
10(3.5)
Ce =π
10
1
QC0 =
π
50C0 =
π
50(3.6)
Os valores desses capacitores foram utilizados como fator multiplicativo no
comprimento dos transistores do circuito real, na Fig. 3.5.
Quando tratamos dos casos simulados no MNAE, e valido ressaltar que a
saıda desse filtro deve ser composta de uma fonte de corrente junto com uma carga,
pois o simulador faz um analise no tempo.
Na Fig. 3.4, temos um circuito com componentes ideais e, na Fig. 3.5, temos
o filtro em segunda geracao com componentes reais.
Na Fig. 3.6, temos a comparacao dos dois casos. Ainda percebemos os
picos na corrente, como foi falado na secao anterior. Tambem, pode-se perceber um
pequeno offset, que sera melhor abordado nas proximas secoes.
21
Figura 3.4: Filtro biquadratico em capacitor chaveado no Edfil para simulacao no ASIZ.
Figura 3.5: Filtro biquadratico em corrente chaveada no Edfil para simulacao no MNAE.
22
Figura 3.6: Grafico do filtro biquadratico em corrente chaveada, em preto, a resposta
real, em azul, a ideal e entrada, em rosa.
3.3 Filtro Passa-Baixas de Terceira Ordem Pas-
sivo
Para o filtro de teste em terceira ordem, utilizaremos o filtro mostrado na
Fig. 3.7.
Figura 3.7: Filtro passa-baixas de terceira ordem passivo.
Os valores dos componentes foram escolhidos para termos um filtro Chebychev
de 1 dB, com frequencia de chaveamento 20 vezes maior que a da borda da banda
passante do filtro. Com isso terıamos, aproximadamente, C1 = 2, L2 = 1 e C3 = 2.
Tanto para a primeira geracao, quanto para a segunda geracao, podemos
fazer cada estagio do filtro subtraindo as saıdas Backward Euler e Forward Euler
dos integradores, com ajuda de um espelho para inverter uma das correntes. Como
23
o filtro e de terceira ordem, teremos tres estagios desses, ligados entre si por um
circuito de interconexoes dos integradores, no qual serao utilizados os valores de C1,
L2 e C3, como veremos a seguir.
3.4 Filtro Bilinear em Primeira Geracao
Para essa geracao, teremos que o estagio de filtro sera como mostrado na
figura Fig. 3.8. Como dito anteriormente, temos tres estagios. Cada um feito com
dois blocos de S/H, vistos na Secao 2.2. Essa imagem mostra o circuito sem as
fontes de polarizacao.
1 2
T2C1
Iin1A
1 2
1A
1 2
2A4 3
2A
1 2
3A5 6
3A
Figura 3.8: Estagio de filtro em primeira geracao.
Para o calculo dos fatores a serem utilizados no estagio de interconexoes dos
integradores, falado na secao anterior, temos que tomar em consideracao o circuito
mostrado na Fig. 3.7. Para ele, podemos escrever as equacoes de estado abaixo,
24
considerando Vin a tensao de entrada:
VC1 =1
sC1
(Vin − VC1
R1
− IL2
)(3.7)
IL2 =1
sL2
(VC1 − VC3) (3.8)
VC3 =1
sC3(IL2 −
VC3
R3
) (3.9)
Aplicando a transformacao bilinear, teremos:
VC1 =1
C1
(Vin − VC1
R1
− IL2
)(T
2
z + 1
z − 1
)(3.10)
IL2 =1
L2
(VC1 − VC3)
(T
2
z + 1
z − 1
)(3.11)
VC3 =1
C3
(IL2 −
VC3
R3
)(T
2
z + 1
z − 1
)(3.12)
A partir dessas equacoes e do circuito mostrado na Fig. 3.9, temos as seguin-
tes equacoes:
VC1 =z + 1
z − 1
((Vin − VC1)
T
2R1C1
− IL2
T
2C1
)(3.13)
IL2 =z + 1
z − 1(VC1 − VC3)
T
2L2
(3.14)
VC3 =z + 1
z − 1
(IL2
T
2C3
− VC3
T
2R3C3
)(3.15)
Usando as equacoes (3.13), (3.14) e (3.15) e tendo em vista o circuito mos-
trado na Fig. 3.9, temos os seguintes valores para as variaveis abaixo:
A =T
2C1
(3.16)
B =T
2L2
(3.17)
25
C =T
2C3
(3.18)
D =T
2C1
(3.19)
E =T
2C3
(3.20)
F =T
2L2
(3.21)
1 1A
A
B
B
2A1A
11
2
1 1C
C
D
D
1A3A
33
4
1 1E
E
F
F
3A
55
6
I01
1
5
2A
Figura 3.9: Estagio de interconexoes dos integradores do filtro bilinear, sem as fontes de
polarizacao.
26
Podemos notar, tambem, que cada transistor na Fig. 3.10 e representado por
um bloco de quatro transistores no circuito da Fig. 3.11. Os fatores representados
por A, B, C, D, E e F, na Fig. 3.9, sao utilizados nos tamanhos dos transistores, mais
especificamente como um fator multiplicativo da largura W de todos os transistores
de um mesmo bloco. Isso tambem ocorre no circuito de segunda geracao, ja que o
dimensionamento dos dois e praticamente o mesmo.
Figura 3.10: Filtro bilinear em primeira geracao com componentes ideias para simulacao
no ASIZ.
A partir desses valores, podemos simular o circuito e obtermos o grafico da
Fig. 3.12. Nesse, percebemos que a resposta real, em preto, e a resposta ideal, em
azul, sao muito proximas, a menos de um offset.
Esse offset, provavelmente, e devido a injecao de carga nas chaves. Em um
teste, mostrado pela curva em rosa, foi colocado um tamanho de chave dez vezes
menor, com isso a condutancia da mesma, que e inversamente dependente da largura,
aumenta, alem da capacitancia diminuir muito, ficando um decimo do seu valor
atual. Com isso, vemos que a curva ideal e a nova curva real sao praticamente a
mesma.
Outro ponto importante e a maxima corrente, que o filtro suportaria sem
degenerar a saıda. Ainda com o circuito real, com chaves realısticas, na Fig. 3.13,
27
temos as saıdas para 0.5 mA, em preto, 1 mA, em azul e -2 mA, em rosa. Podemos
observar que o circuito suporta o 1 mA e -2 mA, como ele foi projetado para suportar.
Ele suporta mais corrente negativa, pois tem duas fontes de 1 mA alimentando a
carga, que absorve a corrente mesmo com transistores saindo da saturacao. A forma
de onda fica distorcida, ja que varias celulas internas saem da regiao em que foram
projetadas para funcionar.
Figura 3.11: Filtro bilinear em primeira geracao com componentes reais para simulacao
no MNAE.
28
Figura 3.12: Simulacao do filtro bilinear em primeira geracao, em preto, a resposta real,
em azul, a ideal e, em rosa, real com as chaves menores.
Figura 3.13: Simulacao dos limites do filtro bilinear em primeira geracao, resposta a 0.5
mA, em preto, a 1 mA, em azul e a -2 mA, em rosa.
29
3.5 Filtro Bilinear em Segunda Geracao
Para essa geracao, serao utilizados os mesmos circuitos mostrados na Fig. 3.9,
mas o circuito do estagio de filtro esta representado na Fig. 3.14, sem polarizacao.
Nesse estagio, utilizamos menos transistores, com isso, terıamos um tamanho menor
no integrado, como ja falamos no capıtulo anterior. Lembrando que as chaves,
possuem um tamanho pequeno em comparacao com os transistores do filtro.
12′
1′
2
2A
34
12′
1′
2
3A
6
5
12′
1′
2
1A
21
T2C1
Iin
Vx
Vx
Vx
Figura 3.14: Estagio de filtro em segunda geracao.
Mesmo com um numero menor de transistores, ainda e preciso um casamento
entre eles muito preciso, como foi dito na Secao 2.5.
Na Fig. 3.17, temos os sinais em primeira geracao, em rosa, segunda geracao,
em preto e o sinal ideal em azul. Percebemos que ambas as repostas sao muito
proximas, mas o de segunda geracao ainda possui os picos na corrente, como foi
30
ressaltado anteriormente.
Na Fig. 3.18, ainda no mesmo esquema de cor, temos que o circuito em
primeira geracao possui um sinal mais distante do ideal, ou seja, possui uma injecao
de carga maior que o circuito de segunda geracao. Podemos concluir, a partir disso,
que o integrador de segunda geracao e melhor.
Em termos de maxima corrente suportada por esse sistema, os resultados sao
semelhantes ao anterior, como vemos na Fig.3.19, onde 0.5 mA, esta em preto, 1
mA, em azul e -2 mA, em rosa.
Um ponto a tomar em consideracao sobre isso, e o fato do circuito ter sido
projetado para 1 mA, na Secao 2.4. Na verdade, o projeto foi para um dos blocos.
Como, tanto no primeira geracao, como no segunda geracao, temos dois blocos em
paralelo na entrada, entao o circuito suporta 1 mA em cada bloco.
Figura 3.15: Filtro bilinear em segunda geracao com componentes ideais para simulacao
no ASIZ.
31
Figura 3.16: Filtro bilinear em segunda geracao com componentes reais para simulacao
no MNAE.
32
Figura 3.17: Simulacao do filtro bilinear em primeira geracao, em rosa, segunda geracao,
em preto, e resposta ideal, em azul.
Figura 3.18: Simulacao do filtro bilinear em primeira geracao, em rosa, segunda geracao,
em preto, e resposta ideal, em azul, com zoom.
33
Figura 3.19: Simulacao dos limites do filtro bilinear em segunda geracao, resposta a 0.5
mA, em preto, a 1 mA, em azul e a -2 mA, em rosa.
3.6 Filtro Bilinear por Simulacao de Componen-
tes
Alem dos dois tipos de filtros apresentados, temos ainda o filtro por simulacao
de componentes (CS), abordado em [1].
Pelo projeto feito nessa abordagem, terıamos que o mesmo circuito bilinear
de terceira ordem, apresentado em primeira e segunda geracao, seria o circuito da
Fig. 3.20.
Utilizando o mesmo dimensionamento dos componentes abordado na Secao
2.4, temos o circuito das Fig. 3.21 e 3.22, com componentes reais e da Fig. 3.23,
com componentes ideais.
No grafico da resposta, Fig.3.24, percebemos que a resposta, assim como nas
geracoes anteriores, possui um offset em relacao ao ideal. Esse offset ocorre por
causa da injecao de carga nas chaves. Na Fig. 3.25, foram colocadas chaves com
comprimento dez vezes menor no circuito real, representado pela curva em laranja.
Nesse, vemos que a resposta do circuito e mais proxima da resposta ideal.
Percebe-se, tambem, que a resposta com as chaves menores, diferente das
34
geracoes anteriores, nao fica exatamente igual a ideal. Isso se deve ao fato dos
transistores de entrada terem a largura cinco vezes maior que a projetada, na Secao
2.4. Nesse tipo de circuito, o estagio de entrada deveria ser feito com multiplos
estagios, como dito em [1]. Como, nesse exemplo, so foi utilizado um estagio, a
corrente de entrada se apresentava muito grande para os transistores projetados,
sendo necessaria a modificacao.
2b
2b 3 1b
L2/T 1/2 1/21
2b 3 1b
L2/T 1/2 1/22
2
2L2/T
1b
Iin
1 1b 2
1/RS C1/T 1/21
1 1b 2
1/RS C1/T 1/22
1
2C1/T
3b
3b 2b
C3/T 1/2 1/21
3b 2b
C3/T 1/2 1/22
3
2C3/T
1
2
3Iout
3
1/2
3
1/2
Figura 3.20: Filtro bilinear por simulacao de componentes.
35
Figura 3.21: Filtro bilinear por simulacao de componentes no Edfil para simulacao com-
pleta, primeiro e segundo estagios.
36
Figura 3.22: Filtro bilinear por simulacao de componentes no Edfil para simulacao com-
pleta, terceiro estagio.
Figura 3.23: Filtro bilinear por simulacao de componentes com componentes ideais.
37
Figura 3.24: Simulacao do filtro bilinear em segunda geracao ideal, em preto, simulacao
de componentes, em rosa, e resposta ideal do SC, em azul.
Figura 3.25: Simulacao do filtro bilinear em segunda geracao ideal, em preto, simulacao
de componentes, em rosa, e resposta ideal do CS, em azul, e CS com chaves menores, em
laranja, com Zoom.
38
Figura 3.26: Simulacao do filtro bilinear em segunda geracao ideal, em preto, segunda
geracao real, em laranja, simulacao de componentes, em rosa, e CS ideal, em azul, com
Zoom.
Figura 3.27: Correntes de entrada de cada bloco do circuito por CS.
39
Outro ponto a se ressaltar e o fato desse circuito possuir a metade da frequencia
de chaveamento dos demais, 500 khz, como vemos no grafico da Fig. 3.26. Cada
degrau do CS e apresentado por dois degraus na resposta do circuito de segunda
geracao, mostrando que o perıodo daquele e o dobro desse. Isso acontece porque o
CS opera nas duas fases.
Nos circuitos anteriores, de primeira e de segunda geracoes, a resposta era
feita dando o valor correto na primeira fase e, na segunda fase, tınhamos um valor
intermediario, que era gerado por operacoes internas do filtro, nao sendo um valor
correto. No circuito em CS, como o mesmo e amostrado nas duas fases, o circuito
possui um valor mais correto, ja que a saıda em ambas as fases e a correta.
3.7 Filtro Bilinear por Simulacao de Componen-
tes Modulado
Tambem apresentado em [1], a forma modulada e muito semelhante a ante-
rior, como vemos na Fig. 3.28. Construindo o filtro da mesma forma do anterior,
temos, na Fig. 3.31, o circuito ideal e nas Fig. 3.29 e 3.30, o circuito real.
Nesse circuito nao foi necessario o ajuste dos transistores de entrada, pois
notou-se que a corrente de entrada nao superava o 1 mA para o qual o dimensiona-
mento foi feito.
Em simulacao, na Fig. 3.32, temos a resposta ideal do CS e do CS modulado,
o CS real e o CS modulado real. Assim como no caso anterior, percebemos um pouco
de injecao de carga, mas nesse circuito, ela e bem menor.
Se compararmos todos os circuitos apresentados ate entao, como vemos na
Fig. 3.35 e na Fig. 3.36, podemos perceber que as curvas dos circuitos por simulacao
de componentes possui a forma dos sinal de saıda mais proxima da ideal. Alem disso,
o circuito por CS modulado possui o menor offset, consequentemente, uma menor
injecao de carga.
40
2b
2 1b 3
L2/T 1/2 1/21
2 1b 3
L2/T 1/2 1/22
1
1
1b
1b 1 2
1/(2RS) C1/T 1/21
1b 1 2
1/(2RS) C1/T 1/22
1
1/RS
3b
3b 3
1/(2RL) C3/T 1/21
3b 3
1/(2RL) C3/T 1/22
3
1/RL
1
2
3
2b
1/2
2b
1/2
2b
1
3b
1
2
1
1 1
Iout
Iin
1
2
Figura 3.28: Filtro bilinear por simulacao de componentes modulado.
41
Figura 3.29: Filtro bilinear por simulacao de componentes modulado com componentes
reais, primeiro e segundo estagio, para simulacao no MNAE.
42
Figura 3.30: Filtro bilinear por simulacao de componentes modulado com componentes
reais, terceiro estagio, para simulacao no MNAE.
Figura 3.31: Filtro bilinear por simulacao de componentes modulado com componentes
ideais, para simulacao no ASIZ.
43
Figura 3.32: Simulacao do filtro bilinear com CS ideal, em rosa, CS modulado ideal, em
azul, CS real, em preto, e CS modulado real, em verde.
Figura 3.33: Simulacao do filtro bilinear com CS ideal, em rosa, CS modulado ideal,em
azul, sobreposto pelo rosa, CS real, em preto, e CS modulado real, em verde, com Zoom.
44
Figura 3.34: Correntes de entrada de cada bloco do circuito por CS modulado.
Figura 3.35: Simulacao do filtro bilinear ideal, em preto, de primeira geracao, em verme-
lho, de segunda geracao, em verde, CS, em azul, e CS modulado, em rosa.
45
Figura 3.36: Simulacao do filtro bilinear ideal, em preto, de primeira geracao, em verme-
lho, de segunda geracao, em verde, CS, em azul, e CS modulado, em rosa, com Zoom.
46
Capıtulo 4
Conclusao
Esse trabalho tem por objetivo fazer um estudo sobre um metodo alternativo
de realizar filtros sem utilizacao de componentes lineares ou circuitos de sintonia.
Ao estudar o metodo de corrente chaveada, podemos perceber que ele e com-
pletamente compatıvel com o processo de fabricacao CMOS digital, por so possuir
transistores. Seu bom funcionamento dependera somente do casamento desses.
Os resultados apresentados, considerando que foram estudados ao todo qua-
tro metodos de projetar esse tipo de topologia, levam a crer que, apesar da mesma
forma de calculo do tamanho dos transistores, o circuito com simulacao de compo-
nentes modulado possui um offset menor, alem de um sinal proximo do ideal.
Podemos explicar isso pelo fato dos circuitos CSs modulados possuir uma
resposta amostrada nas duas fases, bem como os circuitos CSs, como vimos na
Secao 3.6, alem da entrada modulada. Ambos os circuitos CSs possuem correntes
com sinais opostos nos estagios, fazendo com que a injecao de carga, que entra por
um estagio e anulada, em parte, pela do outro, com sinal oposto, resultando em um
offset menor.
Para uma melhora nesses resultados seria ideal o escalamento de faixa dinamica,
que seria a faixa de amplitudes de sinal com a qual o circuito opera, ou seja, a regiao
de operacao do filtro dado.
Os circuitos em primeira e segunda geracao e os CSs sao projetados por
metodos diferentes. Nos circuitos de primeira e segunda geracao, os integradores
sao formados por celulas unitarias acopladas de acordo com as equacoes de estado.
Ja os circuitos CS e CS modulado, a simulacao e feita de acordo com equacoes nodais
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e o unitario e a corrente de entrada, bem como o tamanho dos espelhos.
Esse fato faz com que os transistores do circuitos de primeira e segunda
geracao fiquem pequenos e os de CS, muito grandes, porque o circuito opera com
sinais maiores. Muitas das diferencas entre esses circuitos, notadas nesse trabalho,
provavelmente sejam resolvidas por esse metodo.
Para comprovar a eficiencia de tal circuito, terıamos a implementacao desses
circuitos em um layout, para a fabricacao dos mesmos em CI, a fim de fazer as
medicoes no chip e comparar com os resultados vistos nesse projeto.
Espera-se que essa tecnica seja utilizada, no futuro, e que possa ser uma
alternativa a dos capacitores chaveados em areas que exijam um consumo menor de
potencia, velocidade maior e um espaco menor no CI.
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Referencias Bibliograficas
[1] DE QUEIROZ, A. C. M., “Switched-current circuits, synthesis and analysis te-
chniques”, 2015, [Online; acessado em julho de 2015].
[2] Notas de aula do prof. Antonio Carlos Moreirao de Queiroz para o curso de Cir-
cuitos Eletricos II no Departamento de Engenharia Eletronica e de Computacao
- Escola Politecnica - POLI/UFRJ
[3] Notas de aula do prof. Carlos Fernando Teodosio Soares para o curso de
Eletronica II no Departamento de Engenharia Eletronica e de Computacao -
Escola Politecnica - POLI/UFRJ
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![Dimens Molinos[1]](https://img.pdfslide.tips/doc/110x75/56d6c0281a28ab30169932b4/dimens-molinos1.jpg)
