Examen CEDG Sept 2010

8/6/2019 Examen CEDG Sept 2010

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CEDG Septiembre 2010 Pgina 1 de 14

1 2 3 4 5 6 T

Departamento de Ingeniera ElectrnicaE.T.S.I. Telecomunicacin U.P.M.

EXAMEN DE CIRCUITOS ELECTRNICOS DIGITALES8 de Septiembre de 2010 Duracin: 3:00 horas

Apellidos __________________________________________________________

Nombre __________________________________ DNI/PAS: _______________

Fecha publicacin de calificaciones: 22 de Septiembre de 2010Fecha lmite solicitud de revisin (en el B-042): 24 de Septiembre de 2010Fecha de revisin: 30 de Septiembre de 2010

PROBLEMA 1 (15 PUNTOS)

Se pretende realizar un decodificador para representar un nmero codificado en binario de 4 bits ( N3N2 N1 N0) de forma hexadecimal en un display de 7 segmentos de ctodo comn (es decir: eldecodificador debe proporcionar un 1 a su salida para que se encienda el segmento correspondiente). El

display tiene la nomenclatura de segmentos y la representacin de cada dgito que se muestra en la

figura 1.

b

a c

d

e

fg

b

a c

d

e

fg

b

a c

d

e

fg

Figura 1

1.1 Rellene la siguiente tabla de verdad para las funciones lgicas correspondientes a los segmentos a,dy e. (3 puntos)

N3 N2 N1 N0 a d e

0 0 0 0

0 0 0 10 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

N3 N2 N1 N0 a d e

0 0 0 0

0 0 0 10 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

X Y Z

1 1 0

1 0 0

1 1 1

1 1 1

1 0 1

0 1 1

0 1 1

1 1 0

1 1 1

1 1 1

1 1 1

0 0 1

0 1 0

1 0 1

0 1 1

0 1 1

X Y Z

1 1 0

1 0 0

1 1 1

1 1 1

1 0 1

0 1 1

0 1 1

1 1 0

1 1 1

1 1 1

1 1 1

0 0 1

0 1 0

1 0 1

0 1 1

0 1 1

N3 N2 N1 N0 a d e

0 0 0 0

0 0 0 10 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

N3 N2 N1 N0 a d e

0 0 0 0

0 0 0 10 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

X Y Z

1 1 0

1 0 0

1 1 1

1 1 1

1 0 1

0 1 1

0 1 1

1 1 0

1 1 1

1 1 1

1 1 1

0 0 1

0 1 0

1 0 1

0 1 1

0 1 1

X Y Z

1 1 0

1 0 0

1 1 1

1 1 1

1 0 1

0 1 1

0 1 1

1 1 0

1 1 1

1 1 1

1 1 1

0 0 1

0 1 0

1 0 1

0 1 1

0 1 1


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En la Figura 2a, los bloques M1 y M2 representan sumadores completos de dos bits, con acarreo de

entrada y salida (segn Figura 2b).

CinCout

X Y

S

Z3

Z2

Z1

Z0

A0A1 B0B1

M1 M2

CinCout

X Y

S

CinCout

X Y

S

Z3

Z2

Z1

Z0

A0A1 B0B1

M1 M2

Z3

Z2

Z1

Z0

A0A1 B0B1

M1 M2

Figura 2a Figura 2b

2.1 Explique razonadamente la funcin que realiza el circuito de la Figura 2a. (5 puntos)


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2.2 Suponiendo que las seales de entrada al sumador aparecen sincronizadas, calcule el retardo delas seales S y Cout respecto a las seales X, Y y Cindel sumador de la Figura 2b, en funcin dela unidad temporal t. Puede implementar el sumador de la manera que usted desee, valorndose

el que el retardo sea el mnimo. Para ello se conocen los siguientes retardos de las diferentes

puertas lgicas:

las puertas AND de 2 entradas tienen un retardo de 3 unidades temporales (3t)

las puertas OR de 2 entradas tienen un retardo de 2 unidades temporales (2t) y

las puertas OR exclusivo de 2 entradas tienen un retardo de 4 unidades temporales (4t).

(10 puntos)


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2.3 Suponiendo que las seales A0, A1 ,B0y B1de la Figura 2a aparecen a la vez, calcule de manerajustificada el retardo de las seales de salida Z0, Z1, Z2,y Z3 respecto a las anteriores. (5 puntos)


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Consideremos ahora el circuito de la Figura 3, en el que las salidas Z0, Z1, Z2, Z3 del problema anteriorse han conectado a las entradas de 4 biestables tipo D con las siguientes caractersticas:

tsetup del biestable D0 = 15t

tsetup de los otros biestables (D1 ,D2 ,D3) = 3t

thold de todos los biestables (D0 ,D1 ,D2 ,D3) = 6t

tpropagacionFF de todos los biestables (D0 ,D1 ,D2 ,D3) = 2t

siendo t la unidad temporal.

Z3

Z2

Z1

Z0

A0

A1

B0

B1

M1 M2

D3

Q

D2

Q

D1

Q

D0

Q

CLK

Z3

Z2

Z1

Z0

A0

A1

B0

B1

M1 M2

D3

Q

D3

Q

D2

Q

D2

Q

D1

Q

D1

Q

D0

Q

D0

Q

CLK

Figura 3


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3.1 Calcule la frecuencia mxima (en funcion de t) de la seal CLK que garantiza un correctofuncionamiento del circuito de la Figura 3. Considere en el sumador completo que el retardo de

Cout respecto a los sumandos (X y Y) y el acarreo Cines de 6t y el retardo de la suma S respecto alos sumandos (X y Y) y el acarreo Cin es de 9t (ver Figura 2b del problema 2 para ms detalle sobreestas seales). Tambin considere que el retardo de una puerta AND de dos entradas es de 3t.

Justifique claramente su respuesta indicando los cminos crticos que han sido analizados. (8puntos)

3.2 Compruebe, de manera justificada, si el circuito funciona correctamente en relacin con lalimitacin del tiempo de hold de los biestables. (7 puntos)


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Se desea implementar un circuito digital para controlar el funcionamiento de un semforo del control

del trfico de vehculos. El semforo tiene dos modos de funcionamiento.

Modo A: Este es el modo de funcionamiento ms comn y en el cual la iluminacin de las tres luces

(Verde, Amarillo y Rojo) van alternndose con las siguientes duraciones: luz Verdeencendida 30 segundos, a continuacin la luz Amarilla durante 3 segundos y luego la luz

Roja durante 25 segundos. El ciclo se repite indefinidamente.

Modo B: Este es el modo de emergencia en el que las luces Verdes y Rojas se mantienen apagadas,

mientras que la luz Amarilla se enciende de manera intermitente, 1 segundo encendida, 1

segundo apagada, repitindose el ciclo tambin de manera indefinida.

Para implementar el circuito en cuestin se dispone de las siguientes seales, componentes y

especificaciones:

Una seal de reloj (CLK) de periodo 1 segundo y ciclo de trabajo del 50%. Una seal digital binaria MODE que determina el modo de funcionamiento del semforo, de

manera que si MODE vale 0 el semforo funciona en el Modo A descrito arriba, y si la sealMODE vale 1, el semforo funciona en el Modo B.

Dos contadores binarios 74HTC163, descritos en el Anexo.

Un contador binario de mdulo 3 que cuenta de 00 a 10 cclicamente. Dicho contador tiene unaentrada de reloj y una entrada de enable (activa a nivel alto).

Un descodificador 2 a 4 con salidas 1-de-4 activas a nivel bajo (74AC139), segn lasespecificaciones encontradas en el Anexo.

3 multiplexores de 2 entradas de datos cada uno.

Las luces del semforo se activan con una seal digital a nivel alto.

Puede asumir que inicialmente se ha realizado un reset general del circuito (no hay que implementarlo

en este problema) que pone a cero todas las salidas de los diferentes componentes y que el modo de

funcionamiento es el A. Una vez realizado este reset la primera luz en encenderse ser la Verde.

4.1 Realice las conexiones a los componentes de la Figura 4, aadiendo las puertas lgicas necesariaspara que el circuito funcione correctamente. Utilice este espacio para comentar brevemente la

funcionalidad de cada componente dentro del circuito. (20 puntos)


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ROJO

AMARI-

LLO

VERDE

ROJO

AMARI-

LLO

VERDE

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

A0

A1

O0

O1

O2

O3

E

CLK

MODE

74AC139

E

CLK

Q0

Q1E

CLK

Q0

Q1

contador

mdulo 3

ROJO

AMARI-

LLO

VERDE

ROJO

AMARI-

LLO

VERDE

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

74HC163

A

B

C

D

CLK

LOAD

CLR

QA

QB

QC

QD

RCO

ENP

ENT

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

S

I0

I1

A0

A1

O0

O1

O2

O3

E

A0

A1

O0

O1

O2

O3

E

CLK

MODE

74AC139

E

CLK

Q0

Q1E

CLK

Q0

Q1

contador

mdulo 3

Figura 4


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Se pretende disear un circuito de control de la vagoneta esquematizada en la figura 5; el cual se debe

comportar de la siguiente manera:

Mientras no se pulse el pulsador (que genera la seal P activa a nivel alto), la vagoneta seencontrar parada en el punto A.

Al activar el pulsador (P), independientemente de que se vuelva a pulsar P, la vagoneta sedirigir hacia el punto B y, una vez que haya llegado, automticamente regresar al punto A.

De nuevo en el punto A, si pulsamos P se repetir el ciclo y si no se pulsa la vagoneta se para.

Se sabe adems que:

La deteccin de la posicin de la vagoneta se lleva a cabo mediante dos sensores colocados enlos puntos A y B respectivamente que generan las seales SA y SB, las cuales toman el valorlgico 1 al detectar la presencia de la vagoneta y el de 0 en caso contrario.

El sentido del movimiento de la vagoneta se controla mediante la combinacin de dos sealesdigitales (I, D) atendiendo a las siguientes combinaciones:

I DI D ACCIN0 0 Motor parado

0 1 Mover derecha

1 0 Mover izquierda

1 1 No vlido

Figura 5


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A continuacin, el autmata descrito en el problema 5 se implementa en una FPGA con el siguiente

cdigo VHDL. Complete las sentencias marcadas con XXX para que el circuito presente un correctofuncionamiento. (15 puntos)

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ControlVagoneta IS

PORT (

sA, sB, sP: IN std_logic; --Seal de entrada.

CLK: IN std_logic; --Seal de reloj.

tH: IN std_logic; --Seal de inicializacinsRese

XXX1

END ControlVagoneta;

ARCHITECTURE ControlVagonetaArch OF ControlVagoneta IS

--Declaracin del tipo asociado a los estados.

TYPE TipoEstados IS (IZQUIERDA, DERECHA);

--Seales auxiliares para la codificacin del estado actual y siguiente.

SIGNAL tEstadoActual, tEstadoSiguiente: TipoEstados;

BEGIN

-- Proceso dedicado a la lgica de estado:

LOGICA_ESTADO: PROCESS(tEstadoActual, sEntrada)

BEGIN

CASE (tEstadoActual) IS

WHEN IZQUIERDA =>

IF (sP = 1 and sA = 1 and sB=0) THEN

tEstadoSiguiente


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ANEXO

Tabla de verdad del contador binario 74HC163 conclear sncrono

Tabla de verdad del descodificador binario 74AC139

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