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Exercices et problèmes avec solutions sur les Systèmes Logiques Séquentiels.

1

Les systemes Logiques

sequeNtieLs

A l'usage des Ecoles d'Ingénieurs et des Départements Universitaires de technologie

Par

El-M. HARKAT

EDITION 2007


2

Du même Auteur

A l'usage des Ecoles d'Ingénieurs et des Départements Universitaires de technologie

COURS SUR LES SYSTEMES LOGIQUES

TOME I : SYSTEMES LOGIQUES COMBINATOIRES

TOME II : SYSTEMES LOGIQUES SEQUENTIELS

TOME III : CALCULATEURS

EXERCICES ET PROBLEMES RESOLUS

SUR LES SYSTEMES LOGIQUES COMBINATOIRES SUR LES CIRCUITS NUMERIQUES LES BASCULES ET LEURS APPLICATIONS


3

PReFACe

Associer au cours une partie exerçant l'activité de l'étudiant, à

savoir de nombreux exercices d'application, c'est assurer à un enseignement sa

pleine efficacité. Pour traiter méthodiquement ces exercices, l'étudiant doit

avoir sous les yeux les solutions types de la plupart des problèmes qu'il peut

rencontrer. Ainsi il sera en mesure de résoudre dans de meilleures conditions,

avec les remarques qui s'imposent, des problèmes semblables. C'est pour

répondre à ce besoin que nous avons rassemblé dans un même recueil, d'une

part les solutions des exercices et des problèmes qui ont été proposés aux

étudiants tout au long de l'année, d'autre part un grand nombre de problèmes

comportent des solutions abrégées.

L'étude des systèmes logiques séquentiels est tributaire de la

compréhension des systèmes logiques combinatoires.. On ne peut pas aborder ce

livre sans la maîtrise des systèmes combinatoires. Nous avons pu, grâce à ce

livre, insisté autant sur le raisonnement que sur la manipulation des équations

mathématiques, leur transformation et leur matérialisation à l'aide

d'opérateurs logiques effectifs.

Ce livre, qui est avant tout destiné aux étudiants de l'enseignement

supérieur, est également recommandé à tout lecteur qui veut s'intéresser en profondeur dans

l'électronique logique.


4

TABLES DES MATIERES Questions d'autoévaluation………………………………………………….8

eNoNCes Des eXeRCiCes

Enoncé de L’Exercice N°1…………………………………………………………….10









Enoncé de L’Exercice N°10………………………………………………………….16



















5






PRoBLemes De syNtHeses Problème N°1-Joueur le plus rapide……………….33

Problème N°2-Triage des pièces…………….…………………………33

Problème N°3-Commande avec priorité

au premier ordre…………………………………………………………….34

Problème N°4-Chronométrage électronique.34

Problème N°5-Unité de perçage…..……………………………………34

Problème N°6-Commande d’un chariot à retour automatique……………………………………..……………………………………..36

Problème N°7-Codeur de clavier………………………………37

Problème N°8-Commande d’un vérin à double effet…………………………………………………………………………………………………………….38

Problème N°9-Compensation inductive et capacitive d’un réseau triphasé..……………………38

Problème N°10-Equipement de signalisation………..39

Problème N°11-Commande d’une machine à programme fixe……………..……………………………………………………………………………………………..40

Problème N°12-Commande par bouton poussoir et came………………………………………………………………………..…………………………………….41

Problème N°13-Détecteur de priorité………………..……41

Problème N°14-Déplacement d’un chariot…………………42

Problème N°15-Portail de garage………………………………….42

Problème N°16-Commande d’une machine………………………43

Problème N°17-Contrôle des feeders..………………………44

Problème N°18-Corrélateur de mots.……………………………44

Problème N°19-Affichage multiplexé……………………………44

Problème N°20-Commande de lampes de chevet………………………………………………………………………………………45

Problème N°21-Serrure électronique………………46


6

Problème N°22-Gestion du mouvement d’un moteur pas-à-pas unipolaire…………………..…………………………………..46

soLutioNs Des eXeRCiCes

Solution de L’Exercice N°1…………………………………………………………48









Solution de L’Exercice N°10………………………………………………………65











Solution de L’Exercice N°21….…………………………………………………98










7




soLutioN Des PRoBLemes Solution du Problème N°1………………………………………………139

Solution du Problème N°2………………………………………………146








Solution du Problème N°10……………………………………………175













Réponses aux questions

d’auto-évaluations…………………………………………………..214

CATALOGUE DES CIRCUITS INTEGRES TTL………………………….……223

CATALOGUE DES CIRCUITS INTEGRES CMOS………………………………240


8

questioNs D’AutoévALuAtioN

PouR LA PARtie ii

Voici une liste de questions relatives au cours sur les systèmes logiques

séquentiels. Elles servent d’une part à vous permettre d’évaluer vos

connaissances (êtes-vous capable de répondre à toutes ?) et d’évaluer ce que vous

devriez savoir à l’issue de ce cours. Les questions sont posées dans un ordre qui

suit au mieux le déroulement des chapitres du cours.

1) Donner la structure générale d’un système séquentiel et donner la

particularité qu’ont les circuits séquentiels par rapport aux combinatoires.

2) Donner les différents vecteurs d’informations avec qui le système séquentiel

communique.

3) Comment est représentée une mémoire implicite dans un système séquentiel ?

Qu’est ce qu’une mémoire explicite ? ?

4) Donner le schéma d’une bascule RS avec des portes NAND. Rôle des entrées R

et S ?

5) Dans quelle configuration d'entrée le bistable est-il au repos (statu quo)? La

commande R=S=1 a-t-elle un sens ? Donner l'état futur correspondant dans le

cas d’une bascule RHS à portes NAND?

6) Comment fonctionne le bistable anti-rebond ? Quel est son utilité ?

7) Quelles modifications faudra-t-il apporter à la bascule RSH pour obtenir une

bascule « D LATCH ». Tracer ses chronogrammes.

8) Quelles modifications faudra-t-il apporter à la bascule RSH pour obtenir une

bascule « J-K ». Tracer ses chronogrammes. Quelles constatations faîtes-vous ?

9) Comment on obtient une bascule « D » à partir d’une bascule J-K ? Tracer les

chronogrammes de cette bascule. Quelles constatations faîtes-vous ?


9

10) Certaines bascules possèdent des entrées asynchrones expliquer la différence

qu’il y a entre-elle et les entrées synchrones.

11) Expliquer l’occurrence de la bascule J-K maître-esclave et donnez son

logigramme ainsi que les chronogrammes de ses entrées par rapport à ses entrées

au front montant de l’horloge.

12) Expliquer la différence entre une bascule D et une bascule JK maître-esclave.

Comment charger une information dans une bascule JK ?dans une bascule D ?

13) Comment réaliser un diviseur de fréquence avec une JK ? Avec une

bascule D ?

14) Pourquoi la plupart des entrées de contrôle des circuits (Set, Reset, etc.) sont-

elles actives au niveau bas ?

15) Expliquer sur un schéma la fonction des entrées asynchrones « preset et

clear ».

16) Par quoi sont décrits les systèmes séquentiels ?

17) Que traduit un diagramme des phases ? Un diagramme des transitions ?

18) A quoi consiste le fusionnement des lignes d’une matrice des états réduites ?

19) A quoi est du la naissance des courses critiques? Par quels moyens devons-

nous les contourner ?

20) Décrire par un graphe d’état la bascule R-S.

21) Donner la méthode de synthèse d'une machine séquentielle décrite par un

graphe. Bien qu'il n'y ait pas de méthode générale pour construire le graphe

d'une machine à états à partir de ses spécifications, donner quelques idées

directrices.


10

EXERCICES SUR LES SYSTEMES LOGIQUES SEQUENTIELS. ANALYSE ET SYNTHESE.

Exercice N°1.

Une structure séquentielle à une entrée «a» est donnée par ses fonctions

internes et de sortie suivantes:

𝑋𝑋 = 𝑎𝑎�(𝑥𝑥 + 𝑦𝑦) + 𝑥𝑥𝑧𝑧̅; 𝑌𝑌 = 𝑎𝑎�𝑦𝑦 + 𝑎𝑎�̅�𝑥𝑧𝑧̅; 𝑍𝑍 = 𝑎𝑎𝑧𝑧 + 𝑎𝑎�̅�𝑥𝑦𝑦; 𝑆𝑆 = 𝑎𝑎𝑧𝑧

1) Dénombrer les différentes variables et fonctions du système.

2) Représenter le logigramme de cette structure en utilisant les opérateurs

fondamentaux («ET», «OU», «NON»), puis à l’aide de contacts à relais.

3) En supposant que:𝑎𝑎 = 𝑥𝑥 = 𝑦𝑦 = 𝑧𝑧 = 𝑋𝑋 = 𝑌𝑌 = 𝑍𝑍 = 𝑆𝑆 = 0.

Représenter les chronogrammes de a, X, Y, Z et S pour trois impulsions de «a».

Exercice N°2.

Une structure séquentielle à deux entrées R et S est donnée par son

logigramme de la fig.2.1.

Fig.2.1

1) Ecrire les expressions logiques des fonctions internes et de sortie.

2) Etudier le fonctionnement de ce système lorsqu’initialement 𝑆𝑆 = 𝑅𝑅 = 𝑄𝑄+ =

0 et la séquence d’entrée appliquée est : 𝑆𝑆𝑅𝑅 = 00 − 10 − 00 − 01 − 00. 3) Que se passe-t-il si 𝑆𝑆 = 𝑅𝑅 = 1?

Exercice N°.3.

R S

Q+

S Q

Q+

R

R Q

L


11

Une structure séquentielle destinée à reconnaître une séquence donnée de

trois bits (par exemple 101) est donnée par son logigramme fig.3.1.

1) Ecrire les expressions logiques des fonctions secondaires et de sortie, puis les

représenter sur une même table de KARNAUGH.

2) En utilisant la représentation 1, 2, 3 ,4 pour les états internes dresser la table

et le diagramme des phases du système. De combien d’états stables est-il doté ?

Exercice N°.4.

On donne deux bascules D normales, montées suivant le schéma de la figure

4.1.

1) Donnez la signification des entrées Ck, Preset et Clear. Dites pour quelles

transitions ou niveaux de tension, ces entrées sont actives?


12

2) En considérant l'état initial 𝑄𝑄1 𝑄𝑄2 = 0 0. Compléter les chronogrammes

de la fig.4.2, en représentant les différents niveaux de 𝑄𝑄1 , 𝑄𝑄2 ,𝐷𝐷𝑆𝑆 𝑒𝑒𝑒𝑒 𝐹𝐹𝑆𝑆

lorsqu'on applique une impulsion à l'entrée "D1".

Exercice N°5.

On donne deux bascules J-K interconnectées à la manière indiquée à la

fig.5.1. Les entrées horloges 𝐶𝐶𝐶𝐶1, et 𝐶𝐶𝐶𝐶2 sont attaquées par deux signaux

logiques déphasés de ∅.

1) Représentez les chronogrammes de; 𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶2, 𝐽𝐽1, 𝐽𝐽2,𝐶𝐶𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶𝐶𝐶2, 𝑄𝑄1𝑒𝑒𝑒𝑒 𝑄𝑄2

lorsque 𝐶𝐶𝐶𝐶1, est en avance sur 𝐶𝐶𝐶𝐶2,.

2) Même question si 𝐶𝐶𝐶𝐶1, est en retard sur 𝐶𝐶𝐶𝐶2,.

3) Même question si ∅=0

4) Pouvez-vous proposer une application à ce circuit?


13

Exercice N°6.

On donne le circuit de la fig.6.1, représentant trois bascules

interconnectées entres-elles.

1) On suppose qu'initialement 𝑄𝑄𝐶𝐶 = 𝑄𝑄𝐵𝐵 = 𝑄𝑄𝐴𝐴 = 0. Représentez les

chronogrammes de (𝑄𝑄𝐶𝐶𝑄𝑄�𝐵𝐵𝑄𝑄𝐴𝐴 pour 10 impulsions de Ck.. Quels sont les

équivalents décimaux des nombres binaires (𝑄𝑄𝐶𝐶𝑄𝑄�𝐵𝐵𝑄𝑄𝐴𝐴) obtenus?

2) On voudrait obtenir la suite des chiffres suivants 5, 1, 3, 2, 6, 4, 5, 1, 3, etc.

Quelles modifications doit-on réaliser pour y parvenir? Représenter les

chronogrammes des sorties et déterminer les différents déphasages entre les

signaux.

Exercice N°7

On donne le circuit de la figure 7.1, constitué de trois bascules J-K

interconnectées à la manière indiquée par la figure.


14

1) Compléter les chronogrammes de ce circuit donné par la fig.7.2. Il est à noter

que les bascules de ce dernier changent d’état lors de la descente du signal

d’horloge.

2) Compléter le tableau de la fig.7.3 en s’appuyant sur les résultats des

chronogrammes. Quelle est la fonction du circuit donné ?

Fig.7.2

Horloge

Départ 1 2 3 4

Etats des sorties après l’impulsion d’Horloge

Q3 Q2 Q1 0 0 0

Valeur en décimale

0

Fig.7.3

Exercice N°8.

On donne le circuit de la figure 8.1, constitué de trois bascules J-K

interconnectées à la manière indiquée par la figure.

1) Compléter les chronogrammes de ce circuit donné par la fig.8.2. Il est à noter

que les bascules de ce dernier changent d’état lors de la descente du signal

d’horloge.

t

t

t

t

CK

Q3

Q2

Q1


15

2) Compléter le tableau de la fig.8.3 en s’appuyant sur les résultats des

chronogrammes. Quelle est la fonction du circuit donné ?

Fig.8.2

Horloge

Départ 1 2 3 4


Q3 Q2 Q1 0 0 0

Valeur en décimale

0

Fig.8.3

Exercice N°9.

On donne le registre à décalage à réaction de la fig.9.1 constitué de trois

bascules "D" montées en cascade.

t

t

t

t

CK

Q3

Q2

Q1


16

Fig.9.1

1) Ecrire les équations des états futurs Yi en fonctions des états présents yi (i=

0,1,2).

2) Ecrire ces équations sous forme matricielle suivante: Y = T.y.

3) Montrez que si l’état initial du registre est y alors les états futurs successifs

sont Ty, T2y, T3y etc. Quel est, dans ce cas, l’état du registre à la sixième

impulsion si:

𝑦𝑦 = �𝑦𝑦0𝑦𝑦1𝑦𝑦2

� = �001�

4) Par définition le polynôme caractéristique de la matrice T est:

F(x) = det[T-xI], où I est la matrice unitaire. Calculer F(x).

Exercice N°10. Codeur numérique

Le circuit de la fig.10.1 représente un registre à décalage à réaction utilisé

dans le codage de l’information 𝑎𝑎6𝑎𝑎5𝑎𝑎4 𝑎𝑎3 de 4 bits. Le codage de cette dernière

consiste à lui ajouter (concaténer plus précisemment) des bits de contrôle 𝑎𝑎2𝑎𝑎1𝑎𝑎0

de manière à former le mot codé de 7 bits suivant: 𝑎𝑎6𝑎𝑎5𝑎𝑎4 𝑎𝑎3𝑎𝑎2𝑎𝑎1𝑎𝑎0.

Pour obtenir les bits 𝑎𝑎2𝑎𝑎1𝑎𝑎0 on procède comme suit:


17

1) On place K en position 1 comme c’est indiqué par la figure. On applique 4

impulsions d’horloge sur Clk (initialement les trois bascules sont à zéro). Quel est

le contenu du registre après ces 4 impulsions ? Quelle est l’information reçue en

V ?

2) Maintenant on place K en position 2. les bits de contrôle sont récupérés en 2

en appliquant 3 impulsions sur Clk. Que valent, dans ces conditions, 𝑎𝑎2𝑎𝑎1 𝑒𝑒𝑒𝑒 𝑎𝑎0?

Quel est le mot codé reçu en v ?

Remarque: On prendra pour 𝑎𝑎6,𝑎𝑎5,𝑎𝑎4 𝑒𝑒𝑒𝑒 𝑎𝑎3 les valeurs suivantes:

𝑎𝑎6 = 1; 𝑎𝑎5 = 0; 𝑎𝑎4 = 𝑎𝑎3 = 1

Exercice N° 11

Soit le circuit de la fig.11.1 représentant un circuit RC attaqué par une

tension continue E. Lorsqu’on ferme K un courant circule dans le circuit RC et

développe une tension vc = E(1-e-t/RC) aux bornes du condensateur C.

Fig.11.1.

Vc

K

E

R

C


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1) Représenter la courbe vc (t) pour RC=0.1s et E=5v.

2) Si les niveaux logiques «0» et «1» correspondent, respectivement, aux plages

de tension suivantes: [0, 0.8] et [0.8, E], combien de temps dureront-ils chacun ?

Représenter les niveaux logiques de vc (t).

3) On donne le circuit de la fig.11.2 constitué de trois bascules J-K

interconnectées en cascade.

Fig.11.2.

Relever les états de sorties 𝑄𝑄𝐵𝐵 , 𝑄𝑄𝐶𝐶 𝑒𝑒𝑒𝑒 𝑄𝑄𝐴𝐴 ainsi que leurs chronogrammes dans

le cas où:

𝑎𝑎) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐶𝐶 ; 𝑏𝑏) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐵𝐵; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵 ; 𝑐𝑐) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐴𝐴; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐴𝐴 ;

𝑑𝑑) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵 ; 𝑒𝑒) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐴𝐴 ; 𝑓𝑓) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐵𝐵; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐶𝐶 ;

𝑔𝑔) 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐴𝐴; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐶𝐶 .

5) On voudrait, par l’intermédiaire d’un circuit auxiliaire, sélectionner un mode

de fonctionnement parmi les sept cités ci-dessus. Pour cela on prendra trois

variables x, y, z qui permettront d’établir les différentes liaisons entre les sorties

𝑄𝑄𝐴𝐴 , 𝑄𝑄𝐴𝐴�� , 𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐵𝐵�� , 𝑄𝑄𝐶𝐶 , 𝑄𝑄𝐶𝐶�� et les entrées JA et KA (fig.11.3.).

Fig.11.3.


19

a) Etablir la table de vérité de JA et KA.

b) Donner les expressions simplifiées de JA et KA.

c) Représenter le logigramme du circuit auxiliaire.

d) Pour éviter l’apparition d’un état indésirable des trois bascules, à la mise sous

tension, on voudrait utiliser le circuit de la fig.11.1 en conjonction avec les

entrées asynchrones (PRESET et CLEAR) des bascules J-K. Réaliser le câblage et

expliquer son occurrence dans le montage.

Exercice N°12.

Cher ami,

Il y a quelque temps, j'ai acheté cette maison, mais je me suis aperçu

qu'elle était hantée par deux bruits d'outre-tombe: un chant grivois et un rire

sardonique. Elle est pratiquement inhabitable. J'ai cependant quelque espoir, car

l'expérience m'a montré que leur comportement obéissait à certaines lois,

obscures mais infaillibles, et que je pouvais le modifier en jouant de l'orgue ou en

brûlant de l'encens.

" A chaque minute, chaque bruit est présent ou absent. Ce que chacun d'eux

fera au cours de la minute suivante dépend de la manière de ce qui se passe

pendant la minute présente.

" Le chant conservera le même état (présent ou absent), sauf si pendant la

minute présente, l'orgue jouait sans que le rire ne se fasse entendre, auquel cas le

chant prendra l'état opposé.

"Quant au rire, si l'encens brûlait, il se fera entendre ou non selon que le

chant résonnait ou non (de sorte que le rire imite le chant avec une minute de


20

retard). Toutefois, si l'encens ne brûlait pas, le rire fera le contraire de ce que

faisait le chant.

" A la minute où j'écris, j'entends à la fois le rire et le chant. Vous

m'obligeriez en m'indiquant à quelles manipulations d'orgue et d'encens je dois

me livrer pour rétablir le calme définitivement.

Exercice N°13.

Soient les tables de transitions des fig.13.1, 13.2 et 13.3.

a) Représentez les diagrammes des états de chacune d'elle.

b) Si nous supposons que le système, régit par la table des états de la fig.13.2, est

dans l'état stable (B, 01). Quelle sera la combinaison qu'il faudra appliquer à

l'entrée du système pour l'amener dans l'état stable (C, 00)? Quelles sont les

différentes valeurs prises par la fonction de sortie ?

c) Dans le cas du diagramme de la fig.13.3, quels sont les états décrits par le

système lorsque les variables d'entrées ont des valeurs logiques identiques.

Indiquer les états décrits par le système dans le cas contraire. Quelle fonction

réalise-t-il?


21

Etats futurs Etats de sortie

Fig.13.3

Exercice N°14.

Soient les diagrammes de transition des fig.14.1, 14.2 et 14.3.

a) En supposant que le système se trouve dans l'état stable (y0) fig.14.1.

Quel est l'état d'entrée et l'état de sortie correspondant? Lorsque l'état d'entrée

change quels sont les états successifs pris par le système? Va-t-il se stabiliser?

b) Supposons que le système se trouve dans l'état stable (5) fig.14.2. Quel est l'état

d'entrée appliqué? Quels sont les états d'entrée successifs qu'il faudra appliquer

au système pour l'amener dans l'état stable (3)? Le diagramme donné est-il sous

forme standard? Si oui, comment peut-on le représenter encore? Combien de

variables internes possèdent-ils?

c) En supposant que le système se trouve dans l'état stable (6), fig.14.3. Est-il

possible de le faire évoluer vers l'état stable (2)? Si oui dites quels sont les états

d'entrée qu'il faudra appliquer à son entrée? Partant de l'état initial stable (1,00),

on applique successivement les états d'entrée suivant: ab: 01→11→10→00→01

→11→01, à la structure séquentielle. Enumérer les différents états pris par le

système pour chaque état d'entrée appliqué?


22

d) Les états 3 et 7 portent le même état d'entrée et le même état de sortie, peut-on

dire qu'ils sont équivalents? Même question que pour les états 4 et 10.

Représenter le diagramme qui en résulte.

Fig.14.1 Fig.14.2

Exercice N°15.

Soient les tables des états des fig.15.1, 15.2 et 15.3

a) Déterminer les classes de compatibles de chaque table.

b) Quelle sont les classes de compatibles maximales qui décrivent la machine

séquentielle ?

c) Représenter les nouvelles tables des états obtenues.


23

Exercice N°16.

Soient les tables des états des fig.16.1, 16.2.

a) Déterminer les courses critiques et non critiques.

b) Etudier les adjacences des différentes lignes et déterminer les matrices

ordonnées de ces différentes tables.

c) Déterminer les expressions logiques des fonctions secondaires ainsi que celles

des fonctions de sortie.

Exercice N°17.

On donne le circuit de la fig.17.1 ci-dessous représentant une structure

synchrone comportant deux bascules "D" interconnectées à la manière indiquée

par la figure.


24

Fig.17.1.

1) Dénombrer les différentes variables et fonctions de la structure.

2) Déterminer les expressions logiques des fonctions internes et de sortie.

3) Représenter les chronogrammes de x, y1, y2, Y1, Y2, Ck1, Ck2 et z.

4) Dresser la table des transitions et la matrices assignée.

Exercice N°18.

Une structure séquentielle est donnée par ses fonctions internes et de

sortie suivantes:

𝑌𝑌1 = 𝑥𝑥⨁𝑦𝑦1 ; 𝑌𝑌2 = 𝑥𝑥 + 𝑦𝑦1 + 𝑦𝑦2 ; 𝑧𝑧 = 𝑥𝑥𝑦𝑦1𝑦𝑦2

1) En utilisant des bascules "D" représenter le logigramme de la structure.

2) Représenter 𝑌𝑌1 𝑒𝑒𝑒𝑒 𝑌𝑌2 sur une même table de KARNAUGH. En déduire la table

des états du système, ainsi que le diagramme des états.

Exercice N°19.

On voudrait analyser le circuit de la fig.19.1 pour cela nous appliquons, au

circuit, la séquence suivante: x=00111100.


25

1) Ecrire les équations logiques de 𝐽𝐽1 , 𝐾𝐾1, 𝐽𝐽2 ,𝐾𝐾2 𝑒𝑒𝑒𝑒 𝑍𝑍.

2) Tracer les chronogrammes de 𝑥𝑥 , 𝐽𝐽1 , 𝐾𝐾1, 𝐽𝐽2 ,𝐾𝐾2 ,𝑦𝑦1𝑦𝑦2 𝑒𝑒𝑒𝑒 𝑍𝑍. si l'état initial est

𝑦𝑦0 = 00.

3) Quelle fonction, ce circuit, réalise-t-il?

4) Tracer la table des états futurs et de sortie ainsi que le diagramme des états.

Exercice N°20.

On considère le système séquentiel synchrone défini par le logigramme de

la fig.20.1.

Ce système est commandé par une entrée » e », une horloge H, possède une sortie

S et comportant deux bascules JK.

1) Donner les équations du circuit.

2) Donner la table des excitations secondaires de ce circuit.

3) En déduire la table des transitions et la table de sortie.

4) Donner alors la table des états de ce circuit.

5) En déduire le graphe des états.

6) Décrire succinctement la fonction de ce circuit (Etat initial : 𝑄𝑄1 𝑄𝑄2 = 00).


26

Fig.20.1.

Exercice N°21.

Donnez le diagramme primitif et la table primitive des phases d'une structure logique qui permet de donner une sortie " S = 1" lorsque la somme des bits valant "1", dans une séquence d'entrée répétitive de 3 bits est 2.

Exercice N°22.

On voudrait concevoir un compteur synchrone, utilisant des bascules J-K ou

D, capable de générer les chiffres suivants: 5, 1, 3, 2, 6, 4, 5, 1,....

1) Déterminer le nombre de bascules (J-K ou D) et le bloc combinatoire

nécessaire pour obtenir le fonctionnement désiré.

2) Représentez le logigramme à l'aide des bascules J-K puis D.

3) On voudrait, à la mise sous tension, imposer l'état 5 (101) au compteur en

utilisant les entrées asynchrones des bascules. Pouvez-vous proposer une

solution?

4) Représentez les chronogrammes des sorties des bascules. Déterminez les

déphasages entre les différents signaux.


27

Exercice N°23.

On voudrait concevoir un système électronique capable de comparer en

permanence, sur deux canaux, A et B, des mots de quatre bits – selon un mode

répétitif – et qui donne une sortie égale à « 1 ». Lorsque les deux mots comparés

coïncident.

Exercice N°24: Reconnaissance de caractères.

On voudrait concevoir un système destiné à reconnaître une séquence

donnée de trois bits, par exemple : 101, la sortie sera égale à »1 » chaque fois

que cette séquence apparaîtra à l’entrée du système.

Exercice N°25.

Considérons les chronogrammes de la fig.21.1, Ou le signal A est déphasé

de π/3 par rapport à B. Le signal B est, également, déphasé de π/3 par rapport à

C.

1) Concevoir un circuit séquentiel capable de générer ces différents signaux en

respectant les différents déphasages.

2) Représentez le logigramme à l'aide des bascules J-K puis D.

3) Proposez un circuit capable d'imposer l'état initial (ABC = 100) à la mise sous

tension.

Fig.25.1

t

t

t

A

B

C


28

Exercice N°26.

Un système séquentiel synchrone à deux entrées 𝑥𝑥1 𝑒𝑒𝑒𝑒 𝑥𝑥2 et une sortie 𝑍𝑍. La

sortie 𝑍𝑍 est égale à "1" si, et seulement si 𝑥𝑥1 = 1 et si la séquence 𝑥𝑥2 = 101 est

apparue immédiatement après la dernière fois où 𝑥𝑥1 = 1, sinon la sortie 𝑍𝑍

demeure égale à "0". Chaque fois que 𝑥𝑥2 = 1, la sortie 𝑍𝑍 prend la valeur "0", à

moins que les conditions ci-dessus ne soient satisfaites.

Exercice N°27. Détection des fronts d'un signal.

Supposons que l'on effectue un traitement t1 au début d'un signal (s)et un

traitement t2 à la fin. Les traitements sont synchrones des horloges du système,

tandis que le signal "s" est asynchrone par rapport à ces mêmes horloges .Pour

éviter tout aléa, nous synchronisons le signal "s" avec une horloge, puis nous

calculons les fonctions DS (début de signal) et FS (fin de signal) sur ce signal

synchronisé. Faîtes la synthèse de la structure séquentielle qui satisfera ces

conditions de fonctionnement. Quelles remarques faîtes-vous si le signal "z" n'est

plus synchronisé?

Exercice N°28. Circuit de filtrage logique.

Nous supposons que des parasites perturbent le signal, dont on désire

connaître le début et la fin. Pour les éliminer:

-Nous échantillonnons le signal avec une période T, plus petite que les

signaux utiles les plus brefs et plus grande que les parasites les plus longs. Nous

estimons éliminer les parasites en pratiquant un double test: un signal est déclaré

stable s'il est identique au moins deux fois de suite.

1) Déterminez le graphe des états de la structure filtrante.

2) Calculer les fonctions DS (début de signal) et FS (fin de signal) en utilisant des

bascules J-K puis D.


29

3) Réaliser le logigramme Correspondant. Proposer une matérialisation du

filtrage en utilisant des mémoires mortes.

4) On peut aborder le circuit de filtrage d'une manière un peu plus physique et

moins mathématique. Un registre à décalage à deux positions, enregistre les états

du signal. Une variable Sf (signal S filtré) est mise à "1" s'il y a deux "1" dans le

registre à décalage et à "0" s'il y a deux zéro. Deux horloges séquencent le

système: h1 pour la mémorisation, et h2 pour l'affichage de Sf. Ecrire les

équations logiques. Déduire le schéma.

5) Comparer les diverses méthodes entre elles.

Exercice N°29. Compteur programmable.

Concevoir un circuit logique capable de compter de 0 à 7, de décompter de

7 à 0, de compter de façon paire et impaire. Ces différents modes de

fonctionnement seront obtenus grâce à deux commandes x et y définies par le

tableau de la fig.29.1.

Réaliser le logigramme à l'aide de portes logiques, ensuite à l'aide des

bascules J-K puis à l'aide des bascules D.

Fig.29.1


30

Exercice N°30. Inverseur sans rebondissements.

Lorsqu'un relais change d’état, il arrive fréquemment que les contacts qui

se ferment rebondissent deux ou trois fois avant de se fermer définitivement

(fig.30.1).

Fig.30.1

On désire concevoir un circuit logique électronique fournissant un signal F

qui prenne la valeur "1" dès que se ferme pour la première fois le contact de

travail S et reprenne la valeur "0" dès que se ferme le contact de repos R.

Exercice N° 31.

Une structure de commande à deux entrées (m,n) et deux sorties (H,L)est

donnée par les conditions de fonctionnement suivantes :

Initialement L=1, H =0, m=0 et n=0.

*Une 1ère impulsion sur « m », L se met à « 0 » puis elle revient à son état

initial si « m » est relâché.

*Une 2ème impulsion sur « m », L suit les mêmes variations que

précédemment.

* Une 3ème impulsion sur « m », (L restant toujours à 1), H suit les mêmes

variations que « m ». Pour faire revenir le système à son état initial, on appuie

sur « n ». Pour les autres cas « n » est son effet sur le système.

R S F


31

Exercice N°.32.

On donne le circuit de la fig.1.

1) Etablir la table de vérité du circuit. En déduire son expression logique.

2) On connecte la sortie Yn à x3 et on renomme cette dernière par yn (fig.2.). Ecrire

la nouvelle équation du circuit ainsi modifié.

3) Nous shématisons le circuit précédent par le synoptique de la fig.3 qui constitue

la cellule Cn. On considère n cellules interconnectées à la manière indiquée par

la fig.4.

a) Ecrire les expressions logiques des sorties Yi ( i variant de 1 à n), puis mettre

les équations sous forme matricielle ( Y=Ay ; A étant la matrice d’état du

système). En déduire la matrice A pour n=4. Réaliser le cablâge.

c) On considère l’état 𝑦𝑦0 = �

0000

� = �

𝑦𝑦1𝑦𝑦2𝑦𝑦3𝑦𝑦4

� , calculer les différents états

futures Y lorsque les variables 𝑥𝑥1,𝑥𝑥3,𝑥𝑥5, 𝑒𝑒𝑒𝑒 𝑥𝑥7 sont toutes à « 0 ». Les états générés

par le système sont ils stables ou instables, Justifier.

d) On remet 𝑥𝑥1,𝑥𝑥3,𝑥𝑥5 𝑠𝑠𝑎𝑎𝑠𝑠𝑓𝑓 𝑥𝑥7 à « 1 ». Calculer les nouveaux états futurs du

systèmes.


32

PROBLEMES SUR LES SY.LO.SE.

Problème N°1: Commande d'un chariot à retour automatique

Un chariot peut se déplacer suivant un parcourt limité par deux contacts fin

de course "g" et "d" (fig.1.1.) La mise en route et l'arrêt est obtenue à l'aide d'un

bouton poussoir "m".

Fonctionnement: l'ordre de marche ayant été donné (impulsion fugitif sur

m), le chariot se détache de sa position d'origine, à gauche, pour aller vers la

droite. Lorsque la position droite est atteinte le chariot revient à sa position

d'origine et s'arrête. Lorsque le chariot a entamé une course partielle, toute

action sur m reste sans effet sur le déplacement du chariot. Pour obtenir un

deuxième déplacement il faut réappuyer sur m. On demande de faire la synthèse

de ce système puis de le matérialiser dans les différentes technologies. (Le circuit

de puissance est donné par la fig.1.2.

Fig.1.2. Circuit d’interface

Problème N°2: Triage des pièces

AR AV

g d m

Fig.1.1. Chariot à retour automatique.


33

Un tapis roulant transporte vers un poste de triage des pièces de 19 et 21

cm de long. (fig.2.1.). Ces pièces peuvent se présenter dans n'importe quel ordre

devant deux cellules photoélectriques, repérées "A" et "B", qui les orientent au

moyen d'une trappe (T) vers deux casiers différents. L'écartement minimal toléré

entre chaque pièce est de 3 cm et l'écartement entre les deux cellules est de 21 cm.

Faîtes la synthèse de la structure de commande et matérialisée la à l’aide de

bascules J-K.

Problème N°3. Commande avec priorité au premier ordre.

Deux boutons poussoirs "a" et "d" déterminent soit l'apparition soit la

disparition d'un signal. La priorité sera donnée au premier ordre dans le cas

d'une commande combinée des boutons poussoirs. Faîtes-en la synthèse. Puis

réaliser le logigramme en utilisant:

a) Des contacts à relais; b) des portes logiques; c) des bascules J-K: d) des

bascules D.

Problème N°4. Chronométrage électronique.

Sur une piste d'athlétisme est placé un système de chronométrage

électronique, équipé de trois chronomètres A, B et C. Une impulsion sur

"d" du starter déclenche les trois chronomètres. Le passage du 1ier

coureur devant une cellule photoélectrique "p" déclenche "A", le passage


34

du 2ième déclenche B et le passage du 3ième déclenche C. Faîtes la

synthèse de la structure de commande.

Problème N°5. Unité de perçage

L'unité de perçage (fig.5.1) d'une machine de transfert est déplacée longitudinalement à l'aide d'une vis et d'un moteur MO à deux sens de rotation (le circuit de puissance du moteur à deux sens de rotation est donné par la (fig.5.2)) par l'intermédiaire d'un réducteur de vitesse à roue dentée. La course est limitée par des contacts fin de course G et D. Les cycles de fonctionnement sont les suivants:

-Arrêt.

-Fonctionnement manuel.

-fonctionnement en cycle automatique.

DESCRIPTION DU FONCTIONNEMENT

A)Fonctionnement en manuel: Il est destiné à opérer les réglages. Deux

boutons poussoirs, g et d, permettent d'obtenir la translation gauche ou la

translation droite. La course reste limitée par les micro-contacts G et D. L'action

sur les butés G et D est indiquée par deux lampes de signalisation LG et LD.

L'action sur M est exclue au cours du réglage.

B) Fonctionnement en cycle automatique: Dès la mise en service la broche

se met en rotation et le cycle est le suivant:

-Une pièce P à percer, serrée dans un montage, arrive en position et agit sur le

micro-contact M.

-Le moteur MO se met en marche et la tête de perçage se déplace vers la gauche

libérant le fin de course D.

-Parvenu en fin de course avant, le micro-contact G est actionné il en résulte

l'arrêt de la translation avant et le début de la translation arrière commence.


35

-Le fin de course G est libéré et, en bout de course arrière, le fin de course D est

actionné et le mouvement est arrêté.

-La pièce P est libérée, le cycle est terminé.

-la mise en place d'une nouvelle pièce déclenche un nouveau cycle. Faîtes la

synthèse du système et matérialiser le dans les différentes technologies.

Problème 6. Le joueur le plus rapide (Fig.6.1).

On désire réaliser le système électronique qui permet de déterminer quel

est le joueur le plus rapide pour répondre à une question d’un jeu télévisé.

Conditions de fonctionnement : Dès qu’un joueur pense avoir la bonne réponse, il

appuie sur le bouton poussoir placé devant lui. A ce moment là, un signal sonore

retentit (Buzzer) et un voyant lumineux s’allume au dessus de lui. Plus personne

ne peut appuyer et le système est bloqué tant que l’animateur n’a pas validé ou

non sa réponse par l’action sur un bouton poussoir RAZ. L’appui sur le bouton

poussoir peut être fugitif. Sur le dessin ci-dessus, c’est le joueur A qui a été le

plus rapide.

JOUEUR A JOUEUR B JOUEUR C

Fig.6.1


36

Problème N°7. Codeur de clavier.

La fig.7.1 représente un système de codeur de clavier, constitué d'un

clavier, d'un compteur-décodeur et de trois registres R1, R2 et R3.

Fonctionnement: Chaque fois qu'une touche du clavier est enfoncée, le

compteur s'arrête et son contenu (en binaire) correspondant à la touche enfoncée

est présenté aux trois registres R1, R2 et R3. En même temps un niveau HAUT

apparaît en S. Ce signal est envoyé à la structure (S.C.) qui génère un niveau actif

sur L1, qui disparaît avec S, permettant à R1 de charger les informations

présentes à ses entrées.

Lorsque la touche, précédemment enfoncée, est relâchée S revient à zéro.

Si une deuxième touche est enfoncée la procédure précédente est répétée mais

relative au registre suivant (soit R2). La troisième touche validera R3 et le cycle

se répète si une quatrième touche est enfoncée.

1) Déterminez la structure S.C.

2) Si la partie compteur-décodeur-clavier utilise un compteur décimal, un

décodeur décimal et une horloge, pouvez-vous proposer un schéma de câblage du

compteur avec le décodeur et ce dernier avec le clavier?


37

Problème N°8. Commande d'un vérin à double effet.

On désire, en appuyant de manière fugitive, sur un bouton poussoir de mise

en marche "m", déplacer de la gauche vers la droite puis de la droite vers la

gauche la tige d'un vérin pneumatique (fig.8.1.) équipé d'un distributeur

électromagnétique. La position de la tige du vérin est repérée grâce à deux

contacts de fin de course "g" et "d". La commande en translation du vérin est

obtenue par les commandes droite "D" et gauche "G". La tige du vérin est

initialement immobile et positionnée en "g". Toute manipulation du bouton

poussoir "m", pendant l'aller et retour de la tige du vérin, est sans effet sur le

fonctionnement du système. On demande le schéma fonctionnel, le graphe de

transfert, les matrices primitive, ordonnée et assignée. Représentez le logigramme

de la structure de commande dans les différentes technologies.

Problème N° 9. Compensation inductive et capacitive d'un réseau triphasé.

On se propose de concevoir un système de commande qui permet de

détecter le déphasage entre la tension et le courant d'un réseau électriques fig.9.1.

Le courant et la tension sont détectés respectivement à l'aide d'un transformateur

de courant (T.C.) et d'un transformateur de tension (T.T.). Un circuit de mise en

forme (C.M.F) permet, à partir des signaux délivrés par les transformateurs

d'obtenir des signaux logiques I et V qui seront appliqués à la structure de

commande (S.C.).


38

Fonctionnement: Lorsque le déphasage entre I et V est positif (le courant

est en arrière sur la tension: circuit inductif) une lampe Li s'allume et reste

allumée tant que le déphasage reste positif. Si le déphasage entre I et V est négatif

(le courant est en avance sur la tension: circuit capacitif), une lampe Lc s'allume

et reste allumée tant que le décalage persiste. Dans les autres cas (court-circuit,

circuit ouvert, déphasage nul) un Klaxon K retentit.

Faîtes la synthèse de la structure de commande permettant de satisfaire ces

conditions de fonctionnement.

Problème N° 10. Equipement de signalisation.

Un système de signalisation de défaut doit réaliser les fonctions suivantes:

- L'apparition d'un défaut, même fugitif, déclenche une signalisation sonore et

optique (Klaxon et feu clignotant).

-A l'aide d'un bouton poussoir il est possible d'arrêter le Klaxon et de faire passer

la lampe de signalisation de l'état "feu clignotant" à l'état "feu fixe". (Cette

opération s'appelle "acquittement").

-La disparition du défaut entraîne l'extinction de la lampe à feu fixe.


39

Hypothèse: Nous désignerons D (relais de déclenchement), A (bouton

acquittement), K (Klaxon), Lc (lampe clignotante) et Lf (lampe à feu fixe).

On demande de faire la synthèse de la structure de commande puis la matérialiser

à l'aide de contacts à relais, ensuite à l'aide de bascules J-K.

Problème N°11. Commande d'une machine à programme fixe

Une machine à programme fixe est une machine à répéter, dans un ordre

immuable, les mêmes opérations. La Fig.11.1 représente une machine outil

permettant de faire décrire à la pointe de l'outil (A) un cycle carré Fig.11.2. Le

processus mécanique est constitué:

--D'une semelle C3 fixe comportant deux micro-contacts g et d.

--D'un chariot C2 dont le déplacement horizontal est commandé par un moteur

M2. Ce chariot est muni de deux micro-contacts h et d.

--D'un chariot C1 dont le déplacement le long d'une glissière verticale est

commandé par un moteur M1. Faîtes la synthèse de ce système à l'aide de

bascules J-K.

Fonctionnement : On appuie sur le bouton marche « m ». L’outil « A » décrit le

cycle indiqué par la fig.11.2 puis s’arrête. Pour obtenir un deuxième cycle, on

réappuie sur « m », et ainsi de suite pour un troisième et quatrième cycle.


40

Problème N°12. Commande par bouton poussoir et came.

Un ensemble moteur réducteur entraîne une came en rotation. Celle-ci

comporte une encoche où se loge le galet de commande d'un contact "c" en

position d'arrêt.

Fonctionnement:

*Cycle 1: On appuie sur m le temps nécessaire pour que le contact "c" soit

actionné par la rotation de la came, entraînée par le moteur réducteur; la came

fait un tour (sens avant) puis s'arrête "c" tombe dans l'encoche.

*Cycle 2: On appuie sur "m" pendant un temps très court (impulsion); le moteur

M démarre, mais "c" n'a pas le temps d'être actionné alors que l'action sur "m" a

déjà cessé. La came fait un tour, dans le sens avant, puis s'arrête.

*Cycle 3: On appuie sur "m" comme précédemment; la came fait un tour dans un

sens. Lorsque "c" retombe dans son logement, il y a inversion du sens de rotation

de la came qui revient à sa position initiale et s'arrête.

*Cycle 4: Même fonctionnement qu'en cycle 2, mais en envisage le cas où le

bouton "m" reste enclenché, la came doit tout de même s'arrêter après un tour.

Pour qu'un nouveau cycle soit possible "m" doit être relâché au préalable.

Problème N°13. Détecteur de priorité.

Trois défauts a, b et c peuvent apparaître dans un ordre quelconque. On

désire connaître cet ordre au moyen de 9 voyants. Faîtes la synthèse de la

structure de commande et représenter son logigramme à l'aide:

a) de contacts à relais.

b) à l'aide de portes logiques fondamentales.

c) à l'aide de bascules D.


41

Problème 14. Déplacement d'un chariot (Fig.14.1)

Réaliser le système logique qui permet de déplacer un chariot de la manière

suivante:

Suite à une action sur le bouton poussoir de mise en marche « m », ce chariot

effectue le trajet A-B-C-D et sàrrête.

H et B sont les commandes tout ou rien du moteur qui est associé au déplacement

vertical.

G et D sont les commandes tout ou rien du moteur qui est associé au déplacement

latéral.

h et b sont les capteurs de position haute et basse situés sur le chariot.

g et d sont les capteurs de position gauche et droite situés sur le chariot.

Problème 15. Portail de garage.

Ce problème consiste à étudier un système séquentiel relatif à l’ouverture et

la fermeture d’une porte de garage.

Le principe de fonctionnement est le suivant:

Quand l’automobiliste arrive devant le garage, il actionne sa

télécommande. Un moteur actionne le système d’ouverture du portail. Le portail

D

A

B

C

Fig.14.1


42

s’ouvre. Arrivé en butée, un contact est actionné et ordonne l’arrêt du mouvement

d’ouverture.

Le portail reste ouvert jusqu’à un nouvel appui sur le bouton de la

télécommande qui va entraîner la fermeture du portail (rotation du moteur dans

l’autre sens). Arrivé en butée, un autre contact est actionné et ordonne l’arrêt du

mouvement de fermeture. Faîtes la synthèse de ce système.

Problème 16. Commande d’une machine

La commande d’une machine se fait par deux boutons : un bouton marche

et un bouton arrêt (M et A). Pour la mise en marche de cette machine, les

conditions suivantes de sécurité sont exigées:

- la machine se met en marche uniquement lorsqu’on part d’un état où les boutons

Marche et Arrêt sont levés et qu’on appuie sur le bouton Marche:

- Si ensuite on relâche le bouton Marche, la machine doit continuer à fonctionner:

- Dans tous les autres cas, elle doit rester arrêtée. Par exemple:

a) Si les deux boutons Marche et Arrêt sont enfoncés, la machine ne doit pas

fonctionner et si on relâche le bouton Arrêt, elle doit rester au repos.

b)Si la machine fonctionne et qu’on appuie sur le bouton Arrêt, elle doit s’arrêter,

même si le bouton Marche est encore pressé. On suppose que l’on ne peut pas

modifier simultanément les deux entrées M et A.

Problème 17. Contrôle des feeders.

Une sous station comporte différents disjoncteurs de départ commandés

chacun par un déclencheur. Le fonctionnement du déclencheur détermine d’une

part l’ouverture du disjoncteur, d’autre part l’apparition d’un signal sonore

(klaxon).


43

Le personnel de surveillance peut, avec un bouton dit d’acquittement,

arrêter d’une part le klaxon, d’autre part mettre en mémoire le déclenchement

(lampe de signalisation rouge). La disparition du défaut amène l’extinction de la

lampe rouge et allume la lampe jaune. Il est possible, alors, de réenclencher le

disjoncteur puis éteindre la lampe jaune avec un bouton dit d’effacement. On

demande de faire la synthèse de ce problème afin de déterminer la structure de

commande capable de satisfaire ces conditions de fonctionnement.

Problème 18. Corrélateur de mots.

Faîtes la synthèse d'une structure de commande qui compare en

permanence, sur deux canaux A et B, des mots de 4 bits, selon un mode répétitif et

qui donne une sortie égal à "1" lorsque les deux mots comparés coïncident.

Problème N°.19. Affichage multiplexé.

La fig.19.1 représente un système d'affichage multiplexé à 4 digits (A, B, C,

D). La structure S.C. permet de commander le multiplexeur à 4 entrées de 4 bits

chacune ainsi que les 4 afficheurs (A', B', C', D'), à anode commune, par

l'intermédiaire de quatre transistors T1,T2,T3,T4.

Fig.19.1.


44

Fonctionnement: Lorsque l'entrée A du mux est sélectionnée par l'adresse

S0, l'afficheur A' est alimenté par l'intermédiaire de T1 pendant 1ms. Puis c'est

l'entrée B qui est sélectionnée par l'adresse S1 et l'afficheur B' est alimenté par

T2, pendant le même temps, puis C et C' et enfin D et D’, et le processus se répète

indéfiniment. On demande de déterminer la structure S.C. puis la matérialiser à

l'aide de bascule J-K.

Problème 20. Commande de lampes de chevet.

Une chambre à coucher contient deux lits équipés chacun d’une lampe de

chevet (fig.20.1). Nous désignerons les lampes par B et C. A proximité de la porte

un bouton poussoir que nous désignerons par « a », permet, par une pression du

doigt, d’allumer les deux lampes si elles sont éteintes toutes les deux et de tout

éteindre si l’une ou l’autre ou les deux sont allumées. Chaque lampe est aussi

munie d’un bouton poussoir. Une pression sur celui que nous désignerons par

« b » allume la lampe B si elle éteinte, l’éteint si elle est allumée. Il en est de

même pour une pression sur l’autre, que nous désignerons par « c », vis-à-vis de

la lampe C. On désire que des pressions simultanées sur deux des boutons, ou

trois , est interdit. Déterminer la structure de commande et matérialiser la à

l’aide de bascules J-K.

Fig.20.1. Commande de lampes de chevet


45

Problème 21. Serrure électronique.

On désire commander l’ouverture et la fermeture d’une serrure au moyen

de combinaisons secrètes. Ces combinaisons sont, en fait temporelles,

puisqu’elles consistent à manipuler deux boutons « a » et « b ». A partir de la

position a et b relâchés la séquence suivante amène l’ouverture de la serrure :

Ab : 00 10 11 10 00

S= 0 0 0 0 1

Pour toutes autres séquences la serrure reste ouverte. Faîtes la synthèse du

système.

Problème 22.GESTION DU MOUVEMENT D’UN MOTEUR PAS A

PAS UNIPOLAIRE

On désire faire la synthèse d’une structure de commande permettant de

faire tourner un moteur unipolaire dans les deux sens. Pour ce faire on doit

attaquer les enroulements du moteur par quatre signaux D, C, B et A dont les

chronogrammes sont donnés par la fig.22..

Fonctionnement : On dispose de trois boutons poussoirs d, i et m. Lorsque « d »

est appuyé, la séquence indiquée par la fig.22.1 est générée et le moteur tourne

dans le sens direct à la vitesse de 20 tours par seconde. Le moteur s’arrête

t

t

t

t

D

C

B

A

Fig.22.1.

ck


46

lorsque d est relâché. Pour le faire tourner dans le sens inverse, on appuie sur le

bouton « i » et la séquence précédente est générée dans le sens inverse. Ce

mouvement est effectué à la vitesse de 40 tours par seconde. Le mouvement est

arrêté lorsque « i » est relâché. Le bouton « m » permet d’effectuer un tour

complet au moteur chaque fois qu’il est appuyé.

Etudier, également, le circuit d’interface entre le moteur et la structure de

commande.


47

soLutioNs Des eXeRCiCes

Exercice N°1.

Etant donné la structure séquentielle suivante:

𝑋𝑋 = 𝑎𝑎�(𝑥𝑥 + 𝑦𝑦) + 𝑥𝑥𝑧𝑧̅; 𝑌𝑌 = 𝑎𝑎�𝑦𝑦 + 𝑎𝑎�̅�𝑥𝑧𝑧̅; 𝑍𝑍 = 𝑎𝑎𝑧𝑧 + 𝑎𝑎�̅�𝑥𝑦𝑦; 𝑆𝑆 = 𝑎𝑎𝑧𝑧

1) Dénombrement des différentes variables et fonctions de la structure.

En analysant les différentes équations, il est facile de remarquer que ce système

possède:

- Une variable d'entrée "a".

- Deux variables internes "x" et "y".

- Deux fonctions secondaires "X" et "Y".

- Une fonction de sortie "S".

2) Logigramme, à l'aide de contacts (fig.1.1), à l'aide d'opérateurs

fondamentaux (fig.1.2).


48

3) Supposons que: 𝑎𝑎 = 𝑥𝑥 = 𝑦𝑦 = 𝑧𝑧 = 𝑋𝑋 = 𝑌𝑌 = 𝑍𝑍 = 𝑆𝑆 = 0.

Pour représenter les chronogrammes de la structure donnée, nous allons

déterminer, pour chaque état (d'entrée et interne) présent l'état futur et de sortie

correspondant. Pour faciliter cette procédure nous allons disposer nos résultats à

la manière indiquée par la fig.1.3.

L'état initial, numéroté 1(2ème colonne), correspond à toutes la variables

nulles (entrées et sortie). Le système est dans un état stable et y restera tant que

l'état d'entrée n'a pas changé.

a 0 1 1 1 1 0 0 1 1 1 1 x 0 0 0 0 0 0 0 0 0 0 0 y 0 0 1 1 0 0 0 0 1 1 0 z 0 0 0 1 1 1 0 0 0 1 1

X 0 0 0 0 0 0 0 0 0 0 0 Y 0 1 1 0 0 0 0 1 1 0 0 Z 0 0 1 1 1 0 0 0 1 1 1 S 0 0 1 1 1 0 0 0 1 1 1

état 1 2 3 4 5 6 1 2 3 4 5 Fig.1.3


49

On change l'état d'entrée (la variable "a" passe de "0" à "1», colonne 3), la

fonction secondaire Y passe à "1», et le système évolue vers l'état transitoire 2

(car l'état interne présent est différent de l'état interne futur: xyz=000; XYZ=010).

Dans cet état le système ne durera que le temps d'action de Y sur y.La variable

interne "y" ayant changé, par conséquent, l'état interne aussi. Ceci fait évoluer le

système vers l'état 3 (qui est un état instable pour les mêmes raisons que ceux de

l'état 2). Dans l'état 3 la fonction interne « Y » a changé ainsi que la sortie S.

Comme cet état est un état transitoire le système va continuer à évoluer vers l'état

4 puis vers l'état 5 où il se stabilisera (l'état interne présent est identique à l'état

interne futur: xyz=001; XYZ=001). En remettant "a" à "0" le système évolue vers

"6" puis vers l'état initial "1" et le cycle recommencera si on appuie une deuxième

fois sur "a". Les chronogrammes sont reproduits sur la fig.1.4. On dénombre deux

états stables 1 et 5, ils sont en gras sur la fig.1.3.

Fig.1.4


50

Exercice N°2.

1) En se référent à la fig.2.1, il est facile de constater qu'il n y a qu'une seule

fonction interne(Q) et une seule fonction de sortie (L) et de plus elles sont égales.

L'extraction de leur expression logique est immédiate:

𝑳𝑳 = 𝑸𝑸+ = (𝑹𝑹� + 𝑸𝑸)𝑺𝑺 + 𝑹𝑹�𝑸𝑸

Fig.2.1

2) Nous allons supposer que: 𝑆𝑆 = 𝑅𝑅 = 𝑄𝑄 = 0. Appliquons la séquence :

𝑆𝑆𝑅𝑅 = 00 − 10 − 00 − 01 − 00 au circuit. Lorsque S = 1, La sortie de la porte

"ET" qui reçoit "S" se met à "1" (puisque sa deuxième entrée est à "1" car elle

vaut 𝑅𝑅� + 𝑄𝑄 = 0� + 0 = 1 + 0 = 1). La porte "OU" de sortie ayant une de ses

entrées à "1", sa sortie vaut "1" donc 𝑄𝑄+ = 1. Il est plus aisé de voir la mise à "1"

de 𝑄𝑄+ sur le circuit à contact de la fig.2.1. En fermant "S" la bobine 𝑄𝑄+ est

alimentée à travers le chemin 𝑆𝑆 − 𝑅𝑅�. 𝑄𝑄+ = 1 entraîne 𝑄𝑄 = 1. La bobine est

,alors, alimentée par deux chemins parallèles (𝑆𝑆 − 𝑅𝑅� 𝑜𝑜𝑠𝑠 𝑅𝑅� − 𝑄𝑄 ). En ouvrant

"S", 𝑄𝑄+ est toujours alimentée par le chemin 𝑅𝑅� − 𝑄𝑄. Il y a maintient de l'état

"1". L'appui sur "R" provoque la rupture de l'alimentation de la bobine et

𝑄𝑄+ = 0 entraîne 𝑄𝑄 = 0. En relachant "R" la bobine n'est plus alimentée par les

chemins (𝑆𝑆 − 𝑅𝑅� 𝑜𝑜𝑠𝑠 𝑅𝑅� − 𝑄𝑄 ) car "S" et"Q" sont ouverts.

3) Voyons maintenant le cas ou S=R=1.

L'obtention de la combinaison S=R=1, peut être réalisé de deux manières;

Soit on appuie sur "S" en premier, soit sur "R".

• Si on appuie sur "S" en premier alors 𝑄𝑄+ = 1 (fig.2.2). Ensuite, l'appuie sur

"R" n'a aucun effet sur 𝑄𝑄+ car elle est alimentée par le chemin 𝑆𝑆 − 𝑄𝑄 (fig.2.3).

R S

Q+

S Q

Q+ Q

L L

R

R


51

• Si on appuie sur "R" en premier alors 𝑄𝑄+ = 0 (fig.2.4). Ensuite, l'appuie sur

"S" n'a aucun effet sur 𝑄𝑄+ car les chemins qui alimentent la bobine sont coupés

(fig.2.5).

Fig.2.4. Fig.2.5

En conclusion: Lorsque S=R=1, alors 𝑸𝑸+ = 𝑸𝑸

Exercice N°.3.

Soit le logigramme d'une structure séquentielle à mémoire implicite de la

FIG.3.1.

S Q

Q+ Q

L

R

R

S Q

Q+ Q

L

R

R


52

1) Expressions logiques des fonctions secondaires et de sortie.

D'après le logigramme on dénombre deux fonctions secondaires X et Y (deux

contres réactions) et une fonction de sortie S. leurs expressions peuvent être tirées

directement du schéma. En effet:

𝑋𝑋 = 𝑦𝑦(𝑎𝑎⨁𝑥𝑥��); 𝑌𝑌 = �̅�𝑥𝑦𝑦 + 𝑎𝑎𝑦𝑦� ; 𝑆𝑆 = 𝑎𝑎𝑥𝑥𝑦𝑦

La représentation des ces trois fonctions sur une même table de KARNAUGH est

donnée par la fig.3.2.

Il apparaît, sur cette table des états assignées, deux états stables. Ce sont

les états codés "00" et "01". Pour obtenir la table des états, nous allons désigner,

respectivement, par 1, 2, 3 et 4 les états codés "00", "01", "11" et "10". Ceci nous

conduit à la tables des états de la fig.3.3 et sa transcription sous forme de

diagramme des états nous amène à la fig.3.4.


53

Remarque: la simulation de ce circuit asynchrone ou sa réalisation pratique ne

donne aucun résultat favorable car, lorsque la séquence 101 apparait, la sortie

"S" se met à "1" pendant la transition de l'état 3 vers l'état 4. Et, ceci ne peut être

réalisé que si:

1°) Le système est dans l'état transitoire 3.

2°) La variable "a" doit passer à la valeur "1". Ceci est pratiquement impossible.

En effet, Lorsque le système atteint l'état transitoire 3 il doit trouver la variable

"a" à l'état "1" sinon il évoluera vers l'état stable "1" puisque "a=0". Et, ceci est

irréalisable car on ne peut pas prévoir à quel moment le système va atteindre

l'état instable 3. On peut penser rendre l'état 3 stable (c'est-à-dire lorsque "a=0"

le système n'évoluera pas vers l'état stable 1 fig.3.5). Mais dans cet état de figure

les séquences, ayant un nombre de "0" illimité entre deux "1", (10000…..0001)

seront détectées et la sortie se met à "1". Ce système asynchrone ne peut convenir

à la détection de la séquence imposée. Le seul moyen d'y parvenir est de le rendre

synchrone (voir plus loin la synthèse d'un tel système).

Exercice N°.4.

Etant donné le circuit de la fig.4.1 représentant deux bascule "D"

interconnectées entre elles en cascade.


54

1) Les entrées Ck1 et Ck2 sont les entrées de commande Horloge. Elles sont

actives au front montant car chacune d'elle ne possède pas de petit cercle. Pr1,

Pr2, Clr1 et Clr2 sont les entrées asynchrones des bascules "D". Elles sont actives

au niveau "Bas". Dans le montage proposé, elles sont désactivées.

2) Chronogrammes 𝐷𝐷1,𝑄𝑄1 ,𝑄𝑄2 ,𝐷𝐷𝑆𝑆 𝑒𝑒𝑒𝑒 𝐹𝐹𝑆𝑆.

Nous allons tracer les chronogrammes des variables 𝐷𝐷1,𝑄𝑄1 ,𝑄𝑄2 ,𝐷𝐷𝑆𝑆 𝑒𝑒𝑒𝑒 𝐹𝐹𝑆𝑆 ,

ensuite nous commenterons les résultats obtenus. Nous supposerons que l'état

initial est 𝑄𝑄1 𝑄𝑄2 = 00, comme c'est indiqué par les hypothèses. La fig.4.2 montre

les fluctuations des différentes variables et fonctions.

Commentaires:

Lorsque l'entrée "D1 est à "0", les sorties des bascules sont à "0" quelque

soit l'état de Ck. Il en est de même pour les sorties "FS" et "DS". Lorsque "D1"

apparaît (passe de "0" à "1"), la sortie "DS" se met à "1" pendant le premier et le

deuxième front montant de l'impulsion d'horloge puis revient à "0" et y demeure


55

quelque soit Ck. Lorsque "D1" disparaît (passage de "1" à "0"), la sortie "FS" se

met à "1" pendant les deux fronts montants suivants de Ck puis revient à "0" et y

demeure quelque soit Ck. Ce petit montage peut être utilisé comme détecteur de

fronts d'une impulsion.

Exercice N°5.

Soient les bascules J-K de la fig.5.1 interconnectées à la manière indiquées

par le schéma où les entrées horloges sont attaquées par des signaux déphasés de

∅.

1) Nous allons considérer que Ck1 est attaquée par un signal en avance sur Ck2

d'un angle ∅. Les chronogrammes de 𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶2, 𝐽𝐽1, 𝐽𝐽2,𝐶𝐶𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶𝐶𝐶2, 𝑄𝑄1𝑒𝑒𝑒𝑒 𝑄𝑄2 sont

donnés par la fig.5.2.


56

2) Nous allons considérer que Ck1 est attaquée, maintenant, par un signal en

retard sur Ck2 d'un angle ∅. Les chronogrammes de 𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶2, 𝐽𝐽1, 𝐽𝐽2,𝐶𝐶𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶𝐶𝐶2,

𝑄𝑄1𝑒𝑒𝑒𝑒 𝑄𝑄2 sont donnés par la fig.5.3.

3) Dans le cas où Ck1 et Ck2 sont en phase. Les chronogrammes de

𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶2, 𝐽𝐽1, 𝐽𝐽2,𝐶𝐶𝐶𝐶𝐶𝐶1, 𝐶𝐶𝐶𝐶𝐶𝐶2, 𝑄𝑄1𝑒𝑒𝑒𝑒 𝑄𝑄2 sont donnés par la fig.5.4.

Commentaires: On remarque, d'après les trois chronogrammes, que:


57

• Lorsque Ck1 est en avance sur Ck2, la sortie Q1 génère des impulsions dont la

durée active est égale à "∅".

• Lorsque Ck1 est en retard sur Ck2, la sortie Q2 génère des impulsions dont la

durée active est égale à "∅".

• Lorsque Ck1 est Ck2 sont en phase, les deux sorties sont à "0".

Ce circuit peut trouver une application dans la détection, par exemple, de sens de

rotation d'un élément tournant tel que: moteur, pièce tournante, etc.

Exercice N°6.

Etant donné le circuit de la fig.6.1 représentant des bascules "D"

connectées en cascade.

1) Les entrées asynchrones Preset et Clear sont désactivées (c'est-à-dire

quelles sont à +5 Volts. Pour ne pas surcharger le schéma la liaison de Preset et

Clear à Vcc a été volontairement omise). Dans ces conditions les bascules "D"

vont recopier leurs entrées à chaque front descendant de Ck (présence du petit

cercle). Les chronogrammes des sorties (𝑄𝑄𝐶𝐶𝑄𝑄�𝐵𝐵𝑄𝑄𝐴𝐴 sont données par la fig.6.2.

avec l'état initial 𝑄𝑄𝐶𝐶 = 𝑄𝑄𝐵𝐵 = 𝑄𝑄𝐴𝐴 = 0.


58

Les équivalents décimaux des nombres binaires (𝑄𝑄𝐶𝐶𝑄𝑄�𝐵𝐵𝑄𝑄𝐴𝐴) obtenus sont:2, 6,

4, 5, 1, 3, 2, etc. C'est une séquence pseudo-aléatoire. Elle génère une

séquence de six états de façon périodique.

2) Pour générer la séquence: 5, 1, 3, 2, 6, 4, 5, Il suffit que l'état initial par lequel

le système doit commencer est le chiffre 5. Pour ce faire on doit imposer, à la

mise sous tension du circuit, l'état 5(101). C'est-à-dire mettre les bascules "C",

"B" et "A" à "1". Et, ceci ne peut se faire que par des circuits "R-C" connectés

aux entrées asynchrones Preset et Clear comme l'indique la fig.6.3.


59

Les chronogrammes, dans ce cas particuliers, sont donnés par la fig.6.4. Le

déphasage entre ces trois signaux est de 2𝜋𝜋/3 (120°).

Exercice N°7.

Le circuit de la fig.7.1 représente celui d'un générateur de séquence asynchrone.

1) Les chronogrammes des sorties Q1, Q2 et Q3 sont donnés par la fig.7.2.

Les trois bascules, ayant leurs entrées synchrones (J et k) à "1", changent d'état à

chaque front descendant de l'entrée horloge. Q1 changent d'état à chaque front

descendant de Ck, Q2 à chaque front descendant de Q1 et Q3 à chaque front

descendant de Q2.


60

2) Les différents états des sorties peuvent être représentés sur un tableau comme

l'indique la fig.7.3. Il est facile de constater que ce circuit réalise la fonction d'un

compteur octal.

Horloge

Départ 1 2 3 4 5 6 7 8


Q3 Q2 Q1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0

Valeur en décimale

0 1 2 3 4 5 6 7 0

Fig.7.3

Exercice N°8.

Le circuit de la fig.8.1 est celui d'un générateur de séquence synchrone car

toutes les bascules sont attaquées par la même horloge. Ce qui veut dire que

toutes les bascules vont réagir au front descendant de ck en même temps. Bien sûr

l'état de leur sortie dépend des valeurs appliquées à leurs entrées synchrones J-K.


61

1) Les chronogrammes de ce circuit sont donnés par la fig.8.2. la bascule Q1

changent d'état à chaque front descendant de Ck. Q2 changent d'état lorsque Q1

est à "1" et Ck passe de "1" à "0". Q3 changent d'état lorsque Q1=Q2=1 et Ck

passe de "1" à "0".

2) Les différents états des sorties sont représentés sur le tableau de la fig.8.3.

Horloge

Départ 1 2 3 4 5 6 7 8


Q3 Q2 Q1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0

Valeur en décimale

0 1 2 3 4 5 6 7 0

Fig.8.3


62

Ce circuit est un compteur octal

Exercice N°9.

Soit le registre à décalage de la fig.9.1.

1°) Equations des états futurs Yi en fonctions des états présents yi.

On a pour les trois bascules les trois équations suivantes:

𝑌𝑌0 = 𝑑𝑑0 = 𝑦𝑦1 + 𝑦𝑦2 ; ici le signe "+" représente la somme modulo 2.

𝑌𝑌1 = 𝑑𝑑1 = 𝑦𝑦0

𝑌𝑌2 = 𝑑𝑑2 = 𝑦𝑦1

2°) Ecriture matricielle des équations précédentes.

Les équations ci-dessus peuvent se mettre sous la forme:

𝑌𝑌0 = 0.𝑦𝑦0 + 1.𝑦𝑦1 + 1. 𝑦𝑦2

𝑌𝑌1 = 1.𝑦𝑦0 + 0.𝑦𝑦1 + 0.𝑦𝑦2

𝑌𝑌2 = 0.𝑦𝑦0 + 1.𝑦𝑦1 + 0. 𝑦𝑦2

Que l’on peut écrire, également, sous forme matricielle suivante:

�𝑌𝑌0𝑌𝑌1𝑌𝑌2

� = �0 1 11 0 00 1 0

� �𝑦𝑦0𝑦𝑦1𝑦𝑦2

�

d0 y0 d1 y1

d2 y2

Clk

Fig.9.1


63

Ou sous forme contractée suivante:

𝒀𝒀 = 𝑻𝑻.𝒚𝒚

𝑻𝑻 représente la matrice caractéristique du registre, 𝒀𝒀 l'état futur du registre et 𝒚𝒚

son état présent. La relation précédente signifie tout simplement que:

Pour déterminer l'état futur du registre, il faut multiplier son état présent

par sa matrice caractéristique.

3°) Supposons que 𝑦𝑦0 = [𝑦𝑦0 𝑦𝑦1 𝑦𝑦2]T est l'état initial du registre, alors les

états successifs du registre à chaque impulsion d'horloge sont les suivants:

𝒀𝒀𝟏𝟏 = 𝑻𝑻.𝒚𝒚𝟎𝟎 ; 𝒀𝒀𝟐𝟐 = 𝑻𝑻.𝒚𝒚𝟏𝟏 = 𝑻𝑻𝟐𝟐.𝒚𝒚𝟎𝟎 ; 𝒀𝒀𝟑𝟑 = 𝑻𝑻𝟑𝟑. 𝒚𝒚𝟎𝟎 ; 𝒀𝒀𝟒𝟒 = 𝑻𝑻𝟒𝟒.𝒚𝒚𝟎𝟎 , , , ,,

Et à la nième impulsion l'état du registre est:

𝒀𝒀𝒏𝒏 = 𝑻𝑻𝒏𝒏.𝒚𝒚𝟎𝟎

Pour connaître l'état du registre à la sixième impulsion, si l'état initial 𝑦𝑦0 =[0 0 1]T, il faut calculer 𝒀𝒀𝟔𝟔 , puis évaluer:

𝒀𝒀𝟔𝟔 = 𝑻𝑻𝟔𝟔. 𝒚𝒚𝟎𝟎

Calculons 𝑻𝑻𝟔𝟔 :

𝑇𝑇2 = �0 1 11 0 00 1 0

� �0 1 11 0 00 1 0

� = �1 1 00 1 11 0 0

�

𝑇𝑇3 = �1 1 00 1 11 0 0

� �0 1 11 0 00 1 0

� = �1 1 11 1 00 1 1

�

𝑇𝑇6 = �1 1 11 1 00 1 1

� �1 1 11 1 00 1 1

� = �0 1 00 0 11 0 1

�

Evaluons 𝒀𝒀𝟔𝟔 :

𝒀𝒀𝟔𝟔 = �0 1 00 0 11 0 1

� �001� = �

011�


64

Ce qui veut dire que la bascule 𝑦𝑦0 est à "0" les deux autres sont à "1".

4°) Calcul du polynôme caractéristique: F(x) = det[T-xI].

𝐹𝐹(𝑥𝑥) = 𝑑𝑑𝑒𝑒𝑒𝑒 ��0 1 11 0 00 1 0

� − 𝑥𝑥 �1 0 00 1 00 0 1

�� = 𝑑𝑑𝑒𝑒𝑒𝑒 ��0 1 11 0 00 1 0

� − �𝑥𝑥 0 00 𝑥𝑥 00 0 𝑥𝑥

��

𝐹𝐹(𝑥𝑥) = 𝑑𝑑𝑒𝑒𝑒𝑒 ��−𝑥𝑥 1 11 −𝑥𝑥 00 1 −𝑥𝑥

�� = 1 + 𝑥𝑥 − 𝑥𝑥3 = 1 + 𝑥𝑥 + 𝑥𝑥3

On peut remarquer que dans le cas de la somme mod(2):

1 = -1, en effet 1⊕1=1+1=0 implique: 1 = -1

Exercice N°10. Codeur numérique

Soit le circuit de la fig.10.1 représentant un codeur numérique constitué de

trois bascules "D".

a) Equations des états futurs Yi en fonctions des états présents yi.

On a pour les trois bascules les trois équations suivantes:

𝑌𝑌0 = 𝑑𝑑0 = 𝑦𝑦1 + 𝑦𝑦2 + 𝑖𝑖 = 𝟎𝟎. 𝑦𝑦0 + 𝟏𝟏.𝑦𝑦1 + 𝟏𝟏.𝑦𝑦2 + 𝟏𝟏. 𝑖𝑖

𝑌𝑌1 = 𝑑𝑑1 = 𝑦𝑦0 = 𝟏𝟏.𝑦𝑦0 + 𝟎𝟎. 𝑦𝑦1 + 𝟎𝟎. 𝑦𝑦2 + 𝟎𝟎. 𝑖𝑖

𝑌𝑌2 = 𝑑𝑑2 = 𝑦𝑦1 = 𝟎𝟎. 𝑦𝑦0 + 𝟏𝟏.𝑦𝑦1 + 𝟎𝟎.𝑦𝑦2 + 𝟎𝟎. 𝑖𝑖


65

b) Ecriture matricielle des équations précédentes.

Les équations ci-dessus peuvent se mettre sous la forme:

�𝑌𝑌0𝑌𝑌1𝑌𝑌2

� = �0 1 11 0 00 1 0

� �𝑦𝑦0𝑦𝑦1𝑦𝑦2

�+ 𝑖𝑖. �100�

Où sous forme contractée : Y = T.y + i.U

Où La matrice caractéristique T du registre est donnée par :

𝑇𝑇 = �0 1 11 0 00 1 0

� 𝑒𝑒𝑒𝑒 𝑈𝑈 = �100�

Et i= an-1an-2,,,an-k = a6a5a4a3 ( n=7; k=4)

Lorsque K est en position «1», l’état du registre, après 4 impulsions

d’horloge, est donné par:

Y4 = T.y3 + i.U = T3.a6.U + T2.a5.U + T.a4.U + a3.U ( y0=0 ; d’après les énoncés

les trois bascules sont à « 0 »)

𝑌𝑌4 = �1 1 11 1 00 1 1

� 𝑎𝑎6 �100� + �

1 1 00 1 11 0 0

� 𝑎𝑎5 �100� + �

0 1 11 0 00 1 0

� 𝑎𝑎4 �100� + 𝑎𝑎3 �

100�

𝑌𝑌4 = 𝑎𝑎6 �110� + 𝑎𝑎5 �

101� + 𝑎𝑎4 �

010�+ 𝑎𝑎3 �

100� = �

𝑎𝑎6𝑎𝑎60� + �

𝑎𝑎50𝑎𝑎5

� + �0𝑎𝑎40� + �

𝑎𝑎300� = �

𝑦𝑦0𝑦𝑦1𝑦𝑦2

�

Ce qui veut dire que les états des trois bascules, après 4 impulsions, sont:

Pour C0 : y0 = a6 + a5 + a3

Pour C1 : y1 = a6 + a4

Pour C2 : y2 = a5


66

Le vecteur v(x)=a6a5a4a3, pour le moment. Nous allons calculer, maintenant,

les bits de contrôle: a2a1a0.

Pour cela l’interrupteur K est mis à la position 2. Et après k+m=4+3=7

impulsions l’état du registre est:

Y7=T6a6U + T5a5U + T4a4U + T3a3U + T2a2U + T a1U +a0U=0

𝑌𝑌7 = �0 1 00 0 11 0 1

� �𝑎𝑎600� + �

0 0 11 0 11 1 1

� �𝑎𝑎500� + �

1 0 11 1 11 1 0

� �𝑎𝑎400� + �

1 1 11 1 00 1 1

� �𝑎𝑎300� +

�1 1 00 1 11 0 0

� �𝑎𝑎200� + �

0 1 11 0 00 1 0

� �𝑎𝑎100� + �

𝑎𝑎000�

𝑌𝑌7 = �00𝑎𝑎6

� + �0𝑎𝑎5𝑎𝑎5

�+ �𝑎𝑎4𝑎𝑎4𝑎𝑎4

�+ �𝑎𝑎3𝑎𝑎30� + �

𝑎𝑎20𝑎𝑎2

�+ �0𝑎𝑎10�+ �

𝑎𝑎000�

Ce qui nous donne:

a2 + a4 + a3 + a0 = 0, implique : a0 = a3 + a5 + a6

a1 + a3 + a4 + a5 = 0, implique: a1 = a3 + a4 + a5

a6 + a5 + a2 + a4 = 0, implique: a2 = a4 + a5 + a6

D’où v(x)= a6a5a4a3a2a1a0

Le tableau de la figure ci-dessous montre le codage d’une information de 4

bits, utilisant 3 bits de contrôle. On remarque que trois bits de contrôle ne peuvent

engendrer que huit codes. Ainsi certaines combinaisons des bits d’information se

voient affecter le même code. Les combinaisons en bleu ont le même code que

celles qui sont en vert.


67

Exercice N°11.

Etant donné le circuit de la fig.11.1 où:

𝑉𝑉𝑐𝑐 = 𝐸𝐸(1− 𝑒𝑒−�𝑒𝑒𝐶𝐶𝑐𝑐 �).

1) On donne 𝐸𝐸 = 5𝑉𝑉𝑜𝑜𝐶𝐶𝑒𝑒𝑠𝑠 𝑒𝑒𝑒𝑒 𝐶𝐶𝑐𝑐 = 0,1𝑠𝑠

L’équation Vc(t) correspondante est donnée par l’expression 𝑉𝑉𝑐𝑐 = 5(1−

𝑒𝑒−�𝑒𝑒

0,1�) et, dont la courbe est donnée par la fig.11.2.

Bits d’information a6a5a4a3

Bits de contrôle a2a1a0

Codes Ccorrespondants V(x)= a6a5a4a3a2a1a0

0000 000 0000000 0001 011 0001011 0010 110 0010110 0011 101 0011101 0100 111 0100111 0101 100 0101100 0110 001 0110001 0111 010 0111010 1000 101 1000101 1001 110 1001110 1010 011 1010011 1011 000 1011000 1100 010 1100010 1101 001 1101001 1110 100 1110100 1111 111 1111111


68

2) Calcul des durées des niveaux logiques «0» et «1» dans le cas où le niveau

logique «0» correspond à la plage de tension [0, 0.8] et le niveau logique «1»

correspondant à la plage de tension ]0.8, 5].

Déterminons les durées t0, t1 et t2 correspondant aux tensions 0v, 0.8v et 5v.

Pour Vc(t0)= 0 = 5(1-e-(t0/0.1)) ceci implique que t0 = 0s.

Pour Vc(t1)= 0.8 = 5(1-e-(t1/0.1)) ceci implique t1 = 22ms.

Pour Vc(t2)= 5= 5(1-e-(t2/0.1)) ceci implique t2 = ∞.

3) Soit le circuit de la fig.11.3 représentant trois bascules J-K interconnectées

en cascade formant un registre à décalage.

QB

CkKK

JQ

QQ

JQ

Q

QQ

Q

QQK

JQCQA

CBA

a) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄�𝐶𝐶 et l’état initial du registre est 𝑄𝑄𝐴𝐴 = 𝑄𝑄𝐵𝐵 = 𝑄𝑄𝐶𝐶 = 0 ( 𝐹𝐹𝑖𝑖𝑔𝑔. 11.4)

a) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:


69

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐵𝐵; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵 et l’état initial du registre est 𝑄𝑄𝐴𝐴 = 𝑄𝑄𝐵𝐵 = 𝑄𝑄𝐶𝐶 =

0 (𝑓𝑓𝑖𝑖𝑔𝑔. 11.5).

b) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐴𝐴; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐴𝐴

et l’état initial du registre est 𝑄𝑄𝐴𝐴 = 𝑄𝑄𝐵𝐵 = 𝑄𝑄𝐶𝐶 = 0 (𝑓𝑓𝑖𝑖𝑔𝑔. 11.6).

c) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵



70

d) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐴𝐴


e) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐵𝐵; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐶𝐶



71

f) Chronogrammes des sorties 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 dans le cas où:

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐴𝐴; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐶𝐶


4) Conception d’un circuit de sélection pour les sept modes de fonctionnement

définis précédemment.

c) Le problème revient à déterminer un circuit de choix permettant de

sélectionner, par l’intermédiaire des variables de sélection (x,y,z), l’un des sept

modes de fonctionnement. Pour ce faire nous allons dresser la table de vérité dont

les entrées sont x,y,z et les sorties JA et KA. qui seront exprimées en fonction des

sorties des bascules (𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑄𝑄𝐶𝐶 ,𝑄𝑄�𝐴𝐴 ,𝑄𝑄�𝐵𝐵 ,𝑄𝑄�𝐶𝐶). En traduisant les conditions de


72

fonctionnment définies par les énoncés on obtient la table de vérité de la

fig.11.11.

Ecrivons les expressions de JA et KA.

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝑐𝑐(�̅�𝑥𝑦𝑦�𝑧𝑧̅ + �̅�𝑥𝑦𝑦𝑧𝑧 + 𝑥𝑥𝑦𝑦�𝑧𝑧̅) + 𝑄𝑄�𝐴𝐴(�̅�𝑥𝑦𝑦𝑧𝑧̅ + 𝑥𝑥𝑦𝑦𝑧𝑧̅) + 𝑄𝑄�𝐵𝐵(�̅�𝑥𝑦𝑦�𝑧𝑧 + 𝑥𝑥𝑦𝑦�𝑧𝑧)

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝑐𝑐(𝑦𝑦�𝑧𝑧̅ + �̅�𝑥𝑦𝑦𝑧𝑧) + 𝑄𝑄�𝐴𝐴(𝑦𝑦𝑧𝑧̅) + 𝑄𝑄�𝐵𝐵(𝑦𝑦�𝑧𝑧)

𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝑐𝑐[(𝑧𝑧⨁𝑦𝑦��)�̅�𝑥 + 𝑦𝑦�𝑧𝑧̅)] + 𝑄𝑄�𝐴𝐴(𝑦𝑦𝑧𝑧̅) + 𝑄𝑄�𝐵𝐵(𝑦𝑦�𝑧𝑧)

𝐶𝐶𝐴𝐴 = 𝑄𝑄𝐶𝐶(�̅�𝑥𝑦𝑦�𝑧𝑧̅ + 𝑥𝑥𝑦𝑦�𝑧𝑧 + 𝑥𝑥𝑦𝑦𝑧𝑧̅) + 𝑄𝑄𝐴𝐴(�̅�𝑥𝑦𝑦𝑧𝑧̅ + 𝑥𝑥𝑦𝑦�𝑧𝑧̅) + 𝑄𝑄𝐵𝐵(�̅�𝑥𝑦𝑦�𝑧𝑧 + �̅�𝑥𝑦𝑦𝑧𝑧)

𝐶𝐶𝐴𝐴 = 𝑄𝑄𝐶𝐶(�̅�𝑥𝑦𝑦�𝑧𝑧̅ + 𝑥𝑥𝑦𝑦𝑧𝑧̅ + 𝑥𝑥𝑦𝑦�𝑧𝑧 + 𝑥𝑥𝑦𝑦𝑧𝑧̅) + 𝑄𝑄𝐴𝐴(𝑥𝑥⨁𝑦𝑦)𝑧𝑧̅ + 𝑄𝑄𝐵𝐵(�̅�𝑥𝑧𝑧)

𝐶𝐶𝐴𝐴 = 𝑄𝑄𝐶𝐶[(𝑥𝑥⨁𝑦𝑦��)𝑧𝑧̅ + 𝑥𝑥(𝑧𝑧⨁𝑦𝑦)] + 𝑄𝑄𝐴𝐴(𝑥𝑥⨁𝑦𝑦)𝑧𝑧̅ + 𝑄𝑄𝐵𝐵(�̅�𝑥𝑧𝑧)

d) Logigramme du circuit auxiliaire.

Le circuit logique du circuit auxiliaire est donné par la fig.11.12.

Mode De Fonction. x y z JA KA

1 0 0 0 𝑄𝑄�𝐶𝐶 ,𝑄𝑄𝐶𝐶

2 0 0 1 𝑄𝑄�𝐵𝐵 ,𝑄𝑄𝐵𝐵

3 0 1 0 𝑄𝑄�𝐴𝐴 ,𝑄𝑄𝐴𝐴

4 0 1 1 𝑄𝑄�𝐶𝐶 ,𝑄𝑄𝐵𝐵

5 1 0 0 𝑄𝑄�𝐶𝐶 ,𝑄𝑄𝐴𝐴

6 1 0 1 𝑄𝑄�𝐵𝐵 ,𝑄𝑄𝐶𝐶

7 1 1 0 𝑄𝑄�𝐴𝐴 ,𝑄𝑄𝐶𝐶

8 1 1 1 0 0

Fig11.11


73

e) Le circuit présenté à la fig.11.1 est un circuit de remise à zéro

automatique. Il peut être utilisé pour générer un état actif sur les entrées

asynchrones des trois bascules. En, effet si nous voulons imposer l'état zéro

aux trois bascules il suffit de relier le point C aux entrées Clear des trois

bascules (fig.11.13). Ainsi à la mise sous tension les trois bascules seront

remises à zéro automatiquement.


74

Exercice N°12.

Le problème posé est celui d'une machine cybernétique à deux sorties:

le chant grivois (obscène) "C" et le rire sardonique "K", et deux entrées:

l'encens "E" et l'orgue "O”. Si nous devons représenter le schéma fonctionnel

de cette structure nous devons tenir compte, en plus des états présents "C" et

"R", des états passés du chant "C" et du rire "R". Ceci veut dire que les états

futurs du chant et du rire (C+ et R+) sont fonctions de E, O, C et R. D'oû la

fig.12.1

Par convention nous noterons "1" le fonctionnement des variables C et R

ou la présence des entrées E et O. Par "0" le non fonctionnement de C et R ou

l'absence de O et E. Des conditions de fonctionnement posées par le problème, en

notant donc par :

• 00=CR; l'absence du chant et du rire.

• 01=CR; l'absence du chant et la présence du rire.

• 10=CR; la présence du chant et l'absence du rire.

• 11=CR; la présence du chant et la présence du rire,

On construit la table de vérité de la fig.12.2. Les variables O, E, C et R

représentent les variables d'entrées et C+ et R+ les fonctions de sorties.


75

Expliquons le remplissage de cette table. Pour ce faire il suffira de se reporter

aux conditions de fonctionnement (énoncé) et les traduire sous forme logique en

utilisant les conventions posées précédemment.

• Prenons la première loi:

" Le chant conservera le même état….", ceci se traduit, tout simplement, par

l'équation:

𝐶𝐶+ = 𝐶𝐶 , c'est-à-dire : si 𝐶𝐶 = 0 alors 𝐶𝐶+ = 0 ou si 𝐶𝐶 = 1 alors 𝐶𝐶+ = 1, mais

ceci est vrai dans tous les cas sauf si l'orgue jouait (𝑂𝑂 = 1) sans que le rire ne

se fasse entendre (𝑅𝑅 = 0) quelque soit 𝐸𝐸. Ceci peut se résumer ainsi:

𝐶𝐶+ = 𝐶𝐶 dans tous les cas sauf si = 1 , 𝑅𝑅 = 0 et 𝐸𝐸 = 0 𝑜𝑜𝑠𝑠 1; ou bien:

𝐶𝐶+ ≠ 𝐶𝐶 pour = 1 , 𝑅𝑅 = 0 𝑞𝑞𝑠𝑠𝑒𝑒𝐶𝐶𝑞𝑞𝑠𝑠𝑒𝑒 𝑠𝑠𝑜𝑜𝑖𝑖𝑒𝑒 𝐸𝐸.

….Auquel cas le chant prendra l'état opposé. Ce qui veut dire: que lorsque la

condition 𝑂𝑂𝑅𝑅 = 10 n'est pas réalisée alors 𝐶𝐶+ = 𝐶𝐶̅.

• Passons, maintenant, au rire:


76

"Quant au rire, si l'encens brûlait (𝐸𝐸 = 1), il se fera entendre (𝑅𝑅 = 1) ou non

(𝑅𝑅 = 0) selon que le chant résonnait (𝐶𝐶 = 1) ou non (𝐶𝐶 = 0). Ceci nous

amène à dire que le rire imite le chant avec un certain retard (une minute

d'après les énoncés). Ceci se traduit par:

𝑅𝑅+ = 𝐶𝐶 si 𝐸𝐸 = 1

Et, dans le cas où l'encens ne brûlait pas (𝐸𝐸 = 0) , le rire fera le contraire de

ce que faisait le chant. En termes logiques on a:

𝑅𝑅+ = 𝐶𝐶̅ si 𝐸𝐸 = 0

Il suffit, maintenant, de reporter tout ce que nous venons de dire sur la table

de vérité de la fig.12.2.

A partir de cette table nous allons déterminer à quelles manipulations d'orgue et

d'encens il faudra se livrer pour rétablir le calme définitivement.

Pour cela, commençant tout d'abord, pour déterminer l'état initial stable du

système. D'après les énoncés, au moment où le propriétaire de la maison écrit la

lettre il entend, à la fois, le chant et le rire. Cet état peut être considéré comme

stable et être pris comme état initial (𝑅𝑅+ = 𝑅𝑅 = 𝐶𝐶+ = 𝐶𝐶 = 1). Ceci correspond

à la 8ème combinaison sur la table de vérité où (𝑅𝑅+ = 𝑅𝑅 = 1 , 𝐶𝐶+ = 𝐶𝐶 = 1,

𝐸𝐸 = 1 𝑒𝑒𝑒𝑒 𝑂𝑂 = 0) puisque le cas où (𝑅𝑅+ = 𝑅𝑅 = 1 , 𝐶𝐶+ = 𝐶𝐶 = 1, 𝐸𝐸 = 1 𝑒𝑒𝑒𝑒 𝑂𝑂 =

1) ne peut se réaliser, car le propriétaire ne peut jouer de l'orgue en même

temps qu'il écrit.

L'état final (état vers lequel doit évoluer le système pour rétablir le calme)

doit satisfaire la condition suivante: 𝑅𝑅+ = 𝑅𝑅 = 0 , 𝐶𝐶+ = 𝐶𝐶 = 0. Cette condition

est réalisée par la 5ème combinaison sur la table de vérité.

Finalement: Le système, se trouvant dans l'état initial (𝑂𝑂 = 0, 𝐸𝐸 = 1, 𝐶𝐶 =

1, 𝑅𝑅 = 1 ), doit évoluer vers l'état final (𝑂𝑂 = 0, 𝐸𝐸 = 1, 𝐶𝐶 = 0, 𝑅𝑅 = 0 ). Et

pour y parvenir il faudra se livrer, donc, à la manipulation d'orgue et d'encens

suivante:


77

Partant de l'état initial où 𝐸𝐸 = 1, si nous cessons de brûler de l'encens

(𝐸𝐸 = 0), pendant la minute suivante le rire s'arrête (4ème combinaison) et le

système va se stabiliser à l'état où (𝑂𝑂 = 0, 𝐸𝐸 = 0, 𝐶𝐶 = 1, 𝑅𝑅 = 0 ) car (𝐶𝐶+ =

𝐶𝐶 = 1, 𝑅𝑅+ = 𝑅𝑅 = 0 ∶ 3 è𝑚𝑚𝑒𝑒 𝑐𝑐𝑜𝑜𝑚𝑚𝑏𝑏𝑖𝑖𝑐𝑐𝑎𝑎𝑖𝑖𝑠𝑠𝑜𝑜𝑐𝑐).

Ensuite on joue de l'orgue jusqu'à la minute suivante où le chant, qui était

seul à se faire entendre, disparaîtra (11ème combinaison) et le système évoluera

vers l'état où (𝑂𝑂 = 1,𝐸𝐸 = 0, 𝐶𝐶 = 0, 𝑅𝑅 = 0). Avant l'épuisement de la minute on

cesse de jouer de l'orgue (passage à l'état (𝑂𝑂 = 0,𝐸𝐸 = 0, 𝐶𝐶 = 0, 𝑅𝑅 = 0). Puis

on brûle de l'encens indéfiniment, car dans ces conditions, le système évoluera

vers l'état stable (𝐶𝐶+ = 𝐶𝐶 = 0, 𝑅𝑅+ = 𝑅𝑅 = 0 , 𝐸𝐸 = 1,𝑂𝑂 = 0) , pendant la

minute suivante et y demeurera.

Détermination des équations des sorties 𝐶𝐶+, 𝑅𝑅+.

A partir de la table de vérité on peut dresser les tables de KARNAUGH de

𝐶𝐶+, 𝑅𝑅+.

𝐶𝐶+ = 𝐶𝐶𝑅𝑅 + 𝐶𝐶𝑂𝑂� + 𝐶𝐶̅𝑅𝑅�𝑂𝑂 = 𝐶𝐶⨁(𝑅𝑅�𝑂𝑂) 𝑅𝑅+ = 𝐶𝐶𝐸𝐸 + 𝐶𝐶̅𝐸𝐸� = 𝐶𝐶⨁𝐸𝐸��

Le logigramme est donné par la fig.12.3.

0 0 1 1

1 0 1 0

1 0 1 0

0 0 1 1

1 1 0 0

1 1 0 0

0 0 1 1

0 0 1 1 E O

C R

C R

E O C+ R+


78

Exercice N°13.

a) Les diagrammes des états des fig.13.1 et 13.2 sont donnés, respectivement,

par les fig.13.4 et 13.5. Celui de la fig.13.4 comporte quatre états internes. Le

second diagramme, quant à lui, comporte quatre états internes. Puisqu'il s'agit de

systèmes synchrones, tous les états sont stables.

Le diagramme des états relatifs à la table de la fig.13.3 est donné par la

fig.13.5. Il comporte sept états internes.


79

Etats futurs Etats de sortie Fig.13.3

b) Supposons que le système, régit par la table des états de la fig.13.2, est

dans l'état stable (B,01), pour le faire évoluer vers l'état (C,00), deux

possibilités s'offrent à nous:

-1ère possibilité le système décrira les états suivants: (𝐵𝐵, 01, 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 = 1) ⇒

(𝐴𝐴, 00, 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 = 1) ⇒ (𝐶𝐶, 00, 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 = 0)

-2ème possibilité le système décrira les états suivants:

(𝐵𝐵, 01, 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 = 1) ⇒ (𝐷𝐷, 11(𝑜𝑜𝑠𝑠 10), 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 = 1(𝑜𝑜𝑠𝑠 0)) ⇒ (𝐶𝐶, 00, 𝑠𝑠𝑜𝑜𝐶𝐶𝑒𝑒𝑖𝑖𝑒𝑒 =

0).


80

c) Lorsque les variables d'entrées ont des valeurs identiques le système décrit

les états "𝑎𝑎 ⇒ 𝑏𝑏 ⇒ 𝑑𝑑 ⇒ 𝑓𝑓 ⇒ 𝑎𝑎",𝑑𝑑𝑎𝑎𝑐𝑐𝑠𝑠 𝐶𝐶𝑒𝑒 𝑐𝑐𝑎𝑎𝑠𝑠 𝑐𝑐𝑜𝑜𝑐𝑐𝑒𝑒𝐶𝐶𝑎𝑎𝑖𝑖𝐶𝐶𝑒𝑒 𝑖𝑖𝐶𝐶 𝑑𝑑é𝑐𝑐𝐶𝐶𝑖𝑖𝑒𝑒 "𝑎𝑎 ⇒ 𝑐𝑐 ⇒ 𝑒𝑒 ⇒

𝑔𝑔 ⇒ 𝑎𝑎". Sur le diagramme il "est clair de remarquer que le système joue le rôle

d'un comparateur de séquence (ou détecteur de séquences identiques de quatre

bits sur deux canaux différents.

Exercice N°14.

a) Considérons le graphe de la fig.14.1.

Dans le diagramme des états de la fig.14.1 on dénombre deux états stables;

𝑦𝑦0 𝑒𝑒𝑒𝑒 𝑦𝑦1. Si nous considérons que le système est dans l'état stable 𝑦𝑦0, alors l'état

d'entrée est 𝑥𝑥0 (ce qui correspond, si x est la variable d'entrée à:𝑥𝑥 = 0) et l'état de

sortie est "0".

Si l'état d'entrée change c'est-à-dire que la variable x passe de "0" à "1", le

système va évoluer vers l'état 𝑦𝑦2. Comme cet état est un état instable, le système va

continuer à évoluer vers l'état 𝑦𝑦3 (flèche de gauche sur le diagramme car elle est

libéllée 𝑥𝑥1). Comme ce dernier est instable, lui aussi, le système va continuer vers


81

𝑦𝑦1 où il demeurera tant que x=1. Au niveau des états internes 𝑦𝑦3 𝑒𝑒𝑒𝑒 𝑦𝑦1 la sortie

prend la valeur "1".

Il est possible de le ramener à son état initial. En effet si nous annulons l'effet de x

(c'est-à-dire mettre x à "0"), le système va décrire les états successifs 𝑦𝑦1 , 𝑦𝑦2, 𝑒𝑒𝑒𝑒 𝑦𝑦3

pour arriver à l'état initial 𝑦𝑦0 où il se stabilisera.

b) Considérons, maintenant, le graphe de la fig.14.2. Si le système est

dans l'état stable 5, l'état d'entrée appliqué est:10(si les variables d'entrées

sont désignées par m et n, alors m=1 et n=0). Pour faire évoluer le système

vers l'état stable 3, nous avons deux possibilités:

1ère possibilité: On applique au système les états d'entrées successifs

suivants: mn=11(état 4)-01(état 2)-00(état 1)-10(état 3).

2ème possibilité: on applique les états suivants: mn=00(état 6)-01(état 2)-

00(état 1)-10(état 3).

Le diagramme de la fig.14.2 est sous forme standard car tous les arcs

aboutissant à un état interne portent le même état d'entrées. Dans ces conditions

ce diagramme peut être représenté par la figure ci-dessous (les entrées sont

désignées par m et n, la sortie par S).


82

Le nombre de variables internes (k) est tel que:

2𝐶𝐶 ≥ 6( 𝑐𝑐𝑜𝑜𝑚𝑚𝑏𝑏𝐶𝐶𝑒𝑒 𝑑𝑑′é𝑒𝑒𝑎𝑎𝑒𝑒𝑠𝑠 𝑖𝑖𝑐𝑐𝑒𝑒𝑒𝑒𝐶𝐶𝑐𝑐𝑒𝑒𝑠𝑠) ⇒ 𝐶𝐶 ≥ 𝐶𝐶𝑜𝑜𝑔𝑔(6)𝐶𝐶𝑜𝑜𝑔𝑔(2) ⇒ 𝐶𝐶 = 3(𝐶𝐶 é𝑒𝑒𝑎𝑎𝑐𝑐𝑒𝑒 𝑒𝑒𝑐𝑐𝑒𝑒𝑖𝑖𝑒𝑒𝐶𝐶).

c) Dans le diagramme de la fig.14.3, la première remarque qu'on peut faire

d'emblée est que, lorsque le système est dans l'un des états : 4, 5, 6, 9 ou 10, il ne

peut pas revenir vers les états 1, 2, 3, 7, et 8.

Donc si le système est dans l'état stable 6, il ne peut pas revenir vers l'état 2.

On suppose, maintenant, que le système est dans l'état stable (1,00), si on

applique les états d'entrée successifs suivants:

ab: 01 → 11 → 10 → 00 → 01 → 11 → 01

Le système décrira les états internes et de sortie successifs suivants:

Etats internes: 4 → 5 → 6 → 9 → 10 → 5 → 10

Etats de sortie: 1 → 0 → 0 → 0 → 1 → 0 → 1


83

En analysant le diagramme des états de la fig.14.3 on constate, à première vue,

que les états 3 et 7 sont équivalents car ils portent le même état d'entée et le même

état de sortie. Il n'en est rien. Ces états sont incompatibles. En effet les états futurs

4 et 8 des états présents 3 et 7 sont incompatibles puisqu'ils n'ont pas les mêmes

sorties. Ceci entraîne la non équivalence de 3 et 7. Comme on peut le remarquer,

les états 8 et 7 ne reçoivent aucune flèche des autres états. Ce qui veut dire qu'ils

sont interdits. Leur occurrence ne peut se réaliser que pendant l'alimentation du

système.

Qu'on est-il des états 4 et 10. Ces états ont les mêmes états d'entrées, les

mêmes états de sortie et les mêmes états futurs, ils sont compatibles et le

diagramme peut être simplifié et prendre la forme de la fig.14.4

Exercice N°15.

Etant donné les tables des états des fig.15.1, 15.2 et 15.3. Cherchons les

classes de compatibles ( classes d’équivalence : ensmble d’états équivalents)


84

a) Classes de compatibles.

Pour déterminer les classes de compatibles nous allons, tout d'abord,

dresser la grille des P.I. de chacune d'elles. Ces grilles ont l'aspect d'une matrice

triangulaire fig.15.4, 15.5 et 15.6 qui permettent de déterminer l'ensemble des

classes de compatibles (classes d'équivalences d'états). Ensuite nous établirons le

polygone des classes afin de déterminer les classes de compatibles maximales.


85

En inspectant les différentes grilles des P.I. on peut extraire les classes de

compatibles suivantes:

Pour la première table on a les classes suivantes:

(1,2)(1,3)(1,5)(2,3)(2,5)(3,5)(4,6)(4,7)(6,7)

Pour la deuxième table on a les classes suivantes:

(2,3)(2,6)(2,7)(3,4)(3,6)(3,7)(4,5)(4,7)(4,8)(5,8) (6,7)

Et pour la troisième on a les classes suivantes:

(1,2)(1,3)(1,5)(2,3)(2,5)(3,5)(4,5)(4,6)(4,7)(4,8) (5,8)

b) Ces classes de compatibles sont représentées par les polygones des classes

des fig.15.5 ,15.7 et 15.9 d'où l'on extrait les classes de compatibles maximales à

savoir:

Pour la première table on a les classes de compatibles maximales suivantes:

(1,2,3,5)(4,6,7)


86

Pour la deuxième table on a les classes de compatibles maximales

suivantes:

1(2,3,6,7)(4,5,8)(3,4,7)

Pour la troisième table on a les classes de compatibles maximales

suivantes:

(1,2,3,5)(4,5,8)(4,6)(4,7)

c) Tables des états réduites.

Posons :

A=(1,2,3,5) et B=(4,6,7) pour la première table.

A=1, B=(2,3,6,7), C=(4,5,8) et D=(3,4,7) pour la deuxième table .

Et A=(1,2,3,5), B=(4,5,8), C=(4,6) et D=(4,7) pour la troisième.

Les matrices réduites sont données par les fig.15.10, 15.11 et 15.12 correspondant aux matrices des fig.15.1, 15.2 et 15.3.

Exercice N°16.

Soient les matrices des états des fig.16.1 et 16.2.


87

a) Courses critiques.

Si nous analysons les états de la première table, on constate que les

états transitoires 1, 3 ne sont pas adjacents à leurs états stables d'où

naissances de "courses". Ces courses sont critiques car, si l'adjacence n'est

pas réalisée entre les états stables et leurs états transitoires, le système se

trouvant dans l'état transitoire 1 évoluera inévitablement vers l'état stable 3.

Et il en est de même pour l'état 3 qui, lui, évoluera vers l'état stable 1.

Pour la matrice de la fig.16.2, seul l'état transitoire 1 peut engendrer une

course. Elle peut être critique si son codage ne respectera pas les règles

d'adjacences. Pour éviter cette course critique nous veillerons à ce que la

case de la ligne h, contigüe à l'état transitoire 1, comportera un état

transitoire direct. Ensuite, par un codage approprié, nous imposerons au

système d'évoluer vers cet état à partir de l'état transitoire 1 de la ligne g.

b) Etude des adjacences

Pour la fig.16.1 les adjacences à réaliser sont;

La matrice réduite fusionnée donnée possède 04 lignes, donc deux

variables internes sont nécessaires pour son codage. Soient x et y ces variables.


88

Alors la matrice des adjacences est donnée par la fig.16.3 et, par conséquent,

ceci nous conduit à la matrice ordonnée de la fig.16.4.

c) Expressions logiques des fonctions secondaires.

La matrice assignée du système est donnée par la fig.16.5. Celles des

fonctions secondaires X et Y sont données, respectivement, par les fig.16.6 et 16.7.

Les expressions logiques, relatives aux bouclages figurant sur les matrices, qui

en découlent, sont:

𝑋𝑋 = 𝑐𝑐𝑥𝑥 + 𝑚𝑚�𝑐𝑐𝑦𝑦� + 𝑚𝑚�𝑐𝑐�𝑦𝑦 = 𝑐𝑐𝑥𝑥 + 𝑚𝑚�(𝑐𝑐⨁𝑦𝑦)

𝑌𝑌 = 𝑥𝑥𝑦𝑦 + 𝑚𝑚𝑥𝑥 + 𝑐𝑐�𝑦𝑦 = 𝑥𝑥(𝑚𝑚 + 𝑦𝑦) + 𝑐𝑐�𝑦𝑦

Quant à la table des états de la fig.16.2, l' adjacence des états stables

avec ceux de leurs états transitoires est respectée sauf pour l'état transitoire

1. Nous créerons un état transitoire 1 dans la ligne h comme l'indique la

matrice ordonnée de la fig.16.8. La matrice assignée correspondante est


89

donnée par la fig.16.9 et celles des fonctions secondaires par les fig.16.10,

16.11 et 16.12.

Les expressions de X, Y et Z sont données par les relations suivantes:

𝑋𝑋 = 𝑥𝑥(𝑦𝑦 + 𝑧𝑧) + 𝑚𝑚�𝑦𝑦𝑧𝑧̅ ; 𝑌𝑌 = 𝑦𝑦(𝑧𝑧̅ + 𝑐𝑐�) + 𝑚𝑚(𝑥𝑥 + 𝑦𝑦) + 𝑚𝑚��̅�𝑥𝑧𝑧 ;

𝑍𝑍 = 𝑚𝑚 + 𝑧𝑧(𝑦𝑦 + �̅�𝑥 + 𝑐𝑐) ;


90

Exercice N°17.

Etant donné le circuit de la fig.17.1 représentant une structure séquentielle utilisant des mémoires explicites, en l'occurrence deux bascules D.

1) Dénombrement des différentes variables et fonctions.

• Variables d'entrée: x

• Variables internes : 𝑦𝑦1, 𝑦𝑦2

• Fonctions secondaires : 𝑌𝑌1, 𝑌𝑌2

• Fonction de sortie : z

2) Expressions logiques de 𝑌𝑌1, 𝑌𝑌2 𝑒𝑒𝑒𝑒 𝑧𝑧

𝑌𝑌1 = 𝐷𝐷1 = 𝑦𝑦�1; 𝑌𝑌2 = 𝐷𝐷2 = 𝑦𝑦�2 ; 𝑧𝑧 = 𝑥𝑥: 𝑦𝑦1𝑦𝑦2 𝐶𝐶𝐶𝐶1 = 𝑥𝑥𝑦𝑦2 ; 𝐶𝐶𝐶𝐶2 = 𝑥𝑥

3) Chronogrammes de ; 𝑥𝑥 , 𝑦𝑦1, 𝑦𝑦2, 𝑌𝑌1, 𝑌𝑌2, 𝐶𝐶𝐶𝐶1 ,𝐶𝐶𝐶𝐶2 𝑒𝑒𝑒𝑒 𝑧𝑧


91

4) Table des transitions et matrice assignée.

Puisque nous avons deux variables internes 𝑦𝑦1, 𝑦𝑦2 et une variable d'entée x,

la table des états assignée comportera deux colonnes et quatre lignes. En

représentant les trois fonctions sur une même table de KARNAUGH on aboutit à

la fig.17.3. . La matrice des transitions est, d'amblée, immédiate (fig.17.4).

Exercice N°18.

Soient les équations des fonctions internes et de sortie qui régissent le

fonctionnement d'une structure séquentielle:


92

𝑌𝑌1 = 𝑥𝑥⨁𝑦𝑦1 ; 𝑌𝑌2 = 𝑥𝑥 + 𝑦𝑦1 + 𝑦𝑦2 ; 𝑧𝑧 = 𝑥𝑥𝑦𝑦1𝑦𝑦2

1) Logigramme de la structure à l'aide de bascules "D".

La structure donnée possède deux fonctions secondaires Y1 et Y2 , donc deux

variables internes y1et y2 . Comme le nombre de bascules "k" est lié au nombre

d'états internes (nombre de combinaisons des variables internes y1et y2) par la

relation 2𝐶𝐶 ≥ 𝑎𝑎𝑠𝑠 𝑐𝑐𝑜𝑜𝑚𝑚𝑏𝑏𝐶𝐶𝑒𝑒 𝑑𝑑′é𝑒𝑒𝑎𝑎𝑒𝑒𝑠𝑠 𝑖𝑖𝑐𝑐𝑒𝑒𝑒𝑒𝐶𝐶𝑐𝑐𝑒𝑒𝑠𝑠 = 4 , implique que 𝐶𝐶 = 2. Donc le

bloc mémoire est constitué de deux bascules "D" dont les liaisons avec le bloc

combinatoire sont représentées par les équations données. Le logigramme

correspondant est donné par la fig.18.1

2) Représentation de Y1 et Y2 sur une même table de KARNAUGH.

La matrice assignée représentant les états futurs de Y1 et Y2 est une

matrice comportant quatre lignes (deux variables internes y1et y2) et deux

colonnes (une variable d'entrée x). Les fig.18.2, 18.3 et 18.4 représentent,

respectivement, la matrice assignée, la matrice réduite et le diagramme des états

du système donné.


93

Si nous nous référons au diagramme des états on peut apporter une analyse

instructive liée au fonctionnement de notre système. En effet, d'après le

diagramme des états il est facile de remarquer que ce dernier, si le système est

considéré comme asynchrone, possède deux états stables conditionnés par les

états d'origines. Si le système est dans l'état initial "a" et qu'on active l'entrée "x"

le système évolue vers l'état stable "b". En désactivant l'entrée "x" le système

évolue vers "c" puis revient vers "b" effectuant, ainsi, des allées et retour vers ces

deux états tant que "x=0". Si, entre temps la variable "x" est activée (x=1), alors

le système va se stabiliser soit dans l'état "b" soit dans l'état "c".

Exercice N°19.

Considérons le montage de la fig.19.1

1) Les équations logiques de 𝐽𝐽1 , 𝐾𝐾1, 𝐽𝐽2 ,𝐾𝐾2 𝑒𝑒𝑒𝑒 𝑍𝑍.

𝐽𝐽1 = 𝑥𝑥𝑦𝑦2 ; 𝐾𝐾1 = �̅�𝑥 ; 𝐽𝐽2 = 𝑥𝑥 ; 𝐾𝐾2 = �̅�𝑥𝑦𝑦�1; 𝑍𝑍 = 𝑥𝑥𝑦𝑦2 𝑦𝑦1


94

2) Les chronogrammes de 𝑥𝑥 , 𝐽𝐽1 , 𝐾𝐾1, 𝐽𝐽2 ,𝐾𝐾2 ,𝑦𝑦1,𝑦𝑦2 𝑒𝑒𝑒𝑒 𝑍𝑍 sont donnés par la

fig.19.2 dans le cas où l'état initial est : 𝑦𝑦0 = 00.

3) En se référant aux chronogrammes en remarque que ce circuit réalise la

fonction de comptage. Lorsque "x=0" le compteur est bloqué. Lorsque "x=1"

le compteur commence à compter de "0" à "3". Lorsque le compteur atteint

l'état 3 (𝑦𝑦1 = 𝑦𝑦2 = 1) , une impulsion est générée à la sortie "z", puis il se


95

bloque tant que "x=1". Lorsque "x" revient à "o", le comteur est remis à "0"

et il attend le prochain niveau HAUT de "x" pour reprendre le comptage.

4) Table des états futurs et de sortie et diagramme des états.

La structure donnée possède une variable d’entrée (x) et deux variables

internes (y1 et y2), donc la matrice des états possèdera deux colonnes pour les

états d’entrée et quatre lignes pour les états internes. En se référant aux

chronogrammes précédants il est facile de les traduire sous forme de table des

états (fig.19.3.) ou diagramme des états (fig.19.4.).

Exercice N°20.

Soit le système séquentiel de la fig.20.1. Ce système possède une entrée e,

deux variables internes x et y et une sortie S. Il est réalisé à l'aide de mémoires

explicites, en l'occurrence, des bascules J-K.

x1/0


96

1) Equations des différentes fonctions.

On a 5 équations. Quatre pour les entrées des bascules; 𝐽𝐽1, 𝐾𝐾1, 𝐽𝐽2, 𝐾𝐾2 et

une équation pour la sortie S. Ces équations peuvent être tirées directement du

schéma. En effet on a:

𝐽𝐽1 = 𝑒𝑒𝑦𝑦 ; 𝐾𝐾1 = 𝑒𝑒𝑦𝑦� ; 𝐽𝐽2 = 𝑒𝑒̅ ; 𝐾𝐾2 = 𝑥𝑥 ; 𝑆𝑆 = 𝑥𝑥𝑦𝑦�

2) Table des excitations secondaires de ce circuit.

Pour dresser la table des états secondaires du circuit, il faut tout d'abord

dresser les tables des entrées des bascules, puis les tables des transitions , ensuite

la matrice assignée.. Ceci dit ceci fait. A partir des équations des entrées des

bascules trouvées précédemment on dresse quatre tables de KARNAUGH de 8

cases chacune. La fig.20.2 donne la représentation des entrées des bascules. Les

fig.20.3 et 20.5 donnent, respectivement, la matrice des transitions et la matrice

assignée.


97

Exercice N°21.

a) Diagramme des phases de la structure logique qui permet de donner une

sortie " S = 1" lorsque la somme des bits valant "1", dans une séquence

d'entrée répétitive de 3 bits est 2.


98

b) Tables des transitions.

Exercice N°22.

Le problème posé est celui de la conception d'un compteur aléatoire et,

plus précisément, celui d'un générateur de séquence, en l'occurrence la

séquence suivante: 5, 1, 3, 2, 6, 4, 5, etc.

1) Détermination du nombre de bascules nécessaires (J-K ou D) et le bloc

combinatoire.

a) Nombre de bascules.

1

1 1

1 1 1 1

0/0

0/0

0/0

1/0

1/0

1/0 0/0

0/0 1/0 1/1 0/0 1/1 0/1 1/0


99

Le nombre de bascules est donné par la relation 2𝐶𝐶 ≥ 𝑁𝑁 (où: k est le nombre de

bascules et N représente le plus grand nombre dans la série donnée).

Dans notre cas N=6 implique 2𝐶𝐶 ≥ 6 𝑑𝑑𝑜𝑜𝑐𝑐𝑐𝑐 𝐶𝐶 ≥ 3 𝑝𝑝𝑠𝑠𝑖𝑖𝑠𝑠𝑞𝑞𝑠𝑠𝑒𝑒 23 = 8 ≥ 6 . Il nous

faut, donc, trois bascules. Soient A, B et C ces trois bascules et 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 𝑒𝑒𝑒𝑒 𝑄𝑄𝐶𝐶 leurs

sorties respectives.

b) Détermination du bloc combinatoire.

Etablissons, maintenant, la table des états de ce générateur en considérant

𝑄𝑄𝑋𝑋 comme état présent et 𝑄𝑄𝑋𝑋+ son état futur relatif à la sortie 𝑄𝑄 de la bascule X

(X=A, B ou C). Il vient, donc, la table des états de la fig.22.1 et sa matrice

assignée de la fig.22.2. Puisque l'état (000)2 est interdit pour le générateur, il

faudra, à la mise sous tension, imposer un état futur appartenant à la séquence.

Deux procédés sont possibles:

1er procédé: Imposer un état de la séquence (5, 1, 3, 2, 6, 4) en utilisant des

circuits RC (voir exercice N°11) aux entrées asynchrones des bascules.

2ème procédé: Imposer un état futur appartenant à l'ensemble des {5, 1, 3, 2, 6, 4},

lorsque la combinaison interdite apparaît.

Par exemple: Si l'état présent 𝑄𝑄𝐶𝐶𝑄𝑄𝐵𝐵𝑄𝑄𝐴𝐴 = 000 apparaît , il faudra imposer un

état futur égal à 𝑄𝑄𝐶𝐶+𝑄𝑄𝐵𝐵+𝑄𝑄𝐴𝐴+ = 101 ⨁ 001 ⨁ 011 ⨁ 010 ⨁ 110 ⨁ 100. En

remarquant que si on fixe deux variables la troisième peut être indifférente. L'état

qui a été considéré, pour l'établissement de la matrice assignée de la fig.22.2, est

X01. On aurait pu choisir l'un des états suivants: 01X, 10X, X10, ou bien 1X0. Le

même raisonnement s'applique à l'état (111). L' état futur qui a été prévu est X01

(c’est-à-dire 1 ou 5; état appartenant à la séquence).


100

La table des transitions du générateur de séquences est donnée par la fig.22.3.

Les matrices des entrées 𝐽𝐽𝐶𝐶 , 𝐾𝐾𝐶𝐶 , 𝐽𝐽𝐵𝐵 , 𝐾𝐾𝐵𝐵 , 𝐽𝐽𝐴𝐴 𝑒𝑒𝑒𝑒 𝐾𝐾𝐴𝐴 sont données par la

fig.22.4. et le logigramme correspondant par la fig.22.5


101

Fig.22.4

𝐽𝐽𝐶𝐶 = 𝑄𝑄𝐴𝐴��, 𝐾𝐾𝐶𝐶 = 𝑄𝑄𝐴𝐴 ; 𝐽𝐽𝐵𝐵 = 𝑄𝑄𝐶𝐶��𝑄𝑄𝐴𝐴 ; 𝐾𝐾𝐵𝐵 = 𝑄𝑄𝐶𝐶 ; 𝐽𝐽𝐴𝐴 = 𝑄𝑄𝐵𝐵��; 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵

Exercice N°23. Corrélateur de mots.

1) Diagramme des états.

Le système, dont il est question, possède deux entrées et une sortie. Soient,

par exemple, x1 et x2 ses entrées et Z sa sortie. Nous avons donc deux séquences

d’entrée sur les canaux A et B – de la forme suivante:


102

Impulsion d’Horloge : 1234 1234 1234 1234 1234 etc.

Canal A (variable x1 ) : 1101 1111 1000 1110 0001 etc.

Canal B (variable x2 ) : 0001 1101 0011 1111 0001 etc.

Sortie (Z) : 0000 0000 0000 0000 0001 etc.

Il s’agit de comparer le premier mot de quatre bits du canal A au mot

correspondant du canal B, et ainsi de suite, et d’obtenir une sortie égale à «1»

lorsque «A=B» (cas du dernier mot : «0001» de l’exemple ci-dessus).

La fig.23.1 donne le diagramme des états du problème donné. Ce

diagramme tient compte de toutes les combinaisons d’entrées possibles se

présentant sur les deux canaux A et B, c’est-à-dire 00-01-10-11, à chaque étape

du procédé pour chaque état. Par ailleurs, il faut noter que l’examen du mot de 4

bits nécessite, au moins, 4 états internes différents.

En établissant le diagramme des états, il est judicieux de s’attacher à la

séquence des entrées désirée (c’est-à-dire celle qui donne « 1 » à la sortie Z ;

transitions représentées par les flèches doubles).

Il faut se rappeler, à l’occasion, que chaque combinaison des variables

d’entrées provoque l’évolution du système d’un état interne vers un autre état

interne, à moins que l’existence d’un état interne identique ne soit évidente.

Pour des mots identiques, il résulte un diagramme qui passe par les états 1,

(2,3), (5,6), (8,9,10,11) uniquement. Par exemple, si le mot 0001 apparaissait sur

les deux entrées, le trajet à travers le diagramme des états, partent de l’état initial

1, passerait par les états 3, 5, 8 et reviendrait à l’état 1. Par ailleurs, dès que l’on

a des valeurs différentes de x1 et x2, les mots ne peuvent plus être identiques et il

faut attendre le mot suivant ; c’est la raison pour laquelle on emprunte les trajets

qui passent par les états 4, 7 et 12. Ils peuvent être atteints à n’importe quel

moment de la comparaison pour deux mots à 4 bits.


103

fig.23.1. Diagramme des états

2. Table des états.

La transcription du diagramme des états sous forme de table des états

conduit à la fig.23.2. Si l’on observe bien la table des états, on remarque que

cette méthode de définition du problème conduit à un nombre d’états

redondants ; en effet, dans cet exemple, on attribue plus d’états qu’il n’est

nécessaire pour définir la fonction logique de sortie désiré - Ainsi les états

internes 8, 9, 10 et 11 sont équivalents sous toutes leurs formes - de même que les

états (2,3) et (5,8).

Dans un système complexe, il est presque impossible de ne pas introduire

des états redondants lors de la conception ; Il existe, fort heureusement, des

algorithmes qui peuvent être employés pour minimiser les états de la table. Dans

le cas des systèmes logiques simples nous nous contenterons d’utiliser la table des

implications.

00,11/1

00/ 0

00/ 0

11/ 0

11/ 0

01,10/ 0 01,10/ 0

00,11/1

01,10/ 0

00,11/1

01,10/ 0 01,10/ 0

00,11/1

11/ 0

00/ 0

01,10/ 0

01,10/ 0

01,10/ 0

1

4 2 3

5 6 7

8 9 12

10

11

11/ 0 00/ 0

00÷11/ 0

00÷11/ 0

00÷11/ 0

00/ 0

11/ 0

01,10/ 0


104

ETATS INTERNES PRESENTS

ETATS D’ ENTREES

00 01 11 10 00 01 11 10 1 2 3 4 5 6 7 8 9 10 11 12

3 4 2 4 5 7 6 7 5 7 6 7 7 7 7 7

8 12 9 12 10 12 11 12 12 12 12 12

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0

ETATS INTERNES FUTURS ETATS DE SORTIE

Fig.23.2. Tables des états pour le corrélateur de mots.

3. Matrice des états réduite.

Puisque la table des états de la fig.23.2 possède 12 états, il est nécessaire

d’établir une table des implications ayant :

𝐶𝐶122 =

12!2! (12 − 2)!

= 66 𝑐𝑐𝑎𝑎𝑠𝑠𝑒𝑒𝑠𝑠

La fig.23.3 montre la table des implications et l’ensemble des classes de

compatibles qui en résulte.

L’inspection de la table ci-dessus révèle que nous avons huit classes de

compatibles : (2,3), (8,9), (8,10), (8,11), (9,10), (9,11), (10,11) et(5,6).


105

Les classes de compatibles maximales sont données par le polygone des

classes de la fig.23.5.

Fig.23.5. Polygone des classes

3 2

5

6 8

11

10

9


106

On Dénombre trois classes de compatibles maximales : (5,6), (2,3) et (8,9,10,11).

La machine sera, donc, décrite par un ensemble de classes de compatibles

maximales incluant tous les états initiaux :

M.S.=(1)(2,3)(4)(5,6)(7)(8,9,10,11)(12)

Notons qu’une classe de compatibles peut consister en un seul état,

équivalent à lui-même. Cet ensemble M.S. de classes de compatibles maximales,

définit une partition de l’ensemble des états internes,

S=(1,2,3,4,5,6,7,8,9,10,11,12), puisque l’intersection de n’importe quelle paire

de bloc de la fonction M.S. est disjointe

Remarque : Ce résultat est attendu, car le système est complètement spécifié. Si le

système était incomplètement spécifié, on aurait aboutit à un recouvrement au lieu

d’une partition.

La machine qui était décrite par 12 états internes ne compte plus que 7

états. Donc la matrice réduite ne comportera que 7 lignes au lieu de 12. Fig.23.6.

ETATS

INTERNES PRESENTS

ETATS D’ ENTREES. 00 01 11 10 00 01 11 10

a=(1) b=(2,3) c=(4)

d=(5,6) e=(7)

f=(8,9,10,11) g=(12)

b c b c d e d e e e e e f g f g g g g g a a a a a a a a

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0

ETATS INTERNES FUTURS ETATS DE SORTIE

Fig.23.6. Table des états réduite. 4 Matrice ordonnée. Etude des adjacences.


107

Pour satisfaire les exigences de la solution minimale, on choisit un code

qui doit obéir aux deux règles suivantes :

1ère règle : Si deux états internes présents, aux moins, ont les mêmes états futurs,

ils doivent être rendus adjacents par l’assignement.

2ème règle : A deux états futurs qui suivent un état interne présent, il faut

attribuer un code adjacent.

S’il y a contradiction entre les deux règles, la première doit avoir la priorité.

Reportons nous à la fig.23.6. et essayons de déterminer les adjacences à réaliser.

La première règle nous impose les adjacences suivantes :

ETATS PRESENTS ETATS FUTURS A RENDRE ADJACENTS

a (b, c) b (e, d) c (e) d (f, g) e (g) f (a) g (a)

Les états à rendre adjacents sont : (b, c), (e, d) et (f, g).

Quant à la deuxième règle, elle nous impose les adjacences suivantes :

ETATS FUTURS ETATS PRESENTS A RENDRE ADJACENTS a (f, g) b (a) c (a) d (b) e (b, c) f (d) g (e, d)



108

Les deux règles étant en accord, on peut choisir dans ces conditions un code

qui devra respecter les adjacences définies précédemment.

Puisqu’il s’agit d’une matrice à sept lignes, il nous faudra donc trois

bascules (trois variables internes y1, y2, y3 représentant les sorties des trois

bascules B1, B2, B3 pour coder ces sept états.

Ceci nous conduit à établir la table des adjacences de la fig.23.7 où les

adjacences des états ; (b, c), (e, d) et (f, g) ont été réalisées en fonctions des

variables internes y1, y2, y3.

L’inspection de cette table montre qu’il faudra attribuer aux états a, b, c,

d, e, f, g les codes respectifs ci-après : 000, 010, 110, 101, 100, 011 et 111 (y1 est

considérée comme la variable ayant le poids le plus fort et y3 le poids le plus

faible).

En réordonnant les lignes de la matrice de la fig.23.6 et en tenant compte

des adjacences à réaliser, nous aboutissons à la matrice de la fig.23.8.

b c b c 0 0 0 0 a a a a 1 0 1 0 d e d e 0 0 0 0 e e e e 0 0 0 0 a a a a 0 0 0 0 f g f g 0 0 0 0 g g g g 0 0 0 0

a b c e - f g d

y1 y2

y3 Fig.23.7. Matrice des adjacences

Fig.23.8. Matrice ordonnée.

x1 x2

y1 y2 y3 Y1Y2Y3 Z


109

5. Matrice des transitions.

Elle s’obtient à partir de la matrice des états précédente, en considérant

l’état présent et l’état futur de chaque bascule et en remplaçant l’état futur par la

transition S0 si la sortie Q reste à " 0 " , par S1 si Q reste à « 1 », par T1 si Q

passe de « 0 » à « 1 » et par T0 si Q passe de « 1 » à « 0 ». C’est ainsi que la

matrice de la fig.23.9 a été obtenue.

S0T1S0 T1T1S0 S0T1S0 T1T1S0 0 0 0 0

S0T0T0 S0T0T0 S0T0T0 S0T0T0 1 0 1 0 T1T0T1 T1T0S0 T1T0T1 T1T0S0 0 0 0 0 S1T0S0 S1T0S0 S1T0S0 S1T0S0 0 0 0 0 T0T0T0 T0T0T0 T0T0T0 T0T0T0 0 0 0 0 T0T1S1 S1T1S1 T0T1S1 S1T1S1 0 0 0 0 S1T1T1 S1T1T1 S1T1T1 S1T1T1 0 0 0 0

Y1Y2Y3 Z Fig.23.9 Matrice des transitions des bascules B1B2B3.

6. Matrices et expressions logiques des entrées des bascules.

L’établissement des tables de KARNAUGH des entrées des différentes bascules se fera à l’instar des systèmes asynchrones et conformément à la table des transitions de la bascule considérée; R-S, J-K ou D.

a) S’il s’agit de matérialiser le système à l’aide des bascules J-K , les expressions à déterminer sont celles des entrées J1, K1, J2, K2, J3, K3 dont les tables de KARNAUGH sont données par les fig.23.10 a, b, c, d, e, f et g.

y1 y2 y3

x1 x2

x1 x2


110

Fig.23.10. Matrices des excitations des entrées des bascules J-K.


111

Les différents bouclages nous conduisent aux équations suivantes :

𝐽𝐽1 = 𝑦𝑦�3(𝑦𝑦2 + (𝑥𝑥1⨁𝑥𝑥2) ); 𝐽𝐽2 = 1; 𝐽𝐽3 = 𝑦𝑦�1𝑦𝑦2 + 𝑦𝑦1𝑦𝑦�2(𝑥𝑥1⨁𝑥𝑥2��)

𝐾𝐾1 = 𝑦𝑦3(𝑦𝑦2 + (𝑥𝑥1⨁𝑥𝑥2��)); 𝐾𝐾2 = 1; 𝐾𝐾3 = 𝑦𝑦2

Pour la fonction de sortie Z ; En se reportant à la fig.23.9, il est facile

d’extraire de la matrice de sortie la fonction Z. L’expression logique de cette

dernière est:

𝑍𝑍 = 𝑦𝑦�1𝑦𝑦3(𝑥𝑥1⨁𝑥𝑥2��)

b) S’il s’agit de matérialiser le système à l’aide de bascules D, les

expressions à déterminer sont celles des entrées D1, D2 et D3 dont les tables de

KARNAUGH sont données par les fig.23.11 a, b et c. Les différents bouclages

nous conduisent aux expressions logiques ci-dessous :

𝐷𝐷1 = 𝑦𝑦�1𝑦𝑦3 + 𝑦𝑦�2(𝑥𝑥1⨁𝑥𝑥2) + 𝑦𝑦2𝑦𝑦�3(𝑥𝑥1⨁𝑥𝑥2��) ;

𝐷𝐷1 = 𝑦𝑦�2 + 𝑦𝑦�1𝑦𝑦�3(𝑥𝑥1⨁𝑥𝑥2); 𝐷𝐷3 = 𝑦𝑦1𝑦𝑦�2 + 𝑦𝑦�1𝑦𝑦2𝑦𝑦�3(𝑥𝑥1⨁𝑥𝑥2��)


112

7. Logigramme à l’aide de bascules J-K.

Exercice N°24.

Le système à synthétiser est un système à une entrée "x" et une sortie "S".

Cette entrée reçoit une information série de longueur indéterminée. La structure

devant analyser cette information doit reconnaître une séquence bien déterminée,

en l'occurrence, "101" (5 en décimal). La première étape consiste à déterminer

l'ensemble des états du système en établissant le diagramme des états

correspondant. Ensuite ce diagramme sera traduit sous forme de table des états et

ainsi de suite. Tout ceci est montré dans ce qui suit.

a) Diagramme des états.

Diagramme des états pour la reconnaisance de 101.

0/0

1/0

0/0

1/0 0/0 1/1

1/0

1 2 3 4 0/0

x/S


113

f) Equations des entrées des bascules.

Bascules R-S. Bascules J-K . Bascule D.

𝑆𝑆1 = �̅�𝑥𝑦𝑦�1𝑦𝑦2 𝐽𝐽1 = �̅�𝑥𝑦𝑦2 𝐷𝐷1 = �̅�𝑥𝑦𝑦�1𝑦𝑦2 + 𝑥𝑥𝑦𝑦1𝑦𝑦2 𝑅𝑅1 = 𝑦𝑦1𝑥𝑥𝑦𝑦2�� 𝐾𝐾1 = 𝑥𝑥𝑦𝑦2�� 𝐷𝐷2 = 𝑦𝑦�1𝑦𝑦2 + 𝑥𝑥𝑦𝑦�2 𝑆𝑆2 = 𝑥𝑥𝑦𝑦�2 𝐽𝐽2 = 𝑥𝑥 𝑆𝑆 = 𝑥𝑥𝑦𝑦1𝑦𝑦2 𝑆𝑆2 = 𝑦𝑦1𝑦𝑦2 𝐾𝐾2 = 𝑦𝑦1

Logigramme.


114

Exercice N°25.

Considérons les chronogrammes de la fig.25.1 ou les signaux A, B et C

sont déphasés, entre eux, de 𝜋𝜋/3.

Fig.25.1

1) Concevoir un circuit séquentiel capable de générer ces trois signaux en

respectant les différents déphasages revient, tout simplement à concevoir un

générateur de séquences synchrone dont les états sont imposés par les

chronogrammes ci-dessus. Si nous analysons les chronogrammes donnés, on

constate que la série de nombre à générer est : 1,3,7,6,4,0,1,etc. (si nous

considérons que A comme le BLMS et C le BLPS) ou bien la série :

4,6,7,3,1,0,4, etc (si nous considérons que A comme le BLPS et C le BLMS).

Connaissant la série de nombre à générer, il faut déterminer le nombre de

bascules nécessaires puis établir la table des états du générateur de séquences.

t

t

t

A

B

C


115

a) Nombre de bascules.

Si N est le nombre le plus grand de la séquence à générer, le nombre "k" de

bascules est donné par :2𝐶𝐶 ≥ 𝑁𝑁. Dans notre cas N=7 donc = 𝐶𝐶𝑜𝑜𝑔𝑔7 ∕ 𝐶𝐶𝑜𝑜𝑔𝑔2 = 2,8 .

Comme k est un entier on prendra k=3. Par conséquent il nous faut trois bascules.

Soient A, B et C ces bascules dont les entrées pour A sont 𝐽𝐽𝐴𝐴 𝑒𝑒𝑒𝑒 𝐾𝐾𝐴𝐴 ;𝑝𝑝𝑜𝑜𝑠𝑠𝐶𝐶 𝐵𝐵 ∶𝐽𝐽𝐵𝐵 𝑒𝑒𝑒𝑒 𝐾𝐾𝐵𝐵 ; 𝑝𝑝𝑜𝑜𝑠𝑠𝐶𝐶 𝐶𝐶 ∶ 𝐽𝐽𝐶𝐶 𝑒𝑒𝑒𝑒 𝐾𝐾𝐶𝐶 . Leurs sorties normales seront désignées,

respectivement, par 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 𝑒𝑒𝑒𝑒 𝑄𝑄𝐶𝐶 . b) Table des états.

Etablissant, maintenant, la table des états de cette structure séquentielle en

considérant 𝑄𝑄𝑋𝑋 comme " état présent" et 𝑄𝑄𝑋𝑋+ comme " état futur" de la bascule X

( X= A,B ou C). Il vient, donc, la table des états assignée de la fig.25.2.( 1er cas)

ou fig.25.3( 2ème cas).

Théoriquement les états (010)2=(2)10 et (101)2=(5)10 sont interdits pour le

générateur, mais en pratique ils risquent d'apparaître à la mise sous tension.

Pour éviter un blocage du générateur de séquence ou une séquence indésirable, à


116

la mise sous tension, il faudra imposer un état futur appartenant à l'ensemble

(001,011,111,110,100,000) lorsque l'une des deux combinaisons( 010 ou 101)

apparaît. On remarque que si on fixe deux variables la troisième peut être

indifférente. Les états futurs qui peuvent être considérés pour les états interdits

présents doivent appartenir à l'ensemble {00X,11X,0X1,1X0,X00,X11). Nous

choisirons l'état futur 1X0 pour l'état interdit présent 010 et 00X pour 101. Choix

qui donnent des expressions simples. Finalement, la table des états assignée

prend la forme définitive de la fig.25.4. et celle des transitions est donnée par la

fig.25.5. Les fig.25.6 et 25.7 donnent celles des entrées des bascules.

Fig.25.6


117

Fig.25.7

2) Logigramme.

3) Pour imposer l'état 100 au générateur (c'est-à-dire mettre 𝑄𝑄𝐴𝐴 = 1;𝑄𝑄𝐵𝐵 =0 𝑒𝑒𝑒𝑒 𝑄𝑄𝐶𝐶 = 0) , il faut utiliser les entrées asynchrones (Preset et Clear) en

conjonction avec un circuit RC à l'instar de la fig.22.5 de l'exercice N°22.

L'initiative est laissée au lecteur de placer le circuit RC au bon endroit.

Exercice N°26.

Pour ce problème nous donnons le diagramme des états et nous laissons la

suite à l'initiative du lecteur. Le schéma synoptique est donné par la fig.26.1 et le

diagramme par la fig.26.2.

Il est demandé au lecteur d’établir, tout d’abord, la table des états ensuite

de la réduire afin de minimiser la structure.


118

Exercice N°27. Détection des fronts d'un signal.

Le circuit séquentiel à synthétiser est doté d'une seule entrée "z" et de deux

sorties DS (début de signal) et FS (Fin de signal). Lorsque le signal "z" passe de

"0" à "1", alors une impulsion est générée sur "DS". Et, lorsque "z" passe de "1"

à "0" une deuxième impulsion est générée en sortie, mais sur la sortie "FS».

Le diagramme et la table des états sont donnés par les fig.27.1.et 27.2.

Cette table est constituée de deux lignes, donc, elle est codable par une seule

variable interne et, par conséquent nous aurons besoin d'une seule bascule. Notre

choix se portera sur la bascule "D». Soit "x" sa sortie et " Dx" son entrée. Les

matrices assignée, des transitions et des sorties "DS" et "FS" sont données par

les fig.27.3, 27.4, 27.5 et 27.6.


119

Les expressions logiques des différentes fonctions sont:

𝐷𝐷𝑥𝑥 = 𝑧𝑧 ; 𝐷𝐷𝑆𝑆 = 𝑧𝑧�̅�𝑥 ; 𝐹𝐹𝑠𝑠 = 𝑧𝑧̅𝑥𝑥

Nous obtenons le logigramme de la fig.27.7. Une bascule Y mémorise

d'abord le signal, de façon à éviter les aléas. La bascule X reçoit la même horloge

que la bascule Y.


120

Ne plus synchroniser le signal "z", revient à supprimer la bascule "Y".

L'entrée "D" de la bascule "X" reçoit, alors, directement le signal "z". Les

diagrammes des figures ci-dessous montrent les fonctions "FS" et "DS", de durées

variables, ce qui perturbe le fonctionnement des circuits utilisant "FS" et "DS"

dans le cas des durées trop faibles.

Exercice N°28. Circuit de filtrage logique

Le circuit séquentiel à synthétiser est semblable au précédent à la seule

différence que le signal utile est parasité. Une entrée "z" et deux sorties DS

(début de signal) et FS (Fin de signal) seront prévues pour ce système les

conditions de fonctionnement seront formulées comme suit: Le signal "z" est

déclaré stable s'il est identique au moins deux fois de suite.

Le diagramme et la table des états sont donnés par les fig.28.1.et 28.2.

Cette table est constituée de quatre lignes, donc, elle est codable par deux

variables internes et, par conséquent nous aurons besoin de deux bascules sans

compter la bascule de synchronisation. Nous matérialiserons le logigramme à

l'aide de bascules "J-K" puis à l'aide de la bascule "D" . Soient "X" et "Y" ces

bascules. Les matrices assignée, des transitions et des sorties "DS" et "FS" sont

données par les fig.28.3.


121

Nous matérialiserons la structure séquentielle à l'aide des bascules "J-K"

puis"D". Nous établirons les matrices des entrées des bascules J-K celles des

bascules "D" peuvent être tirées directement de la matrice des transitions en

bouclant les transitions S1 et T1.

Les matrices des entrées 𝐽𝐽𝑥𝑥 ,𝐾𝐾𝑥𝑥 , 𝐽𝐽𝑦𝑦 𝑒𝑒𝑒𝑒 𝐾𝐾𝑦𝑦 sont données par les fig.28.4 et

28.5


122

Les différents bouclages donnent pour 𝐽𝐽𝑥𝑥 , 𝐾𝐾𝑥𝑥 , 𝐽𝐽𝑦𝑦 𝑒𝑒𝑒𝑒 𝐾𝐾𝑦𝑦 les équations suivantes:

𝐽𝐽𝑥𝑥 = 𝑦𝑦𝑧𝑧 ; 𝐾𝐾𝑥𝑥 = 𝑦𝑦�𝑧𝑧̅ ; 𝐽𝐽𝑦𝑦 = 𝑧𝑧 ; 𝐾𝐾𝑦𝑦 = 𝑧𝑧̅

Celles des entrées "D" sont données par les équations:

𝐷𝐷𝑥𝑥 = (𝑥𝑥 + 𝑦𝑦)𝑧𝑧 + 𝑥𝑥𝑦𝑦 ; 𝐷𝐷𝑦𝑦 = 𝑧𝑧

Et celles des sorties par : 𝐹𝐹𝑠𝑠 = �̅�𝑥𝑦𝑦�𝑧𝑧 ; 𝐷𝐷𝑠𝑠 = �̅�𝑥𝑦𝑦𝑧𝑧


123

On peut prendre pour 𝐽𝐽𝑥𝑥 le terme �̅�𝑥𝑦𝑦𝑧𝑧 d'où : 𝐽𝐽𝑥𝑥 = �̅�𝑥𝑦𝑦𝑧𝑧 , et pour 𝐾𝐾𝑥𝑥 le terme �̅�𝑥𝑦𝑦�𝑧𝑧

d'où 𝐾𝐾𝑥𝑥 = �̅�𝑥𝑦𝑦�𝑧𝑧. Il en est de même pour 𝐷𝐷𝑥𝑥 = (𝑥𝑥 + 𝑦𝑦)𝑧𝑧 + 𝑥𝑥𝑦𝑦 qui est égale aussi

à: 𝐷𝐷𝑥𝑥 = 𝑧𝑧𝑥𝑥 + 𝑥𝑥𝑦𝑦 + �̅�𝑥𝑦𝑦𝑧𝑧 c'est-à-dire: 𝐷𝐷𝑥𝑥 = 𝑧𝑧𝑥𝑥 + 𝑥𝑥𝑦𝑦 + 𝐷𝐷𝑠𝑠. Ceci nous fait aboutir

aux circuits des fig.28.6 et 28.7 réalisés à l'aide de bascules »D » et des portes

NAND.


124

Exercice N°29. Compteur programmable

Pour concevoir un compteur qui peut compter de 0 à 3, de décompter de 3 à

0, de compter de façon paire et impaire il est nécessaire de disposer de deux

bascules. En effet, le nombre de bascule k est donné par la relation: 2𝐶𝐶 ≥ 3.

Ceci implique que k=2. Soient A et B ces deux bascules dont les sorties seront

dénommées 𝑄𝑄𝐴𝐴 𝑒𝑒𝑒𝑒 𝑄𝑄𝐵𝐵 . D' après les énoncés les variables "x" et "y" seront

utlisées pour différentier les différents modes de fonctionnement comme suit:

𝑥𝑥𝑦𝑦 = 00 ⇒ 𝑐𝑐𝑜𝑜𝑚𝑚𝑝𝑝𝑒𝑒𝑎𝑎𝑔𝑔𝑒𝑒 𝑐𝑐𝑜𝑜𝐶𝐶𝑚𝑚𝑎𝑎𝐶𝐶 ∶ 0,1,2,3.

𝑥𝑥𝑦𝑦 = 01 ⇒ 𝑑𝑑é𝑐𝑐𝑜𝑜𝑚𝑚𝑝𝑝𝑒𝑒𝑎𝑎𝑔𝑔𝑒𝑒 𝑐𝑐𝑜𝑜𝐶𝐶𝑚𝑚𝑎𝑎𝐶𝐶 ∶ 3,2,1,0. 𝑥𝑥𝑦𝑦 = 10 ⇒ 𝑐𝑐𝑜𝑜𝑚𝑚𝑝𝑝𝑒𝑒𝑎𝑎𝑔𝑔𝑒𝑒 𝑝𝑝𝑎𝑎𝑖𝑖𝐶𝐶 ∶ 0,2.

𝑥𝑥𝑦𝑦 = 11 ⇒ 𝑐𝑐𝑜𝑜𝑚𝑚𝑝𝑝𝑒𝑒𝑎𝑎𝑔𝑔𝑒𝑒 𝑖𝑖𝑚𝑚𝑝𝑝𝑎𝑎𝑖𝑖𝐶𝐶 ∶ 1,3.

Ceci nous conduit à la table des états de la fig.29.1

Cette table des états peut prendre la forme de la fig.29.2, où 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 ,𝑥𝑥 𝑒𝑒𝑒𝑒 𝑦𝑦 seront les entrées de la table et 𝑄𝑄𝐴𝐴+ ,𝑄𝑄𝐵𝐵+ ses sorties. La table des transitions du

compteur est immédiate. Elle est donnée par la fig.29.3.


125

Les matrices des entrées 𝐽𝐽𝐴𝐴 ,𝐾𝐾𝐴𝐴 , 𝐽𝐽𝐵𝐵 𝑒𝑒𝑒𝑒 𝐾𝐾𝐵𝐵 sont données par la fig.29.4 et

leurs expressions logiques par les relations suivantes:

𝐽𝐽𝐴𝐴 = 𝐾𝐾𝐴𝐴 = 𝑥𝑥 + 𝑦𝑦𝑄𝑄�𝐵𝐵 + 𝑦𝑦�𝑄𝑄𝐵𝐵 = 𝑥𝑥 + 𝑦𝑦⨁𝑄𝑄𝐵𝐵; 𝐽𝐽𝐵𝐵 = �̅�𝑥 + 𝑦𝑦; 𝐾𝐾𝐵𝐵 = �̅�𝑥𝑄𝑄𝐵𝐵 + 𝑦𝑦�𝑄𝑄𝐵𝐵

Si ce sont des bascules "D" qui sont utilisées, alors, les équations qui

régissent leurs entrées sont données par :

𝐷𝐷𝐴𝐴 = �̅�𝑥[𝑦𝑦⨁(𝑄𝑄𝐴𝐴⨁𝑄𝑄𝐵𝐵��)] + 𝑥𝑥𝑄𝑄�𝐴𝐴; 𝐷𝐷𝐵𝐵 = �̅�𝑥𝑄𝑄�𝐵𝐵 + 𝑥𝑥𝑦𝑦

Et le circuit qui, a permit la simulation du circuit est donné par la fig.29.5.


126

Exercice N°30. Inverseur sans rebondissements.

Le problème posé est celui d'un système ayant deux entrées (R et S) et une

sortie (F) dont le fonctionnement est résumé dans les lignes qui suivent:

Pour: 𝑅𝑅 = 𝑆𝑆 = 0 ⇒ 𝐹𝐹 = 0

𝑅𝑅 = 0; 𝑆𝑆 = 1 ⇒ 𝐹𝐹 = 1

𝑅𝑅 = 𝑆𝑆 = 0 ⇒ 𝐹𝐹 = 1

𝑅𝑅 = 1; 𝑆𝑆 = 0 ⇒ 𝐹𝐹 = 0

𝑅𝑅 = 𝑆𝑆 = 0 ⇒ 𝐹𝐹 = 0

Il apparaît clairement que ces conditions de fonctionnement montrent qu'il

s'agit de la synthèse de la bascule R-S. S'il en est ainsi le diagramme des phases

de cet élément mémoire est donné par la fig.30.1. Il est décrit par quatre états,

donc la matrice primitive des phases correspondante comportera quatre lignes et

quatre colonnes auxquelles sera juxtaposée la matrice de sortie ayant une

colonne et quatre lignes comme l'indique la fig.30.2


127

La matrice primitive fait apparaître quatre états incompatibles, donc la

matrice réduite est la même que la matrice primitive. Par contre certaines lignes

peuvent se fusionner pour réduire le nombre de lignes de cette dernière. En effet

les lignes 1 et 4 sont fusionnables entre elles. Il en est de même pour les lignes 2

et 3. Le polygone de fusionnement et la matrice réduite fusionnée sont donnés par

les fig.30.3 et 30.4.

Comme la matrice réduite fusionnée possède deux lignes, une variable

interne est nécessaire pour son codage. Si nous désignons par "x" cette variable,

alors, la matrice assignée de la fonction secondaire est donnée par la fig.30.5 et

la matrice de la fonction de sortie par la fig.30.6.


128

Les équations de X et de F sont les mêmes et exprimées par :

𝑿𝑿 = 𝑭𝑭 = 𝑺𝑺 + 𝑹𝑹�𝒙𝒙

Si nous voulons l'exprimer à l'aide de portes NAND, alors on a l'expression

suivante:

𝑿𝑿 = 𝑭𝑭 = 𝑺𝑺 + 𝑹𝑹�𝒙𝒙�� = 𝑺𝑺.� 𝑹𝑹�𝒙𝒙��

Les logigrammes de ces deux formes sont donnés par les fig.30.7 et 30.8.

Exercice N0 31.

1°) Graphe de transfert.

La traduction des conditions de fonctionnement nous fait aboutir au graphe

de fluence de la fig. S31.1. Le système possède 14 états internes, donc la matrice

primitive aura autant de colonnes qu’il y a d’états d’entrées et de fonctions de

sortie réunies et autant de lignes qu’il y a d’états internes. C’est-à-dire une

matrice à 14 lignes et 6 colonnes (fig.S31.2a).


129

Fig.S31.1.

Comme la matrice primitive peut faire apparaître des états équivalents, il

est tout à fait légitime d’établir la table des implications afin de déterminer les

classes de compatibles maximales. La fig.S31.2b donne la table des implications

de la matrice précédente.

a)Matrice primitive b ) Table des implications

Fig.S31.2


130

On remarque que tous les états sont incompatibles. La matrice réduite est

identique à la matrice primitive. Ceci n’exclue pas que les 14 états ne peuvent

pas être réduits. En effet si on établie le polygone de fusionnement (fig.S31.3a), il

apparaît deux fusionnements possibles :

F1=(1,9)(2,10)(3,11)(4,12)(5,13)(8,14)(6,7)

F2=(1,9)(2,10)(3,11)(4,12)(5,13)(6,7,8)(14)

Fig.S31.3.

Si nous adoptons le fusionnement F2 , la matrice fusionnée correspondante

est celle de la fig.S31.3b. Pour contourner les courses critiques nous devons

réaliser les adjacences suivantes :

La matrice fusionnée fait apparaître huit lignes. Pour faire la distinction

entre ces huit lignes il faudra trois variables internes. Soient x, y et z ces

variables. Pour réaliser les adjacences précédentes il faudra établir une matrice à

8 cases dont les entrées sont x, y et z. Nous y placerons les lignes a, b, c, d, e et f


131

de manière à respecter les adjacences qui ont été définies auparavant. Ceci étant,

on obtient le codage et la matrice ordonnée des fig.S31.4a et 4b.

Il reste, maintenant, à assigner la matrice ordonnée puis de déterminer les

expressions logiques des différentes fonctions ; secondaires et de sortie. Les

matrices correspondant à ces fonctions sont données par les fig.S31.5 (fonctions

internes) et S31.6 (fonctions de sortie).

Fig.S31.4

Matrices des fonctions secondaires

Fig.S31.5


132

Expressions logiques de X,Y et Z :

𝑿𝑿 = (𝒙𝒙 + 𝒚𝒚)(𝒎𝒎 + 𝒙𝒙)(𝒎𝒎 + 𝒏𝒏 + 𝒚𝒚 + 𝒛𝒛)

𝒀𝒀 = 𝒎𝒎𝒚𝒚 + 𝒎𝒎�𝒙𝒙�𝒛𝒛 + (𝒏𝒏�𝒚𝒚 + 𝒎𝒎𝒙𝒙)𝒛𝒛�

𝒁𝒁 = 𝒎𝒎𝒙𝒙� + (𝒚𝒚 + 𝒎𝒎� )𝒛𝒛

Matrices des fonctions de sortie.

Fig.S31.6.

Expressions logiques de L et H :

𝑳𝑳 = 𝒎𝒎 + 𝒙𝒙𝒚𝒚𝒛𝒛�� = 𝒎𝒎� + 𝒎𝒎𝒙𝒙𝒚𝒚𝒛𝒛�� = 𝒎𝒎� + 𝑯𝑯

𝑯𝑯 = 𝒎𝒎𝒙𝒙𝒚𝒚𝒛𝒛��

Matérialisation à l’aide de bascules RS asynchrones.

A partir de la matrice assignée, nous obtenons les matrices des transitions

de chaque bascule (Fig.S31.7). Pour extraire les expressions des entrées Sx , Rx,

Sy, Ry, Sz, Rz, Jx, Kx, Jy, Ky, Jz et Kz il faut procéder comme suit :


133

Pour les expressions des entrées Si ( i=x,y,z) il faudra boucler les transitions

T1 (obligatoires) avec les transitions S1 (facultatives) pour obtenir un

regroupement important (bouclage rouge sur la fig.S31.7).

Pour les expressions des entrées Ri ( i=x,y,z) il faudra boucler les

transitions T0 (obligatoires) avec les transitions S0 (facultatives) pour obtenir un

regroupement important (bouclage bleu sur la fig.S31.7).

.

Fig.S31.7. Matrices des entrées des bascules x, y et z

Si nous utilisons des bascules J-K pour la matérialisation de la structure,

alors les bouclages seront obtenus de la manière suivante :

Pour les expressions des entrées Ji ( i=x,y,z) il faudra boucler les transitions

T1 (obligatoires) avec les transitions S1 et T0 (facultatives) pour obtenir un

regroupement important (bouclage rouge sur la fig.S31.7).


134

Pour les expressions des entrées Ki ( i=x,y,z) il faudra boucler les

transitions T0 (obligatoires) avec les transitions S0 et T1(facultatives) pour obtenir

un regroupement important (bouclage bleu sur la fig.S31.7).

On aurait pu matérialiser la structure à l’aide de bascule « D », mais le

bloc combinatoire sera plus volumineux.

Nous invitons le lecteur à réaliser le logigramme correspondant aux

équations trouvées en utilisant les deux types de bascules R-S et J-K.

Exercice N°.32

1) Table de vérité.

La fig.1, de la page 32, présente un circuit ayant trois entrées et une sortie.

Donc, sa table de vérité comportera, au total, quatre colonnes et 23 =8 lignes.

(Fig.S32.1). Les valeurs logiques de la sortie Y seront déduites à partir du

logigramme .

Fig.S32.1. Table de vérité

L’expression de Y est donnée par la formule suivante : 𝑌𝑌 = ∑ 𝑚𝑚𝑖𝑖𝑌𝑌 (70 𝑚𝑚𝑖𝑖), mi est le

minterme d’ordre i. Ceci se traduit explicitement par :


135

𝒀𝒀 = 𝒎𝒎𝟐𝟐 + 𝒎𝒎𝟒𝟒 + 𝒎𝒎𝟔𝟔 = 𝒙𝒙�𝟑𝟑 𝒙𝒙𝟐𝟐𝒙𝒙�𝟏𝟏 + 𝒙𝒙𝟑𝟑 𝒙𝒙�𝟐𝟐𝒙𝒙�𝟏𝟏 + 𝒙𝒙𝟑𝟑 𝒙𝒙𝟐𝟐𝒙𝒙�𝟏𝟏 = 𝒙𝒙�𝟏𝟏(𝒙𝒙𝟐𝟐 + 𝒙𝒙𝟑𝟑)

2) Si on considère le circuit de la fig.2, il est aisé d’écrire son expression logique.

En rebaptisant Y par 𝑌𝑌𝑐𝑐 et 𝑥𝑥3 par 𝑦𝑦𝑐𝑐 , l’équation trouvé en 1 peut se reécrire de

la manière suivante :

𝒀𝒀𝒏𝒏 = 𝒙𝒙�𝟏𝟏(𝒙𝒙𝟐𝟐 + 𝒚𝒚𝒏𝒏)

3) Considérons, maintenant, le circuit de la fig.4.

a) Expressions des sorties 𝑌𝑌𝑖𝑖 . 𝒀𝒀𝟏𝟏 = 𝒙𝒙�𝟏𝟏(𝒚𝒚𝟐𝟐 + 𝒚𝒚𝟏𝟏)

𝒀𝒀𝟐𝟐 = 𝒙𝒙�𝟑𝟑(𝒚𝒚𝟑𝟑 + 𝒚𝒚𝟐𝟐)

𝒀𝒀𝟑𝟑 = 𝒙𝒙�𝟓𝟓(𝒚𝒚𝟒𝟒 + 𝒚𝒚𝟑𝟑)

…

𝒀𝒀𝒏𝒏 = 𝒙𝒙�𝟐𝟐𝒏𝒏−𝟏𝟏(𝒚𝒚𝟏𝟏 + 𝒚𝒚𝒏𝒏)

Les 𝒚𝒚𝒊𝒊 en bleu représentent la contre réaction interne, celles qui sont en rouge

la contre réaction externe. Cet ensemble d’équations représente un système ayant n

équation à n inconnues. Il peut être mis sous forme matricielle. En effet les

équations précédentes peuvent se mettre sous la forme suivante, en faisant

apparaître toutes les variables 𝒚𝒚𝒊𝒊 dans toutes les équations:

𝒀𝒀𝟏𝟏 = �̅�𝑥1𝑦𝑦1 + �̅�𝑥1𝑦𝑦2 + 0 𝑦𝑦3 + 0 𝑦𝑦4+, , , , , , +0 𝑦𝑦𝑐𝑐

𝒀𝒀𝟐𝟐 = 0𝑦𝑦1 + �̅�𝑥3𝑦𝑦2 + �̅�𝑥3𝑦𝑦3 + 0 𝑦𝑦4+, , , , , , +0 𝑦𝑦𝑐𝑐

𝒀𝒀𝟑𝟑 = 0 𝑦𝑦1 + 0 𝑦𝑦2 + �̅�𝑥5 + �̅�𝑥5𝑦𝑦4+, , , , , , +0 𝑦𝑦𝑐𝑐

…

𝒀𝒀𝒏𝒏 = �̅�𝑥2𝑐𝑐−1𝑦𝑦1 + 0𝑦𝑦2 + 0𝑦𝑦3 + 0𝑦𝑦4+, , , , , , +�̅�𝑥2𝑐𝑐−1𝑦𝑦𝑐𝑐

Ceci nous conduit à l’écriture suivante :

�

𝑌𝑌1𝑌𝑌2.𝑌𝑌𝑐𝑐

� = �

�̅�𝑥10.

�̅�𝑥2𝑐𝑐−1

�̅�𝑥1�̅�𝑥3.0

0 �̅�𝑥3

.0

00.0

0 0.

0

0 0.

0

00.

. �̅�𝑥2𝑐𝑐−1 � �

𝑦𝑦1𝑦𝑦2.𝑦𝑦𝑐𝑐�

Ou bien sous forme contractée : Y= Ay Si n=4 la matrice va prendre la forme ci-après :


136

𝐴𝐴 = �

𝒙𝒙�𝟏𝟏 00𝒙𝒙�𝟕𝟕

𝒙𝒙�𝟏𝟏 𝒙𝒙�𝟑𝟑00

0𝒙𝒙�𝟑𝟑𝒙𝒙�𝟓𝟓0

00𝒙𝒙�𝟓𝟓𝒙𝒙�𝟕𝟕

�

Et le synoptique correspondant est celui de la fig.S32.2

Fig.S32.2

Tandis que la fig.S32.3 donne le logigramme relatif au synoptique précédent.

Fig.S32.3.

b) Calcul des états futurs Yi lorsque l’état initial est y=[0 0 01]T.

Lorsque les variables 𝑥𝑥1,𝑥𝑥3,𝑥𝑥5, 𝑒𝑒𝑒𝑒 𝑥𝑥7 sont toutes à « 0 » la matrice A devient :

𝐴𝐴 = �

1 001

1 100

0110

0 0 1 1

�

Les différents états futurs seront calculés par la formule :𝑌𝑌𝑖𝑖 = 𝐴𝐴𝑦𝑦𝑖𝑖

𝑌𝑌1 = �

1 001

1 100

0110

0 0 1 1

� . �

0001

� = �

0011

� ; 𝑌𝑌2 = �

1 001

1 100

0110

0 0 1 1

� . �

0011

� = �

0111

�


137

𝑌𝑌3 = �

1 001

1 100

0110

0 0 1 1

� . �

0111

� = �

1111

� ; 𝑌𝑌4 = �

1 001

1 100

0110

0 0 1 1

� . �

1111

� = �

1111

�

Seul l’état 𝑌𝑌4 est stable, les autres sont instables car leurs états internes

présents sont différents à leurs états futurs.

c) Maintenant 𝑥𝑥1,𝑥𝑥3,𝑥𝑥5 𝑠𝑠𝑜𝑜𝑐𝑐𝑒𝑒 1 𝑒𝑒𝑒𝑒 𝑥𝑥7 = 0. L’état interne initial dans lequel se

trouve le système est y=[1 1 1 1]T. Ce qui nous donne les états futurs suivants. On

remarque tous les 𝑌𝑌𝑖𝑖 s’annulent sauf 𝑌𝑌4 .

𝑌𝑌1 = �

0 001

0 000

0000

0 0 0 1

� . �

1111

� = �

0001

� ; 𝑌𝑌2 = �

0 001

0 000

0000

0 0 0 1

� . �

0001

� = �

0001

�


138

soLutioN Des PRoBLemes

Problème N°1: Commande d'un chariot à retour automatique.

1. Choix des variables d'entrée et des fonctions de sortie- Schéma fonctionnel.

L’énoncé de la page 27 en conjonction avec la fig.1.1 révèlent que le

processus industriel est constitué du chariot, d’un moteur à deux sens de rotation

et des microcontacts g et d. Dans ces conditions les variables d’entrée sont m, g et

d. Les grandeurs de sortie seront représentées par AV (marche avant) et AR

(marche arrière). Ces deux grandeurs vont actionner le moteur à deux sens de

rotation. Le schéma fonctionnel est donné par la fig.S1.1.

2. Diagramme des phases (ou graphe de transfert).

La fig.S1.2 donne la traduction des conditions de fonctionnement sous forme

de diagrammes.

Processus

Industriel

Structure De

Commande

AV

AR

m

Fig.S1.1 Schéma fonctionnel

Fig. S1.2. Diagramme des phases de La commande d’un chariot à retour automatique.

1

g

2

mg/AV

3 g/AV

4 5

6

7 8

9

d/AR

m/A

m/AV

md/A

mg 10


139

3. Matrice primitive des phases (ou table de fluence primitive).

C’est la transposition sous forme de tableau du graphe de transfert. Le

nombre de lignes de la table primitive sera égal au nombre d’états stables. Elle

aura autant de colonnes qu’elle a d’états d’entrée. A cette matrice sera annexé un

tableau qui fera ressortir les états des fonctions de sortie pour chacun des états

stables ( fig.S1.3.).

Fig.S1.3. Matrice primitive des phases.

4. Matrice réduite.

Il faut noter ici qu’un état stable est défini par deux états : l’état d’entrée et

l’état interne. Ainsi pour que deux états stables soient équivalents, ils doivent se

trouver tous deux dans la même colonne de la matrice primitive des phases. En

tenant compte de cette remarque, il est aisé de constater que tous les états sont

distincts et, par conséquent, la matrice réduite est identique à la matrice

primitive. La machine sera décrite par les classes de compatibles maximales

suivantes:

M.S.= (1)(2)(3)(4)(5)(6)(7)(8)(9)(10)


140

5. Matrice réduite fusionnée. Polygone de liaison.

Il est possible de réduire d’avantage le nombre de lignes de la matrice

réduite en plaçant plus d’un état stable par ligne. Cette opération est connue

sous le nom de « FUSIONNEMENT ». Le fusionnement des lignes peut être établi

selon une méthode graphique (polygone de liaison). Il permet de déterminer

quelles sont les lignes, de la matrice réduite, qui sont superposables

La fig.S1.4 donne le polygone de liaison de la matrice réduite précédente

pour le cas où les lignes fusionnables ont les mêmes états de sortie. La matrice

fusionnée correspondante est présentée par la fig.S1.5.

Fig.S1.4. Polygone de liaison. Fig.S1.5. Matrice réduite fusionnée.

6. Matrice ordonnée.

Si nous nous reportant à la matrice réduite fusionnée non codée de la

fig.S1.5, nous remarquons qu’il faudra réaliser les adjacences des lignes suivantes:

a c ; c b ; b a

La matrice fusionnée possédant (4) lignes, il est nécessaire de disposer de

(2) variables internes pour son codage. Soient x et y ces variables. La fig.S1.6 en

donne une possibilité et la fig.S1.7 donne la matrice ordonnée.


141

Fig.S1.6. Matrices des Fig.S1.7. Matrice ordonnée. Adjacences.

7. Matrices des fonctions secondaires (ou auxiliaires).

Cette étape consiste à déduire les équations des fonctions secondaires à

partir de la matrice ordonnée. Il y aura une matrice pour chaque fonction. Sa

disposition est celle de la matrice ordonnée. Nous commencerons, tout d’abord, à

assigner la matrice ordonnée de la manière suivante:

- Les états stables (c’est-à-dire ceux qui sont cerclés) : prennent les mêmes

valeurs que leurs états internes présents (états en tête de ligne). Par exemple les

états stables auront le code 01.

- Les états transitoires directs prennent la valeur de l’état stable portant le même

numéro.

Les états transitoires indirects prennent la valeur de l’état transitoire direct

considéré comme stable.

C’est ainsi que la matrice assignée de la fig.S1.8 a été obtenue. Les fonctions

secondaires X et Y, étant sur une même table, doivent être représentée sur des

tables séparées afin qu’on puisse déterminer leurs expressions logiques simplifiées

par bouclage des « 1 » de la fonction. Ceci nous conduit à la fig.S1.9, où les

expressions de X et Y sont, respectivement, déduites des tables a) et b).


142

Fig.S1.8. Matrice assignée.

Fig.S1.9. Matrices des fonctions secondaires.

8. Matrices des fonctions de sortie.

Il y aura une matrice pour chaque fonction de sortie. Sa disposition est celle

de la matrice ordonnée. Les états stables prennent la valeur «0» ou «1» selon le

graphe de transfert (ou la matrice primitive). Pour les états transitoires, trois cas

seront à considérer selon qu’on impose ou non des conditions de temps de réponse

aux circuits de sortie.

1ère cas. Système rapide : Les états instables prennent la même valeur que leurs

états stables portant le même numéro.

2ème cas. Système lent : les états instables prennent les mêmes valeurs que les états

stables qui les ont précédés.

3ème cas. Système indifférent : les états transitoires seront affectés par des

conditions indifférentes (∅) si, au cours du passage de l’état précédent à l’état


143

suivant, la sortie change d’état. Dans le cas contraire elle prendra la même valeur

que les états stables (précédent ou suivant). La fig.S1.10 donne un résumé des trois

cas. Système Etat stable

précédent Etat stable

suivant Etat transitoire

Rapide

0 0 0 0 1 1 1 0 0 1 1 1

Lent

0 0 0 0 1 0 1 0 1 1 1 1

Indifférent

0 0 0 0 1 ∅ 1 0 ∅ 1 1 1

Fig.S1.10

Pour notre problème nous allons considérer les trois cas afin de voir les

avantages et les inconvénients que peut apporter chacun de ces trois cas. Pour cela

nous allons dresser six matrices pour les deux sorties (AV et AR) selon que nous

avons un système rapide, lent ou indifférent. Les fig.S1.11 donnent les matrices des

sorties AV et AR pour les trois cas.


144

Fig.S1.11. Matrices des fonctions de sorties pour les cas rapide, lent ou indifférent.

Remarque : Il faut remarquer que la quantité de matériel nécessaire à la

matérialisation de la structure séquentielle est proportionnelle à la vitesse de

réponse du système.

9. Matérialisation.

Cette étape consiste à représenter physiquement la structure séquentielle en

utilisant des circuits effectifs (contacts à relais, portes logiques, transistors, etc.).

Nous représenterons notre structure dans les différentes technologies.

9.1. A l’aide de contacts à relais.


145

9.2. A l’aide de portes logiques fondamentales.

9.3. Utilisation des bascules pour la matérialisation des structures séquentielles.

Reprenons la matrice assignée du chariot à retour automatique, trouvée

précédemment (page 143, fig.S1.8). Comme cette matrice est codée par deux

variables internes, il faudra deux éléments mémoires, donc, deux bascules. Soient

A et B ces deux bascules et x et y leurs sorties normales. Les états présents seront


146

représentés par x et y, et les états futurs par X et Y. La matrice des transitions du

système est donnée par la fig.S1.12.

Fig.S1.12. Matrice des transitions du système.

Une fois la matrice des transitions établie, on dressera une table de

KARNAUGH pour chaque entrée des bascules. Il y aura autant de matrices qu’il y

a d’entrées de bascules réunies. Ainsi, si nous considérons les bascules R-S, nous

aurons à établir quatre matrices de KARNAUGH puisque nous avons deux

bascules et que chacune d’elle possède deux entrées (R et S). Ceci étant, il ne reste

plus qu’à attribuer à R et S les valeurs appropriées (0 ou 1) pour obtenir les

transitions imposées par la table des transitions de la fig.S1.12. Les fig. S1.13 a, b,

c et d montrent les tables de KARNAUGH des différentes entrées (RX, SX, RY, SY)

des bascules A et B ainsi que leurs expressions logiques.


147

Fig.S1.13.

La fig.S1.14 donne le logigramme de la structure séquentielle demandée.

Fig.S1.14. Logigramme de la structure de commande du chariot à retour automatique

Problème N°2: Triage des pièces.

1) Schéma fonctionnel.


148

En se référant aux énoncés en conjonction avec la fig.2.1, on peut mettre en

évidence les différentes grandeurs d'entrée et de sortie. Dans l’exemple considéré

les variables d’entrée sont représentées,uniquement, par les variables du vecteur

de mesure (A, B). La grandeur de sortie sera représentée par T (trappe). Cette

grandeur, au repos (T=0), va communiquer avec le casier recevant les pièces de

21 cm. Lorsqu'elle est active (T=1), elle se met en position horizontale (ligne en

pointillée). Le schéma fonctionnel est donné par la fig.S2.1.

2) Diagramme primitif des phases.

Le diagramme des phases de la fig.S2.2 donne les différents états du

système et la relation qui existe entre eux. C'est un diagramme des phases à 8

états distincts.

Fig.S2.2. Diagramme pritif des phases.


149

3) Matrice primitive des phases et polygone de fusionnement.

La matrice primitive des phases peut être considérée comme la matrice

réduite, car tous ses états sont distincts. Celle-ci et le polygone de fusionnement

sont donnés, respectivement, par les fig.S2.3 et S2.4. Les lignes superposables

considérées sont celles qui n’ont pas les mêmes sorties.

4) Matrice réduite fusionnée.

En se référant à la fig.S2.4 on dénombre les fusionnements possibles

suivants :

F1=(1,6,8)(5,7)(2,4)(3) ; F2=(1,6,8)(3,7)(2,4)(5) ; F3=(1,6,8)(5,7)(2,3)(4)

F4=(1,5,7)(6,8)(2,4)(3) ; F5=(1,5,7)(6,8)(2,3)(4) ; F6=(1,5,7)(3,8)(2,4)(6)

Si on avait considéré les lignes superposables dont les sorties sont les

mêmes (lignes représentées en doubles sur la fig.S2.4), on aurait abouti aux deux

fusionnements possibles suivants :

F1=(1,6,8)(5,7)(2,4)(3) ; F2=(1,6,8)(3,7)(2,4)(5)


150

Tous les fusionnements obtenus nous conduisent à une matrice réduite

fusionnée à 4 lignes. Si nous optons pour le fusionnement F4, la matrice réduite

fusionnée est, alors, celle de la fig.S2.5.

Fig.S2.5. Matrice fusionnée. Fig.S2.6. Matrice assignée.

Remarque : Le choix du fusionnement F4 n’a pas été fait par hasard. Si on

l’a adopté c’est parsqu’il respecte les adjacences entre les états transitoires et

leurs états stables évitant, ainsi d’amblée, la naissance des courses critiques. En

effet, si on a choisi le fusionnement F1, on aurait abouti à la matrice fusionnée de

la fig.S2.7. On remarque que les états instables 5 et 6 ne sont pas adjacents à

leurs états stables 5 et 6. Pour les rendre adjacents il faut permuter la ligne (b)

avec la ligne (c). Dans ce cas, l’adjacence des états 5 et 6 étant réalisée, on perd

l’adjacence des états 1 et 3 comme on le voit sur la fig.S2.8.

Fig.S2.7. Fig.S2.8.

Pour remédier à ce problème, il était nécessaire d’utiliser trois variables

internes au lieu de deux. Ceci augmente le nombre d’éléments mémoires. Donc le


151

coût. C’est pour cette raison que le fusionnement F4 a été pris car il respecte les

adjacences des états transitoires avec leurs états stables d’une part. D’autre part,

il utilise uniquement deux variables internes au lieu de trois.

5) Matrice ordonnée. Matrice assignée.

Compte tenu de la remarque précédente, la matrice de la fig.S2.5 peut être

considérée comme ordonnée. Cette-ci, possédant quatre lignes, est codable par

deux variables internes. Soient x et y ces variables, alors, la matrice assignée est

celle de la fig.S2.6.

6) Expressions logiques des différentes fonctions.

Les deux variables internes x et y engendrent deux fonctions secondaires X

et Y. Si la matérialisation de la structure de commande est réalisée au moyen de

mémoires implicites, les expressions des fonctions secondaires X, Y et la fonction

de sortie T sont déduites des matrices de la fig.S2.9 obtenues en scindant la

matrice assignée de la fig.S2.6 en deux matrices séparées. Pour le remplissage

𝑋𝑋 = (𝐴𝐴 + 𝐵𝐵�)𝑥𝑥 + 𝐴𝐴𝐵𝐵�𝑦𝑦; 𝑌𝑌 = 𝑦𝑦(𝐴𝐴 + 𝐵𝐵) + 𝐴𝐴𝐵𝐵� ; 𝑇𝑇 = 𝐵𝐵𝑦𝑦� + 𝐴𝐴̅𝐵𝐵�𝑥𝑥

Fig.S2.9.

de la matrice T on se réfère à la matrice primitive de la fig.S2.3 et à la matrice

fusionnée de la fig.S2.5. Pour les états stables 3, 5 et 7 la sortie T vaut « 1 ». Pour

les états stables 1, 2, 4, 6 et 8 la sortie T vaut « 0 ». Si on opte pour un système

rapide les états transitoires prendront les mêmes valeurs que leurs états stables.

C’est ainisi que la matrice T a été obtenue.


152

Le logigramme correspondant est celui de la fig.S2.9bis.

Fig.S2.9bis. Logigramme de la trieuse de pièces,

utilisant des mémoires implicites.

Si nous utilisons des mémoires explicites, en l’occurrence, les bascules J-K,

les matrices de la structure et des entrées Jx, Kx, Jy et Ky des bascules sont

données par la fig.S2.10.

Fig.S2.10. Matrice des transitions


153

Les équations quoi en découlent pour les entrées sont :

𝐽𝐽𝑥𝑥 = 𝐴𝐴𝐵𝐵�𝑦𝑦; 𝐾𝐾𝑥𝑥 = 𝐴𝐴̅𝐵𝐵; 𝐽𝐽𝑦𝑦 = 𝐴𝐴𝐵𝐵� ; 𝐾𝐾𝑦𝑦 = 𝐴𝐴̅𝐵𝐵�

Le logigramme correspondant est donné par la fig.S2.11.

Fig.S2.11. Logigramme de la trieuse de pièces

utilisant des bascules J-K.

Problème N°3. Commande avec priorité au premier ordre.

Pour ce problème nous donnons le schéma fonctionnel et le diagramme des

phases.

Fig.S3.1. Schéma fonctionnel.


154

La synthèse de ce problème est laissée à l’initiative du lecteur, néanmoins

nous donnons la solution à laquelle on doit aboutir. La solution présentée ci-

dessous utilise une mémoire implicite et l’expression logique de la fonction

secondaire est la même que celle de la sortie.

𝑺𝑺 = 𝑿𝑿 = 𝒂𝒂𝒅𝒅� + �𝒂𝒂 + 𝒅𝒅��𝒙𝒙 = 𝒂𝒂𝒅𝒅� + 𝒂𝒂�𝒅𝒅��𝒙𝒙

Les logigrammes à l’aide de contacts et de mémoire implicite sont donnés ,

respectivement, par les fig.S3.3a et 3b.

a) Réalisation à l’aide de contacts. b) Réalisation à l’aide de mémoires implicites.

Fig.S3.3. Logigramme de la commande avec priorité au premier ordre.

Si la synthèse est effectuée à l’aide de bascules, en l’occurrence R-S ou J-

K, les équations des entrées des bascules sont données par les expressions ci-

dessous :

𝑅𝑅𝑥𝑥 = 𝑎𝑎�𝑑𝑑 ; 𝑆𝑆𝑥𝑥 = 𝑎𝑎�̅�𝑑 ; 𝑗𝑗𝑥𝑥 = 𝑎𝑎�̅�𝑑 ;𝐾𝐾𝑥𝑥 = 𝑎𝑎�𝑑𝑑


155

Les logigrammes correspondants sont donnés par les fig.S3.4a et 4b.

a) A l’aide de bascule R-S. b) A l’aide de bascule J-K.

Fig.S3.4. Logigramme à l’aide de bascules.

Problème N°4. Chronométrage électronique.

L’analyse de l’énoncé montre que le système à synthétiser possède deux

variables d’entrée (une variable primaire « d » et une variable de mesure « p ») et

trois sorties dénommées « A », « B » et « C » pour les trois chronomètres. Ceci

nous conduit au schéma fonctionnel de la fig.S4.1.


La traduction des conditions de fonctionnement nous fait aboutir au

diagramme des phases de la fig.S4.2 dont la table des phases est présentée par la

fig.S4.3.


156

Fig.S4.2. Diagramme des phases. Fig.S4.3. Matrice primitive des phases.

Tous les états de la matrice primitive des phases sont distincts. Donc elle est

équivalente à la matrice réduite. Le polygone de fusionnement ainsi que la

matrice fusionnée sont donnés, respectivement, par les fig.S4.4 et S4.5. Les lignes

superposables considérées sont celles qui ont les mêmes sorties.

Fig.S4.4. Polygone de fusionnement Fig.S4.5. Matrice réduite fusionnée.


157

L’inspection de la matrice fusionnée nous fait remarquer que tous les états

transitoires sont adjacents à leurs états stables sauf pour l’état transitoire 8 qui

ne l’est pas avec son état stable(8). Pour les rendre adjacents il faut réaliser les

adjacences suivantes :

( a) e ; (b)a ;(c)b ;( d )c ;(e)d et (f) e . Comme cette matrice possède 5

lignes, son codage nécessite 3 variables internes. Soient x, y et z ces variables,

alors, les matrices des adjacences, ordonnée et de sortie sont données par les

fig.S4.6 et fig.S4.7.

Fig.S4.6. Matrice des adjacences Fig.S4.7. Matrices ordonnée et de sortie.

La matrice ordonnée qui a été considérée est celle du code I. Le code II est

une autre variante. Ceci étant, la matrice assignée et la matrice des transitions

sont données, respectivement, par les fig.S4.8.et S4.9.


158

Fig.S4.8. Matrice assignée. Fig.S4.9. Matrice des transitions.

Si nous utilisons des bascules J-K, pour matérialiser notre structure

séquentielle, les matrices des entrées Jx, Kx, Jy , Ky Jz et Kz sont données par

la fig.S4.10. A ces tables correspondent les expressions logiques suivantes :

𝑱𝑱𝒙𝒙 = 𝑷𝑷�𝒚𝒚;𝑲𝑲𝒙𝒙 = 𝑷𝑷𝒚𝒚�𝒛𝒛�; 𝑱𝑱𝒚𝒚 = 𝑷𝑷𝒙𝒙�𝒛𝒛;𝑲𝑲𝒚𝒚 = 𝑷𝑷𝒙𝒙𝒚𝒚; 𝑱𝑱𝒛𝒛 = 𝒅𝒅;𝒆𝒆𝒆𝒆 𝑲𝑲𝒛𝒛 = 𝑷𝑷�𝒅𝒅�𝒙𝒙𝒚𝒚�

Comme le fusionnement qui a été adopté tient compte des états de sortie, les

expressions des sorties A, B et C ne seront fonction que des variables internes.

Leurs expressions, respectives, seront (Fig.S4.11):

𝑨𝑨 = 𝒙𝒙�𝒚𝒚�𝒛𝒛 ; 𝑩𝑩 = 𝒙𝒙�𝒛𝒛+ 𝒚𝒚;𝑪𝑪 = 𝒛𝒛+ 𝒙𝒙.

La fig.S4.12 donne le logigramme de la structure demandée.


159

𝐽𝐽𝑥𝑥 = 𝑃𝑃�𝑦𝑦 𝐽𝐽𝑦𝑦 = 𝑃𝑃�̅�𝑥𝑧𝑧 𝐽𝐽𝑧𝑧 = 𝑑𝑑 𝐶𝐶𝑥𝑥 = 𝑃𝑃𝑧𝑧̅ 𝐶𝐶𝑦𝑦 = 𝑃𝑃𝑥𝑥 𝐶𝐶𝑧𝑧 = 𝑃𝑃�𝑥𝑥𝑦𝑦 � 𝐴𝐴 = �̅�𝑥𝑦𝑦�𝑧𝑧 𝐵𝐵 = 𝑦𝑦 + �̅�𝑥𝑧𝑧 𝐶𝐶 = 𝑥𝑥 + 𝑧𝑧

Fig.S4.10. Matrices des entrées des bascules. Fig.S4.11. Matrices des sorties.

Fig.S4.12. Logigramme du chronométrage électronique.

Remarque : Il faut prévoir un système de remise à zéro automatique des trois

bascules afin d’éviter un fonctionnement erroné du système. Ceci est réalisable


160

grâce au circuit RC placé aux entrées asynchrones (Preset et Clear) comme nous

l’avons fait dans les exercices précédents.

Problème N°5. Unité de perçage.

Pour ce problème nous ne donnons que le schéma fonctionnel et le

diagramme des phases. Il est de l’intérêt du lecteur d’entreprendre la démarche

complète de la synthèse afin d’obtenir le logigramme de la structure de

commande.


Fig.S5.2.Diagramme des phases Fig.S5.3. Diagramme des phases pour le cycle manuel pour le cycle automatique.


161

Problème N°6. Le joueur le plus rapide.

Dans cet exercice ou il sàgit de concevoir un circuit électronique qui

permet de déterminer quel est le joueur le plus rapide à fournir la réponse, il est

plus judicieux de considérer les combinaisons qui mettent en jeux, au plus, une

variable logique. En effet, si nous considérons, uniquement, les combinaisons de

A, B et C suivantes : ABC=000, ABC=001, ABC=010, ABC=100 alors le

diagramme des états se trouvera fort simple. Mais, comment obtenir uniquement

ces quatre combinaisons sans mettre, au préalable, les trois joueurs à un

règlement très strict? Cette manière de faire, quant il s’agit dàppuyer le premier,

ne pourra, en aucun cas, convenir. Donc, il faut trouver une autre solution. Eh

bien, la solution est fort simple. Il suffit de verrouiller électroniquement les autres

concurrents lorsque lùn dèux appuie sur son bouton poussoir. Ceci nous conduit

au schéma synoptique de la fig.S6.1 :

Fig.S6.1

• Circuit de verrouillage.

Le principe de ce circuit est: lorsquùn des boutons poussoirs a, b, c ou raz

est appuyé les autres sont inhibés. Ceci est réalisé en utilisant la sortie active

pour désactiver les autres entrées. Le circuit des fig.S6.2 et S6.3 montrent


162

comment câbler, respectivement, les portes NOR ou les portes ET pour y

parvenir.

Fig.S6.2

• Circuit à réaliser.

1) Diagramme primitive des phases.

Les variations simultanées des variables d'entrée étant exclues

électroniquement, le diagramme des états se trouve fort simplifié. La fig.S6.4

donne les différents états du système et la relation qui existe entre eux. C'est un

diagramme des phases à 14 états distincts.

a

Fig.S6.3. Gnd Vcc

b

raz

c

A

B

C

Raz


163

Fig.S6.4. Diagramme des phases.

2) Matrice primitive des phases.

Comme le diagramme primitif des phases comporte 14 états, la matrice

primitive correspondante comportera, quant à elle, 14 lignes et 20 colonnes. Ceci

est vrai dans le cas ou toutes les combinaisons des variables d'entrée seront

considérées. Hors, l'utilisation du circuit de verrouillage à l'entrée du circuit à

synthétiser, nous a permis d'éliminer les combinaisons où plus de deux variables

apparaissent. Par conséquent, seules les combinaisons où, au plus, une seule

variable apparaît seront considérées. Il y en a 5 (𝐴𝐴̅𝐵𝐵�𝐶𝐶 �𝑅𝑅𝑎𝑎𝑧𝑧��,𝐴𝐴𝐵𝐵�𝐶𝐶̅𝑅𝑅𝑎𝑎𝑧𝑧��,

𝐴𝐴̅𝐵𝐵𝐶𝐶 �𝑅𝑅𝑎𝑎𝑧𝑧��,𝐴𝐴̅𝐵𝐵�𝐶𝐶𝑅𝑅𝑎𝑎𝑧𝑧��,𝐴𝐴̅𝐵𝐵�𝐶𝐶 �𝑅𝑅𝑎𝑎𝑧𝑧) . Ceci nous conduit à la matrice de la fig.S6.5 où

le nombre de colonnes a été réduit à 9 au lieu de 20.

L’analyse de cette matrice montre que tous les états sont incompatibles.

Donc, la matrice réduite est identique à la matrice primitive.


164

Fig.S6.5. Matrice primitive des phases.

3) Matrice réduite fusionnée. Polygone de fusionnement.

En ne tenant pas compte des états de sortie, on remarque que certaines

lignes peuvent se fusionner en respectant, bien entendu, les conditions de

superposition. Les fig.S6.6 et S6.7 donnent le polygone de fusionnement et sa

matrice fusionnée associée.


165

Fig.S6.6. Polycone de fusionnement.

Fig.S6.7. Matrice réduite fusionnée. Fig.S6.8. Matrice des transitions.


166

4) Etude des adjacences. Matrice ordonnée

Les transitions, représentées par les flèches sur la fig.S6.8, montrent que

les adjacences entre les états transitoires et leurs états stables sont respectées

sauf pour l'état 3. On peut penser qu'en permutant les états de la ligne "b" avec

ceux de la ligne « a », on rendra adjacent l'état transitoire 3 avec son état stable

3. Certes, ceci est vrai, mais on perdra celle de l'état transitoire 2 avec celle de

l'état stable 2. En procédant à toutes les permutations possibles, on aboutira,

toujours, à une matrice où un état transitoire n'est pas adjacent à son état stable.

Ceci nous conduit à coder la matrice précédente par trois variables internes au

lieu de deux. Ainsi, on aboutit à la matrice ordonnée de la fig.S6.9, où toutes les

transitions respectent les adjacences demandées. Sa matrice assignée est donnée

par la fig.S6.10.

Fig.S6.9. Matrice ordonnée. Fig.S6.10. Matrice assignée.

Comme le choix des bascules n'est pas imposé, il est préférable de choisir

des bascules J-K pour la matérialisation de la structure séquentielle. Nous

désignerons par x,y et z les sorties des bascules et, leurs entrées respectives par


167

𝐽𝐽𝑥𝑥 ,𝐾𝐾𝑥𝑥 , 𝐽𝐽𝑦𝑦 ,𝐾𝐾𝑦𝑦 , 𝐽𝐽𝑧𝑧 ,𝐾𝐾𝑧𝑧 . La matrice de la fig.S6.11 donne la matrice des transitions du

système et les bouclages correspondant aux entrées des différentes bascules. La

fig.S6.12, donnent les équations des sorties K, La, Lb et Lc. Le Logigramme est

donné par la fig.S6.13. Circuit vérifié et simulé sur multisim7.

𝐽𝐽𝑥𝑥 = 𝐴𝐴𝑦𝑦�𝑧𝑧̅ ; 𝐽𝐽𝑦𝑦 = 𝐵𝐵𝑧𝑧 + 𝑥𝑥 ; 𝐽𝐽𝑧𝑧 = 𝐶𝐶𝑦𝑦�

𝐾𝐾𝑥𝑥 = 𝑅𝑅𝑎𝑎𝑧𝑧 ; 𝐾𝐾𝑦𝑦 = �̅�𝑥𝑅𝑅𝑎𝑎𝑧𝑧 ; 𝐾𝐾𝑧𝑧 = 𝑅𝑅𝑎𝑎𝑧𝑧

Fig.S6.11.Matrices des transitions de la structure séquentielle.

𝐾𝐾 = 𝑅𝑅𝑎𝑎𝑧𝑧��(𝐴𝐴 + 𝐵𝐵 + 𝐶𝐶 + 𝑦𝑦 + 𝑧𝑧); 𝐿𝐿𝑎𝑎 = 𝑅𝑅𝑎𝑎𝑧𝑧��(𝑥𝑥 + 𝐴𝐴𝑦𝑦�𝑧𝑧̅)

𝐿𝐿𝑏𝑏 = 𝑅𝑅𝑎𝑎𝑧𝑧�� ̅�𝑥(𝐵𝐵𝑧𝑧̅ + 𝑦𝑦); 𝐿𝐿𝑐𝑐 = 𝑅𝑅𝑎𝑎𝑧𝑧��(𝑧𝑧 + 𝐶𝐶𝑦𝑦�)


168

Fig.S6.12. Matrices des fonctions des sorties.

fig.S6.13. Logigramme du joueur le plus rapide.

Problème N°7. Codeur de clavier.

1) Le problème posé par le codeur de clavier est celui d’une structure de

commande ayant une entrée «S » et quatre sorties L1, L2, L3 et L4. Le

fonctionnement de cette structure se résume de la manière suivante :

- 1ère impulsion de « S » une impulsion est générée sur L1.

- 2ème impulsion de « S » une impulsion est générée sur L2.



Ceci se traduit par le diagramme des phases de la Fig. S7.1


169

Fig.S7.1.

2) Pour cette question deux cas de figure peuvent se présenter :

- 1er cas le clavier est décimal donc le compteur utilisé sera décimal.

- 2ème cas : le clavier est hexadécimal donc le compteur utilisé sera binaire.

Pour notre problème nous prendrons le 2ème cas. Le compteur SN74LS93

pourra faire l’affaire. A ce dernier nous lui connectons, à ces sorties, un

décodeur type SN 74139. Il suffi de relier le clavier, qui sera constitué de

boutons poussoirs, de manière que chaque fois qu’on appuie sur une touche le

compteur s’arrête et une impulsion est générée sur la sortie « S ». La fig.S7.2

montre une variante prise comme solution pour la réalisation d’un codeur de

clavier.


170

Fig.S7.2. Codeur de clavier.

La structure à déterminer, dont l’entrée est « S » est les sorties sont L1, L2,

L3 et L4 est régit par le diagramme des états de la fig.S7.1.

Remarque : On peut éviter la synthèse de la structure par la méthode des

états, en remarquons que cette structure possède quatre états distincts qui

peuvent être générer par un compteur modulo(4). Ceci peut être réalisé par deux

bascules interconnectées à la manière indiquée par la fig.S7.3.

Fig.S7.3. Compteur modulo(4)

Il reste, maintenant, à décoder les quatre états pour générer les quatre

signaux disponibles sur les sortie L1, L2, L3 et L4. Le décodeur 2 vers 4

pourrait faire l’affaire, mais comme il est indisponible sous forme de circuit

intégré, il est possible de le réaliser avec des portes « ET » puisque les sorties

complémentaires des bascules sont accessibles. Ceci dit ceci fait le circuit de la

structure est celui de la fig.S7.4. Le circuit global est donné par la fig.S7.5.


171

Fig.S7.4. logigramme de la structure demandée.

Fig.S7.5. logigramme de la structure complète.

Problème N°8. Commande d'un vérin à double effet.

Il s’agit, ici, de faire la synthèse d’une structure de commande pneumatique

en vue de commander le déplacement d’un vérin pneumatique. La course de ce


172

dernier est limitée par deux fin de course «g» et «d». La traduction des

désidératas de fonctionnement nous a conduit au diagramme des phases de la

fig.S8.1 et à la matrice primitive des phases de la fig.S8.2.le diagramme des

phases, comme on le voit sur la figure, comporte dix(10) états internes numérotés

de 1 à 10. Tous ces états sont incompatibles, ce qui veut dire, en d’autres termes,

Fig.S8.1. Diagramme des phases

Fig.S8.2. Matrice primitive des phases


173

que la matrice réduite est la matrice primitive sont les mêmes. L’analyse de

la matrice primitive montre qu’elle est la même que celle du problème n°6. La

synthèse de ce dernier ne diffère du problème n°6 que par la matérialisation qui

sera réalisée à l’aide des opérateurs pneumatiques.

Problème N° 9. Compensation inductive et capacitive d'un réseau triphasé.

En analysant le processus industriel proposé par le problème N°9, il ressort

que nous avons à faire un système ayant deux entrées V et I, représentant

respectivement, la tension et le courant. Ces deux grandeurs, captées au niveau

des transformateurs de tension (T.T.) et de courant (T.C.), sont analogiques. Il

faudra les mettre en forme afin d’obtenir deux grandeurs logiques. C’est le rôle

du circuit CMF. Ceci nous conduite au schéma fonctionnel de la fig.S9.1.


Le diagramme des phases qui donne l’interprétation des données du

problème est donné par la fig.S9.2.


174


Problème N° 10. Equipement de signalisation.

1) chéma fonctionnel. Diagramme des phases.

a) Schéma fonctionnel.

L’analyse des conditions de fonctionnement fait apparaître deux

variables d’entrée (a: bouton d’acquittement; D: défaut) et trois fonctions de

sortie (K: klaxon; Lc: lampe à feu clignotant; Lf: lampe à feu fixe). Ceci nous

conduit au schéma fonctionnel suivant (fig.S10.1):

Fig.S10.1

b) Diagramme des phases.

K Lc

Lf

a P.I. S.C

D


175

La traduction des conditions de fonctionnement, sous forme graphique,

nous amène au diagramme des phases de la fig.S10.2. Celui-ci comporte six états

internes numérotés de 1 à 6.

Fig.S10.2

2) Matrice primitive.

Puisque le diagramme des états fait apparaître six états internes il est

évident que la matrice primitive des phases comporte six lignes. Le nombre de

colonnes s’élève à sept (quatre colonnes pour les états d’entrées et trois

colonnes pour les états de sortie K, LC et Lf). En se référant au G.T. trouvé

précédemment on obtient la matrice primitive suivante (Fig.S10.3) :

Fig.S10.3

1 2

5

D/KLc

KLc aD/Lf

D/Lf

a 4

6

3

D a K Lc Lf 1

2

3

4

5

6

2 4

5 3

4 2

5 1

4 6

5 -- 1

--

--

--

--

--

0 0 0

1 1 0

1 1 0

0 0 0

0 0 1

0 0 1


176

Les états susceptibles d’être équivalents sont (1,3) et (2,6). Mais,

comme leurs sorties sont différentes, ils sont incompatibles. La Matrice

réduite est identique à la matrice primitive.

3) Matrice réduite fusionnée.

a) Polygone de fusionnement (lignes fusionnables n’ayant pas

les mêmes sorties), fig.S10.4.

On peut dénombrer cinq fusionnements possibles; F1=(1)(2,3)(4,5,6) F2=(1,4)(2,3)(5,6); F3=(1)(2,3)(4,5)(6); F4=(1)(2,3)(4,6)(5) et F5=(1)(4)(2,3)(5,6)

Le choix arbitraire du fusionnement F1 nous donne la matrice réduite fusionnée de la fig.S10.5.

Fig.S10.5. Matrice réduite fusionnée.

1

2

3

4

5

6

Fig.S10.4. Polygone de fusionnement

D a

1

2 3

4 5 6

2 4

5 4

1

--

-- -- -- --

L1

L2

L3

L4


177

En créant un état transitoire direct dans la case (L4,00) et en

veillant à ce que les transitions indiquées par la fig.S10.5 ci-dessus

soient respectées cette matrice peut être considérée comme ordonnée.

Il suffit donc de l’assignée. Le code réfléchi sera utilisée en

l’occurrence. les fig.S10.6 et S10.7 nous donne les matrices assignées

des fonctions secondaires et de sorties.

g

Fig.S10.6. Matrices des fonctions secondaires X et Y.

Fig.S10.7. Matrices des fonctions de sorties X et Y.

Les expressions correspondant aux matrices ci-dessus sont :

𝑿𝑿 = 𝒚𝒚(𝒂𝒂 + 𝒙𝒙); 𝒀𝒀 = 𝒂𝒂 + 𝑫𝑫 + 𝒙𝒙�𝒚𝒚; 𝑲𝑲 = 𝑳𝑳𝑳𝑳 = 𝒙𝒙�(𝒂𝒂𝑫𝑫 + 𝒂𝒂�𝒚𝒚) ;𝑳𝑳𝑳𝑳 = 𝑫𝑫(𝒂𝒂 + 𝒙𝒙)

Il est, également, possible d’écrire K et Lc de la manière suivante :

𝑲𝑲 = 𝑳𝑳𝑳𝑳 = 𝑫𝑫𝒚𝒚� + 𝒙𝒙�𝒂𝒂�𝒚𝒚


178

Remarque. Si nous voulons matérialiser la structure à l’aide de bascules il

faudra établir la matrice des transitions du système qui sera obtenue à partir de

la matrice assignée en remplaçant les valeurs logiques « 0 » et « 1 » par les

transitions (Si,Ti: i=0÷3) comme l’indique la figure ci-dessous.

Une fois cette opération terminée et le choix des bascules arrêté on

calculera le nombre (k) de bascules nécessaires puis on établira les matrices des

différentes entrées des bascules. Supposons que notre choix s’est porté sur les

bascules J-K, le nombre de bascules est donné par: k≥(logl)/(log2) où l est le

nombre de lignes de la matrice réduite. Dans le cas considéré; l=4 ce qui nous

donne k≥log4/lo2=2. La matérialisation de la structure nécessite, donc, deux

bascules J-K. Désignons par y1 et y2 leurs sorties et J1, K1, J2, K2 leurs entrées

respectives. Par conséquent, nous devons dresser quatre matrices pour les

entrées J1, K1, J2 et K2 (Figure ci-dessous).

Ce qui nous donne comme équations pour les entrées des bascules :

𝑱𝑱𝟏𝟏 = 𝒂𝒂𝒚𝒚𝟐𝟐 ; 𝑲𝑲𝟏𝟏 = 𝒚𝒚�𝟐𝟐; 𝑱𝑱𝟐𝟐 = 𝒂𝒂 + 𝑫𝑫 ; 𝑲𝑲𝟐𝟐 = 𝒂𝒂�𝑫𝑫�𝒚𝒚𝟏𝟏


179

• Les logigrammes de la structure dans les différentes technologies sont donnés par les fig.S10.1 et S10.2..

Problème N°11. Commande d'une machine à programme fixe.

a) Schéma fonctionnel.

L’automate qui intime les éléments du processus industriel possède 5

variables d’entrée (1 variable primaire « m » et 4 variables de mesure « D,G,B

et H »). Pour commander les deux moteurs M1 et M2 dans les deux sens, il est

nécessaire de disposer de 4 sorties qui seront nommées MAV (mouvement avant)

et MAR (mouvement arrière)pour le moteur M2 et MH (mouvement haut) et MB

(mouvement bas) pour le moteur M1. Ainsi nous aboutirons au schéma

fonctionnel de la fig.S11.1.

Fig.S10.1.Logigramme à l’aide de contacts

Fig.S10.2. Logigramme à l’aide de bascules J-K


180


B) Diagramme des phases.

Fig.S11.2. Diagramme des phases de la machine à programme fixe

Problème N°12. Commande par bouton poussoir et came.

Ce problème peut être disséqué en plusieurs cycles afin de faciliter sa

description en diagramme des phases. En effet, on peut établir, pour chaque

cycle, un diagramme des phases relatif à chaque mode de fonctionnement comme


181

l’indique les fig. S12.1 a,b,c,d. Ensuite, partant de ces graphes partiels nous

déduisons le diagramme global. Pour y parvenir nous considérerons comme

équivalents les états portant les mêmes états d’entrée et les mêmes états de sortie.

Dans le cas contraire ils seront distincts. Par exemple les états numérotés (1)

dans les quatre cycles sont équivalents (même état d’entrée et même état de

sortie). Il en est de même pour les états (2). Les états 3 des cycles 2 et 3 sont

équivalents et ceux des cycles 1 et 4 le sont aussi, mais ils ne le sont pas entre eux.

Les états 4 des cycles 1, 2 et 3 sont équivalents. Tenant compte de ces

considérations le diagramme des phases global prend la forme indiquée par la

fig.S12.2.

a)cycle 1 b)cycle 2 c)cycle3 d)cycle 4

Fig.S12.1.

Fig.S12.2 Diagramme des phases.


182

Problème N°13. Détecteur de priorité.

Le problème posé par le détecteur de priorité est de détecter l’ordre dans

lequel trois défauts a, b et c apparaisent. Par exemple si le défaut apparaît en

premier, ensuite b puis c alors les lampes A1B2C3 vont s’allumer. Si un seul

défaut se manifeste, alors une seule lampe sera allumée A1, ou B1 ou C1. Le

schéma fonctionnel est donné par la fig.S13.1 et son diagramme des phases par la

fig.S13.2.




183

Problème 14. Déplacement d'un chariot.

Le contrôle de la position du chariot est réalisé grâce aux variables g, b, d

et h. Son déplacement suivant le trajet A-B-C-D est contrôlé par deux moteurs à

deux sens de rotations commandés par les variables B, G, D et H. La mise en

marche du système est effectuée par la variable « m ». Ceci nous conduit à une

structure de commande ayant 5 entrées et 4 sorties. La fig.S14.1 donne son

schéma fonctionnel, et, quant à la fig.S14.2, elle donne son diagramme des

phases.


Fig.S14.2 Diagramme des phases déplacement d’un chariot.


184

Problème 15. Portail de garage.

Tout d’abord nous allons analyser les énoncés afin de dénombrer et

cataloguer les différentes variables et fonctions mise en jeu. La structure de

commande reçoit des ordres par l’intermédiaire de la télécommande « c » et de

deux fins de courses « h » (détecte que le rideau est complètement ouvert) et « b »

(détecte que le rideau est complètement fermé). Lorsque ces sollicitations se

manifestent un moteur à deux sens de rotation est actionné pour lever ou abaisser

le rideau. Donc deux variables, en l’occurrence « O » et « F », vont désigner

l’action sur le moteur dans un sens ou dans l’autre. Ceci nous amène au schéma

fonctionnel de la fig.S15.1.


La traduction des conditions de fonctionnement du problème posé nous

conduit au diagramme des phases de la fig.S15.2.



185

Problème 16. Commande d’une machine.

Dans ce problème où l’on doit faire fonctionner une machine à l’aide de

deux boutons poussoirs (m et a), il apparaît qu’on donne la priorité à l’arrêt. En

effet, la machine ne doit démarrer que si la séquence suivante est réalisée ;

ma : 00→ 10, dans tous les autres cas la machine est à l’arrêt. Néanmoins si

« m » est relâché après avoir été appuyé la machine reste en marche. Le schéma

fonctionnel et le diagramme des phases relatif à ces désidératas sont donnés,

respectivement, par les fig.S16.1 et S16.2.

Fig.S16.1 Schéma fonctionnel. Fig.S16.2. Diagramme de fluence.

Problème 17. Contrôle des feeders.

L’analyse du problème révèle que nous avons un système ayant trois entrées

(d : déclencheur, a : bouton d’acquittement, e : bouton d’effacement) et quatre

sorties (D : disjoncteur, Lr : lampe rouge, Lj : lampe jaune, K : klaxon). Dans ces

conditions le schéma fonctionnel est donné par la fig.S17.1 et le graphe de fluence

part la fig.S17.2.


186


Fig.S17.2. Graphe de fluence.

Problème 18. Corrélateur de mots.

1) Diagramme des états.

Le système, dont il est question, possède deux entrées et une sortie. Soient,

par exemple, x1 et x2 ses entrées et Z sa sortie. Nous avons donc deux séquences

d’entrée -sur les canaux A et B – de la forme suivante :

Impulsion d’Horloge : 1234 1234 1234 1234 1234 etc.

Canal A (variable x1 ) : 1101 1111 1000 1110 0001 etc.

Canal B (variable x2 ) : 0001 1101 0011 1111 0001 etc.


187

Sortie (Z) : 0000 0000 0000 0000 0001 etc.

Il s’agit de comparer le premier mot de quatre bits du canal A au mot

correspondant du canal B, et ainsi de suite, et d’obtenir une sortie égale à «1»

lorsque «A=B» (cas du dernier mot : «0001» de l’exemple ci-dessus).

La fig.S18.1 donne le diagramme des états du problème donné. Ce

diagramme tient compte de toutes les combinaisons d’entrées possibles se

présentant sur les deux canaux A et B, c’est-à-dire 00-01-10-11, à chaque étape

du procédé pour chaque état. Par ailleurs, il faut noter que l’examen du mot de 4

bits nécessite, au moins, 4 états internes différents. En établissant le diagramme

des états, il est judicieux de s’attacher à la séquence des entrées désirée (c’est-à-

dire celle qui donne «1» à la sortie Z ; transitions représentées par les flèches

doubles).

Il faut se rappeler, à l’occasion, que chaque combinaison des variables

d’entrées provoque l’évolution du système d’un état interne vers un autre état

interne, à moins que l’existence d’un état interne identique ne soit évidente.

Pour des mots identiques, il résulte un diagramme qui passe par les états 1,

(2,3), (5,6), (8,9,10,11) uniquement. Par exemple, si le mot 0001 apparaissait sur

les deux entrées, le trajet à travers le diagramme des états, partent de l’état initial

1, passerait par les états 3, 5, 8 et reviendrait à l’état 1. Par ailleurs, dès que l’on

a des valeurs différentes de x1 et x2, les mots Ne peuvent plus être identiques et il

faut attendre le mot suivant ; c’est la raison pour laquelle on emprunte les trajets

qui passent par les états 4, 7 et 12. Ils peuvent être atteints à n’importe quel

moment de la comparaison pour deux mots à 4 bits.


188

2) Table des états.

La transcription du diagramme des états sous forme de table des états

conduit à la fig.S18.2. Si l’on observe bien la table des états, on remarque que

cette méthode de définition du problème conduit à un nombre d’états

redondants ; en effet, dans cet exemple, on attribue plus d’états qu’il n’est

nécessaire pour définir la fonction logique de sortie désirée- Ainsi les états

internes 8, 9, 10 et 11 sont équivalents sous toutes leurs formes- de même que les

états (2,3) et (5,8).

fig.S18.1. Diagramme des états


189

Dans un système complexe, il est presque impossible de ne pas introduire

des états redondants lors de la conception ; Il existe, fort heureusement, des

algorithmes qui peuvent être employés pour minimiser les états de la table. Dans

le cas des systèmes logiques simples nous nous contenterons d’utiliser la table des

implications introduite dans le chapitre I du présent ouvrage.

3) Matrice des états réduite.

Puisque la table des états de la fig.S18.2 possède 12 états, il est nécessaire

d’établir une table des implications ayant :

6621211

)!212(!2!122

12 ==−

= xc

cases. La fig.S18.3 montre la table des implications et l’ensemble des classes de

compatibles qui en résulte. L’inspection de celle-ci révèle que nous avons huit

classes de compatibles : (2,3), (8,9), (8,10), (8,11), (9,10), (9,11), (10,11) et (5,6).


190

Fig.S18.3 Table des implications

Les classes de compatibles maximales sont données par le polygone des

classes de la fig.S18.4.

Fig.S18.4. Polygone des classes

3 2

5

6 8

11

10

9


191

On Dénombre trois classes de compatibles maximales : (5,6), (2,3) et

(8,9,10,11).

La machine sera, donc, décrite par un ensemble de classes de compatibles

maximales incluant tous les états initiaux :

M.S.=(1)(2,3)(4)(5,6)(7)(8,9,10,11)(12)

Notons qu’une classe de compatibles peut consister en un seul état,

équivalent à lui-même. Cet ensemble M.S. de classes de compatibles maximales,

définit une partition de l’ensemble des états internes,

S=(1,2,3,4,5,6,7,8,9,10,11,12), puisque l’intersection de n’importe quelle paire

de bloc de la fonction M.S. est disjointe

Remarque : Ce résultat est attendu, car le système est complètement

spécifié. Si le système était incomplètement spécifié, on aurait aboutit à un

recouvrement au lieu d’une partition.

La machine qui était décrite par 12 états internes ne compte plus que 7

états. Donc la matrice réduite ne comportera que 7 lignes au lieu de 12.

Fig.S18.5.

4) Matrice ordonnée. Etude des adjacences.


192

Comme on l’a déjà annoncé qu’un système synchrone évolue dans le temps

grâce aux impulsions d’horloge qui lui sont appliquées. Et, ses états, sont

implicitement stables de par le rôle de l’horloge. Le fait qu’il n’existe pas d’états

instables peut nous mener à employer des codages minimaux puisque les

phénomènes de courses n’interviennent pas. Mais l’utilisation d’un code

quelconque ne nous conduit toujours pas à une solution minimale. Pour satisfaire

les exigences de la solution minimale, on choisit un code qui doit obéir aux deux

règles suivantes :

1ère règle : Si deux états internes présents, aux moins, ont les mêmes états futurs,

ils doivent être rendus adjacents par l’assignement.

2ème règle : A deux états futurs qui suivent un état interne présent, il faut

attribuer un code adjacent.

S’il y a contradiction entre les deux règles, la première doit avoir la

priorité.

Reportons nous à la fig.S18.5 et essayons de déterminer les adjacences à

réaliser. La première règle nous impose les adjacences suivantes :

ETATS PRESENTS ETATS FUTURS A RENDRE ADJACENTS a (b, c) b (e, d) c (e) d (f, g) e (g) f (a) g (a)


Quant à la deuxième règle, elle nous impose les adjacences suivantes :


193

ETATS FUTURS ETATS PRESENTS A RENDRE ADJACENTS

a (f, g) b (a) c (a) d (b) e (b, c) f (d) g (e, d)


Les deux règles étant en accord, on peut choisir dans ces conditions un code

qui devra respecter les adjacences définies précédemment.

Puisqu’il s’agit d’une matrice à sept lignes, il nous faudra donc trois

bascules (trois variables internes y1, y2, y3 représentant les sorties des trois

bascules B1, B2, B3 dont les entrées sont, respectivement ; R1-S1, R2-S2 et R3-S3 ),

pour coder ces sept états.

Ceci nous conduit à établir la table des adjacences de la fig.S18.6 où les

adjacences des états ; (b, c), (e, d) et (f, g) ont été réalisées en fonctions des

variables internes y1, y2, y3.

L’inspection de cette table montre qu’il faudra attribuer aux états a, b, c,

d, e, f, g les codes respectifs ci-après : 000, 010, 110, 101, 100, 011 et 111 (y1 est

considérée comme la variable ayant le poids le plus fort et y3 le poids le plus

faible).


194

En réordonnant les lignes de la matrice de la fig.S18.5 et en tenant compte

des adjacences à réaliser, nous aboutissons à la matrice de la fig.S18.7. De cette

dernière, on déduit la matrice assignée correspondante, fig.S18.8.

b c b c 0 0 0 0

a a a a 1 0 1 0 d e d e 0 0 0 0

e e e e 0 0 0 0

a a a a 0 0 0 0

f g f g 0 0 0 0

g g g g 0 0 0 0

010 110 010 110 0 0 0 0

000 000 000 000 1 0 1 0 101 100 101 100 0 0 0 0

100 100 100 100 0 0 0 0

000 000 000 000 0 0 0 0

011 111 011 111 0 0 0 0

111 111 111 111 0 0 0 0

5) Matrice des transitions.

Elle s’obtient à partir de la matrice des états précédente, en considérant

l’état présent et l’état futur de chaque bascule et en remplaçant l’état futur par la

transition S0 si la sortie Q reste à " 0 " , par S1 si Q reste à « 1 », par T1 si Q

Fig.S18.7. Matrice ordonnée.

x1 x2

y1 y2 y3 Y1Y2Y3 Z

y1 y2 y3

Fig.S18.8. Matrice assignée.

Y1 Y2 Y3 Z

x1 x2


195

passe de « 0 » à « 1 » et par T0 si Q passe de « 1 » à « 0 ». C’est ainsi que la

matrice de la fig.S18.9 a été obtenue.

S0T1S0 T1T1S0 S0T1S0 T1T1S0 0 0 0 0

S0T0T0 S0T0T0 S0T0T0 S0T0T0 1 0 1 0 T1T0T1 T1T0S0 T1T0T1 T1T0S0 0 0 0 0

S1T0S0 S1T0S0 S1T0S0 S1T0S0 0 0 0 0

T0T0T0 T0T0T0 T0T0T0 T0T0T0 0 0 0 0

T0T1S1 S1T1S1 T0T1S1 S1T1S1 0 0 0 0

S1T1T1 S1T1T1 S1T1T1 S1T1T1 0 0 0 0

Y1Y2Y3 Z

Fig.S18.9 Matrice des transitions des bascules B1B2B3.

6) Matrices et expressions logiques des entrées des bascules.

L’établissement des tables de KARNAUGH des entrées des différentes

bascules se fera à l’instar des systèmes asynchrones et conformément à la table

des transitions de la bascule considérée; R-S, J-K ou D.

a) S’il s’agit de matérialiser le système à l’aide bascules J-K, les

expressions à déterminer sont celles des entrées J1, K1, J2, K2, J3, K3 dont les

tables de KARNAUGH sont données par les fig.S18.10 a, b, c, d, e, f et g.

y1 y2 y3

x1 x2


196

Fig.S18.10. Matrices des excitations des entrées des bascules J-K.

Les différents bouclages nous conduisent aux équations suivantes:

𝐽𝐽1 = 𝑦𝑦2𝑦𝑦�3 + 𝑦𝑦�2(𝑥𝑥1 ⨁ 𝑥𝑥2 ); 𝐽𝐽2 = 1 ; 𝐽𝐽3 = 𝑦𝑦1𝑦𝑦�2 + 𝑦𝑦�1𝑦𝑦2(𝑥𝑥1 ⨁ 𝑥𝑥2�� )

𝐾𝐾1 = 𝑦𝑦2𝑦𝑦3 + 𝑦𝑦3(𝑥𝑥1 ⨁ 𝑥𝑥2�� ) = 𝑦𝑦3[𝑦𝑦2 + (𝑥𝑥1 ⨁ 𝑥𝑥2�� ) ] ; 𝐾𝐾2 = 1 ; 𝐾𝐾3 = 𝑦𝑦2

L'entrée 𝐽𝐽1 peut, aussi, s'exprimer par l'expression suivante (si on considère le

bouclage en bleu):

𝐽𝐽1 = 𝑦𝑦2𝑦𝑦�3 + 𝑦𝑦�3(𝑥𝑥1 ⨁ 𝑥𝑥2 ) = 𝑦𝑦�3[𝑦𝑦2 + (𝑥𝑥1 ⨁𝑥𝑥2 ) ]


197

Pour la fonction de sortie Z ; En se reportant à la fig.S18.9, il est facile

d’extraire de la matrice de sortie la fonction Z. L’expression logique de cette

dernière est:

𝑍𝑍 = 𝑦𝑦�1𝑦𝑦3(𝑥𝑥1 ⨁ 𝑥𝑥2�� )

b) S’il s’agit de matérialiser le système à l’aide de bascules D, les

expressions à déterminer sont celles des entrées D1, D2 et D3 dont les tables de

KARNAUGH sont données par les fig.S18.11 a, b et c. Les différents bouclages

nous conduisent aux expressions logiques ci-dessous :

𝐷𝐷1 = 𝑦𝑦1𝑦𝑦�3 + 𝑦𝑦2⨁𝑥𝑥1⨁𝑥𝑥2

𝐷𝐷2 = 𝑦𝑦�2 + 𝑦𝑦�1𝑦𝑦�3(𝑥𝑥1⨁𝑥𝑥2)

𝐷𝐷3 = 𝑦𝑦1𝑦𝑦�2 + 𝑦𝑦�1𝑦𝑦2𝑦𝑦�3(𝑥𝑥1⨁𝑥𝑥2��)

7) Logigramme à l’aide de bascules J-K.

Fig. S18.11. Matrices des excitations des entrées des bascules D.


198

Fig.S18.12.Logigramme.

Remarque :

Le code de la fig.S18.6 n’est pas le seul à répondre aux problèmes posés

par les adjacences, puisqu’elles ont été réalisées arbitrairement. En choisissant

une autre manière de disposer les lignes, il est possible d’obtenir d’autres codes

qui répondront, parfaitement, aux problèmes des adjacences. Par exemples les

codes suivants (fig.S18.13) :

Fig.S18.13.

respectent les adjacences imposées. S’ils sont utilisés, les matrices

ordonnées correspondantes seront celles des fig.S18.14 a, b et c. Bien entendu,

celles-ci nous amènerons à des équations logiques, des entrées des bascules,

différentes. Toutefois, elles seront considérées comme des solutions valables du

problème posé. La solution retenue sera celle qui présentera une économie

d’opérateurs. Cependant, il arrive parfois que le choix de la solution la moins

a b e f - c d g

y1 y2

y3 a) Code II

a b c f - e d g

y1 y2

y3 b) Code III

a e d - b c f g

y1 y2

y3 c) Code IV


199

économique se fera sentir par raison de contraintes extérieures à savoir ; la

disponibilité des composants, l’utilisation d’opérateurs de même type, la présence

d’aléa, etc.

b c b c b c b c b c b c d e d e

e e e e g g g g e e e e d e d e d e d e g g g g

g g g g e e e e f g f g

f g f g f g f g a a a a

a a a a a a a a a a a a

a a a a a a a a

Problème N°.19. Affichage multiplexé.

La structure à synthétiser est une structure synchrone. Elle peut être

considérée comme un système séquentiel synchrone ayant 6 sorties ; T1, T2, T3,

T4, S1 et S2. Les deux dernières sorties sont générées pour commander le

multiplexeur. Le fonctionnement de S.C. est résumé par le tableau de la fig.S19.1

Fig.S19.1.

D’après la fig.S19.1, on dénombre 4 états internes codables par deux

variables internes. Donc, nous avons besoins de deux bascules. Soient x et y ces

deux bascules. Le diagramme des états qui régit le fonctionnement de ce système

x1 x2

a) Code II b) Code III c) Code IV

Fig.S18.14. Matrices ordonnées

y1 y2 y3


200

est donné par la fig.S19.2, quant à la table des états correspondante, elle est

donnée par la fig.S19.3a.

Fig.S19.2.

Fig.S19.4


201

Problème 20. Commande de lampes de chevet.

Ce problème nous expose un système simple qui consiste à commander

l’allumage ou l’extinction de deux lampes B et C à partir de trois endroits

différents a, b et c. Ces informations nous conduisent au schéma fonctionnel de la

fig.S20.1 et les conditions de fonctionnement sont traduites selon le diagramme

de la fig.S20.2.

Fig.S20.1 Schéma fonctionnel.

Le graphe montre que les combinaisons simultanées et multiples sont

exclues. La nécessité d’utiliser un circuit de vérouillage se fait sentir. On peut,

dans ce cas, utiliser le circuit qui a été utilisé dans le problème N°6 (joueur le

plus rapide). Néanmoins si les combinaisons multiples sont introduites dans le

fonctionnement du système il faudra les inclure dans le graphe en créant d’autres

états. Dans notre cas nous nous abstiendrons à ne pas compliquer le problème,

et nous nous contenterons de ces 10 états et d’un circuit de vérouillage. Dans ce

cas de figure, la matrice primitive qui, au départ, comportait 12 lignes et 11

colonnes se réduira à une matrice à 12 lignes et 6 colonnes.

Nous invitons le lecteur à se joindre à nous et, lui demandons de se

reférer au problème N°6 pour la suite de la synthèse.


202


Problème 21. Serrure électronique.

Le problème 21 traite de l’ouverture d’une serrure électronique. Celle-ci

peut être celle d’un coffre-fort, d’une porte d’habitation ou tout élément

necessitant un code secret pour son ouverture. La structure qui est à synthètiser

possède deux entrées « a » et « b » et une sortie « S » qui va agir sur la serrure.

Le schéma fonctionnel est donné par la fig.S21.1 et le graphe de fluence par la

fig.S21.2.



203

Fig.S21.2. Graphe de fluence.

On remarque sur ce graphe que, lorsqu’on applique la séquence qui a été

imposée par les conditions de fonctionnement, le système décrit les états 1, 2, 3 ,

4 et 5. Au niveau de l’état 5 la serrure s’ouvre. Et, une fois ouverte, le système est

bloqué dans la boucle constituée par les états 5, 6, 7 et 8. Il ne peut plus revenir

vers les autres états. A moins que l’on supprime l’alimentation. Ceci d’une part.

D’autre part, on peut remarquer, aussi, que la séquence a été légèrement

modifiée. En effet, si on se reporte au diagramme de la fig.S21.2, on constate que

lorsque le système est dans l’état 2, il peut revenir vers l’état 1 lorsque « a » est

relâché. La séquence d’ouverture de la serrure , dans ce cas, est :

ab:00→10→00→10→11→10→00 et non pas : ab:00→10→11→10→00.

Ceci a été fait, uniquement, dans le but d’alléger le diagramme des phases.

Si les conditions de fonctionnement sont strictes et sans ambages, il faudra créer

un nouvel état (12 par exemple) vers lequel le système évoluera lorsque « a » est

relâché de l’état 2. Il en est de même pour les états 10 et 11, ils n’évolueront pas

vers l’état initial 1 mais vers le nouvel état 12 lorsqu’on annule l’état d’entrée.

En fin de compte l’état 1 ne reçoit aucune flèche. Ainsi on gardera l’intimité de la

séquence qui a été imposée.

Problème N°22. Commande unipolaire d’un moteur pas à pas.


204

En bref, un moteur pas à pas est considéré comme un ensemble de 4 bobines

dont l’excitation peut provoquer la rotation de l’induit d’un angle α appelé

« pas ». Si le moteur est un 200 pas alors α=360/200= 1,8°. En excitant les

bobines D, C, B et A à la manière indiquée par la fig.22.1, le moteur peut

fonctionner en « pas » α= 1,8) ou en « demi-pas » α=0,9).

Nous allons considérer le fonctionnement en demi-pas. S’il en est ainsi, il

faudra générer, sur les entrées D, C, B et A, les états suivants : 0001(1), 0011(3),

0010(2), 0110(6), 0100(4), 1100(12), 1000(8) et 1001(9). Concevoir un circuit

séquentiel capable de générer ces états revient, tout simplement, à concevoir un

générateur de séquences synchrone dont les états sont imposés par la fig.22.1.

L’analyse des conditions de fonctionnement de ce problème montre que ce

dernier peut être traité en deux étapes :

1ère étape : Synthèse d’un générateur de séquences.

2ème étape : Gestion des mouvements de rotation du moteur.

1) Synthèse du générateur de séquences.

Le générateur, dont il est question, doit pouvoir faire tourner le moteur

dans les deux sens. C’est-à-dire, en d’autres termes, générer la séquence: 1, 3, 2,


205

6, 4, 12, 8 et 9 dans cet ordre et dans le sens inverse : 9, 8, 12, 4, 6, 2, 3, et 1.

Pour faire la différence entre ces deux séquences nous allons choisir une

variable « x » qui sélectionnera les deux modes de la manière suivante:

« x= 0 » c’est la première séquence qui est générée.

« x=1 » c’est la deuxième qui le sera.

Ceci nous conduit au diagramme des transitions de la fig.S22.2.

Fig.S22.2. Diagramme des transitions.

Connaissant la série de nombre à générer, il faut déterminer le nombre de

bascules nécessaires puis établir la table des états du générateur de séquences.

c) Nombre de bascules.

Si N est le nombre le plus grand de la séquence à générer, le nombre "k" de

bascules est donné par: 2𝐶𝐶 ≥ 𝑁𝑁. Dans notre cas N=12 donc :

𝐶𝐶 = 𝐶𝐶𝑜𝑜𝑔𝑔12 𝐶𝐶𝑜𝑜𝑔𝑔2⁄ = 3.58 . Comme k est un entier on prendra k=4. Par

conséquent il nous faut 4 bascules. Soient A, B, C et D ces bascules dont les

entrées sont :

pour A: 𝐽𝐽𝐴𝐴 𝑒𝑒𝑒𝑒 𝐾𝐾𝐴𝐴 ;𝑝𝑝𝑜𝑜𝑠𝑠𝐶𝐶 𝐵𝐵 ∶ 𝐽𝐽𝐵𝐵 𝑒𝑒𝑒𝑒 𝐾𝐾𝐵𝐵 ; 𝑝𝑝𝑜𝑜𝑠𝑠𝐶𝐶 𝐶𝐶 ∶ 𝐽𝐽𝐶𝐶 𝑒𝑒𝑒𝑒 𝐾𝐾𝐶𝐶 ; 𝑒𝑒𝑒𝑒 𝑝𝑝𝑜𝑜𝑠𝑠𝐶𝐶 𝐷𝐷: 𝐽𝐽𝐷𝐷 𝑒𝑒𝑒𝑒 𝐾𝐾𝐷𝐷 .

Leurs sorties normales seront désignées, respectivement, par 𝑄𝑄𝐴𝐴 ,𝑄𝑄𝐵𝐵 , 𝑄𝑄𝐶𝐶 , 𝑒𝑒𝑒𝑒 𝑄𝑄𝐷𝐷 .


206

d) Table des états.

Etablissant, maintenant, la table des états de cette structure séquentielle en

considérant 𝑄𝑄𝑋𝑋 comme " état présent" et 𝑄𝑄𝑋𝑋+ comme " état futur" de la bascule X

( X= A,B,C ou D). Il vient, donc, les tables des états et assignées de la fig.22.3a.

( 1er cas : x=0) ou fig.22.3b( 2ème cas : x=1).

a)1er cas : x=0

b)2ème cas : x= 1

Fig.22.3. Tables des états et assignées.

Les tables des transitions du générateur de séquences et les équations des entrées

des bascules sont données par les fig.22.4 (cas x=0) et fig.22.5 (cas x=1).


207

𝐽𝐽𝐷𝐷 = 𝑄𝑄𝐴𝐴𝑄𝑄�𝐵𝐵 , 𝐾𝐾𝐷𝐷 = 𝑄𝑄𝐶𝐶 ; 𝐽𝐽𝐶𝐶 = 𝑄𝑄�𝐴𝐴𝑄𝑄�𝐵𝐵 , 𝐾𝐾𝐶𝐶 = 𝑄𝑄𝐵𝐵

𝐷𝐷𝐷𝐷 = 𝑄𝑄�𝐶𝐶𝑄𝑄�𝐵𝐵 ; 𝐷𝐷𝐶𝐶 = 𝑄𝑄�𝐴𝐴𝑄𝑄�𝐵𝐵

𝐽𝐽𝐵𝐵 = 𝑄𝑄�𝐷𝐷𝑄𝑄𝐶𝐶 ; 𝐾𝐾𝐵𝐵 = 𝑄𝑄𝐴𝐴; 𝐽𝐽𝐴𝐴 = 𝑄𝑄�𝐷𝐷𝑄𝑄�𝐶𝐶 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐷𝐷

𝐷𝐷𝐵𝐵 = 𝑄𝑄�𝐷𝐷 𝑄𝑄�𝐴𝐴 ; 𝐷𝐷𝐴𝐴 = 𝑄𝑄�𝐷𝐷𝑄𝑄�𝐶𝐶

Fig.22.4. Equations des entrées des bascules pour x=0 Remarque : Pour obtenir les expressions logiques des entrées Di il faudra boucler les transitions T1 et S1.


208

𝐽𝐽𝐷𝐷 = 𝑄𝑄�𝐴𝐴𝑄𝑄�𝐵𝐵 , 𝐾𝐾𝐷𝐷 = 𝑄𝑄𝐴𝐴 ; 𝐽𝐽𝐶𝐶 = 𝑄𝑄�𝐴𝐴𝑄𝑄𝐵𝐵 , 𝐾𝐾𝐶𝐶 = 𝑄𝑄𝐷𝐷

𝐷𝐷𝐷𝐷 = 𝑄𝑄�𝐴𝐴𝑄𝑄�𝐵𝐵 ; 𝐷𝐷𝐶𝐶 = 𝑄𝑄�𝐴𝐴𝑄𝑄�𝐷𝐷

𝐽𝐽𝐵𝐵 = 𝑄𝑄�𝐷𝐷𝑄𝑄�𝐶𝐶 ; 𝐾𝐾𝐵𝐵 = 𝑄𝑄𝐶𝐶 ; 𝐽𝐽𝐴𝐴 = 𝑄𝑄𝐷𝐷𝑄𝑄�𝐶𝐶 𝐾𝐾𝐴𝐴 = 𝑄𝑄𝐵𝐵

𝐷𝐷𝐵𝐵 = 𝑄𝑄�𝐷𝐷𝑄𝑄�𝐶𝐶 ; 𝐷𝐷𝐴𝐴 = 𝑄𝑄�𝐵𝐵𝑄𝑄�𝐶𝐶

Fig.22.5. Equations des entrées des bascules pour x=1

Pour minimiser la complexité du câblage on choisira, pour la matérialisation de

la structure de commande, des bascules « D ». L’expression logique de l’entrée

« Di » ( i= A,B,C et D) du circuit global est la sortie du MUX élémentaire dont les

entrées sont les Di des deux circuits et l’entrée de sélection est « x ». C’est-à-dire

que chaque entrée des bascules « Di » du circuit global est régit par l’équation :

𝐷𝐷𝑖𝑖 = �̅�𝑥 𝐷𝐷𝑖𝑖 (1𝑒𝑒𝐶𝐶 𝑐𝑐𝑖𝑖𝐶𝐶𝑐𝑐𝑠𝑠𝑖𝑖𝑒𝑒) + 𝑥𝑥 𝐷𝐷𝑖𝑖 (2è𝑚𝑚𝑒𝑒 𝑐𝑐𝑖𝑖𝐶𝐶𝑐𝑐𝑠𝑠𝑖𝑖𝑒𝑒)


209

Ce qui nous donne les équations suivantes :

𝑫𝑫𝑫𝑫 = 𝑸𝑸�𝑩𝑩[𝒙𝒙� 𝑸𝑸�𝑪𝑪 + 𝒙𝒙𝑸𝑸�𝑨𝑨] ; 𝑫𝑫𝑪𝑪 = 𝑸𝑸�𝑨𝑨[𝒙𝒙� 𝑸𝑸�𝑩𝑩 + 𝒙𝒙𝑸𝑸�𝑫𝑫]

𝑫𝑫𝑩𝑩 = 𝑸𝑸�𝑫𝑫[𝒙𝒙� 𝑸𝑸�𝑨𝑨 + 𝒙𝒙𝑸𝑸�𝑪𝑪]; 𝑫𝑫𝑨𝑨 = 𝑸𝑸�𝑪𝑪[𝒙𝒙� 𝑸𝑸�𝑫𝑫 + 𝒙𝒙𝑸𝑸�𝑩𝑩]

Le circuit réalisé et simulé par multim7 est donné par la fig.22.5.

Remarque :

Théoriquement les états (0000)2=(0)10 , (101)2=(5)10 , (0111)2 =(7)10,

(1010)2 =(10)10, (1011)2 =(11)10 , (1100)2 =(12)10 , (1101)2 =(13)10 ,

(1110)2=(14)10 et (1111)2 =(15)10 sont interdits pour le générateur, mais en

pratique ils risquent d'apparaître à la mise sous tension. Pour éviter un blocage

du générateur de séquences ou une séquence indésirable, à la mise sous tension,

il faudra imposer un état futur appartenant à l'ensemble de ses états permis. Ceci

sera réalisé grâce au circuit RC placé aux entrées asynchrones (preset et clear)

comme l’indique la fig.22.6. (Voir exercice N°11 pour l’opportunité de ce circuit).

Fig.22.6. Logigramme du générateur de séquences.


210

2) Gestion des mouvements de rotation du moteur.

D’après les énoncés le moteur doit avoir les modes de fonctionnement ci-après:

1er mode : Tourner dans le sens direct à la vitesse de 20Tr/s.

2ème mode : Tourner dans le sens inverse à la vitesse de 40 Tr/s.

3ème mode : Faire un tour complet et s’arrêter.

Pour assurer ces trois modes de fonctionnemnt on doit disposer de trois

éléments différents à savoir :

Un générateur d’impulsions de fréquence f1.

Un générateur d’impulsions de fréquence f2.

Un monostable de durée « t ».

Les fréquences f1, f2, et le nombre « t » seront déterminés ultérieurement.

Le schéma fonctionnel et la table de vérité de la structure à déterminer sont

donnés par les fig.22.7 et fig.22.8.

Fig.22.7. Schéma fonctionnel Fig.22.8. Table de vérité.

Comme il n’a pas été précisé à quelle vitesse le moteur doit tourner

lorsqu’on appuie sur "m ", nous avons apporté la modification suivante :

Lorsque « m » est appuyé le moteur doit faire un tour à la vitesse de 20Tr/s si


211

« i » est appuyé, et à la vitesse de 40Tr/s si d est appuyé, ensuite il s’arrête. Ceci

se traduit sur la table de vérité par :

A la combinaison dim = 011 , x=0 et H=t.f1

Et à la combinaison dim = 101 , x=1 et H=t.f2

Les expressions logiques de x et de H sont données par les équations :

𝒙𝒙 = 𝒅𝒅𝒊𝒊;̅ 𝑯𝑯 = 𝒅𝒅�𝒊𝒊𝒎𝒎� 𝑳𝑳𝟏𝟏 + 𝒅𝒅�𝒊𝒊𝒎𝒎𝒆𝒆𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊�̅�𝒎� 𝑳𝑳𝟐𝟐 + 𝒅𝒅𝒊𝒊̅𝒎𝒎𝒆𝒆𝑳𝑳𝟐𝟐

𝑯𝑯 = 𝒎𝒎� (𝒅𝒅�𝒊𝒊𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊̅𝑳𝑳𝟐𝟐) + 𝒎𝒎𝒆𝒆(𝒅𝒅�𝒊𝒊𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊̅𝑳𝑳𝟐𝟐)

𝑯𝑯 = (𝒎𝒎� + 𝒎𝒎𝒆𝒆)�𝒅𝒅�𝒊𝒊𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊�̅�𝑳𝟐𝟐� = (𝒎𝒎� + 𝒆𝒆)�𝒅𝒅�𝒊𝒊𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊�̅�𝑳𝟐𝟐�

𝒙𝒙 = 𝒅𝒅𝒊𝒊 ̅

𝑯𝑯 = (𝒎𝒎� + 𝒆𝒆)�𝒅𝒅�𝒊𝒊𝑳𝑳𝟏𝟏 + 𝒅𝒅𝒊𝒊�̅�𝑳𝟐𝟐�

Il reste, maintenant à déclencher le monostable chaque fois que i ou bien d

soit appuyé en conjonction avec m. ceci se traduit, tout simplement par

l’équation, si val est l’entrée de validation du monostable :𝒗𝒗𝒂𝒂𝒗𝒗 = (𝒅𝒅⨁𝒊𝒊)𝒎𝒎.

Finalement on abouti au logigramme de la fig.22.9.

Fig.22.9. Logigramme de la gestion des mouvements de rotation.


212

3) Détermination des fréquences f1 et f2 ainsi que la durée active du

monostable.

Pour effectuer un tour(ou 200 pas) le moteur doit recevoir, sur l’entrée H,

400 impulsions (une impulsion par demi pas). Pour une vitesse de 20Tr/s il

faudra délivrée sur l’entrée horloge (H) 20*400 =8000 impulsions /s. ce qui

correspond à une fréquence de 8KHz. Et pour une vitesse de 40Tr/s, il faudra une

fréquence de 16KHz, d’où f1=8KHz (T1=125µs) et f2=16KHz (T2=62,5 µs).

Pour la durée t du monostable, il faut qu’elle soit suffisante pour faire passer 400

impulsions. Si c’est f1 qui est utilisée, alors t=400*T1=400*125 µs =50ms, si

c’est f2, alors t=400*62,5 µs=25ms.

4) Circuit d’interface entre le générateur de séquence et le moteur pas-à-pas.

Le circuit qui sera utilisé est un amplificateur de puissance utilisant un

transistor TIP 112. Une diode de protection sera intercalée entre les extrémités

de chaque bobine afin de protéger le transistor. La fig.22.10 montre les détails

du montage.

Fig.22.10. Circuit d’interface. N.B. Les circuits x1, x2, x3 et x2 de la fig.22.6 sont des mux élémentaires dont le logigramme est donné ci-dessous


213

RéPoNses AuX questioNs

D’Auto-évALuAtioN

1) La structure générale d’un système séquentiel est composée d’un BLOC

COMBINATOIRE et d’un BLOC MEMOIRE

Les circuits séquentiels possèdent un bloc mémoire, alors que les systèmes logiques

combinatoires n’en possèdent pas.

2) Le bloc combinatoire et le bloc mémoire communiquent entre eux et avec l’extérieur

via des vecteurs d’informations comme le montre la figure ci-dessus. Ces vecteurs ont la

signification suivante :

[x] est le vecteur d’ENTREE.

[y] est le vecteur INTERNE PRESENT.

[Y] est le vecteur INTERNE FUTUR.

[S] est le vecteur de SORTIE.

3) Une mémoire implicite, dans un système séquentiel, apparaît comme un retour

de la sortie vers l’entrée. Elle fait partie intégrante du bloc combinatoire Il y aura

autant de mémoires qu’il y a de retours. Une mémoire explicite apparaît, quant à

elle, comme un opérateur séparé du bloc combinatoire. Elle est matérialisée soit

par une bascule « R-S », soit par une bascule « J-K », soit par une bascule »D »

4) La bascule R-S est constitué par deux NAND retrocouplés comme l’indique la

(Fig.4.1). Pour obtenir une bascule RSH, on part de la bascule 𝑅𝑅� − 𝑆𝑆 �

BLOC

COMBINATOIRE

BLOC

MEMOIRE

[x] [S]

[Y] [y]


214

précédente à laquelle on rajoute deux portes NAND sur 𝑅𝑅� − 𝑆𝑆 � , ce qui nous

donne les entrées R et S contrôlées par l’entrée horloge (H) (Fig.4.2.).

5) Le bistable RSH est au repos pour deux cas de figure :

- Lorsque H=0 et les entrées R et S sont quelconques.

- Ou bien H étant égale à « 1 », alors : R= 0 et S=0.

Dans le cas ou H=1, la combinaison R=S= 1 est interdite car les sorties de la

bascule 𝑄𝑄 𝑒𝑒𝑒𝑒 𝑄𝑄� ne sont plus complémentaires. En se référant à la fig.4.2 vous

remarquez que 𝑄𝑄 = 1 𝑒𝑒𝑒𝑒 𝑄𝑄� = 1.

6) Une bascule anti-rebond est tout simplement une bascule R-S utilisée dans le

cas où un dispositif mécanique (tel qu’interrupteur) attaque l’entrée horloge d’un

circuit séquentiel sensible aux fronts montant ou descendant de l’impulsion

d’horloge (Fig.6.1).

7) Pour obtenir une bascule D LATCH, on regroupe R et S en une seule entrée

tel que 𝑅𝑅 = 𝑆𝑆̅ au moyen d'un inverseur comme représenté par la fig.7.1


215

. Les chronogrammes de cette bascule sont donnés par la fig.7.2.

8) La bascule 𝑅𝑅 − 𝑆𝑆 comporte une combinaison interdite à l’entrée car elle mène à une

situation indéterminée à la sortie. Pour lever cette interdiction il suffit de relier, d’une

part, la sortie Q à l’opérateur ET qui reçoit 𝑆𝑆 et 𝐻𝐻, d’autre part la sortie 𝑄𝑄� à l’opérateur

ET qui reçoit 𝑅𝑅 et 𝐻𝐻. Il est facile de vérifier que le circuit obtenu, en rebaptisant les

entrées 𝑅𝑅 et 𝑆𝑆 par 𝐽𝐽 et 𝐾𝐾 respectivement, admet la combinaison:𝐽𝐽 = 𝐾𝐾 = 1 (fig.8.1). Ses

chronogrammes sont donnés par la fig.8.2.


216

En se référant aux chronogrammes de la fig.8.2, il est facile de constater que: lorsque

𝐽𝐽 = 𝐾𝐾 = 1 la bascule est dans un état instable(𝑄𝑄+ = 𝑄𝑄�). C’est pour cette raison que ce montage est

rarement utilisé, surtout lorsque la combinaison 𝐽𝐽 = 𝐾𝐾 = 1 risque d’apparaître. On préfère, dans

ces conditions, utiliser des bascules maître-esclaves.

9) On obtient une bascule « D » à partir d’une bascule J-K en ajoutant un inverseur entre

l’entrée J et l’entrée K de manière à avoir K = 𝐽𝐽 ̅. La fig.9.1 montre le logigramme de la

bascule « D » et ses chronogrammes. 𝐷𝐷: est la variable d’entrée, H: est la variable de

commande. A chaque impulsion de l’entrée 𝐻𝐻, la sortie 𝑄𝑄 de la bascule «recopie » l ‘état

appliqué à l’entrée, notée 𝐷𝐷.

10) Outre les entrées synchrones dont sont dotées les bascules, on trouve deux autres

entrées. Il s’agit de « PRESET » et « CLEAR ». Ces dernières sont asynchrones et agissent

de façon prioritaire, c’est-à-dire, si on impose un niveau bas sur l’entrée Preset (ou Clear)

la sortie normale (Q) de la bascule se met au niveau «HAUT» (ou niveau BAS) et restera

dans cet état quelque soit les états des autres entrées.


217

11) Dans l’exercice N°8 nous avons vue comment on obtient une bascule J-K et, après

analyse des chronogrammes nous avons constaté que la combinaison J=K=1 met la

bascule dans un état instable bien que cette combinaison n’est plus interdite. Cette

situation ne permet guère à cette bascule de remplir son rôle convenablement. Il était,

donc, nécessaire de contourner ce problème par la mise en cascade de deux bascules.

C’est la bascule Maître-Esclave dont le logigramme et les chronogrammes sont données

par les figures ci-dessous.

12) La différence qui existe entre une bascule "𝐷𝐷 𝑀𝑀𝑎𝑎î𝑒𝑒𝐶𝐶𝑒𝑒− 𝐸𝐸𝑠𝑠𝑐𝑐𝐶𝐶𝑎𝑎𝑠𝑠𝑒𝑒" et la bascule

"𝐽𝐽 − 𝐾𝐾 𝑀𝑀𝑎𝑎î𝑒𝑒𝐶𝐶𝑒𝑒− 𝐸𝐸𝑠𝑠𝑐𝑐𝐶𝐶𝑎𝑎𝑠𝑠𝑒𝑒" est l’inverseur qui a été ajouté entre l’entrée 𝐽𝐽 et l’entrée 𝐾𝐾

de manière à avoir 𝐾𝐾 = 𝐽𝐽 ̅ comme le montre la figure ci-dessous. L’entrée « J » a été

rebaptisée « D ». Pour charger une information dans la bascule J-K (ou la bascule D) on


218

présente l’ordre désiré (mise à « 1 « ou bien mise à « 0 ») sur les entrées synchrones,

ensuite on applique une impulsion d’horloge.

13)Pour réaliser un diviseur de fréquence avec une bascule J-K on relie les

entrées synchrones (J et K ) à Vcc et on applique des impulsions d’horloge sur

l’entrée Ck. Si la fréquence d’horloge est f0 alors la fréquence disponible à la

sortie Q et f0/2. Si nous désirons une division par 2n il est nécessaire de disposer

de n bascules montées en queue leu-leu. La sortie de l’une attaque l’horloge de

l’autre fig.13.1. Pour la bascule « D » on relie la sortie complémentaire 𝑄𝑄� à

l’entrée « D ». Pour une division par 2n le montage se fera à l’instar de celui de

la bascule précédente fig.13.2.


219

14) Lorsqu’une entrée est mise à « 0 » par le biais d’une sortie qui en est la

cause un courant important (de l’ordre d’une dizaine de mA) circule de l’entrée

vers la sortie. Par contre lorsque cette même entrée est au niveau haut le courant

qui circule de la sortie vers l’entrée est de l’ordre de quelques µA. Il est tout à

fait logique que si une entrée est maintenue trop longtemps à un niveau logique

constant ; ce niveau ne peut être que le niveau « HAUT ». Comme une entrée n’est

« ACTIVE » qu’occasionnellement il faut lui attribuer, par construction, un niveau

« BAS ». C’est pour cette raison que les entrées « PRESET » et « CLEAR » sont

actives au niveau « BAS ». Et il en est de même pour toute entrée qui est active

momentanément.

15) Pour comprendre le fonctionnement des entrées asynchrones « PRESET » et

« CLEAR » nous allons nous appuyer sur le schéma de la fig.15, représentant une

bascule « D » avec ses entrées asynchrones.

Voyons maintenant comment fonctionnent les entrées CLEAR et PRESET.

Si Clock est à 0 les sorties des portes NAND 5 et 6 se trouvent à l'état 1. Lorsque

PRESET est active (c’est-à-dire égale à zéro) la sortie de la porte 7 est portée à

« 1 » car une de ses entrées est forcée à « 0 ». La sortie complémentaire, quant à

elle, se trouve à « 0 » car ses entrées sont toutes à « 1 ». Ses états sont maintenus

quel que soit l'état de D et tant que PRESET est à 0. C’est la mise 1 à de la

bascule(𝑄𝑄 = 1).


220

De même, pour mettre la bascule à l'état 0 (𝑄𝑄 = 0), il faut positionner l'entrée

PRESET à l'état 1 et l'entrée CLEAR à l'état 0.

Si l'on porte les deux entrées CLEAR et PRESET à l'état 0, les sorties 𝑄𝑄 𝑒𝑒𝑒𝑒 𝑄𝑄� sont

forcées à l'état 1. Cette combinaison des entrées CLEAR et PRESET est rarement

utilisée.

Si Clock est au niveau HAUT, le MAÎTRE est verrouillé (C’=0). Par conséquent

l’ESCLAVE n’est plus sollicité par le maître. Si PRESET est active la sortie « Q »

est mise à 1. Si c’est CLEAR qui l’est « Q » est mise à « 0 ».

16) Les systèmes séquentiels peuvent être décrits soit par une table des états soit

par un diagramme des états. Ces deux représentations traduisent les desideratas

initiaux du système à synthétiser.

17) Un diagramme des phases traduit les conditions de fonctionnement d’un

système séquentiel asynchrone. Par contre un système séquentiel synchrone est

décrit par diagramme des transitions.

18) Le fusionnement des lignes d’une matrice réduite consiste à placer plus d’un

état stable sur une même ligne. Il n’est possible que si les états qui se superposent

portent le même nom (il faut remarquer qu’une condition indifférentes peut être

remplacée par n’importe qu’elle état).

19) Lorsqu’une transition, d’un état vers un autre état, met en jeu la variation

simultanée des variables internes, il y a naissance de course. Cette course peut

être « critique » si, passant d’un état stable, le système n’évolue pas vers l‘état

stable prévu. Pour contourner ces courses critiques il faut veiller, lors du codage

de la matrice réduite, à attribuer un codage adjacent aux états stables et leurs

états transitoires.

20) La bascule R-S est décrite par un diagramme à quatre (04) états comme

l’indique la figure ci-dessous. S et R sont les entrées de la bascule, Q est sa sortie

normale.


221

21) La synthèse d’une machine séquentielle commence par l’obtention du

diagramme des états. Celui-ci, est transcrit sous forme d’une table des états qui,

ensuite, sera minimisée. C’est-à-dire réduire le maximum possible les états du

système. Après avoir éliminé les courses critiques par le choix d’un code qui

respectent les adjacences des états stables et leurs états transitoires, on assigne la

matrice ordonnée puis, on déduit les expressions des différentes fonctions:

secondaires et de sorties.


222

CATALOGUE DES CIRCUITS INTEGRES .

LES CIRCUITS FRÉQUEMMENT RENCONTRÉS

DANS LES MONTAGES INDUSTRIELS

Les technologies bipolaires et MOS sont jusqu'à présent les plus utilisées

dans les circuits industriels.

Que ce soit pour la maintenance ou pour la réalisation, il est important de

connaître non seulement la technologie, mais aussi l'inventaire des circuits avec

leur fonction.

Chaque constructeur utilise des codes qu'il imprime sur les boîtiers afin de

pouvoir les identifier. Encore faut-il connaître ces codes.

C'est le rôle des figures 1 et 2 qui donnent la signification des codes

d'appellation des circuits logiques TTL et C-MOS.


223


224

1. 1. - INVENTAIRE DES CIRCUITS DE LOGIQUE : FAMILLE TTL

7400 N Quadruple porte NON - ET à 2 entrées

7401 N Quadruple porte NON - ET à 2 entrées avec collecteur

ouvert

7402 N Quadruple porte NON - OU à 2 entrées

7403 N Quadruple porte NON - ET à 2 entrées avec collecteur

ouvert

7404 N 6 inverseurs

7405 N 6 inverseurs avec collecteur ouvert

7406 N 6 étages d'attaque inverseur à collecteur ouvert pour 40 mA

7407 N 6 étages d'attaque à collecteur ouvert pour 40 mA

7408 N Quadruple porte ET à 2 entrées

7409 N Quadruple porte ET à 2 entrées avec collecteur ouvert

7410 N Triple porte NON - ET à 3 entrées

7411 N Triple porte ET à 3 entrée

7412 N Triple porte NON - ET à 3 entrées avec collecteur ouvert

7413 N Double porte NON - ET à 4 entrées

7414 N 6 inverseurs trigger

7416 N 6 inverseurs de puissances à collecteur ouvert

7417 N 6 étages d'attaque à collecteur ouvert pour 40 mA

7420 N Double porte NON - ET à 4 entrées

7422 N Double porte NON - ET à 4 entrées avec collecteur ouvert

7423 N Double porte NON - OU à 4 entrées expansible et strobe

http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#7400_7403_7437�


http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#7401�








http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#7404_7405_7406_7416�








http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#7408_7409�























225

7425 N Double porte NON - OU à 4 entrées et strobe

7426 N Quadruple porte NON - ET à 2 entrées - Haute tension

7427 N Triple porte NON - OU à 3 entrées

7428 N Quadruple porte NOR à 2 entrées

7430 N Porte NON - ET à 8 entrées

7432 N Quadruple porte OU à 2 entrées

7437 N Quadruple porte NON - ET de puissance à 2 entrées

7438 N Quadruple porte NON - ET de puissance à 2 entrées et

collecteur ouvert

7440 N Double porte NON - ET de puissance à 4 entrées

7442 N Décodeur décimal BCD

7443 N Décodeur excès de 3 - décimal

7444 N Décodeur excès de 3 Gray - décimal

7445 N Décodeur décimal BCD à collecteur ouvert pour 80 mA et

30 V ou 15 V

7446 AN Décodeur BCD 7 segments à collecteur ouvert avec 30 V /

20 mA

7447 AN Décodeur BCD 7 segments à collecteur ouvert avec 30 V /

20 mA

7448 N Décodeur BCD 7 segments

7450 N Double porte ET - OU - NON à 2 x 2 entrées

7451 N Double porte inverseur ET - OU - NON à 2 x 2 entrées

7453 N Porte inverseur ET - OU - NON à 4 x 2 entrées expansible

7454 N Porte inverseur ET - OU - NON à 4 x 2 entrées
















226

7460 N Double porte de multiplication à 4 entrées

7470 N Flip-Flop JK à 2 x 3 entrées

7472 N Flip-Flop maître esclave à 2 x 3 entrées

7473 N Flip-Flop maître esclave avec entrée reset

7474 N Double Flip-Flop D synchrone

7475 N Quadruple Flip-Flop D asynchrone

7476 N Double Flip-Flop JK maître esclave avec entrées set et

reset

7480 N Additionneur complet à 1 bit

7481 N Mémoire à 16 bits écriture / lecture

7482 N Additionneur complet à 2 bits

7483 AN Additionneur complet à 4 bits

7484 AN Mémoire à 16 bits écriture / lecture à 2 entrées d'écriture et

de lecture

7485 N Comparateur binaire à 4 bits

7486 N Quadruple porte OU Exclusif

7489 N Mémoire à 64 bits écriture / lecture à collecteur ouvert

7490 AN Compteur décimal

7491 AN Registre à décalage à 8 bits série

7492 N Diviseur par 12

7493 N Compteur binaire

7494 N Registre à décalage 4 bits à entrée parallèle

7495 AN Registre à décalage 4 bits entrées et 4 sorties parallèles
















http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#74C85�















227

7496 N Registre à décalage 5 bits parallèle

7497 N Diviseur de fréquence binaire synchrone programmable 6

bits

74100 N Octo-Flip-flop D

74107 N Double Flip-flop JK maître esclave avec entrée reset

74110 N Flip-flop JK maître esclave avec blocage d'entrée

74111 N Double Flip-flop JK maître esclave avec blocage d'entrée

74118 N Sextuple Flip-flop RS à entrée de reset commune

74120 N Double synchronisation d'impulsions

74121 N Monostable

74122 N Monostable redéclenchable à entrée reset

74123 N Double monostable redéclenchable à entrée reset

74125 N 4 portes OUI à sorties 3 états

74132 N Quadruple Trigger de Schmitt NON - ET à 2 entrées

74141 AN Décodeur décimal BCD pour tubes d'affichage

74142 N Compteur décimal et commande de NIXIE

74145 N Décodeur décimal BCD à collecteur ouvert pour 80 mA et

30 V ou 15 V

74148 N 8 To 3 Line Priority Encoder

74150 N Sélecteur de données 16 bits / multiplexeur

74151 N Sélecteur de données 8 bits / multiplexeur

74153 N Double sélecteur de données 4 bits / multiplexeur

74154 N Décodeur binaire 4 bits / démultiplexeur
















228

74155 N Double décodeur binaire 2 bits / démultiplexeur

74156 N Double décodeur binaire 2 bits / démultiplexeur

74157 N Quadruple sélecteur d'information 2 bits / multiplexeur

74160 N Compteur décimal synchrone à entrée de set et de reset

74161 N Compteur décimal synchrone à entrée de set et de reset

74162 N Compteur binaire synchrone 4 bits à entrée de set et de

reset

74163 N Compteur binaire synchrone 4 bits à entrée de set et de

reset

74164 N Registre à décalage 8 bits à sortie parallèle

74165 N Registre décalage 8 bits à entrée parallèle

74166 N Registre à décalage synchrone 8 bits à entrée parallèle

74167 N Diviseur de fréquences, décimal

74170 N Mémoire à 16 bits écriture / lecture avec des mots jusqu'à 4

bits

74174 N Sextuple Flip-flop D à entrée de reset

74175 N Quadruple Flip-flop D synchrone

74180 N Contrôle de parité 8 bits

74181 N Unité logique arithmétique 4 bits

74184 N Convertisseur binaire BCD 6 bits

74185 AN Convertisseur binaire BCD 6 bits

74190 N Compteur décimal réversible pour chaîne de comptage

synchrone

74191 N Compteur binaire réversible pour chaîne de comptage
















229

synchrone

74192 N Compteur décompteur décimal avec set et reset

74193 N Compteur décompteur binaire avec set et reset

74194 N Registre à décalage parallèle synchrone 4 bits droite /

gauche

74195 N Registre à décalage parallèle synchrone 4 bits à entrée JK

74196 N Compteur décimal 50 MHz avec entrée de set et reset

74197 N Compteur binaire 50 MHz avec entrée de set et reset

74198 N Registre à décalage synchrone 8 bits à entrée et sortie

parallèles

74199 N Registre à décalage synchrone 8 bits parallèle à entrée JK

74LS241 Driver de bus non inverseur

74LS242 Quad bus transceiver inverting

74LS243 4 transcodeurs non inverseur 3 états

81LS95

74795 : Octal Buffer with Three-State Outputs (74LS795 is

equivalent to 81LS95).



http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html#74LS241�










230

1. 2. - BROCHAGE DES CIRCUITS DE LOGIQUE : FAMILLE TTL

http://premiumwanadoo.com/daniel.robert9/Digit/Data_book.html�







231








232








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235








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237








238




239

2. 1. - INVENTAIRE DES CIRCUITS DE LOGIQUE : FAMILLE C.MOS

HEF 4000 Double porte NON - OU à 3 entrées + inverseur

4001 Quadruple porte NON - OU à 2 entrées

4002 Double porte NON - OU à 4 entrées

4006 Registre à décalage statique 18 étages

4007 Double paire complémentaire + inverseur

4008 Additionneur 4 bits avec retenue

4011 Quadruple porte NON - ET

4012 Double porte NON - ET à 4 entrées

4013 Double bascule D

4014 Registre à décalage 8 bits

4015 Double registre à décalage 4 bits

4016 Quadruple interrupteur bidirectionnel

4017 Compteur Johnson à 5 étages

4018 Compteur / diviseur par 'n' programmable

4019 Quadruple multiplexeur à 2 entrées

4020 Compteur binaire à 14 étages


4022 Compteur Johnson à 4 étages, diviseur par 8

4023 Triple porte NON - ET à 3 entrées


4025 Triple porte NON - OU à 3 entrées

4027 Double bascule J - K

4028 Décodeur BCD - décimal (1 parmi 10)

4029 Compteur / décompteur synchrone, binaire / décimal

4030 Quadruple porte OU - EXCLUSIF


4035 Registre à décalage universel 4 bits


4041 Quadruple porte de puissance avec sortie complémentaire

http://premiumwanadoo.com/daniel.robert9/Digit/Data_book_CMOS.html#4000�






















http://premiumwanadoo.com/daniel.robert9/Digit/Data_book_CMOS.html#4016_4066�





































240

4042 Quadruple bascule D à verrouillage

4043 Quadruple bascule NON - OU - R / S à verrouillage (sorties 3 états)

4044 Quadruple bascule NON - ET - R / S à verrouillage (sorties 3 états)

4046 Boucle à phase asservie (PLL)

4047 Monostable

4049 Sextuple porte de puissance (inverseur)

4050 Sextuple porte de puissance (non - inverseur)

4051 Multiplexeur / démultiplexeur analogique à 8 canaux

4052 Double multiplexeur / démultiplexeur analogique à 4 canaux

4053 Triple multiplexeur / démultiplexeur analogique à 2 canaux

4054 Driver pour afficheur 4 segments LCD

4056 Décodeur BCD pour afficheur 7 segments LCD

4060 Un compteur-diviseur 14 étages avec oscillateur

4066 Quadruple interrupteur bidirectionnel

4067 Multiplexeur 16 - 1

4068 Porte NON - ET à 8 entrées

4069 Sextuple inverseur

4070 Quadruple porte OU - EXCLUSIF

4071 Quadruple porte OU à 2 entrées

4072 Double porte OU à 4 entrées

4073 Triple porte ET à 3 entrées

4075 Triple porte OU à 3 entrées

4078 Porte NON - OU à 8 entrées

4081 Quadruple porte ET à 2 entrées

4082 Double porte ET à 4 entrées

4085 Double porte ET - OU - NON à 2 x 2 entrées

4086 Porte ET - OU - NON à 4 x 2 entrées

4093 Quadruple trigger de Schmitt NAND à 2 entrées

4098 Double monostable redéclenchable


























































241

4104 Quadruple translateur de tension à sortie 3 états

4510 Compteur / décompteur BCD

4511 Décodeur / driver 7 segments

4514 Décodeur / démultiplexeur 1 parmi 16, avec registre d'entrée (sortie haute)

4515 Décodeur / démultiplexeur 1 parmi 16, avec registre d'entrée (sortie basse)

4516 Compteur / décompteur binaire

4518 Double compteur décimal

4519 Quadruple multiplexeur à 2 entrées

4520 Double compteur binaire

4528 Double monostable redéclenchable

4539 Double multiplexeur à 4 entrées

4555 Double décodeur / démultiplexeur 1 parmi 4 (sortie haute)

4556 Double décodeur / démultiplexeur 1 parmi 4 (sortie basse)

4720 Mémoire vive 256 bits (256 x 1)

4721 Mémoire vive 1 024 bits (256 x 4)

4724 Registre 8 bits adressable à verrouillage

4736 Mémoire vive 1 024 (1 024 x 1)

40097 Sextuple porte de puissance, sortie 3 états (non inverseur)

40098 Sextuple porte de puissance, sortie 3 états (inverseur)

40106 Six triggers de Schmitt inverseurs

40174 Sextuple bascule D

40175 Quadruple bascule D

40192 Compteur / décompteur synchrone 4 bits décimal

40193 Compteur / décompteur synchrone 4 bits binaire

40194 Registre à décalage universel bidirectionnel 4 bits

40195 Registre à décalage universel 4 bits












242

2 .2.- BROCHAGE DES CIRCUITS DE LOGIQUE : FAMILLE C.MOS

http://premiumwanadoo.com/daniel.robert9/Digit/Data_book_CMOS.html�







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Documents

éxos Les systemes logiques séquentièle.pdf