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-広 島 工 業 大 学 研 究紀要第 34巻 (2000)pp. 7-l3
論 文
広島工業大学における VLSI設計・プロセス工学教育
中田 武 * ・ 大 村 道 郎 * *
(平成11年 9月30日受理)
On an education ofVLSI design and process engineering
In Hiroshima Institute ofTechnology
Takeshi TANAKA and Michiroh OHMURA
(Received Sep. 30， 1999)
Abstract
The departments of Electronic and Electrical Engineering of Hiroshima Institute of
Technology have been teaching integrated circuit designs and processes of semiconductors
since 1989. In Electronic Experiments III， students learn the primitive logic circuits such as
NOT， AND， etc. and their combination circuits that are expressed by schematic logic design
using Graphic Editor， one of MAX-Plus II applications. Designed circuits are programmed for
the FPGA device and their operation of the designed circuits is confirmed by using push
switches and LED. Almost all the students find it best to study the logic circuits using
computers compared with the handwriting of logic circuits. In Electrical Experiments II， the
logic circuits are designed to display each student number in seven segments LED and written
in VHDL language， based on the counter circuits and the decoder circuits. Next， the logic
synthesis and the simulation are conducted. Designed circuits as well as Electronic
Experiments III are confirmed .
Key Words: VLSI design， semiconductor process engineering， CAD， PLD， FPGA， VHDL
1 .まえが、き
近年， VLSIはほとんどの電子機器に組み込まれており，
パソコン，携帯電話等に代表されるように，電子機器の小
型軽量化，高性能化，高機能化に大きく貢献している。そ
のなかでも，メモリや CPUの高速化に代表されるように，
電子デバイスの信頼性や高速性が飛躍的に向上している O
このため，大規模な集積回路を用いて，大規模なデジタル
システムが実現できている O また，将来の集積回路の長期
にわたるロードマップがアメリカのセマテック I1および半
導体理工学研究センタ _2/から公開されている。 1997年版
ロードマップ1)によると， 1997年64Mbyteであったメモ
リが2012年には， 64Gbyteと1000倍も容量が増加するこ
とが予想されている。 集積回路の要素技術が高度になり，
仕事が細分化しているような状況では，システムからプロ
キ広島工業大学工学部電子工学科
日広島工業大学工学部電気工学科
セスまで総合的な知識が必要となるシステム LSIと CAD
の開発ができる人材が切望される
本大学において，電子工学科内に簡単な電子デバイス作
製可能なクラス1000および10000のクリーンルームが昭和
61年に設置され，クリーンルームの維持管理を報告した九
その後，簡単な集積回路の設計およびプロセス工学教育
のできる「集積回路教育実習システム」が平成元年度の文
部省教育装置助成でクリーンルーム内に導入され，電子工
学実験Eにおいて，ピットマップ法の CADにより，
MOSインバータ等の簡単な論理回路のレイアウト設計，
および pn接合ダイオードの製作を体験し，その作製した
pn接合ダイオードの電流一電圧特性および容量一電圧特
性等の基本的な電気的特性評価等の実習内容を報告した
話、またこの集積回路教育システムを用いて，リングオシ
レータの設計および製作について報告した~
- 7
-田中武・大村道郎
ゲー ト
ソースウェル ドレイン
図1 集積回路のレイアウト パターンおよびその断面図
大規模集積回路関連設計 ・プロセス工学教育支援システ
ムが，平成10年度に日本私立学校振興 ・共済事業団の「特
色のある教育研究の推進」に採択され，本学電子工学科と
電気工学科にワークステーション等が整備された。これら
の設備を併せた広島工業大学における大規模集積回路関連
設計 -プロセス工学教育について報告するo
2. 電子工学科における VLSI設計教育
2.1 電子工学科での取組み
本学科では， 1年次前期必修の総合ゼミナール 3年次
必修の電子工学実験皿， 4年次集積回路工学で，クリ ーン
ルーム教育，クリ ーンルーム内での簡単な ICプロセス，
Programmable Logic Device (PLD)チップを用いた簡単
な回路設計に関連した授業を行っている。
電子工学科の総合ゼミナールでは，シラパスに紹介され
ているように，電子工学科の全教員が担当し，エレクト ロ
ニクス分野のみならず，工学基礎・教養科目との関連性や，
勉学方法，学習目的，将来の進路等を教員と学生が一体と
なって話し合う こと により，有意義な学生生活を送るため
の動機づけを行う目的で，学生が 1班10人程度の小グルー
プに分かれ，各教員のゼミナール室に順次移動し受講す
る九 そのテーマのーっとして， LSIのレイアウトおよび
「クリ ーンルームJの教育を実施している。図 lに LSIパ
ターンおよび断面図を示す。 レイアウトの任意の場所を選
択することにより ，その断面を見る ことができる。また，
シリコン基板から，酸化・ 拡散，レジストプロセス，イオ
ン注入，エ ッチング等の処理により，断面形状の変化がプ
ロセスのステ ップごとに表示できるため，プロセス理解の
一助になると考えられる。その後，クリ ーンルームに入室
し，集積回路教育実習システムを見学し，ワークステーシ
ヨンの画像を通して集積回路のレイアウトおよび断面形
状，さらには，集積回路作製のプロセスのステップを見せ
ることにより，集積回路の概要理解および動機づけを行う 。
- 8
その後，集積回路作製のイメージを捉えさせるために実際
にクリ ーンルームに入室し，各種装置の説明を行った。
2.2 電子工学実験111
電子工学実験Eでは， MOSインバータ回路のレイアウ
ト設計を行っている。学生個人に電圧利得係数βを与えて
パタ ーン設計を行う 。その一例を図 2に示す。その後，集
積回路向けシミュレーションプログラム (SPICE)を用い
て MOSインバータの入出力波形および入出力特性を計算
し，グラフ化している (図 3)。 また，学生個人に 4入力
1出力のカルノ ー図 (図 4(a))を与え，論理式 (図 4(b))
を導出させ，さらに，論理回路 (図4(c)) を措かせている。
その後，アルテラ社のプログラマブJレ・ロジック開発シス
テム (MAX+ PLUS II)のグラフイ ックエディタを用い
て，論理回路図を学生各自作製する。次にその論理回路を，
MAX+PLUS IIを用いて ISPプログラマ&チェ ッカ (ア
リテ ック社製)内の PLDに書き込む (図 5右)。 また，
この実験実習用に簡易 PLD書き込み装置を開発した90
PLDは，簡単に回路を変更できる新しいデバイスであり，
デジタルシステムのプロトタイピングに利用され，その利
用によりコストのかかる LSI試作を行わなくてもすみ，
現実的な教育環境として，今後の普及が期待される l九 書
き込んだ論理回路の検証を視覚的に理解するために発光夕、
イオード表示により，設計した論理回路の動作確認を行っ
ている (図 5右)。また，実際の半導体プロセスを学生が
体験するために，図 6， 7に示すように，集積回路教育実
習システムを用いて，シリコンウエハの酸化，ボロンのシ
リコン中への拡散，電極として Alの真空蒸着をする。最
後に，作製したデバイスの電気的特性評価を行っている。
VLSIに関する実験実習を 5週 (90分 x6 x 5週)で実施
している。
以上，電子工学実験mは， 1) MOSICの基本原理とそ
の回路シミュレーション， z)集積回路のレイアウト設計，
-広島工業大学における VLSI設計 ・プロセス工学教育
恒‘..... ‘ ←
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図2 MOSインバータのレイアウト図およびその断面図 岨ルー
M・」ー一一一ー帥 且 ・ 皿 . . ... -- .:.. .:.. ... ~.，.・ g・1
3 )カルノ ー図からの論理回路図作成. 4)プログラマブ
ル ・ロ ジック開発シス テム (MAX+PLUSII)を用いた論
理回路図作成， コンパイル， ISP プログラ マによる
FPGA へ書き込み，および， 5)論理の検証で構成され
ている。
3 電気工学科における VLSI設計教育
3.1 電気工学科での取組み
本学科では 1年次前期必修の総合ゼミ ナール 3年次
前期選択の電子計算機工学 3年次必修の電気工学実験日
において， VHDL， FPGA チップ，自動レイアウ ト設計
など，VLSI設計に関連した授業を行っている。
(a)入出力波形
-・. ~-I
.且
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a-
1.10-
1.10-
‘-ー情 L一一一一 ト 斗一一
... .ー.M・a・s・8・2・.--2・:..・ 2・... '四....
(b)入出力特性ここで VHDLというのは，現在最も広く使われている
ハー ドウェア記述言語の 1つで，ハー ドウェア動作を言語
レベルで記述・検証する ことができる。従来の回路図エデ
ィタを使用したゲー トレベルの設計では，回路規模が大き
くなると，設計仕様の記述や検証などが困難であったが，
ハー ドウェア記述言語によって，抽象的な動作レベルから
図3 SPICEを用いて計算した MOSインバータの入出力および
決 。。 01 11
，--、。。 l O O
01 L 11 l 1
10 O 。。
カルノー図より論理式は
ABC+D
(a)カルノ ー図
入出力特性
10 王百で+D
。 =ABC+D
l =ABC .D
l (b)論理式
。田町l
田明
圃
田明
田明
(c)論理回路図
図4 カルノ ー図から論理回路図を描いた例
-9-
コ::>---=-=剛
-田中武 ・大村道郎
図5 IPSプログラマ&チェ ッカを用いた FPGAへの書き込みおよび論理検証
'・司"--
(a)シリコンの酸化 (b)AI蒸着プロセス
図6 クリ ーンルーム内の半導体プロセスの実験装置
;主 主フイプロセスステーション圃
(a)クリ ーンルーム内での学生実験風景 (b)集積回路教育実習システム
図 7 クリ ーンルーム内における学生実験風景およびその実習装置
- 10一
-広島工業大学における VLSI設計・プロセス工学教育
論理式レベル.ネットリストレベルまで，幅広い範囲でそ
れらが可能となった。
また FPGAというのは， Field Programmable Gate
Arrayの略で，何度でも書き換え可能な高速なロジック
素子の一種であり，ここでは PLD(Programmable Logic
Device)も含むものとする。FPGAは，現在のところ数千
~数百万ゲート程度を収容できるものが市販されており，
何度でも書き換えができることから，実験には非常に向い
ている素子であるといえる。
まず 1年次の総合ゼミナールでは，テーマの 1っとして，
集積回路とは何か，どういう手順で設計を進めるのかとい
った内容を，ワークステーション上で VLSI設計ツールを
用い，実際にチ ップを設計する様子を見せながら授業を行
っている。
次に 3年次前期の電子計算機工学では，計算機を構成す
る基本的な回路，例えば，デコーダ，レジスタ， ALU等
の機能について説明し，更にシミュレーションにより，そ
れらの動作を確認しながら講義を行っている。回路のなか
-c.rnn< .. 副""倫舗・'-"'" 担噂剛氏，e.，刷Le<t ..... 同Select: - 均出lek.ton: Ar:錨n回 a旬Select - Ju!t-~tan:町田
図8 8ピット会加算器
図9 レイアウト図
でも特に，昨年度授業で用いた全加算器については，
VHDLで記述した回路を論理合成し，東京大学大規模集
積システム設計教育研究センター (VDEC)において，チ
ップとして試作を行った11。試作したチ ップはモトローラ
製， CMOS， 1.2ミクロンで，レイアウト方式はスタンダ
ー ドセルを用いている。図8に論理合成された 8ピット全
加算器の回路図を，また，図 9に最終的なスタンダードセ
ルレイアウトをそれぞれ示す。
最後に電気工学実験Hでは，本年度より， iVHDL言語
を用いた FPGA設計」というテーマを新たに追加した。
この実験テーマでは，まず， VHDL言語を用いて簡単な
ディジタル回路の設計を行い，次に，シミュレーションに
より，その動作を検証し，最後に， FPGA実験ボード上
で実際にその回路を動作させ，設計どおりの動作をするか
どうかを確認する。
Sunワークステーション
(FPGA
コンノfイラ，
VSS，等)
FPGA実験ポート
(FLEXIOK)
(Sambaでフ ァイル共有)
PC (Xサーバ， MAX + PLUS II)
図10 VLSI設計システム
3.2 実験のシステム構成
本学科の VLSI設計システムの構成を図10に示す。まず
ハー ドウェアは，ワークステーションが， Xサーバを備え
た PCと100baseのネ ットワークで接続されており，ファ
イルシステムは Sambaを用いて共有を行っている。また，
I台の PCと FPGA実験ボー ドがダウンロードケープル
で接続されている。次にソフトウェアは，論理合成 (シノ
プシス社 FPGACompiler)，シミュレーション， (シノプ
シス社 VSS)スタンダードセルレイアウト (アバント社
Milkyway， Apollo)等のツールがワ ークステーションに
インストールされている。また各 PCには， PC Xサーバ
と. FPGA (PLD)設計ソフト (アルテラ社 MAX+PLUS
II)がインスト ールされている。
3.3 電気工学実験 11
電気工学実験Eでは， 学部 3年生を 5-7名のグループ
に分け.各グループに対し 1週90分 x3の実験を 1テー
- 11一
-田中武 ・大村道郎
圃 11;
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目 回 目
図11 VHDL言語
図12 論理合成
図13 最適化された回路図
マ 2週かけて行っている。以下では， iVHDL言語を用い
た FPGA設計Jのテーマについての実験概要を説明する。
第 1週日には， まず，FPGAチップの特徴とその設計
手法の概要について解説する。次に， VHDL言語につい
て，その概要と基本的な文法を説明する。このとき，参考
として VHDL言語で記述された，カウンタ 一回路とデコ
図14 シミュレーション
皇自iA豆且A..肩函石~，
図15 ピン割当て
ー…ー"山 .-一山r 由剛一山山町一…剛 圃リ 回軍事... 且血枠 ・ 2 ・"
・・
) ・ AIt~嘆き害
一一E亙口一一...J...I!!岳E
図16 FPGA (PLD)設計ソ フト
ーダ回路の例題を用いる。VHDL言語の例を図11に示す。
次に，論理合成ツールの使い方を説明し，例題を用いて
回路の論理合成を行う (図12，13参照)。このとき合成に
関してエラ ーがでれば， VHDL言語のソースフ ァイルを
見直すが，この作業はC言語などを使ったソフトウェアの
設計と非常に似ている。言語自体も， C言語などの高級
12 -
広島工業大学における VLSI設計・プロセス工学教育
プログラミング言語と似たところもあり 1年次必修の計
算機実習 2年次必修の応用計算機実習で習得した UNIX
の操作や，プログラミングの技術を使えば，それほど抵抗
なく，ハードウェア記述言語による簡単なディジタル回路
の設計ができるものと考えられる C
次に，シミュレーションツールの使い方を説明し，例題
を用いて回路の動作を確認する C 回路の動作が確認できた
ら，これを EDIF形式のネットリストに変換し，次の
FPGA (PLD)設計ソフトに渡す手順を学ぶ。各 PC上の
FPGA (PLD)設計ソフトは， EDIF形式のネットリスト
に変換された回路を， FPGAに書きこむためのファイル
形式に変換し，実験ボード上の FPGAチップにダウンロ
ードするために使用している O また，このとき， FPGA
のどのピンに， VHDLのどの信号を割り当てるかを決め
る方法も学ぶ。
第2週日には， FPGA実験ボード上の Iつの 7セグメ
ント LEDに，自分の学生番号(2桁の数字+1文字のア
ルファベット 'b' + 3桁の数字)を順次表示する回路を
設計する。この回路は 1週目に用いた，カウンタ一回路
とデコーダ回路の例題を使えば，比較的簡単に設計できる O
まず，この学生番号表示回路を設計し， VHDL言語で記
述する。これをツールを用いて論理合成し，得られた回路
に対し，更に最適化を行う O 図12に合成された回路の入出
力ポートの情報を，図13に最適化された回路図をそれぞれ
示す。
次にシミュレーションを行う。図12の“clock" と
“RESET"が入力となり，“D0"から“D7"が 7セグ
メントデコーダへの出力となるので，これらの波形を観測
し，動作を確認する。シミュレーション結果を図14に示す。
動作が確認できれば， EDIFネットリストに変換し，出力
する。
最後に，実際に実験ボード上の FPGAに設計したデー
タを書きこむが，図15にそのときのピン割当ての様子を示
す。自分の学生番号が 7セグメント LEDに表示された
かどうかを確認し，設計どおりの動作であれば実験を終了
する。ここで用いた FPGA(PLD)設計ソフトの画面を
図16に示す。
5. む す び
本稿では，広島工業大学における大規模集積回路関連
設計・プロセス工学教育について報告した。今後，更にア
ンケートを実施して， VLSI設計に興味を持ったかどうか，
設計の概要が理解できたかどうか，それぞれの授業のやり
方が適切であったかどうか等を検証する必要がある。また，
より解りやすいマニュアルを書き，それらをデータベース
から参照できるようなシステムを構築することが重要とな
~ 13
る。
謝 百幸
本教育研究の一部は，日本私立学校振興・共済事業団
「特色のある教育研究の推進J，およびアルテラ社ユニパー
シティプログラムの支援により行われたものである。また
チップ試作は東京大学大規模集積システム設計教育研究セ
ンターを通し日本モトローラ(株)，大日本印刷(帆および京
セラ(株)の協力で行われたものである C
文献
1) http://www.itrs.netlNTRS/PublNTRS.nsf/pages/
Home.htm
2) http://www.starc.or.jp/
3 )安保秀雄，“大学で LSIを自由に設計・評価 教育・
研究用の試作体制構築へ日経マイクロデバイス，
1994年2月号， p.52.
4 )田中武， JlI畑敬志，“広島工業大学におけるクリーン
ルームの維持および管理広島工業大学研究紀要，
26 (1992) 161.
5 )川畑敬志，田中武，“学部課程におけるマイクロエレ
クトロニクス実験平成 3年度電気・情報関連学会
中国支部第42回連合大会講演予稿集， p.342
6 )田中武， JII畑敬志，“広島工業大学における電子デパ
イス教育， 1992年秋季応用物理学会講演会， 17a-LL-
4.
7)小川昭雄，水本浩二，田中武， JII畑敬志，中村正孝，
“集積回路教育システムを用いた，リングオシレータ
の設計及び製作平成 2年度電子情報通信学会学生
会研究発表会.
8 )広島工業大学電子工学科講義要項，平成11年度.
9 )猪本喜保，道下邦賢，砂田謙二，大村道郎，田中武，
川畑敬志， "LSI設計教育用簡易 FPGA書込装置の
開発平成11年度電気・情報関連学会中国支部第50
回連合大会予稿集， p.374.
10)安浦寛人，“情報科学のための教育用マイクロプロセ
ッサシステムの開発平成7年度科学研究費補助金
(試験研究B(I))研究成果報告書， p. vii，
11)大村道郎，田中武，川畑敬志，“VHDL言語を用いた
LSI設計教育平成11年度電気・情報関連学会中国
支部第50国連合大会予稿集， p.368.
