FET

Bab IX, FET dan UJT

Hal 180

BAB IX FET (Transistor Efek Medan) dan UJT (Uni Junction Transistor)Pada FET hanya menggunakan satu jenis pembawa muatan, dikelompokkan sebagai devais unipolar. Dibandingkan dengan BJT, FET memiliki beberapa kelebihan diantaranya adalah: hambatan dalam input sangat besar, yaitu sekitar ~ 106 untuk JFET (Junction FET) dan ~ 108 untuk MOSFET (Metal Oxide Semiconductor FET)1.

noisenya kecil, karena karena pembawa muatan pada FET tidak melewati hubungan p-n sama sekali.2.

densitas FET sangat tinggi sehingga dapat dibentuk rangkaian integrasi lebih padat3. 4.

lebih stabil terhadap suhu

Disamping itu kekurangan FET dibandingkan dengan BJT adalah: 1. kecepatan switchingnya lebih rendah/lambat tidak mampu menanggani daya besar, walaupun saat ini sudah ada FET yang mampu bekerja untuk daya besar.2.

Konstruksi secara fisik dan simbul JFET ditunjukkan gambar berikut:Sastra Kusuma Wijaya FISIKA FMIPA UIDiktat Elektronika I

Bab IX, FET dan UJT

Hal 181G D

IDp+

I S

G

D tipe- G VD S np+

IS S G D

ID

n+

I S

G

D tipe- G VD S pn+

IS S

Gambar 1, Konstruksi fisik dari JFET dan simbulnya FET memiliki 3 terminal yaitu Source(S), Drain(D), dan Gate(G). Source adalah terminal tempat pembawa muatan mayoritas masuk ke kanal untuk menyediakan arus melalui kanal. Drain adalah terminal arus

meninggalkan kanal. Gate adalah elektroda yang mengontrol konduktansi antara Source dan Drain. Sinyal input diberikan pada terminal Drain. Sedangkan Substrate atau bulk umumnya dihubungkan dengan Source. Material pada substrate biasanya netral atau didope sedikit. Umumnya sinyal input diberikan pada terminal Gate. Dalam rangkaian input, terminal Gate dan kanal bertindak seolah-olah bagai kapasitor plat sejajar, dan konduktivitas kanal dapat diubah oleh tegangan Gate terhadap Source. Untuk kanal-n, tegangan positif pada Gate menginduksi muatan negatif pada kanal sehingga ada aliran elektron dari Source ke Drain. Ada analogi yang sangat mirip antara JFET dengan BJT. Banyak formula-formula dalam rangkaian JFET mirip dengan formula pada BJT, yaitu dengan menganalogikan sbb:Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 182

Bipolar Emiter Basis Kolektor Pembiasan pada JFET

JFET Source Gate Drain

JFET tidak bekerja berdasarkan arus listrik melainkan akibat medan listrik yang terjadi tegangan input ke

terminal gerbang (Gate). Medan listrik dipakai untuk mengontrol lebar saluran tempat terjadinya konduksi antara terminal pembuangan (Drain) dan sumber (Source). Sehingga FET akan sangat efektif jika mendapat tegangan disamping memiliki impedansi input yang sangat besar dalam orde ~ M. Arus Drain melalui satu jenis bahan semikonduktor, yaitu tipe-n untuk kanal-n dan tipe-p untuk kanal-p. Pada JFET kanal-n pembawa muatannya adalah elektron bebas, sehingga terminal D harus diberi potensial positif. Selanjutnya JFET kanal-n dibias dengan cara seperti ditunjukkan pada gambar berikut.p+ S tipen p+ D S p+ tipen p+ S IS D IG G VDS VDD D ID

VGG

Gambar 2, Pembiasan pada JFET kanal-n Sebagai pendekatan tidak ada arus yang mengalir pada Gate IG = 0, hal ini karena hambatan dalam input JFET = .Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 183

Perhatikan lapisan deplesi yang terbentuk akibat

pembiasan, lebar lapisan deplesi ini bervariasi terhadap VDS. Kanal-n tsb akan tertutup yaitu lebar kanal = 0 terjadi pada saat VDS = Vp (dengan Vp adalah tegangan pinch-off/penjepit) dan untuk VDS > Vp praktis hambatan Drain tak berubah. Pada JFET, junction field effect transistor, Gate dan kanal membentuk hubungan PN konvensional, namun memiliki hambatan dalam besar akibat bias mundur. Sedangkan pada IGFET, Insulated Gate Field Effect Transistor, atau MOSFET, Metal Oxide Semiconductor FET, memiliki elektroda yang terpisah dari kanal oleh lapisan tipis SiO2. Tegangan yang diberikan pada Gate dapat menginduksikan muatan di kanal untuk mengontrol arus Drain. Hambatan dalam inputnya sangat besar dan tidak bergantung pada polaritas tegangan Gate, disamping itu juga relatif tidak terpengaruh oleh suhu. Ada dua tipe MOSFET yaitu tipe enhancement dan tipe depletion. Pada tipe enhancement arus pada kanal hanya terjadi jika diberi tegangan Gate. Sedangkan pada tipe depletion arus pada kanal dapat terjadi pada saat tegangan Gate = 0. Dalam simbul skematik tipe enhancement ditandakan dengan garis putus-putus pada kanal, sedangkan tipe depletion ditandakan dengan garis utuh untuk kanal. Secara skematik pengelompokkan FET dan peta tegangan output (dengan Source di-ground-kan) diberikan berikut ini.output FET deplesi kanal-n JFET kanal-n JFET p deplesi MOSFET enhancement kanal-n

kanal-n

enhancement kanal-n

Gambar 1, Penggolongan FET dan peta tegangan input/output enhancement kanal-p kanal-p input JFETkanal-p

Sastra Kusuma Wijaya Bab IX, FET dan UJT

FISIKA FMIPA UI

Diktat Elektronika I

Hal 184

gambar berikut ini.D G

Sedangkan diagram skematik dari berbagai tipe FET ditunjukkan padaD D G Body S MOSFET kanal-p D G S JFET kanal-n G S JFET kanal-p

Body S MOSFET kanal-n

Gambar 2, Diagram skematik FET. Karakteristik JFET Karakteristik output JFET kanal-n pada konfigursi CS (commonsource) dengan vGS 0 ditunjukkan pada gambar berikut.IDSS=Ipo vGS=0 VDD daerah Pinch-off daerah

RS+RD

ohmic garis kerja DC

-1 -2 -3

-4 VDSQ vDS VDD

Gambar 3, Kakterisktik output vDS vs iD JFET berlaku sebagai devais linear sampai daerah deplesi pada bias mundur G-S yang memperlebar kanal, dikenal sebagai kondisi pinchoff. Hubungan antara iD terhadap vGS bersifat kuadratik, sebagai:Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 185

2

i=D

I

DSS

1+ vGS

V po

IDSS: arus drain pada saat vGS = 0 volt, merupakan arus saturasi pada ssat Gate terhubung singkat. IDSS = kI T-3/2 Vpo = - kv T Vpo : tegangan drain pada saat pinch-off = - VGS(off). kI dan kv : konstanta yang bergantung pada jenis FETV sulit diukur secara akurat, sedangkan besaran GS (off ) g

lebih mudah diukur dengan ketelitian tinggi. Untuk itu bisa m0 2IDSS dilakukan pendekatan yaitu: V = GS(off ) I danDSS

gm0

Garis Kerja

penggan ti Theveni n pada bagian

Berikut ini rangkaia n common source dari FET berikut rangkaia n

inputnya .VDD RD R2 CC iD CC iG iD VDD RD

RTH R1 RS Cs I RS VTH Cs

Gambar 4, Rangkaian Common Source dan rangkaian penggantiny aSastra Kusuma FISIKA FMIPA UI Diktat Wijaya Elektronika I

Bab IX, FET dan UJT

Hal 186

Dar i ran gka ian pen gga nti tsb terl ihat bah

wa VTH dan RTH ada lah teg ang anR1

dan

ha mb ata n R R1 2

pen The gga ven nti in,

yait u

Vth

=VDD

dan Rth

= R1

R1

+

R2

+

R2

VGG

vGS

Sel anj utn ya unt uk loo p I, unt uk iG = 0 dip erol eh:

i

=

,

D

RS

RS

per

sa ma an ini me rup aka n per sa ma an gari s luru s ant ara iD dan vGS dik ena l seb aga i gari s bia s tra nsf er, den gan VGG

= Vth. Titi k pot ong2

v den gan per sa ma an i = I 1+GS

me rup aka n titik kerj a, sep erti Vpo

D

DSS

ditu nju kan pad a Ga mb ar

5. Sed ang kan dari loo p DS, aru s drai n v

v

DD

DS

dap at dihi tun g yait u seb esa rD

i

=

RS iD iD VDD RS+RD Q Q IDQ VDD iD= RS+RD VGSQ

+

RD

RS

+

RD

IDQ vGS RS+RD vGS VDSQ vDS VDD

Gambar 5, Titik Kerja Pada Gambar 5b , Titik kerja VDSQ dicari dengan VDSQ = VDD - (RS+RD) IDQ Dari kurva transkonduktansi ID vs. VGS berbentuk kurva kuadratik menunjukkan bahwa nilai transkonduktansi bergantung pada VGS

yang dapat didekati dengan pendekatan linear sebagai:Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

1 V ,g=gGS

V GS GS(off ) Hal 187 mo m V =0

Rangkaian ekivalen JFET, jika dioperasikan dalam daerah linear dapat dianggap bahwa tidak ada arus yang mengalir pada terminal Gate. Sehingga hanya perlu rangkaian pengganti DS yang mengikuti persamaan:1 I=gd

V+V

m gs ds

rds

Id

den gan gm : tran skon dukt ansi bers ama ,

g

=

m

Vgs V ds =0

1

Vds

r

=

ds

r : ham bata n drai n,

=

ds

gds gs

Id V =0

Rangkaian ekivalennya ditunjukkan pada gambar berikut ini. Gambar 3, Rangkaian ekivalen JFET untuk sinyal kecil. Contoh:Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 188

Transis tor FET 2N5457 diketah ui IDSS = 8 mA dan gm0 = 5000 S. Tentuk an (a)

nilai VGS(off) dan (b) nilai gm pada saat VGS = -2 V Solusi: a. Tegang anV

GS (off )

dicari dengan mengg unakan persam aan

VGS(off )

=

2IDSS V , sehing ga

= - 3,2 V

GS (off )

g

b. Transkonduktasi dicari dengan g = g 1875 S. m0

m mo

=

1 V

V GS GS(off )

, sehingga m

FET sebagai saklar Rangkaian saklar dengan FET ditunjukkan pada Gambar 4. Agar FET terkonduksi antara D dan S perlu tegangan

VGS = 0. Sehingga dari Gambar 4a pulsa negatif ke dioda akan mematikan FET sedangkan pada Gambar 4b jika ada pulsa negatif akan mematikan FET akibatnya sinyal melewati beban.2N3819 560K 470K 2N3819 VS 1N4001 1K 10K Vout VS 5K 25K

Gambar 4, Rangkaian saklar dengan FET.Sastra Kusuma Wijaya Bab IX, FET dan UJT FISIKA FMIPA UI Diktat Elektronika I

Hal 189

FET sebagai penguat Untuk membuat JFET berfungsi sebagai penguat, ada banyak cara pembiasan, namun yang perlu dingat bahwa antara Gate - dengan Source harus mendapat bias mundur. Cara yang paling buruk dilakukan dengan pembiasan Gate yaitu dengan memberikan tegangan VGG pada terminal Gate. Cara ini tidak baik karena titik kerja Q bervariasi terhadap IDSS dan VGS(off). Beberapa teknik pembiasan ditunjukkan pada gambar berikut ini.VDD VDD RD R1 RD VDD RD VDD RD

RG -VGG R2 Voltage divider Bias RS

RG RS -VSS Two-supply

RG

RS

Gate Bias

Self Bias Bias

Gambar 5, Beberapa teknik pembiasan pada JFET kanaln. Self Bias pada Common Source Rangkaian Common Source dengan metoda pembiasan self-bias ditunjukkan pada gambar berikut ini. Hambatan RG digunakan untuk menjaga tegangan gate VGN = 0 volt. Pada saat Gate dalam keadaan open, menyebabkan tegangan Gate menjadi negatif sehingga FET akan pinch-off. Dengan adanya RG ini timbul arus bocor dalam orde ~ nA dan perlu dipilih nilai RG agar VGN = 0 volt (arus IG diabaikan).Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 190

Hal ini berarti ID IS sehingga akan terjadi beda potensial di Source sebesar: VS = ID RS. VGS = - ID RS (dengan VGN = 0 V) VD = VDD - ID RD VDS = VD - VS.

Pemilihan nilai RS optimum jika diketahui kurva transkonduktasi (ID vs. VGS) VGS (off )

RS

=

IDSS

Dari relasi VGS = - ID RS menunjukkan bahwa kurva linear, kurva ini memotong kurva transkonduktansi di titik Q (titik operasi FET), seperti ditunjukkan dalam gambar.Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJTVDD RD

Hal 191

ID RL vin RG ID IDSS Q VGS(off) VGS RS vout

Gambar 6, Rangkaian Common Source dengan self-bias. Dari Gambar 6a di atas , diketahui menggunakan FET dengan IDSS = 6 mA, VGS(off) = - 4 V. Jika diberi VDD = 20 V, RD = 5,6 k dan dikehendaki VDQ = 12 V, maka diperoleh: VRD = VDD - VDQ = 20 V - 12 V = 8 V VRD

8V

I = = =1, 4 mADQ

RD

5,6 k

Sastra Kusuma Wijaya Bab IX, FET dan UJT

FISIKA FMIPA UI


Hal 192

Untuk menghi tung VGS dilakuk an dengan meman faatkan persam aan2

I = I 1

V

, yaitu dengan membu at ID = IDQ diperol eh

GS

D

DSS

V

GS(off ) transkonduktansi sperti gambar berikut ini). V Selanjutnya diperoleh RS = VGSQ = - 2,1 V (atau dapat dilakukan dengan menggunakan kurva GSQ = I 2,08 V =1,5 k, sedangkan RG 1,4 mADQ

yang cocok adalah 470 k.ID IDSS 6 mA Q -4V VGSQ IDSQ=1,4 mA VGS

Gambar 7, Garis beban Contoh: Perhatikan rangkaian Source Follower berikut ini.Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 193

Analisa DC R2

Teg V ang an gate adal ahG

=

V

=

7,5V

DD

R1

+

R2

Teg V ang an sour ceS

=V =

7,5V

G

(pad a saat VGS = 0) V =V V = 7,5V

Dip erol eh tega nga n anta ra drai n dan sour

ce VS

DS

DD

S

7,5V

Arus drain ID

=

=

=7,5mA

1k V GS 1 V GS(off )

=1k//3k = 750 FISIKA FMIPA UI

Diktat Elektronika IBab IX, FET dan UJT Penguatan tegangan adalah Ain

g rv m s

= =rV

g =

ms

Hal 194 0,6

(1+

g

r

)vm s in

(1+

g

rms

)

Beda fasa antara input dan output = 0o. Jika menggunakan EWB, tegangan output (channel 2) dan input (channel 1) diukur dengan osiloskop diperoleh: Perhatikan simulasi yang dilakukan pada rangkaian common-source r =R dD

Sehingga

A =g v berikut ini. Jika diketahui // R = L r = ( 5000S m d g = 5000S m Pada saat analisa AC, diperoleh hambatan drain adalah 3,6 k//10 k=2,65k penguatan tegangan adalah )( 2,65k ) =13,3 Ada beda fasa antara input dan output sebesar 180o.Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 195

Hasil tampilan osciloscope ditunjukkan sbb:Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 196

UJT (UNI JUNCTION TRANSISTOR)Transistor satu hubungan (UJT ) merupakan terbuat dari bahan semikonduktor dengan tiga terminal mirip transistor hanya cara kerjanya sangat berbeda. Walaupun disebut transistor, namun fungsinya tidak digunakan sebagai

penguat, melainkan sebagai pemicu, pewaktu, dan pembangkit gelombang. Simbol UJT dan stuktur fisis serta rangkaian rangkaian ekivalennya diperlihatkan pada Gambar 6. Terminal B1 dan B2 adalah basis 1 dan basis 2 dengan hambatan sekitar 5 - 10 k, sedangkan terminal E adalah emiter. Sedangkan hubungan E dengan B1 mirip dioda hubungan p-n dan hanya ada satu hubungan. Tanda panah menuju B1 menunjukkan bahwa hambatan RB1 tidak memiliki nilai tetap. Pada saaUJT Off nilai RB1 dalam orde k, namun pada saat On nil turun secara drastis hingga sangat rendah dalam orde .B2 B2 RB2 E p n E B1 B1 a b B1 c E RB1 B2

Gambar 6, a) struktur UJT yang disederhanakan, b) Simbol UJT dan c) rangkaian ekivalen UJT Cara kerja UJT Pada saat diberi tegangan supply antara B1 dan B2 menyebabkan ada arus mengalir, sedangkan tegangan antara emiter dengan basis 1 sebanding dengan VBB lewat suatu relasi :Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 197

VEB1 = VBB dengan adalah rasio pengimbang dengan nilai sekitar 0,5 - 0,8. Jika tegangan VEB1 mencapai suatu tegangan VP menyebabkan hambatan basis 1 dengan emiter, RB1 menjadi rendah sehingga akan ada arus IE. Pada saat IE > IP dioda mendapat bias maju dan karakteristik VE vs IE ditunjukkan pada Gambar 7.VE (volt) Titik Puncak VP daerah daerah Off hambatan negatif daerah saturasi (On) Titik Lembah VV IEO IP - IE (?A) IV IE (mA)

Gambar 7, Karakteristik VE - IE UJT sebagai Osilator Relaksasi Rangkaian untuk osilator relaksasi dengan UJT diberikan pada Gambar 8. Andaikan pada saat diberi tegangan VBB UJT dalam keadaan OFF. Karena supply tegangan VBB mengakibatkan kapasitor C akan terisi melalui R dengan konstanta waktu = RC. Pada saat di kapasitor mencapai VP, hubungan emiter-basis 1 terkonduksi sehingga energi yang tersimpan di kapasitor

diberikan ke hubungan emiter-. basis 1 dan selanjutnya ke hambatan RB1. Ada dua hal yang terjadi:

Sastra Kusuma Wijaya

FISIKA FMIPA UI


Bab IX, FET dan UJT

Hal 198

pulsa arus yang mengalir pada RB1 akan menyebabkan pulsa tegangan output pada RB1.1.

arus yang mengalir antara B1 dan B2 akan bertambah sehingga tegangan pada RB2 juga akan naik dengan VB2 = VBB - VB1.2.VBB R CRB1

RB2 Vout2 Vout1

Gambar 8, Rangkaian osilator relaksasi dengan UJT yang tersimpan pada kapasitor akan cepat berkurang, sehingga tegangan VEB1 < VP berakibat terminal E dan B1 tidak konduksi, selanjutnya terjadi proses yang berulan2g yaitu proses pengisian. Proses ini terjadi terus dan dinamakan osilator relaksasi. Bentuk gelombang output dtunjukan pada Gambar 10. Frekuensi osilasi kirakira sekitar f ~ 1/RC. Osilator relaksasi ini dipergunakan untuk mensupply pulsa pemacu pada strobskop, tiristor,

triak, dll. Namun jika rangkain pada Gambar 8 dipergunakan untuk delay maka perlu modifikasi seperti ditunjukkan pada Gambar 9 .Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT

Hal 199Beban V

R1C R2

Gambar 9, Rangkaian delay dengan UJT Rangkaian delay ini baik untuk td < 5 menit, jika diinginkan td besar berarti perlu R besar atau C besar. Pada saat R besar arus IE < IP sehingga UJT dalam kondisi Off, sebaliknya jika C besar perlu kapasitor elektrolit akan muncul arus bocor disamping bentuknya yang besar.VC Vout1 Vout2

Gambar 10, Bentuk gelombang pada osilator relaksasi.Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Documents

FET