デバイスの性能と使用率の測定: 競合比較の概要 (W 496) - XilinxWP496 (v1.0.1) 2017 年 8 月 8 日 japan.xilinx.com 4 デバイスの性能と使用率の測定:

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WP496 (v1.0.1) 2017 年 8 月 8 日 japan.xilinx.com 1

さまざまなアプリケーションや市場において、 UltraScale アーキテクチャは完全に接続可能な独立したロジックと柔軟なインターコネクトを搭載したデバイスポートフォリオを提供し、高い性能とコンパクトな使用率を実現しています。

ホワイトペーパー : UltraScale アーキテクチャ

WP496 (v1.0.1) 2017 年 8 月 8 日

デバイスの性能と使用率の測定: 競合比較の概要

著者: Frederic Rivoallon

概要

Vivado® Design Suite を用いた場合、 UltraScale™ アーキテクチャはデバイス使用率が 100% に近い場合でも高クロックレートデザインを実現します。

このホワイトペーパーでは、一般に公開されている OpenCores デザインをベースに、Kintex® UltraScale FPGA で得た結果を Intel 社 (旧 Altera 社) の Arria 10 と比較します。それぞれのデザインについて、性能と使用率を表す詳細なグラフを示します。これらのデータは、ザイリンクスデバイスが 2 スピードグレード分高速で、かつ 20% 多いデザインコンテンツを実装できることを裏付けています。

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP496&Title=%26%2312487%3B%26%2312496%3B%26%2312452%3B%26%2312473%3B%26%2312398%3B%26%2324615%3B%26%2333021%3B%26%2312392%3B%26%2320351%3B%26%2329992%3B%26%2329575%3B%26%2312398%3B%26%2328204%3B%26%2323450%3B%3A%20%26%2331478%3B%26%2321512%3B%26%2327604%3B%26%2336611%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=1.0.1&docPage=1



はじめにOpenCores デザインをベースとした検証可能な結果から、ザイリンクス UltraScale アーキテクチャは、競合デバイスに比べて 2 スピードグレード分性能が高く、かつ 20% 多いデザインコンテンツを実装できることが証明されました。これは、最も近い競合製品を 1 世代リードすることに匹敵します。

ULTRASCALE アーキテクチャと高度なデザインツールザイリンクスの 16nm ファミリおよび 20nm ファミリは、業界初の All Programmable UltraScale アーキテクチャをベースとして、プレーナから FinFET テクノロジ以降におよぶ複数のノードに対応するだけでなく、モノリシックから 3D IC まで拡張可能な柔軟性を備えています。ザイリンクスは、 20nm で初めての ASIC クラス All Programmable アーキテクチャを開発し、数百ギガビット /秒レベルのシステム性能を可能にしました。 16nm では、 UltraScale+™ ファミリに新しいメモリ、 3D-on-3D、マルチプロセッシング SoC (MPSoC) 技術を統合しました。

Vivado Design Suite は単独で、SoC デバイスに対応した IP およびシステム中心型の開発環境を提供します。この強力なデザインプラットフォームと、 UltraScale アーキテクチャの柔軟性および目標消費電力の実現性を組み合わせることで、システムレベルの統合とインプリメンテーションにおける複雑な生産性のボトルネックを特定し、即座に対処して取り除くことができます。

効率に優れたデバイス集積度

UltraScale アーキテクチャを Vivado ツールスイートと併用すると、競合デバイスとは異なりデバイスロジックが持つ潜在能力を最大限に活用できます。これは、コストと消費電力の大幅な削減に直結します。

アーキテクチャとツールは、最も効率の高い結果をもたらすように連動する必要があります。この原則を満たしていないと、デザインの効率が大きく失われかねません。これを表しているのが図 1 です。この図から、競合デバイスは、 LUT 使用率がまだかなり低い状態であっても、追加のロジックを受け入れなくなることがわかります。

デバイスを比較した場合、 UltraScale アーキテクチャは、 Vivado ツールスイートの高度なアルゴリズムによって、より多くのロジックをパックできます。すべてのデザインで平均すると、デバイス使用率が最大のときに使用できる LUT の割合が、UltraScale デバイスでは 86% であるのに対して競合デバイスでは 65% に留まります。





Vivado ツールによるデバイス使用率の向上UltraScale アーキテクチャでは LUT が完全に独立しているため、 Vivado ツールを使用してきわめて高い使用率でこれらを配線できます。デザインコンテンツを反復的に追加するベンチマークでは、 Vivado ツールによって 99% の LUT 使用率を達成しながら、デザインを配置配線し、タイミングを満たすことができます。一方、競合デバイスは十分なデバイス使用率を達成できず、配置配線ツールも使用可能な LUT を多く残したままの段階でデザインをインプリメントできなくなります。

優れたアーキテクチャによる優れた LUT 使用率競合他社では、物理クラスター (適応型ロジックモジュール (ALM)) の接続上の制約が原因となってクラスター内の一方の LUT のみが使用され、もう一方が使用されないままになることが多いことから、 LUT 使用率が十分なレベルに到達できないのは当然と言えます。

Arria 10 では、物理クラスター (ALM) に 2 つの 6 入力 LUT (LUT6) を含めることができます。ただし、この 2 つの LUT は、ほとんど実現不可能な接続上の制約の下で 1 つの ALM にパックするしかないため、追加の ALM が必要となることが少なくありません。 Kintex UltraScale デバイスでは、 LUT6 は独自の入力を持ち、物理クラスター内のほかの LUT とは独立してロジックをインプリメントできます。図 2 を参照してください。

X-Ref Target - Figure 1

図 1: 標準的なデバイスの LUT 使用率とデザインコンテンツの関係


図 2: LUT アーキテクチャの違い

WP496_01_071117

100%

LUTs

Device Utilization

ALUTs

Device Utilization

80

60

40

20

X Axis - Increased Design Content (Number of Instances)0

Kintex UltraScalehigh LUT utilization

Arria 10 reaches capacitywith lower LUT utilization

WP496_02_080217

LUT6

LUT6

2 6-Input LUTs UltraScale

Architecture

LUT6

LUT6

4

4

4

2 6-Input LUTs Arria 10





図 2 を見ると、 Kintex UltraScale デバイスでは 2 つの 6 入力 LUT が完全に独立しています。 Arria 10 では 2 つの 6 入力 LUT は 4 つの入力を共有する場合にのみ ALM 内で共存できます。

Vivado 配置配線ツールテクノロジと UltraScale アーキテクチャは、高密度で難しいデザインに対応できるように設計され、高い LUT 使用率を達成できるため、ユーザーはより多くのロジックをデバイスに組み込むことができます。ロジック使用率の高い大きなデバイスでも、 Vivado ツールのインプリメンテーションエンジンによって、使用率の低いデバイスと変わらない結果を得ることができます。 Vivado ツールは、デザインに多くのインスタンスが追加された場合でも、性能を適切に維持し、毎回の実行で一貫した結果を得られるようにします。

結果を予測できる安定した性能

Vivado Design Suite には、高性能を実現する最先端の配置配線アルゴリズムが備わっています。現在と将来のテクノロジ (20nm 以下) では、インターコネクトが最大のボトルネックとなる傾向があります。 Vivado の配置配線ツールは、複数の変動要素 (タイミング、インターコネクト使用率、配線長) を同時に最適化することで、予測可能なデザインクロージャを実現します。一連の OpenCores デザインから、 UltraScale アーキテクチャの平均的な性能 (FMAX) は、 Arria 10 デバイスと比べて平均で 25% 高速であると測定されました (図 3 の各データポイントを参照)。


図 3: 1 つのインスタンスで測定した OpenCores デザインの FMAX

WP496_03_080217

OC_read_solomon_decoder

OC_trigonometric_functions

OC_quadrature_oscillator

OC_huffman_decoder

OC_wishbone_fir

OC_open_tv80

OC_fm

OC_wrap_tmu

OC_image_wrap

OC_potato_processor

0 50 100 150

UltraScale

Performance (FMAX)

200 250 300 350 400 450 500

Arria 10





OPENCORES デザイン

ベンチマークのセットアップ

ここでは、ザイリンクスの 20nm デバイスと、競合他社のツールで公に利用可能な最新のノード (2017 年 6 月時点) を比較してデータ結果を生成しました。デザインには、現在の市場ニーズを代表する OpenCores デザインを選択し、さまざまなデバイスリソースタイプ (ロジック、 RAM、および DSP) を動作させました。選択したデバイスは、 Kintex UltraScale XCKU115-FLVF1924-3 FPGA と Arria 10 10AX115U1F45E1SG です。スピードグレードは、共にそれぞれのツールパッケージ (Vivado Design Suite 2017.1 および Quartus® Prime v16.1) で最速です。次に、各デザインを繰り返しスタンプして、増えたロジックをツールがインプリメントできなくなるまで、徐々にデバイスを埋めていきました。この実験は、ツールのデフォルトのオプションを使用し、厳しいタイミング制約の下で実施されました。シフトレジスタを含む最上位ラッパーを使用して、スタンプあたりの最上位入力ポートと最上位出力ポートの数がそれぞれ 1 つになるまで I/O 数を減らしました。すべてのインスタンスの接続では、各コアのクロックをスタンプされたすべてのコアが共有するグローバルバッファーにマップすることで、どのラッパーロジックにも性能上のボトルネックが発生しないようにしました (図 4 を参照)。


図 4: I/O 数を減らすためのメカニズム (5 回スタンプする場合)

WP496_04_080217

I/O Reduction for InputsI/O Reduction for Outputs

Instances (Stamps)

shift_in

Dout[7:0]CLKAux_CLK

Din[4:0]Dout[4:0]

Din0stamp1

sys_clk_refsys_rst_n

stamp2

sys_clk_refsys_rst_n shift_out

stamp3


stamp4


stamp5


CLKRST

shift_in

Dout[7:0]CLKDin1

shift_out

Dout 0CLK

1

2

Dout

Din[7:0]

shift_out

DoutCLK

3

Din[7:0]

shift_out

DoutCLK

4

Din[7:0]

shift_out

DoutCLKDin[7:0]

shift_in

Dout[7:0]CLKDin2

shift_in

Dout[7:0]CLKDin3

shift_in

Dout[7:0]CLKDin4

CLKDin[7:0]





各デザインの使用率と性能の表

表 1 は、今回の比較で使用した OpenCores デザインの一覧です。この表に示す www.opencores.org ウェブサイトへのリンクから各デザインの詳細を確認し、 HDL ソースコードをダウンロードできます。表 1 には、最大 LUT 使用率とスタンプされたインスタンスの実数を示しています。スタンプされたインスタンスの数が多いほど、デバイスに組み込まれたデザインコンテンツが多いことを表します。右端の列は、スタンプされたインスタンスの最大数における競合デバイスに対する UltraScale デバイスの優位性を示しています。

この結果から、 Vivado ツールがほとんどのデザインで高い LUT 使用率 (最大 99%) を実現することがわかります。 Quartus Prime の平均 LUT 使用率が 65% であることからも、今回選択したすべてのデザインで UltraScale デバイスがいかに多くのスタンプをパックするかが見て取れます。

表 1: ベンチマーク比較で使用した Open Cores デザイン

# OpenCores デザイン名デザイン機能

最大 LUT 使用率/最大インスタンス数 UltraScale の

エリアの優位性UltraScale Arria 10

1OC_reed_solomon_decoder エラー訂正 95%/200 75%/183 +9%

URL: https://opencores.org/project,reed_solomon_decoder

2OC_wishbone_fir 有限インパルス応答

フィルター99%/80 62%/45 +63%

URL: https://opencores.org

3OC_huffman_decoder データ圧縮 69%/360 44%/120 +200%

URL: https://opencores.org/project,huffmandecoder

4OC_quadrature_oscillator 通信 90%/565 76%/85 +564%

注記 1 を参照

5OC_image_warp 画像処理 83%/230 65%/190 +8%

URL: https://opencores.org/project,warp

6OC_tmu ビデオ合成 86%/230 66%/197 +17%

注記 1 を参照

7OC_potato_processor プロセッサ 88%/240 53%/130 +84%

URL: https://opencores.org/project,potato https://github.com/skordal/potato

8OC_open_tv80 マイクロコントローラー 97%/125 72%/120 +4%

URL: https://opencores.org/project,tv80

9OC_trigonometric_functions 数値演算 69%/360 80%/190 +89%

URL: https://opencores.org/project,trigonometric_functions_in_double_fpu

10OC_fm 無線デザイン 95%/250 70%/140 +78%

URL: https://opencores.org/project,simple_fm_receiver

平均 LUT % (幾何平均): 86% 65%

注記:1. このデザインは OpenCores のウェブサイトからリンクされなくなりましたが、要望に応じて提供されます。

https://opencores.org/project,reed_solomon_decoder

https://opencores.org

https://opencores.org/project,warp

https://opencores.org/project,potato

https://github.com/skordal/potato

https://opencores.org/project,tv80

https://opencores.org/project,trigonometric_functions_in_double_fpu

https://opencores.org/project,simple_fm_receiver

www.opencores.org





表 2 は、各 OpenCores デザインでの性能情報を示しています。右端の列は、 UltraScale デバイスと競合デバイスの平均 FMAX 性能の差分を示しています。これは、両デバイスで正常に結果が得られたすべての実行を基に計算されています (個々の性能の数値については、「OpenCores 集計結果の詳細」のグラフを参照)。

表 2: 性能情報

# OpenCores デザイン名デザイン機能1 つのコアでの FMAX UltraScale

FMAX の優位性 (スタンプさ

れた実行全体の幾何平均)UltraScale Arria 10

1 OC_reed_solomon_decoder エラー訂正 441MHz 336MHz +13%

2 OC_wishbone_fir 有限インパルス応答フィルター

254MHz 186MHz +35%

3 OC_huffman_decoder データ圧縮 285MHz 221MHz +18%

4 OC_quadrature_oscillator 通信/変調 297MHz 234MHz +35%

5 OC_image_warp 画像処理 314MHz 276MHz +8%

6 OC_tmu ビデオ合成 327MHz 227MHz +8%

7 OC_potato_processor プロセッサ 156MHz 117MHz +23%

8 OC_open_tv80 マイクロコントローラー 243MHz 198MHz +6%

9 OC_trigonometric_functions 数値演算 422MHz 318MHz +61%

10 OC_fm 無線デザイン 241MHz 233MHz +0%





OpenCores 集計結果の詳細

このセクションでは、ベンチマークで測定された個々のデータポイントについて説明します。それぞれのデザインについて 2 つのグラフを示しています。 1 つは性能のグラフ、もう 1 つはデバイスと LUT の使用率のグラフで、スタンプされたインスタンスの数で測定される実際のデザインコンテンツを X 軸としています。後者のグラフで描画されている 2 本の線のうち 1 本はデバイス使用率 (コンフィギャラブルロジックブロック (CLB) または ALM の割合) を表し、もう 1 本は LUT 使用率を表します。 LUT 使用率はデバイス使用率よりも粒度の細かいメトリクスであるため、その線は常にデバイス使用率の線の下に位置します。

OC_reed_solomon_decoder

分析: このデザインでは UltraScale デバイスにインスタンスが 200 個まで追加され、最終的な LUT 使用率は 95% です。使用率グラフ (図 5 の下) からわかるように、 Vivado ツールは、 LUT を最大限に使用するまで UltraScale デバイスの CLB へのロジックのパック密度を上げています。

Arria 10 の LUT 使用率のピークは 75% です。このポイントを超えると、 Quartus は追加のロジックを受け入れられなくなります。

直接比較できるインスタンスについては、いずれも UltraScale デバイスの FMAX が Arria 10 を上回っています。 UltraScale デバイスの性能は、 LUT 使用率が 95% のデザインでも 300MHz を超えたままとなっています。


図 5: OC_reed_solomon_decoder の結果

WP496_05_080217

500

450

400

350

300

250

200

150

100

100

80

60

40

20

0

50

0 50 100

X Axis: Instances

150

FMAX MHzUltraScaleArria 10

Percentage CLB/ALM/LUTUltraScaleArria 10

2000

X Axis: Instances

0 10 30 50 70 90 110 130 150 170 182 200186184





OC_wishbone_fir

分析: デバイスにパックできるインスタンス数に、顕著な違いが見られます。 Quartus では、ロジックのインプリメントに使用する ALM が不足していることが早い段階で報告されます。一方 UltraScale デバイスの LUT 使用率は、競合デバイスが 62% であるのに対し、 99.5% に達しています。図 6 を参照してください。

UltraScale デバイスは性能面でも勝っています。 UltraScale デバイスは、フルになった状態 (80 個のインスタンス) でも、スタンプが 1 回のみの Arria 10 よりも高い FMAX で稼働しています。


図 6: OC_wishbone_fir の結果

WP496_06_080217

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

0 20 3010 40 50 70

X Axis: Instances

60



800

X Axis: Instances

1 10 15 20 25 3530 40 45 50 55 60 80757065





OC_huffman_decoder

分析: 各デバイスに配置配線できるインスタンス数も大きく異なります。 UltraScale デバイスには Arria 10 の 3 倍のインスタンスを配置できます (Arria 10 が 120 個であるのに対して 360 個)。 Arria 10 デバイスでの最後の実行では、 ALM 使用率は 90% ですが、使用されている LUT はわずか 44% です。これは、一連の実行で測定された中で最大のギャップです。図 7 を参照してください。

性能面でも UltraScale デバイスが優位に立っており、競合デバイスの結果が得られる個々のすべての実行で UltraScale デバイスの方が優れた性能を示しています。


図 7: OC_huffman_decoder の結果

WP496_07_080217

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

60-40 260

X Axis: Instances

160



3600

X Axis: Instances

1 40 80 120 160 240200 280 320 360





OC_quadrature_oscillator

分析: この VHDL デザインについては、 FMAX とロジック容量の両方で UltraScale デバイスが勝っています。このデザインでは、インスタンスごとにメモリブロックが 1 つしか使用されません。 LUT とキャリーチェーン (算術演算に使用) が混在するロジックインターコネクトといったタイミングクリティカルなパスには影響しません。図 8 を参照してください。

次に示す結果から、 2 つのデバイスに著しい違いがあることがわかります。これは、 Kintex UltraScale デバイスが、 VHDL で記述されるメモリの 1 つを単一の RAM ブロックとしてインプリメントするためです。競合デバイスでは、このメモリが LUT とフリップフロップにマップされます。 Arria 10 デバイスでスタンプごとに多くのリソースが使用されるのはそのためです。


図 8: OC_quadrature_oscillator の結果

WP496_08_080217

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

1000 300 400 500

X Axis: Instances

200



0

X Axis: Instances

0 100 200 300 400 500





OC_image_warp

分析: 最大 LUT 使用率は、 UltraScale デバイスで 83% であるのに対して Arria 10 では 65% です。このデザインでは、統合された DSP ブロックとブロック RAM ブロックも使用されています。図 9 を参照してください。

タイミングクリティカルなパスは、ブロック RAM から DSP48 セル、そして複数レベルの LUT におよびます。結果を見ると、ここでも比較可能なすべてのケースで FMAX は UltraScale デバイスが勝っています。


図 9: OC_image_warp の結果

WP496_09_080217

350

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

40200 120 140 160 170 180 200

X Axis: Instances

80 10060



0

X Axis: Instances

1 20 40 8060 100 120 160 200180140 220





OC_tmu

分析: UltraScale デバイスが LUT 使用率とインスタンス数の点で明らかに優位に立っています。UltraScale デバイスが 86% (230 スタンプ) であるのに対して Arria 10 は 66% (197 スタンプ) です。このデザインでも、統合されたブロック RAM と DSP が使用されています。図 10 を参照してください。

ほとんどのクリティカルパスは、インターコネクトと LUT に基づいており、「エッジトレース」レベルの階層に含まれています。


図 10: OC_tmu の結果

WP496_10_080217

350

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

3020 130 180 230

X Axis: Instances

80



0

X Axis: Instances

1 50 100 200150 250





OC_potato_processor

分析: 配置配線可能なインスタンスの最大数は、 UltraScale デバイスが 240 であるのに対して Arria 10 は 130 です。また、 LUT の最大使用率は、 UltraScale が 88% でしたが Arria 10 はわずか 53% でした。 UltraScale デバイスでは、ブロック RAM と分散 RAM (CLB ベース) の両方が利用されています。図 11 を参照してください。

プロセッサデザインでよく見られるように、クリティカルパスには多数のレベルのロジック (21) があるため、 FMAX の数値は比較的低くなります。ただし、 UltraScale デバイスはどの実行でも常に 100MHz を超え、比較可能なケースでは常に Arria 10 を上回っています。


図 11: OC_potato_processor の結果

WP496_11_080217

180

160

140

120

100

800

60

40

20

100

70

50

30

10

20

40

60

80

90

0

30-10 140 190 240

X Axis: Instances

90


Percentage CLB/ALM/LUTUltraScale Arria 10

0

X Axis: Instances

1 40 80 160 200120 240





OC_tv80

分析: 2 つのデバイスは性能とエリアの両方で接近していますが、どちらのケースでも引き続き UltraScale デバイスが優位に立っています。このデザインではブロック RAM ブロックも DSP ブロックも使用されず、クリティカルパスのロジックレベル数は約 13 です。図 12 を参照してください。

使用率のグラフを見ると、 110 個のインスタンスで CLB 使用率がほぼ 100% に達していますが、 Vivado ツールによってロジックのクラスター化が制御されて、さらに多くのインスタンスがインプリメントされています。


図 12: OC_tv80 の結果

WP496_12_080217

300

250

200

150

100

50

100

70

50

30

10

20

40

60

80

90

0

25 75 100 125

X Axis: Instances

50



0

X Axis: Instances

1 50 100 125





OC_trigonometric_functions

分析: UltraScale デバイスでは、このデザインは、複数の LUT6 がフルで利用される純粋なインターコネクトです。 Arria 10 に比べて使用率の面で上回っているのはこのためです。 Arria 10 のアーキテクチャでは、クラスターがすぐに不足して 6 入力 LUT 機能を効率よく使用できません。デバイスと LUT のグラフを見ると、 Arria 10 の ALM 使用率が非常に早い段階でほぼ 100% に達し、 200 個のインスタンスをインプリメントできないのに対し、 UltraScale では難なく 300 個のインスタンスを超えています。図 13 を参照してください。

性能面でも明らかな違いがあります。このデザインのように 5 レベルのロジックを必要とするデザインでは、 UltraScale デバイスは 400MHz を超えることが可能であり、場合によっては競合デバイスの結果を 150MHz 近く上回ります。


図 13: OC_trigonometric_functions の結果

WP496_13_080217

450

400

350

250

200

100

150

50

300

100

70

50

30

10

20

40

60

80

90

0

40 32028024080 160 200 360

X Axis: Instances

120



0

X Axis: Instances

1 120 30024030 180150 2702109060 360





OC_fm

分析: このデザインには多数の加算器ツリーがありますが、 Vivado ツールは UltraScale デバイスの 2 つの LUT6 出力を活用して、これらのツリーをきわめて効率よくインプリメントします。これにより、非常にコンパクトなロジックで高性能のデザインが実現します。図 14 を参照してください。

UltraScale デバイスがインプリメントするスタンプの数は、 Arria 10 を 100 以上も上回ります。


図 14: OC_fm の結果

WP496_14_080817

300

250

200

100

50

150

100

80

60

40

20

10

30

50

70

90

0

0 20015050 100 250

X Axis: Instances



0

X Axis: Instances

1 50 150100 200 250





まとめデバイスが最大限に埋まるまで徐々にスタンプされる複数の OpenCores デザインを使用した結果、 Kintex UltraScale FPGA の LUT 使用率は 69% から 99% であるのに対し、 Arria 10 では 44% から 80% でした。高い LUT 使用率は、ザイリンクスデバイスにはより多くのデザインコンテンツを組み込むことができることを意味します。一方、 Arria 10 ではクラスターのコネクティビティに制限があるために、 LUT 使用率が低くコンテンツも少なくなります。

また、 Kintex UltraScale デバイスは、場合によっては 2 スピードグレード上の高い性能 (FMAX) を示し、かつ利用可能なリソースを有効に活用して実際のデザインコンテンツを 20% 多く組み込みます。これは、 OC_wishbone_fir、OC_quadrature_oscillator、 OC_trigonometric_functions のケースで確認できます (表 2 を参照)。

卓越した回路アーキテクチャと制限のない LUT コネクティビティに高度なツールを組み合わせることで、ザイリンクスは競合を圧倒するきわめて効率的なデザインを実現します。

改訂履歴次の表に、この文書の改訂履歴を示します。

免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示され

る情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容す

る最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知

をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条

件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関

連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任

の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行

為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ

当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。

ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせ

る義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。

一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売

条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになりま

す。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計さ

れたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または

貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能

( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケー

ション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的

として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて顧客が負い、

製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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いただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

日付バージョン内容

2017 年 8 月 8 日 1.0.1 誤植の修正

2017 年 8 月 7 日 1.0 初版

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https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos



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デバイスの性能と使用率の測定: 競合比較の概要 (W 496) - XilinxWP496 (v1.0.1) 2017 年 8 月 8 日 japan.xilinx.com 4 デバイスの性能と使用率の測定: