クロック・マネージャの機能 - Intel...Divider Dividers Control Logic Reset reset_manager_safe_mode_req Manager 2‒4 第2章：クロック・マネージャクロック・マネージャの機能の説明

cv_54002-1.2

© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr

Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテ2012 年 11 月

November 2012cv_54002-1.2

2. クロック・マネージャ

ハード・プロセッサ・システム（HPS）のクロック生成は、クロック・マネージャで

集中管理されています。クロック・マネージャは、ソフトウェアでプログラム可能

なクロック制御を提供して HPS で生成されるすべてのクロックをコンフィギュレー

ションします。クロックはクロック・グループに編成されています。クロック・グ

ループとは、同じクロック・ソースで生成されるクロック信号のセットです。 PLLのクロック・グループは、同じ PLL の電圧制御オシレータ（VCO）をクロック・ソー

スとするクロック・グループです。

クロック・マネージャの機能クロック・マネージャには以下の機能があります。

■ HPS でクロックを生成および管理します。

■ 以下の PLL クロック・グループが含まれています。

■ メイン —Cortex™-A9 マイクロプロセッサ・ユニット（MPU）サブシステム、

Level 3 （L3）インタコネクト、 Level 4 （L4）ペリフェラル・バス、およびデ

バッグ用のクロックが含まれています。

■ ペリフェラル —PLL で駆動するペリフェラル用のクロックが含まれています。

■ SDRAM—SDRAM サブシステム用のクロックが含まれています。

■ ペリフェラル・クロック・グループおよび SDRAM クロック・グループをイネーブ

ルすることなく MPU サブシステム・クロックをスケーリングできるようにしま

す。

■ ほとんどのクロックをイネーブルおよびディセーブルするためのクロック・ゲー

ト・コントロールを生成します。

■ 以下のイベント用のクロックを初期化し、順番に配列します。

■ コールド・リセット

■ ウォーム・リセット時のリセット・マネージャからのセーフ・モード・リク

エスト

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

クニカル・リファレンス・マニュアル

Subscribe

ISO 9001:2008 Registered

http://www.altera.com/common/legal.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

https://www.altera.com/servlets/subscriptions/alert?id=cv_54002

2‒2 第 2章：クロック・マネージャクロック・マネージャの機能

■ ソフトウェアが、この章で後に説明する以下の項目などのクロック特性をプログ

ラムできるようにします。

■ SDRAM PLL およびペリフェラル PLL 用の入力クロック・ソース

■ 各 PLL のマルチプライヤ範囲、ディバイダ範囲、および 6 個のポスト・スケー

ル・カウンタ

■ SDRAM PLL 出力用の出力フェーズ

■ 各 PLL 用の VCO イネーブル

■ 各 PLL 用のバイパス・モード

■ すべての PLL クロック・グループの個々のクロックに対するゲート・オフ

■ 各 PLL のロック状態の喪失のクリア

■ ハードウェア管理のクロック用のセーフ・モード

■ 汎用 I/O （GPIO）デバウンス・クロック分周

■ ソフトウェアがすべての書き込み可能レジスタの状態を確認できるようにしま

す。

■ PLL ロック時およびロック喪失時の MPU サブシステムへの割り込みをサポートし

ます。

■ 信号レベルでのクロック・ゲーティングをサポートします。

1 クロック・マネージャは、以下の機能の動作には対応していません。

■ FPGA-to-HPS、 HPS-to-FPGA、および FPGA-to-HPS SDRAM 用のクロックの選択・

管理。これらのクロックの選択および管理は、 FPGA ロジック・デザイナに

よってなされます。

■ ソフトウェアによって不正な値を使用してクロック・マネージャをプログラ

ムしてはいけません。それをしてしまった場合、クロック・マネージャの動

作は定義されず、 HPS の動作が停止する可能性があります。不正なクロック

設定から回復させる唯一の方法は、コールド・リセットです。

■ クロック設定を再プログラムする場合、グリッチのないクロックは自動的に

遷移しません。ソフトウェアは、特別なシーケンスに従ってグリッチのない

クロックの遷移を確認する必要があります。 2–5 ページの「ハードウェア管理

のクロックおよびソフトウェア管理のクロック」を参照してください。

Cyclone Vデバイス・ハンドブック 2012年 11 月 Altera CorporationVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

第 2 章：クロック・マネージャ 2‒3クロック・マネージャのブロック図およびシステム統合

クロック・マネージャのブロック図およびシステム統合図 2–1 に、クロック・マネージャの主要なコンポーネントと HPS へのその統合を示

します。

次の項では、クロック・マネージャ内部の機能ブロックについて説明します。図 2–1のグレー表示の部分について詳しくは、図 2–3 ～図 2–6 を参照してください。

クロック・マネージャの機能の説明この項では、クロック・マネージャの機能の動作について説明します。

クロック・マネージャのビルディング・ブロッククロック・マネージャには以下の主要なビルディング・ブロックがあります。

PLLクロック・マネージャには、メイン PLL、ペリフェラル PLL、および SDRAM PLL の 3種類の PLL が含まれています。これらの PLL は、 HPS 内でほとんどのクロックを生

成します。 3 つの PLL により生成されたクロック間にはフェーズ制御がありません。

図2‒1. クロック・マネージャのブロック図

SDRAM Clock Group

Clock Manager

Peripheral Clock Group

SDRAMController

Subsystem

MPU, L3, L4& Debug

PLL-DrivenPeripherals

PeripheralPLL

f2h_sdram_ref_clk f2h_periph_ref_clk

FPGA Portion

Control & StatusRegisters

L4 Bus (osc1_clk)

EOSC2

EOSC1

Flash Controller Clocks

FlashControllers

osc1_clkOSC1 Clock Group

Main Clock Group

DividersMainPLL

SDRAMPLL

OSC1-DrivenPeripherals

Divider

Dividers

ControlLogic

reset_manager_safe_mode_reqResetManager

2012 年 11 月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

2‒4 第 2章：クロック・マネージャクロック・マネージャの機能の説明

各 PLL は以下の機能を備えています。

■ フェーズ検出器および出力ロック信号生成

■ VCO 周波数を設定するレジスタ

■ マルチプライヤ範囲は 1 ～ 4096 です。

■ ディバイダ範囲は 1 ～ 64 です。

■ 1 ～ 512 の範囲を持っている 6 個のポスト・スケール・カウンタ

■ PLL は、グリッチのない遷移用として osc1_clk クロックにすべての出力をバイパ

スできます。

SDRAM PLL には以下の追加機能があります。

■ ステップごとに 1/8 のフェーズ・シフト

■ フェーズ・シフトの範囲は 0 ～ 7 です。

式 2–1 に、 FREF、 FVCO、および FOUT の式を示します。 M、 N、および C の値は、ソフト

ウェアにアクセス可能なレジスタ内に保存されています。

f メイン PLL、ペリフェラル PLL、および SDRAM PLL の VCO 周波数の大値と小値は、

デバイスのスピード・グレードによって異なります。詳しくは、 Cyclone V Device Datasheet を参照してください。

式2‒1. FREF、FVCO、および FOUT の式FREF = FIN / N

FVCO = FREF × M = FIN × M/N

FOUT = FVCO / (Ci × K) = FREF × M/ (Ci× K) = (FIN × M)/ (N × Ci × K)

ここで、

(1) FVCO = VCO 周波数。

(2) FIN = 入力周波数。

(3) FREF = 基準周波数。

(4) M = 分子、クロック・フィードバック・パス。

(5) N = 分母、入力クロック基準パス。

(6) Ci = ポスト・スケール・カウンタ、ここで 6 個のカウンタについて i は 0-5 をとります。

(7) K はメイン PLL の内部ポスト・スケール・カウンタで、 C0 のとき K = 2、 C1 および C2 のとき K = 4 です。メイン PLL の C3、 C4、 C5、さらにペリフェラル PLL と SDRAM PLL のすべての Ci カウンタでは K = 1 です。


http://www.altera.com/literature/hb/cyclone-v/cv_51002.pdf


第 2 章：クロック・マネージャ 2‒5クロック・マネージャの機能の説明

図 2–2 に、各 PLL のブロック図を示します。 M、 N、および C で示される値は、実際

には CSR に保存されている値よりも 1 大きくなっています。

ディバイダディバイダは、 PLL で生成された C0 ～ C5 のクロックを低周波数の順に分類します。

メイン PLL の C0 ～ C2 のクロックには、追加の内部ポスト・スケール・カウンタが

あります。

クロック・ゲーティングクロック・ゲーティングは、クロック信号をイネーブルおよびディセーブルします。

コントロール・レジスタおよびステータス・レジスタクロック・マネージャには、クロック・マネージャをコンフィギュレーションして

観察するために使用されるレジスタが内蔵されています。

ハードウェア管理のクロックおよびソフトウェア管理のクロッククロックの値を変更するとき、 hardware-managed および software-managed という表示

は、ハードウェアとソフトウェアのどちらが遷移を管理するか示しています。ソフ

トウェア管理のクロックは、変更によって影響される任意のクロックをソフトウェ

アが自動的にゲート・オフし、必要ならば PLL ロックを待って、それからクロッ

ク・バックをゲート・オンすることを必要とします。ハードウェア管理のクロック

は、ハードウェアを使用して、新しいクロック値に対してグリッチなしの遷移が発

生することを確認します。 HPS にはハードウェア管理のクロックのセットが３つあ

り、すなわちメイン PLL 出力の C0、 C1、および C2 から生成されるクロックです。

HPS の他のすべてのクロックは、ソフトウェア管理のクロックです。

図2‒2. PLL のブロック図

図 2–2 の注：

(1) フェーズ・シフトは SDRAM PLL 出力のみに使用可能です。

(2) メイン PLL では、 C0 のとき K=2、 C1 および C2 のとき K=4 です。ペリフェラル PLL および SDRAM PLL では K=1 です。

N(1 - 64)

Phase Shift(1/8 Per Step)

C0 Divide(1 - 512) × K

0

1


C1 Divide(1 - 512) × K

0

1CLKOUT1


C2 Divide(1 - 512) × K

0

1CLKOUT2


C3 Divide(1 - 512)

0

1CLKOUT3


C4 Divide(1 - 512)

0

1CLKOUT4


C5 Divide(1 - 512)

0

1CLKOUT5

CLKOUT0PFD VCO

M(1 - 4096)

FIN

FREF FVCO

FFB

FOUT

PLL Bypass PathBypass

Multiplexer

(1)

FOUT

FOUT

FOUT

FOUT

FOUT

(2)



クロック・グループクロック・マネージャには、各 PLL 用のクロック・グループが 1 つ、 EOSC1 ピン用

のクロック・グループが 1 つ含まれています。

OSC1 クロック・グループOSC1 クロック・グループのクロックは、 EOSC1 ピンから直接生成されます。このク

ロックは、決してゲートされたり分割されたりしません。 PLL からのクロック出力

時に動作しない HPS ロジックによって PLL 入力として使用されます。

表 2–1 に、 OSC1 クロック・グループのクロックを示します。

メイン・クロック・グループメイン・クロック・グループは、 PLL、ディバイダ、およびクロック・ゲーティング

から構成されています。メイン・クロック・グループのクロックはメイン PLL から

得られます。メイン PLL は、常にデバイスの EOSC1 ピンから供給されます。

表 2–2 に、メイン PLL 出力の割り当てを示します。

メイン PLL からのカウンタ出力は、 PLL 外部のプログラマブル・ディバイダによっ

て更に分周された周波数を持っていることがあります。異なる分周値への遷移は、

低速クロックの立ち上がりエッジよりも 1 クロック・サイクル分先立って速出

力クロックで発生します。例えば、メイン C2 出力では 16 で分周するディバイダで

のサイクル 15、メイン C0 出力では 4 で分周するディバイダでのサイクル 3 となり

ます。

表2‒1. OSC1 クロック・グループのクロック

クロック名周波数クロック・ソースデスティネーション

osc1_clk 10 ～ 50 MHz EOSC1 ピン2–15 ページの表 2–9 に示す OSC1 ドライブのペリフェラル

表2‒2. メイン PLL 出力の割り当て

PLL 出力カウンタクロック名周波数フェーズ・シフト・コントロール

メイン

C0 mpu_base_clk osc1_clk ～変動 (1) 使用不可

C1 main_base_clk osc1_clk ～変動 (1) 使用不可

C2 dbg_base_clk osc1_clk/4 ～ mpu_base_clk/2 使用不可

C3 main_qspi_base_clk 大 432 MHz 使用不可

C4 main_nand_sdmmc_base_clkNAND フラッシュ・コントローラでは大 250 MHz、 SD/MMCコントローラでは大 200 MHz

使用不可

C5 cfg_h2f_user0_base_clk

駆動しているコンフィギュレーションでは osc1_clk ～125 MHz、ユーザー・クロックでは osc1_clk ～ 100 MHz

使用不可

表 2–2 の注：

(1) 大周波数はデバイスのスピード･グレードによって異なります。



図 2–3 に、メイン PLL からの各カウンタ出力が、プログラマブル・ポスト PLL ディ

バイダによってどのように分周されるのか示します。緑色で示したクロック・ゲー

ティング・ロジックは、レジスタに書き込みをするソフトウェアによって直接制御

されます。オレンジ色で示したクロック・ゲーティング・ロジックは、ハードウェ

アによって制御されます。オレンジ色で示したクロック・ゲーティング・ロジック

によって、ハードウェアは、例えばすべての MPU サブシステム・クロックなど、ク

ロック同期セットをシームレスに遷移させるようになります。

メイン PLL の C0 ～ C2 出力から得られるクロックはハードウェア管理であり、ハー

ドウェアはクリーン遷移が起きることを確認し、以下の制御値について、コント

ロール・レジスタに対するソフトウェアの書き込みアクセスによってダイナミック

に変更することができます。

■ PLL バイパス

■ PLL の分子、分母、およびカウンタ

■ 外部ディバイダ

これらのレジスタでは、ハードウェアは書き込みが行われたことを検出して、正し

いシーケンスを実行してグリッチのない遷移が発生することを確認します。遷移中

にこれらのクロックを停止させることができます。

図2‒3. メイン・クロック・グループの分周およびゲーティング

To FlashController

Clocks

cfg_h2f_user0_base_clk

Clock Gate

Clock Gate Clock Gate

mpu_base_clk

main_base_clk

dbg_base_clk

mpu_clkC0

C1

C2

C3

C4

C5

MainPLL

main_qspi_base_clk

main_nand_sdmmc_base_clk

Clock Gate l3_mp_clk

Clock Gate l4_mp_clk

Clock Gate

Divideby 2

Divideby 4

Clock Gate l4_sp_clk

Clock Gate dbg_at_clk

Clock Gate dbg_clk

Clock Gate dbg_trace_clk

Clock Gate dbg_timer_clk

Clock Gate cfg_clk

Clock Gate h2f_user0_clock

Divide by1, 2, or 4

Divideby 1 or 2

Divide by1, 2, 4, 8, or 16

Divideby 1 or 2

Divideby 2 or 4

mpu_periph_clk

mpu_l2_ram_clk

l4_main_clk

periph_base_clk (from Peripheral PLL C4)

l3_main_clk

l3_sp_clk

Divide by1, 2, 4, 8, or 16

Divide by1, 2, 4, 8, or 16



表 2–3 に、メイン・クロック・グループのクロックを示します。

メイン・クロック・グループ PLL ロックに影響を与える値の変更メイン・クロック・グループ PLL の VCO ロックに影響する任意の値（ハードウェア

管理クロックを含む）を変更するには、ソフトウェアは、メイン PLL 出力クロック

すべてが osc1_clk クロックによって駆動されるという事態を引き起こすメイン PLLをバイパス・モードにする必要があります。ソフトウェアは、メイン PLL をバイパ

ス・モードから他のモードに切り替える前に、ロック・ステータス・レジスタを読

み出すことによって PLL ロックを検出する必要があります。

表2‒3. メイン・クロック・グループのクロック

システム・クロック名周波数制約と注釈mpu_clk メイン PLL C0 CPU0 および CPU1 を含む MPU サブシステム用のクロック

mpu_l2_ram_clk mpu_clk/2 MPU Level 2 （L2） RAM 用のクロック

mpu_periph_clk mpu_clk/4 GIC などの MPU SCU ペリフェラル用のクロック

l3_main_clk メイン PLL C1 L3 のメイン・スイッチ用のクロック

l3_mp_clkl3_main_clk or l3_main_clk/2 L3 のマスタ・ペリフェラル（MP）スイッチ用のクロック

l3_sp_clkl3_mp_clk or l3_mp_clk/2 L3 のスレーブ・ペリフェラル（SP）スイッチ用のクロック

l4_main_clk メイン PLL C1 L4 のメイン・バス用のクロック

l4_mp_clk

メイン PLL C1 またはペリフェラル PLL C4から分周されたosc1_clk/16 ～ 100 MHz

L4 MP バス用のクロック

l4_sp_clk

メイン PLL C1 またはペリフェラル PLL C4から分周されたosc1_clk/16 ～ 100 MHz

L4 SP バス用のクロック

dbg_at_clk osc1_clk/4 ～メインPLL C2/2 CoreSight™ デバッグ・トレース・バス用のクロック

dbg_trace_clk osc1_clk/16 ～メインPLL C2

CoreSight™ デバッグ・トレース・ポート・インタフェース・ユニット（TPIU）用のクロック

dbg_timer_clk osc1_clk～メイン PLL C2 トレース・タイムスタンプ・ジェネレータ用のクロック

dbg_clk dbg_at_clk/2 またはdbg_at_clk/4

デバッグ・アクセス・ポート（DAP）およびデバッグ・ペリフェラル・バス用のクロック

main_qspi_clk メイン PLL C3 クワッド SPI フラッシュ内部ロジック・クロック

main_nand_sdmmc_clk メイン PLL C4 フラッシュ・コントローラ・クロック・ブロックへの入力クロック

cfg_clkメイン PLL C5 から分周された osc1_clk ～125_MHz

FPGA マネージャ・コンフィギュレーション・クロック

h2f_user0_clockメイン PLL C5 から分周された osc1_clk ～100_MHz

FPGA ファブリックへの補助ユーザー・クロック



一度 PLL がロックされると、 20% 以下の PLL VCO 周波数の変更ならば PLL のロック

状態が喪失することはありません。 VCO 周波数を 20% 以下ずつ変更することを繰り

返すことで、ロック状態を喪失することなく VCO ベース周波数を漸進的に変更でき

ます。例えば、ロック状態を喪失することなく VCO 周波数を変更するには、周波数

を 20% 変更し、変更後の値を再度 16.7% 変更します。

ペリフェラル・クロック・グループペリフェラル・クロック・グループは、 PLL、ディバイダ、およびクロック・ゲー

ティングから構成されています。ペリフェラル・クロック・グループのクロックは

ペリフェラル PLL から得られます。ペリフェラル PLL が EOSC1 ピン、 EOSC2 ピン、

または FPGA ファブリックで提供される 2h_periph_ref_clk クロックから供給され

るようにプログラムすることができます。

メイン PLL からのカウンタ出力の周波数を外部ディバイダによって更に分周するこ

とが可能です。異なる分周値への遷移は、低速クロックの立ち上がりエッジより

も 1 クロック・サイクル分先立って速出力クロックで発生します。例えば、メイ

ン C2 出力では 16 で分周するディバイダでのサイクル 15、メイン C0 出力では 4 で

分周するディバイダでのサイクル 3 となります。

表 2–4 に、ペリフェラル PLL 出力の割り当てを示します。

表2‒4. ペリフェラル PLL 出力の割り当て


ペリフェラル

C0 emac0_base_clk 大 250 MHz 使用不可

C1 emac1_base_clk 大 250 MHz 使用不可

C2 periph_qspi_base_clk 大 432 MHz 使用不可

C3 periph_nand_sdmmc_base_clk

NAND フラッシュ・コントローラでは大250 MHz、 SD/MMC コントローラでは大200 MHz

使用不可

C4 periph_base_base_clk

SPI マスタでは大240 MHz、スキャン・マネージャでは大200 MHz

使用不可

C5 h2f_user1_base_clk osc1_clk ～ 100 MHz 使用不可



図 2–4 に、ペリフェラル・クロック・グループ用のプログラマブル・ポスト PLLディバイダおよびクロック・ゲーティングを示します。図中のクロック・ゲート・

ブロックは、ソフトウェアの制御下でゲート・オフされる可能性のあるクロックを

示しています。ソフトウェアは、これらのクロックに不正な動作を引き起こしてし

まう可能性のある PLL やディバイダ設定を変更する前に、これらのクロックをゲー

ト・オフする必要があります。

表 2–5 に、ペリフェラル・クロック・グループのクロックを示します。

図2‒4. ペリフェラル・クロック・グループの分周およびゲーティング

h2f_user1_base_clk

Clock Gate

Clock Gate

emac0_base_clk

emac1_base_clk

periph_qspi_base_clk

emac0_clk

emac1_clk

C0

C1

C2

C3

C4

C5

PeripheralPLL

periph_nand_sdmmc_base_clk

periph_base_clk

24-BitDivider

Clock Gate

spi_m_clkClock Gate

can0_clkClock Gate

can1_clkClock Gate

gpio_db_clkClock Gate

To main PLL groupl4_mp_clk & l4_sp_clkmultiplexer

Clock Gate h2f_user1_clock

usb_mp_clkDivide by

1, 2, 4, 8, or 16

Divide by1, 2, 4, 8, or 16

Divide by1, 2, 4, 8, or 16

Divide by1, 2, 4, 8, or 16

To Flash Controller Clocks

To Flash Controller Clocks

表2‒5. ペリフェラル・クロック・グループのクロック（その１）

システム・クロック名周波数分周元制約と注釈

usb_mp_clk 大 200 MHz ペリフェラル PLL C4 USB 用のクロック

spi_m_clk

SPI マスタでは大240 MHz、スキャン・マネージャでは大 200 MHz

ペリフェラル PLL C4 L4 SPI マスタ・バスおよびスキャン・マネージャ用のクロック

emac0_clk 大 250 MHz ペリフェラル PLL C0EMAC0 クロック。 250 MHz のクロックは、 EMACによって 1000/100/10 Mbps 動作の通常の125/25/2.5 MHz の速度に内部で分周されます。

emac1_clk 大 250 MHz ペリフェラル PLL C1EMAC1 クロック。 250 MHz のクロックは、 EMACによって 1000/100/10 Mbps 動作の通常の125/25/2.5 MHz の速度に内部で分周されます。

l4_mp_clk 大 100 MHzメイン PLL C1 またはペリフェラル PLL C4

L4 マスタ・ペリフェラル・バス用のクロック

l4_sp_clk 大 100 MHzメイン PLL C1 またはペリフェラル PLL C4

L4 スレーブ・ペリフェラル・バス用のクロック



SDRAMクロック・グループSDRAM クロック・グループは、 PLL およびクロック・ゲーティングから構成されて

います。 SDRAM クロック・グループのクロックは、 SDRAM PLL から得られます。

SDRAM PLL は、 EOSC1 ピン、 EOSC2 ピン、または FPGA ファブリックから提供される

f2h_sdram_ref_clk クロックから供給されるようにプログラムすることができます。

SDRAM PLL からのカウンタ出力はソフトウェア制御の下で直接ゲート・オフが可能

です。各クロック用のディバイダ値はクロック・マネージャのレジスタによって設

定されます。

表 2–6 に、 SDRAM PLL 出力の割り当てを示します。

can0_clk 大 100 MHz ペリフェラル PLL C4 コントローラ・エリア・ネットワーク（CAN）コントローラ 0 クロック

can1_clk 大 100 MHz ペリフェラル PLL C4 CAN コントローラ 1 クロック

gpio_db_clk 大 32 KHz ペリフェラル PLL C4 GPIO0、 GPIO1、および GPIO2 のデバウンスに使用

h2f_user1_clock ペリフェラル PLL C5 ペリフェラル PLL C5 FPGA ファブリックへの補助ユーザー・クロック

表2‒5. ペリフェラル・クロック・グループのクロック（その２）


表2‒6. SDRAM PLL 出力の割り当て


SDRAM

C0 ddr_dqs_base_clk 大値は変動 (1) 使用可

C1 ddr_2x_dqs_base_clk 大 ddr_dqs_base_clk x 2 使用可

C2 ddr_dq_base_clk 大 ddr_dqs_base_clk 使用可

C5 h2f_user2_base_clk osc1_clk ～変動 (1) 使用可

表 2–6 の注：

(1) 大周波数はデバイスのスピード・グレードによって異なります。



図 2–5 に SDRAM PLL クロック・グループ用のクロック・ゲーティングを示します。

図中のクロック・ゲート・ブロックは、ソフトウェア制御の下でゲート・オフされ

る可能性のあるクロックを示しています。ソフトウェアは、これらのクロックに不

正な動作を引き起こしてしまう可能性のある PLL やディバイダ設定を変更する前に、

これらのクロックをゲート・オフする必要があります。

SDRAM PLL 出力クロックは、 VCO 周波数を 1/8 ずつリアルタイムでフェーズ・シフ

トすることができます。一度に可能なフェーズ・シフトの大数は 4096 です。

表 2–7 に、 SDRAM クロック・グループのクロックを示します。

フラッシュ・コントローラ・クロック図 2–6 に示すように、フラッシュ・メモリ・ペリフェラルは、メイン PLL、ペリ

フェラル PLL によって、または FPGA ファブリックから提供されるクロックから駆動

することができます。

図2‒5. SDRAM クロック・グループの分周およびゲーティング

h2f_user2_base_clk

Clock Gate

Clock Gate

Clock Gate

Clock Gate

ddr_dqs_base_clk

ddr_2x_dqs_base_clk

ddr_dq_base_clk

ddr_dqs_clk

ddr_2x_dqs_clk

ddr_dq_clk

h2f_user2_clock

C0

C1

C2

C3

C4

C5

SDRAMPLL

Unused

Unused

表2‒7. SDRAM クロック・グループのクロック

クロック名周波数制約と注釈

ddr_dqs_clk SDRAM PLL C0 MPFE、シングル・ポート・コントローラ、 CSR アクセス、および PHY 用のクロック

ddr_2x_dqs_clk SDRAM PLL C1 PHY 用のクロック

ddr_dq_clk SDRAM PLL C2 PHY 用のクロック

h2f_user2_clock SDRAM PLL C5 FPGA ファブリックへの補助ユーザー・クロック

図2‒6. フラッシュ・ペリフェラル・クロックの分周およびゲーティング

Clock Gate sdmmc_clk

Divide by 4Clock Gate nand_clk

f2h_periph_ref_clkmain_nand_sdmmc_base_clk


f2h_periph_ref_clkmain_nand_sdmmc_base_clk


Clock Gate qspi_clkf2h_periph_ref_clk

main_qspi_base_clkperiph_qspi_base_clk

Clock Gate

nand_x_clk



表 2–8 に、フラッシュ・コントローラ・クロックを示します。

リセット

コールド・リセットコールド・リセットはハードウェア管理のクロックをセーフ・モードに、ソフト

ウェア管理のクロックをデフォルト状態にして、クロック・マネージャのすべての

レジスタを非同期にリセットします。

詳しくは、「セーフ・モード」を参照してください。

ウォーム・リセットクロック・マネージャのレジスタは、クロック・マネージャがウォーム・リセット

時にどのように対応するか制御します。通常、システムをブートする ROM コード用

の既知のクロック・セットを生成するために、ソフトウェアはクロック・マネー

ジャを安全な状態にします。ウォーム・リセット時のシステムの動作は、 FPGA、ブート・コード、およびデバッグ・システムがどのようにコンフィギュレーション

されて動作するかということを含め全体として、ウォーム・リセットへのクロック・

マネージャの対応を選択するとき慎重に検討する必要があります。

リセット・マネージャは、リセット・マネージャのウォーム・リセット・シーケン

スの一部としてクロック・マネージャをセーフ・モードにするようにリクエストで

きます。クロック・マネージャにセーフ・モードをアサートする前に、リセット・

マネージャはウォーム・リセットを受け入れるリセット信号がすべてのモジュール

にアサートされていることを確認します。

f 詳しくは、 Cyclone V デバイス・ハンドブック volume 3 の Reset Manager の章の「Reset Sequencing」を参照してください。

表2‒8. フラッシュ・コントローラ・クロック


qspi_clk 大 432 MHzペリフェラル PLL C2、メインPLL C3、またはf2h_periph_ref_clk

クワッド SPI 用のクロックで、通常は108 MHz および 80 MHz

nand_x_clk 大 250 MHzペリフェラル PLL C3、メインPLL C4、またはf2h_periph_ref_clk

NAND フラッシュ・コントローラ・マスタおよびスレーブ・クロック

nand_clk nand_x_clk/4ペリフェラル PLL C3、メインPLL C4、またはf2h_periph_ref_clk

NAND フラッシュ・コントローラ用のメイン・クロックで、 NAND トランザクション用のベース周波数を設定します。

sdmmc_clk 大 200 MHzペリフェラル PLL C3、メインPLL C4、またはf2h_periph_ref_clk

■ メモリ動作の大周波数以下

■ 45% ～ 55% のデューティ・サイクル

■ 通常の周波数は 26 MHz および 52 MHz

■ SD/MMC にこのクロックから分周されたサブトラック・ツリーがあります。




セーフ・モードセーフ・モードは、リセット・マネージャからのセーフ・モード・リクエストのア

サートによって、あるいはコールド・リセットによって HPS でイネーブルされます。

リセット・マネージャからのセーフ・モード・リクエストのアサートは、クロック・

マネージャのコントロール・レジスタでセーフ・モード・ビットを設定します。他

のコントロール・レジスタ・ビットは、リセット・マネージャからのセーフ・モー

ド・リクエストに影響されることはありません。

セーフ・モードがイネーブルされると、メイン PLL のハードウェア管理クロック

（C0 ～ C2）が osc1_clk クロックにバイパスされて osc1_clk クロックから直接ク

ロックが生成されます。セーフ・モード中、クロック動作を制御するクロック・マ

ネージャ設定は変更されません。しかし、ハードウェアはこれらの設定をバイパス

して安全なデフォルト設定を使用します。

ハードウェア管理クロックは、以下のような状態にするためにセーフ・モード値に

強制されます。

■ メイン PLL のカウンタを含むハードウェア管理クロックが osc1_clk クロックにバ

イパスされる。

■ プログラマブル・ディバイダがリセット・デフォルト値を選択する。

■ フラッシュ・コントローラ・クロック・マルチプレクサがペリフェラル PLL から

の出力を選択する。

■ すべてのクロックがイネーブルされる。

ソフトウェアによる書き込みは、 ctrl レジスタのセーフ・モード・ビット

（safemode）をクリアする唯一の方法です。

1 セーフ・モードから復帰する前に、クロックが正しくコンフィギュレーションされ

る必要があります。コールド・リセットがクロックを機能する状態に戻せることを

使用してクロック・マネージャをプログラムすることは可能です。アルテラは、 HPSクロックをコンフィギュレーションして制御する上でアルテラ提供のライブラリを

使用することを推奨しています。

割り込みクロック・マネージャは、割り込みイネーブル・レジスタ（intren）を使用してイ

ネーブルされる 1 つの割り込み出力を提供します。割り込みのソースは、各 PLL の

割り込みステータス・レジスタ（inter）のロック達成および喪失のビットからなる

6 個の入力です。



モジュールによるクロック使用表 2–9 に、 HPS のすべてのモジュールに対してクロック・マネージャが生成するす

べてのクロック入力を示します。システム・クロック名は HPS 全体にグローバルで、

同じ名称を持っているシステム・クロックはすべてのエンドポイントでフェーズ・

アラインメントされます。

表2‒9. モジュールによるクロック使用（その１）

モジュール名システム・クロック名内容

MPU サブシステム

mpu_clk MPU サブシステム用のメイン・クロック

mpu_periph_clk MPU サブシステム内部のペリフェラル用のクロック

dbg_at_clk トレース・バス・クロック

dbg_clk デバッグ・クロック

mpu_l2_ram_clk L2 キャッシュおよび ACP （Accelerator Coherency Port） IDマッパ用のクロック

l4_mp_clk ACP ID マッパ・コントロール・スレーブ用のクロック

インタコネクト

l3_main_clk L3 メイン・スイッチ用のクロック

dbg_at_clk STM （System Trace Macrocell）スレーブ接続および ETR（Embedded Trace Router）マスタ接続用のクロック

dbg_clk DAP マスタ接続用のクロック

l3_mp_clk L3 マスタ・ペリフェラル・スイッチ用のクロック

l4_mp_clk L4 MP バス、 SD/MMC マスタ、および EMAC マスタ用のクロック

usb_mp_clk USB マスタおよびスレーブ用のクロック

nand_x_clk NAND マスタ用のクロック

cfg_clk FPGA マネージャ・コンフィギュレーション・データ・スレーブ用のクロック

l3_sp_clk L3 スレーブ・ペリフェラル・スイッチ用のクロック

l3_main_clk L4 SPIS バス・マスタ用のクロック

mpu_l2_ram_clk ACP ID マッパ・スレーブ接続および L2 マスタ接続用のクロック

osc1_clk L4 OSC1 バス・マスタ用のクロック

spi_m_clk L4 SPIM バス・マスタ用のクロック

l4_sp_clk L4 SP バス・マスタ用のクロック

l4_mp_clk クワッド SPI バス・スレーブ用のクロック

ブート ROM l3_main_clk ブート ROM 用のクロック

オンチップ RAM l3_main_clk オンチップ RAM 用のクロック

DMA コントローラ

l4_main_clk DMA 用のクロック

dbg_at_clk STM モジュールに同期するクロック

l4_mp_clk クワッド SPI フラッシュに同期するクロック

FPGA マネージャcfg_clk

コントロール・ブロック（CB）データ・インタフェースおよびコンフィギュレーション・データ・スレーブ用のクロック

l4_mp_clk コントロール・スレーブ用のクロック



HPS-to-FPGA ブリッジl3_main_clk データ・スレーブ用のクロック

l4_mp_clk GPV （Global Programmer's View）スレーブ用のクロック

FPGA-to-HPS ブリッジl3_main_clk データ・マスタ用のクロック

l4_mp_clk GPV スレーブ用のクロック

軽量 HPS-to-FPGA ブリッジ

l4_mp_clk GPV マスタ、データ、および GPV スレーブ用のクロック

クワッド SPI フラッシュ・コントローラ

l4_mp_clk コントロール・スレーブ用のクロック

qspi_clk シリアライゼーション用の基準クロック

SD/MMC コントローラl4_mp_clk マスタおよびスレーブ用のクロック

sdmmc_clk SD/MMC 内部ロジック用のクロック

EMAC 0

l4_mp_clk マスタ用のクロック

emac0_clk EMAC 0 内部ロジック・クロック

osc1_clk IEEE 1588 タイムスタンプ・クロック

EMAC 1

l4_mp_clk マスタ用のクロック

emac1_clk EMAC 1 内部ロジック・クロック

osc1_clk IEEE 1588 タイムスタンプ・クロック

USB 0 usb_mp_clk マスタおよびスレーブ用のクロック

USB 1 usb_mp_clk マスタおよびスレーブ用のクロック

NAND フラッシュ・コントローラ

nand_x_clk NAND 高速マスタおよびスレーブ・クロック

nand_clk NAND フラッシュ・クロック

OSC1 タイマ 0 osc1_clk OSC1 タイマ 0 用のクロック

OSC1 タイマ 1 osc1_clk OSC1 タイマ 1 用のクロック

SP タイマ 0 l4_sp_clk SP タイマ 0 用のクロック

SP タイマ 1 l4_sp_clk SP タイマ 1 用のクロック

I2C コントローラ 0 l4_sp_clk I2C 0 用のクロック




UART コントローラ 0 l4_sp_clk UART 0 用のクロック

UART コントローラ 1 l4_sp_clk UART 1 用のクロック

CAN コントローラ 0l4_sp_clk スレーブ用のクロック

can0_clk CAN 0 コントローラ・クロック

CAN コントローラ 1l4_sp_clk スレーブ用のクロック

can1_clk CAN 1 コントローラ・クロック

GPIO インタフェース 0l4_mp_clk スレーブ用のクロック

gpio_db_clk デバウンス・クロック





表2‒9. モジュールによるクロック使用（その２）



第 2 章：クロック・マネージャ 2‒17クロック・マネージャのアドレス・マップおよびレジスタの定義

クロック・マネージャのアドレス・マップおよびレジスタの定義f アドレス・マップおよびレジスタの定義は、このハンドブックの Volume に付属の

hps.html ファイルにあります。ファイルを開くにはリンクをクリックします。

モジュールの説明およびベース・アドレスを見るには、スクロールして以下のモ

ジュール・インスタンスのリンクをクリックします。

■ clkmgr

また、レジスタおよびフィールドの説明を見るには、レジスタ名にスクロールして

クリックします。レジスタ・アドレスは、各モジュール・インスタンスのベース・

アドレスに相対的なオフセットです。

システム・マネージャ osc1_clk システム・マネージャ用のクロック

SDRAM サブシステム

l4_sp_clk コントロール・スレーブ用のクロック

ddr_dq_clk オンチップ・データ・クロック

ddr_dqs_clk MPFE、シングル・ポート・コントローラ、 CSR、およびPHY 用のクロック

ddr_2x_dqs_clk オフチップ・データ・ストローブ・クロック

mpu_l2_ram_clk MPU サブシステム L2 キャッシュに接続されたスレーブ用のクロック

l3_main_clk L3 インタコネクトに接続されたスレーブ用のクロック

L4 ウォッチドッグ・タイマ 0

osc1_clk L4 ウォッチドッグ・タイマ 0 用のクロック

L4 ウォッチドッグ・タイマ 1

osc1_clk L4 ウォッチドッグ・タイマ 1 用のクロック

SPI マスタ・コントローラ 0

spi_m_clk SPI マスタ 0 用のクロック

SPI マスタ・コントローラ 1

spi_m_clk SPI マスタ 1 用のクロック

SPI スレーブ・コントローラ 0

l4_main_clk SPI スレーブ 0 用のクロック

SPI スレーブ・コントローラ 1

l4_main_clk SPI スレーブ 1 用のクロック

デバッグ・サブシステム

l4_mp_clk システム・バス・クロック

dbg_clk デバッグ・クロック

dbg_at_clk トレース・バス・クロック

dbg_trace_clk トレース・ポート・クロック

リセット・マネージャosc1_clk リセット・マネージャ用のクロック

l4_sp_clk スレーブ用のクロック

スキャン・マネージャ spi_m_clk スキャン・マネージャ用のクロック

タイムスタンプ・ジェネレータ

dbg_timer_clk タイムスタンプ・ジェネレータ用のクロック

表2‒9. モジュールによるクロック使用（その３）



hps.html

2‒18 第 2章：クロック・マネージャ改訂履歴

f すべてのモジュールのベース・アドレスは、 Cyclone V デバイス・ハンドブックvolume 3 の Introduction to the Hard Processor System の章にも示されています。

改訂履歴表 2–10 に、本資料の改訂履歴を示します。

表2‒10. 改訂履歴

日付バージョン変更内容

2012 年 11 月 1.2 マイナーな更新。

2012 年 5 月 1.1■ 機能の説明についての項の再構成および増補。

■ アドレス・マップおよびレジスタの説明についての項の追加。

2012 年 1 月 1.0 初版。



Documents

クロック・マネージャの機能 - Intel...Divider Dividers Control Logic Reset reset_manager_safe_mode_req Manager 2‒4 第2章：クロック・マネージャ クロック・マネージャの機能の説明

クロック・マネージャの機能 - Intel...Divider Dividers Control Logic Reset reset_manager_safe_mode_req Manager 2‒4 第2章：クロック・マネージャクロック・マネージャの機能の説明