ナショナルインスツルメンツの T-Clockテクノロジーを使った

モジュール式計測器のタイミングと同期

1つの計測器では刺激/応答チャンネルの数に限りがあります。また、近年ではミックスドシグナル刺激/応答に対するニーズも高まってきているため、多くのテスト・計測アプリケーションでは、複数の計測器間でのタイミングと同期が必要になります。例えば、オシロスコープの中には最大 4つのチャンネルを備えたものがあり、信号発生器の中には最大 2つのチャンネルを備えたものがあります。電子業界のミックスドシグナル・テストから科学業界のレーザー分光に至るまで、あらゆるアプリケーション分野において、多チャンネル間でのタイミングと同期（T &S）や、デジタル入出力チャンネルとアナログ入出力チャンネルの関連付けなどが必要とされています。

目次: アプリケーションにおけるタイミングと同期 ナショナルインスツルメンツのモジュール式計測プラットフォーム 同期の基礎 同期スキーム 1： サンプルクロックによる同期 同期スキーム 2： 基準クロックによる同期 同期における問題点 SMCモジュール式計測および TClk TClkテクノロジーの性能 参考文献

アプリケーションにおけるタイミングと同期 電子業界では、ミックスドシグナル・テストシステムは電子製品とその中にある SoC（system on chip）製品をテストする上で重要な部分を占めます。家庭用電子機器や通信機器に、オーディオ、ビデオ、データ通信などの機能が集積化されるに従い、そのようなテクノロジーをベースバンドから RF 周波数領域までテストすることが求められるようになり、高度なタイミングと同期が必要とされるようになりました。

ミックスドシグナル・デバイスは、基本的に複数のデジタル/アナログチャンネルを備えています。これらのチャンネルは、一般的には ATEシステムで同時にテストされるため、テスト時間の短縮と、スループットの向上を実現しています。また、アナログチャンネルはコヒーレント・サンプリング計測システムでテストを行います。コヒーレント・サンプリングシステムでは、A/D変換（ADC）およびD/A変換（DAC）テストで異なる周波数のクロックの同期が必要です。この同期は、周波数領域計測のスペクトル漏洩を低減させるのに非常に重要となります1。以下に示した LabVIEWのグラフは、非コヒーレント・サンプリングとコヒーレント・サンプリングの効果を表したものです。白のプロットは非コヒーレントクロックを使用し、アナログ正弦波の数サイクルをキャプチャしたものです。FFTのスペクトル漏れにより、スペクトルが「スカート」形に変形していることが確認できます。同じサンプリングレートでのコヒーレント・サンプリングシステムは、赤のプロットのようになります。コヒーレント・サンプリングの主な利点として、信号集録時間の短縮によるテスト時間の削減が挙げられます。これが可能なのは、スペクトル漏れを排除するためのウィンドウ処理用に、余分な信号サイクルをキャプチャする必要がないためです。

市場に出回っている多様なデバイスのニーズに柔軟に対応する ATE システムは、原則として、一つのマスタ基準クロックを使って、デバイスがそれぞれ異なる周波数のサンプルクロックを生成し計測を行うことで、位相のずれのないサンプリングを実現することになります。さらに、このシステムはマスタ基準クロックから任意クロック周波数を生成する必要があります。

1 Burns, Mark and Roberts, Gordon, An Introduction to Mixed-Signal IC Test and Measurement (Oxford University Press, New York), 2001

図 1. PXI-5421任意波形発生器とPXI-5122デジタイザのT-Clock（TClk）同期により、短時間で高確度の位相コヒーレントを持つ刺激/応答計測を行うことができます。 通信分野の場合、アナログおよびデジタルベースバンド I/Q信号生成・集録には、位相オフセットの確度と制御性が求められます2。デジタルパターン発生器/アナライザは任意波形発生器およびデジタイザと同期させて、デジタル/アナログ I/Q信号生成および集録を実行します。例えば、信号帯域が5MHzまで達する３G W-CDMAスキームでは、チャンネル間の位相およびゲインオフセットの確度と制御条件は、それぞれ 0.003%、0.1%までと高いレベルが要求されます。MIMO（multiple-input multiple-output）アンテナシステムに代表される次世代の 4G通信スキームでは、緊密に同期されたマルチチャンネルベースバンド、IF、および RF信号の生成・集録の要件がさらに厳しくなります。新しい技術であるデジタルビームフォーミングは、4G MIMO通信や航空宇宙業界のレーダーアプリケーションなど、幅広い分野のアプリケーションに利用されています。デジタルビームフォーミングには、デジタルダウンコンバータエンジンを備えた位相コヒーレント・マルチチャンネルシステムが必要です。

半導体業界の場合、デジタル部品の機能テストでは最大 1,000個のデジタルピンを使用することがあります。市場に出ている一般的な集積回路（IC）は、最大で200個のデジタル I/Oピンを搭載しているものがあります。そのようなアプリケーションでは、ピン数の多い ICに対応するため、複数のデジタルパターン発生器/アナライザ間でのピン間スキュー/ジッタを最小限に抑え、同期させる必要があります。

家庭電化製品の場合、コンポーネントデジタルビデオ生成・集録には、主要なビデオ信号 3種類と、H-Sync、V-Syncを合わせた最大 5つの信号が必要となる場合があります。T&Sを行うことにより、任意波形発生器およびデジタイザを同期して、165 MHzに近いピクセルレートを持つ高解像度のビデオ信号(High Definition Video)を生成・集録することができます。カメラ付き電話やデジタルカメラの普及に伴って一般化してきたCMOSイメージングセンサ技術は、任意波形発生器、デジタイザ、およびデジタルパターン・アナライザを同期することによってチップやチップセットの設計検証・確認を行う、ミックスドシグナル技術の一例です。

物理化学の分野では、プラズマ融合実験やレーザー散乱実験、粒子/宇宙物理学におけるフォトン/粒子検出・追跡に、多チャンネル集録システムが採用されています。これらの例では、多チャンネルの集録システムを使って時間/空間現象の 2Dまたは 3D再構築を行います。そのようなアプリケーションに

2 Duraiappah, Lokesh, How to Generate Precise I/Q Signals (Evaluation Engineering Magazine) February 2003

は、数チャンネルから数百チャンネルに至るまでのチャンネルを同時にサンプリングする必要があります。

医学的診断システムでは、アナログシステムに代わって 3Dのデジタル画像システムが急速に普及してきています。この傾向は、コスト効率の高い 12ビット/14ビットの 50 MHz ADCが登場して以来続いているものです。そのようなシステムで使われるチャンネル数は、一般に 100から 1,000以上になります。非破壊テストの場合、50 MHzデジタイザを始めとするマルチチャンネルシステムを使用して 3D超音波画像検査システムを構築します。光コヒーレンス断層撮影（OCT）は、超音波画像に比べ割と新しい画像検査法で、複数のデジタイザチャンネルを使用して、複数のフォトダイオードと接続することにより、コヒーレント・サンプリングを実現します。

これまでに紹介してきた多くのアプリケーション事例からもお分かりいただけるとおり、マルチチャンネル信号/データ生成・集録において T&S技術は非常に重要な役割を果たします。

ナショナルインスツルメンツのモジュール式ハードウェア対応プラットフォーム

現在ナショナルインスツルメンツでは、PXI、PCI 形式のハードウェアプラットフォームを提供しています。いずれの方式もモジュール構造になっており、PCIバスを使うことによりPCとモジュール式計測器を接続しています。

1997年に発表された PXI3は、画像集録から RFベクトル信号アナライザまで、様々なメーカーから多様なモジュールが提供されているオープン規格です。PXIは、比較的場所をとらず、可搬性に優れ、低コストな上、PCIバスをすることで高いスループットが実現できるなどの理由から、急速に普及してきました。この背景には、PC業界から生まれた標準の商用技術の採用があります。

PXI は、電気的には CompactPCI 規格を拡張して、ローカルバスと同期機能を追加したものです。同期計測用に PXIに組み込まれた主な機能としては、基準クロック、トリガバス、およびスタートリガバス4 があります。

図 2. CompactPCIプラットフォームに PXI タイミング/トリガ機能を拡張

3 http://www.pxisa.org/specs.htm 4 http://www.pxisa.org/specs.htm

ローカルバス トリガ トリガ スタートリガバス

PXI 13 ライン 8 TTL 10 MHz TTL 1/スロット

同期の基礎 複数のデバイス間で同期を取るには、クロックとトリガの分配について確認する必要があります。同期には主に 2 つの方法がありますが、同期方法の説明に入る、いくつかの用語の定義を紹介しておきましょう。

サンプルクロック、基準クロック、トリガ、マスタ/スレーブデバイス

計測デバイスの同期に使用される信号の名前は標準化されていないため、デバイスのタイプやメーカーによって異なる場合があります。このホワイトペーパーでは、高速計測デバイスに関して、計測制御で使用する信号を表すのに以下の用語を使用します。

• サンプルクロック ― これは、デジタイザおよび信号発生器内にある ADCおよび DACの、D/A、A/Dデータ変換のタイミングを制御する信号です。また、デジタルパターン発生器/アナライザでのデジタル波形の生成･集録速度を制御する信号のことも「サンプルクロック」と呼びます。サンプルクロックは大抵の場合、デバイス上の水晶発振器で生成される周期信号です。水晶発振器と呼ばれるものの中には、電圧制御型（VCXO）、温度制御型（TCXO）、恒温槽型（OCXO）など、様々なものがあります。

• 基準クロック ― 多くの計測器には位相ロックループ（PLL）が搭載されています。PLLは出力の周波数を入力の基準クロックに位相ロックすることができます。計測器の一般的な基準クロック周波数は 10 MHzですが、多くの計測器ではそれ以外の基準クロック周波数にも対応しています。PLLの出力は、通常サンプルクロックで行われます。PLLにより、サンプルクロック周波数が基準クロック周波数にロックされます。そのため、サンプルクロックの絶対周波数確度は、基準クロックの周波数確度と同じになります。

• トリガ信号 ―データ集録を最上位で制御する信号です。集録および生成を開始するのに使用される最も一般的な方法として、「外部イベント」や「トリガ」が挙げられます。トリガは、アナログ信号、デジタル信号、ソフトウェアなど、様々な形式があります。

• マスタ/スレーブデバイス ― 同期型計測システムを構築する際、通常 1つのデバイスをマスタ、その他の 1つまたは複数のデバイスをスレーブとして指定します。マスタデバイスでは、システム内の全ての計測デバイスを制御するための信号を生成します。スレーブデバイスは、マスタデバイスから制御信号を受け取ります。

同期の目的は、複数のハードウェアデバイス間でアナログ/デジタル信号を正確に生成したり受信したりすることです。T&Sの 1クラスは「同種タイミング･同期」と呼ばれ、設定が全く同じ 2つの同種類デバイスが同時にスタートして、各サンプルクロック間で正確な位相関係を保ちながら信号を生成･集録します。次の例は、同種同期を示しています。

• 2つのデジタイザに同時にトリガをかけ、各サンプルクロック間で正確な位相関係を保ちながら 200 MS/秒でデータを集録。垂直ゲイン、AC/DC カプリング、入力インピーダンス、DCオフセット、アナログフィルタなどの各種設定は全て同じです。

この例からわかることは、同種同期において多くの設定が関連しているということです。例えばデジタイザのフロントエンドにおけるゲインステージとアナログフィルタの遅延は設定により変化し、フロントエンドコネクタから ADCへの時間遅延の原因となります。

異種同期には、様々なシナリオが考えられます。異種同期の例をいくつか以下に示します。

• 2つのデジタイザに同時にトリガをかけ、各サンプルクロック間で正確な位相関係を保ちながら、それぞれ 200 MS/秒と 100 MS/秒でデータを集録。垂直ゲイン、AC/DC カプリング、入力インピーダンス、DCオフセット、アナログフィルタなどの各種設定は全て同じです。

• 任意波形発生器およびデジタイザで、トリガ信号を受信すると同時に、設定した時間遅延で操作を開始し、各サンプルクロック間で正確な位相関係を保ちながら 100 MS/秒でサンプリングを行います。

• デジタイザ、デジタルパターン発生器/アナライザ、任意波形発生器で、トリガ信号を受信すると同時に、設定した時間遅延で操作を開始し、各サンプルクロック間で正確な位相関係を保ちながら、それぞれ 50、200、および 100 MS/秒でサンプリングを行います。

上記の例で明らかなのは、異種タイミング/同期にはアプリケーションのニーズに対応する様々な可能性があるということです。デバイスによって設定が異なると、同時にサンプリングされたデータ/信号に遅延が発生することがあります。そこで重要となるのが同期システムのキャリブレーションですが、これについては後ほど説明します。

同期スキーム 1 – サンプルクロックによる同期 マスタデバイスは、トリガ信号とサンプルクロックをスレーブデバイスにエクスポートすることによって、計測システムの動作を制御することができます。例えば、複数のデジタイザと信号発生器によって構成されるシステムには、指定されたマスタデバイスから共通のサンプルクロックを生成することになります。図 3に示すように、マスタデバイスのサンプルクロックは、全てのデバイスの ADC と DAC タイミングを直接制御します。例えば、ナショナルインスツルメンツの NI 4472や NI 4461（24ビットでサンプリングレートはそれぞれ 104 kS/秒と 208 kS/秒）といったダイナミック信号アナライザは、音響/振動計測アプリケーションでこの方法を使って同期をとっています。

このスキームは、複数のデバイスに同じサンプルクロックが供給されるという、位相同期サンプリングの中でも最もすっきりとした形を示しています。そのため、どのデバイスでもサンプルクロックの確度、ドリフト、ジッタは変わりません。ただし、このスキームには、位相同期型異種クロックのニーズの全てに対応できないというデメリットがあります。

図 3. サンプルクロックとの同期

同期スキーム 2 – 基準クロックによる同期 同期は、複数の計測デバイス間でトリガおよび基準クロックを共有することによって実現できます。このスキームでは、マスタデバイスにオンボード基準クロックが搭載されている場合はマスタデバイスにより供給されます。また、専用の高精度クロックソースによって供給することもできます。

このスキームのメリットは、1つの基準クロックに位相ロックした様々な異種サンプルクロックを生成することができる点にあります。ただし、各デバイスのデバイスクロックを利用することにより、デバイスクロックジッタを考慮する必要があるため、各デバイスの位相同期サンプリングは、サンプルクロックを共有する方式を使用した場合ほど正確ではありません。

通常このスキームでサンプルクロックの同期･生成を行う際には、位相ロックループ(Phase Lock Loop--PLL)を使用しています。

図 4. 基準クロックによる同期

図 5. 高速サンプルクロックは PLLを使って同期

同期における問題点 クロックとトリガを分配して高速同期デバイスを実現するには、いくつかの重要な問題点があります。複数の計測デバイスを調整する際の待ち時間やタイミングの不確実性は、とりわけ高速計測システムの同期を行う際に大きな問題となります。システムの初期設計段階では見過ごされがちなこの問題により、同期システムの速度と確度が制限されます。クロックとトリガの分配によって起こる主な問題に、スキューとジッタがあります。

サンプルクロックの同期 ミックスドシグナル・テストシステムでは、アナログ波形 I/Oとデジタル波形 I/Oには別々のサンプリングレートを使用しているため、各計測器で異なるサンプリングレートを必要とするという特性があります。それでも同期は欠かせず、何より各計測器の正しいサンプルクロックエッジ上でデータをサンプリングする必要があります。

同期させる複数の計測器上のサンプルクロックが 10 MHz 基準クロックの整数倍である場合、全てのサンプルクロックの立ち上がりエッジは 10 MHzのクロックエッジと同時に立ち上がるため、全ての計測器のサンプルクロックはお互いに同期します。図 6に示すように、サンプルクロックが 25 MHzのように10 MHzの整数倍でない場合は、基準クロックに位相ロックされていても、サンプルクロックが同調する保証はありません。通常、この問題の対応策としてとられる方策は、全ての PLL を同時にリセットすることです。この方法により、同じ周波数のサンプルクロックが図 7 のように同調します。この時点で全てのサンプルクロックが同調していても、まだ問題が解決されたわけではありません。完璧な同期の場合、全てのデバイスがデータを同じサンプルクロック周期内で処理する条件があります。完璧な同期を実現するには、トリガがキーポイントとなります。トリガについては、後ほど説明します。

図 6. 同調されていない 25 MHzサンプルクロック

図 7. リセットによる PLLの同期

クロックのスキューおよびジッタ サンプルクロックや基準クロックの分配には、慎重な計画が必要です。例えば、ある同期計測システムで、200 MS/秒で 20チャンネルの同時サンプリングが必要であるとします。この条件はつまり、クロック信号を 10個の 2チャンネルデジタイザに分配することを意味します。サンプルクロックのスキューを1％以下に押さえる場合、スキューは 25ピコ秒を超えることは許されません。そのようなシステムを構築するには、これは確かに非常に難しく見えますが、スキューによる制約は、各計測デバイスにクロック信号が到達するスキューをキャリブレーションすることによって対応できます。対応策として、サンプリングしたデータでスキューの補正を行うこととなります。本当の問題はクロック周波数です。200 MHzのサンプルクロックまたは 10 MHzの基準クロックのいずれかを分配することにより、システムにジッタ

が発生します。分配クロックの確度は、分配システムの物理的特性が大きく関わってきます。クロックのパスが高周波数の電気的ノイズの影響を受けやすいと、クロックジッタが大きな問題となります。高周波数サンプルクロックを分配するプラットフォームを作成することは非常に困難であるため、製造、テスト、キャリブレーションの点でコストがかかります。そのため、低周波数の基準クロックによる同期が、多くの高周波数システムで採用されているのです。図 8は、ナショナルインスツルメンツの SMCベースのモジュール式計測器が採用した一般的なVCXO PLL技術です。ループ帯域幅は最低限に抑えて基準クロックからのジッタを拒否します。さらにデバイス上の VCXOは 1ピコ秒（実行値）以下にジッタを抑えています。そのようなシステムであれば、低ジッタの同期システムを効果的に実現することができます。

ナショナルインスツルメンツのPLL設計には位相DACが含まれているため、非常に便利な特性があります。位相DACを使用すると、受信する基準クロックに対し、VCXOの出力を位相整合することができます。通常、VCXO 出力は基準クロックと同調しています。ただし、VCXO 出力にわずかのズレを加え、出力の位相を少しだけずらすことが必要になる場合もあります。基準クロックでは、各デバイスと接続されている配線の伝達遅延により、信号がデバイスに到達した際それぞれ異なるスキューが生じます。位相 DAC の機能は、全てのデバイスのサンプルクロックを、基準クロックの伝達遅延により発生した様々なスキューを整合するのに重要な役割を果たします。例えば、PXI-1042 PXI シャーシの場合、分配された 10 MHz基準クロックには、最大 250 ピコ秒のスロット間スキューと、最大 1 ピコ秒（実行値）のジッタが存在します。250 ピコ秒以下のスロット間スキューは、ほとんどのアプリケーションでは十分ですが、位相確度が重視される高速なアプリケーションでは不十分である場合があります。このスキューを回避するためには、位相 DAC 出力を調整してスキューをキャリブレーションすることが必要です。PXI-5422 200 MS/秒任意波形発生器と PXI-5124 200 MS/秒デジタイザでは、サンプルクロック位相/遅延調整が 5 ピコ秒単位であるため、複数のデバイスの同期をとる上で、優れた柔軟性を実現しています。

図 8. 位相調整 DAC搭載の PLL：

位相 DACにより基準クロックに対するサンプルクロック遅延調節の柔軟性を実現

トリガのスキューおよび分配 サンプルクロックによる同期の問題が解決したら、同時操作を開始するためのトリガの分配という問題を解決しなければなりません。トリガには、デジタルイベントや、トリガ条件に適合するアナログ信号を利用することができます。一般にマルチチャンネルシステムでは、デバイスのうちの 1つがマスタになり、その他のデバイスがスレーブになります。そのような構成では、マスタはトリガ信号を、システム内の全スレーブデバイスおよび自分自身（マスタデバイス）に分配するようプログラムされています。ここで、トリガ遅延およびスキューという問題があります。マスタから全てのスレーブへのトリガ遅延と各スレーブデバイス間のスキューは避けられないものですが、この遅延とスキューを計測･キャリブレーションすることは可能です。

遅延とスキューの計測には、以下の 2つの課題があります。

1. マスタと全てのスレーブ間のトリガ遅延の計測を自動化、補正する

2. 全てのスレーブデバイス上の同じクロックエッジにトリガが確認できるように、スレーブ間のスキューを小さく抑える

複数のデバイス間でトリガ信号を分配するには、トリガ信号をサンプルクロックで再サンプリングし、各デバイスが正しいタイミングでトリガを感知するようにする必要があります。

サンプルクロックレートが 100 MS/秒以上の場合、スキューは正確にトリガを分配する上での大きな障害となります。例えば 200 MS/秒のデバイスを 10 個含むシステムでは、全デバイスがトリガ信号を受信する時間を 5ナノ秒以内に収める必要があります。このように 100MHz以上の T&Sを提供するプラットフォームには大きな負担が生じます。トリガ信号はサンプルクロックより遅いクロック領域に送らなければなりません。それ以外の方法としては、バスを使わずにトリガ信号を送るシステムを構築するというものもあります（ポイントツーポイント接続など）が、そのようなプラットフォームはコストが高すぎて実用向きではありません。したがって、最初の方法のように、トリガ信号を低速のクロック領域で確実に分配し、デバイス内で高速のサンプルクロック領域に再変換する必要があります。最も簡単な方法は、トリガ信号の分配を 10 MHz の基準クロックと同期させることです。ただし、この方法では、サンプルクロックが 10 MHz基準クロックの整数倍でない場合は、2つのボードにおいて同じサンプルクロックサイクルでトリガの検出ができる保証はありません。この点を説明するため、図 9 に示す単純な回路5を搭載した 2つのデバイスで、10 MHzの基準クロック領域からサンプルクロック領域にトリガを変換した場合を想定してみます。

図 9. 10 MHz基準クロック領域からサンプルクロック領域へのトリガ変換

全てのデバイスのサンプルクロックが同調されていても、トリガは両方のデバイスの同じサンプルクロックサイクル内に検出されないことがあります。その理由は以下のタイミング図をご覧いただくとお分かりいただけます。

図 10. 不安定状態によるトリガへの影響

最初のフリップフロップの出力（cTrig）は、サンプルクロックの立ち上がりエッジにあまりにも近過ぎて、mTrig が不安定な状態になります。不安定状態が落ち着くタイミングはデバイスによって異なるため、同じトリガが別々のタイミングで検出されることになります。

5 Roth Jr., Charles, Fundamentals of Logic Design (West Publishing Company, St. Paul, MN), 1992

SMCモジュール式計測および TClk ナショナルインスツルメンツは、2003年に初めて SMC（Synchronization and Memory Core）6に基づいた PXI デジタイザ、任意波形発生器、デジタルパターン発生器/アナライザを発売しました。SMC に採用された主な技術の 1つに、T&Sアプリケーション用の T-Clock（TCｌｋ）テクノロジーがあります。

TClk

ナショナルインスツルメンツでは、別の信号クロック領域を用いてサンプルクロックの整合とトリガの分配と受信を可能にする特許出願中の同期方式を開発しました。TClkテクノロジーには 2つの目的があります。

• 10 MHz基準クロックに位相ロックされていても、必ずしも同調されていないサンプルクロックを整合させる。

• 同期されたデバイスの正確なトリガを実現。

TClk 同期は柔軟性が高く、対応範囲も広いのが特徴です。以下のような場合に力を発揮することができます。

• 同期を単一の PXIシャーシから複数の PXIシャーシに拡張し、スロット 2に PXI-6653のシステムタイミングおよび制御モジュールを使用して、多チャンネルシステムを構築させる

• 内部または外部サンプルクロックを使用して、同じまたは異なるサンプルレートで実行しているデバイス等の同種および異種同期

TClk同期は、上述のようにスキーム 1（サンプルクロックによる同期）と 2（基準クロックによる同期）の両方で使用できます。

6 Duraiappah, Lokesh, National Instruments Synchronization and Memory Core- A Modern Architecture for Mixed Signal Test White Paper (National Instruments, Austin TX), 2003

図11. PXI-6653システムタイミングおよび制御モジュールを使ったマルチシャーシ同期を図に表したもの。10 MHzの基準クロックとトリガがマスタシャーシから PXI-6653を経由して全てのスレーブシャーシに分配されています。全てのスレーブシャーシの制御には MXI-4を利用しています。

TClk同期の目的は、全てのデバイスがトリガに同時に応答することです。「同時」とは、同じサンプル周期で、サンプルクロックが緊密に同調されていることを意味します。TClk同期は、デバイスが各自のサンプルクロックからトリガクロック（TCｌｋ）信号を生成することによって実現します。トリガは、TClkパルスに同期されます。外部ソースからトリガを受信したり、または内部的にトリガを生成するトリガ制御デバイスは、TClkの立ち下がりエッジで、自身を含む全てのデバイスにトリガ信号を送ります。全てのデバイスは、次の TClkの立ち上がりエッジでトリガに応答します。TClkの周波数はサンプルクロックやPXI 10 MHz基準クロックよりはるかに低いため、PXI-1045 18スロットシャーシのような、全スロットの信号伝達遅延が数ナノ秒かかるシステムでも、問題なく同期できる環境となります。複数のシャーシを同期する場合には、単一シャーシと比べ信号の伝達遅延が長くなりまので、TClkの周波数をさらに低くする必要があります。TClkはそのようなアプリケーションに対応するため、周波数をユーザ側で調節できるようになっています。

上記以外に、トリガ発生した「瞬間」からのデータ集録という問題もあります。すなわち、トリガ条件が満たされ 10個のデジタイザをトリガする必要がある場合、トリガと TClkの同期によって待ち時間が発生する、というものです。この問題は、デバイスのサンプルメモリバッファのプレトリガおよびポストトリガサンプルによって解決できます。全ての TClkデバイスは、トリガと TClkの同期により生じるオーバーヘッド時間に適応するようプログラムされています。例えば、10個のデジタイザが 10,000サンプルを同時集録するようプログラムされているとします。サンプルレートは 200 MS/秒（サンプル周期は 5ナノ秒）で、そこから導き出される TClk周波数は 5 MHz（サンプル周期 200ナノ秒）にプログラムされていることとします。つまり、トリガと TClk同期によって発生する集録の遅延は、最大 40サンプルにもなる可能性があるということです。TClkデバイスは、トリガイベントと集録開始の時間のずれに対し自動的にメモリバッファをずらし、NI-TClk ドライバソフトウェアは全てのデジタイザのタイムスタンプを自動的に調整して、トリガイベントに対する集録の開始時を反映させます。

内部（PXI）基準クロックまたはユーザが提供する基準クロックによる TClk操作の概要

デバイスは、以下のような手順で同期されます。サンプルクロックの同調のタイミング図については図12、トリガの分配と受信については図 13を参照してください。

1. 各デバイスのサンプルクロックレートはユーザにより設定され、同時に TClk トリガを受信するように設定されます。

2. NI-TClk ソフトウェアは、全てのサンプルクロックおよびデバイス数を基に一つの TClk周波数を計算し、各デバイスは自分のサンプルクロックをベースにして、TClk信号を生成します。

3. PXI 10 MHz基準クロック（PCIではデバイスのうちの 1つに搭載されたオンボード基準クロックを使用）は、全てのデバイスに分配され、各デバイスはサンプルクロックを基準クロックに位相ロックします。

4. 各デバイスのサンプルクロックは、10 MHzの基準クロックに位相ロックされていますが、この段階ではお互いに同調している保証はまだありません。

5. Sync Pulse Clockというもう一つのクロック信号が、PXIトリガバス経由（PCIボードではRTSIバス経由）で全てのデバイスに分配されます。Sync Pulse Clockの周波数定義は基準クロックの 10MHz と近いため、ここでは 10 MHzの基準クロックを Sync Pulse Clock として代用します。

6. もう一つの信号である Sync Pulseは、Sync Pulse Clock（10 MHz基準クロック）が論理ハイの時にPXIトリガバスを経由（PCIボードではRTSIバス経由）していずれかのデバイスから生成されます。

7. 各デバイスはSync Pulseを受信してから、次の Sync Pulse Clockの立ち上がりエッジを探します。

8. 上記のステップで待機していた Sync Pulse Clockの立ち上がりエッジが検出されたら、各デバイスはこのエッジとデバイス内部で生成されている TClkの次の立ち上がりエッジ間の時間を計測するようプログラムされています。この 2つのエッジ間の時間は各デバイスで計測されています。

9. 上記のステップで求めた全デバイスの TClk計測値を 1つの基準 TClk計測値と比較し（NI-TClk ドライバソフトウェアは基準デバイスを自動的に選択します）、全てのデバイスのPLL内の位相 DAC出力を調整することにより、全てのデバイスのサンプルクロックと TClkが同調されます。

10. 全てのデバイスのサンプルクロックを整合させたら、トリガ信号は指定されたマスタ（トリガ受け付けるデバイス）から TClk経由で他の全てのデバイスに分配されます。トリガ信号はマスタデバイスの TClkの立ち下がりエッジで発信され、全てのデバイスは TClkの次の立ち上がりエッジで生成または集録を開始するよう設定されています。この信号は、PXI トリガバス（PCIボードでは RTSIバス）経由でも分配できます。図 13を参照してください。

この同期方法を正しく実行させる上で、T-Clock同期の 2つの属性が重要な意味を持ちます。

• Sync Pulseの分配は TCｌｋ同期において非常に重要なものです。Sync Pulseは各デバイスが Sync Clock Pulseの同じ立ち上がりエッジで検出されるように転送され、TClk計測を正しいタイミングで行う必要があります。 スキューはSync Pulse Clockの周期を超えることはできません。この問題は、Sync Pulse Clock周期を 100 ナノ秒（10MHz）にすれば簡単に解決できます。1フィート（約 30cm）の 50 Ωケーブルの標準信号伝達遅延はおよそ 2ナノ秒であるため、Sync Pulse Clockを 10MHzに設定することにより、1つのシャーシ内での同期から数十のシャーシの同期にも対応できようになります。

• サンプルクロック整合の確度は、Sync Pulse Clock（基準クロック）のスキューにより左右されます。図 12を見ると、両方のデバイスで受信された基準クロックがずれているのがわかります。TClk計測は Sync Pulse Clockが全てのデバイスで整合されていることを仮定し、TClk計測の差を利用して各デバイスのサンプルクロックをシフトして整合します。次のセクションで説明するように、現在の技術では、出荷時のパフォーマンスとキャリブレーション後のパフォーマンスの 2つのレベルのパフォーマンスを実現することができます。

図 12: TClkを使用してサンプルクロックを整合させるタイミング図

図 13. TClkを使用したトリガ分配のタイミング図

ユーザが提供する外部サンプルクロックを使用した TClk操作の概要 このスキームでは、サンプルクロックはボード上の PLL回路を経由せず、外部から直接提供されているため、TClk同期は各デバイスのサンプルクロックの整合を行いません。この場合TClk同期を使用すると、各デバイスが同じサンプルクロックエッジで集録/生成を開始･停止するように、開始/停止トリガが分配されます。この操作は、前記のようにサンプルクロックから得られた TClk信号を使ってトリガ信号を分配するのと同じ方法で行われます。

サンプルクロックはデバイス上で調節されないため、デバイス間のサンプルクロックの同調確度は外部で提供されている信号に完全に依存します。最高確度を実現するため、100 MS/秒を超えるサンプルレートでは低ジッタのサンプルクロック（1ピコ秒（実行値）未満程度）を供給し、クロックソースからシステム内全てのデバイスに同じ長さの配線を使用する必要があります。

トリガの分配と受信の図については図 13を参照してください。

1. 各デバイスは TClk トリガおよび外部サンプルクロックを受信するよう設定されています。

2. NI-TClk ソフトウェアは、全てのサンプルクロックおよびデバイス数を基に一つの TClk周波数を計算し、各デバイスは自分のサンプルクロックをベースにして、TClk信号を生成します。

トリガ信号は、TClk を使って、指定のマスタから他の全てのデバイスへ分配されます。トリガ信号はマスタ TClkの立ち下がりエッジで発信され、全てのデバイスは TClkの次の立ち上がりエッジで生成または集録を開始するよう設定されています。また、この信号は PXI トリガバス経由（PCIボードでは RTSIバス経由）で分配されています。図 13を参照してください。

TClkテクノロジーの性能

出荷時のパフォーマンス デバイスを PXIシャーシに挿入し、NI-TClkソフトウェア（図 14を参照）を実行するだけで、複数のデバイスを確実に同期することができます。このソフトウェアの主要なコンポーネントは、パラメータの設定が不要な 3つの VI/関数で構成されています。

図 14. 複数の任意波形発生器とデジタイザの間で TClk同期を行う LabVIEWブロックダイアグラム（プログラム） ：

NI-TClkが提供する 3つの VI/関数がデバイスを同期しています TClk 同期では、PXI-1042 シャーシ内の各デバイス間で最大 1 ナノ秒のスキューの同期ができます。一般的なスキューは、200～500 ピコ秒の範囲です。デバイス間のチャンネルジッタは、デバイス固有のシステムジッタに左右されます。例えば、PXI-5421 100 MS/秒 16ビット任意波形発生器の総システムジッタは 2ピコ秒（実行値）です。TClk同期された複数の PXI-5421デバイスでは、チャンネル間ジッタは標準的に 5ピコ秒（実行値）未満です。PXI-5122 100 MS/秒 14ビットデジタイザを使用した場合、チャンネル間ジッタは通常 10ピコ秒（実行値）未満になります。

図 15. 2つの 100 MS/秒デジタイザを TClk同期させた場合の出荷時パフォーマンス 図 15 の LabVIEW フロントパネル（ユーザインタフェース）は、PXI-1042 シャーシ内にある 2 つのPXI-5122 デバイス間のスキューを計測したものです。この計測セットアップでは、スキューはおよそ523ピコ秒です。各デジタイザは、100 MS/秒で同じ 5 MHzの方形波をサンプリングするよう設定されています。方形波信号は分割され、同じ長さのケーブルを経由して、二つのデジタイザに転送されています。チャンネル間ジッタは約 6 ピコ秒（実行値）です。方形波の 49,998 のゼロ交差から統計をとったところ、ヒストグラムのガウス分布により、ジッタはシステム内の確定的なノイズ源からではなくランダムノイズによって発生していることがわかります。

図 16. TClk同期された PXI-5421任意波形発生器のチャンネル間ジッタ計測

図 16は、TClk同期された 2つの PXI-5421任意波形発生器のチャンネル間ジッタを計測したものです。各デバイスは 100 MS/秒で 10 MHzの方形波を生成するようプログラムされています。計測には、Tektronix社の高性能ジッタ計測用 Communications Signal Analyzer（CSA）8200プラットフォームと80E04 TDRモジュールを使用しています。図 16に示すヒストグラムデータには、3ピコ秒（実行値）未満のチャンネル間ジッタが反映されています。報告されたヒストグラムの中央値は、チャンネル間のスキューではなく、トリガの方形波のゼロ交差から計測した方形波の次の立ち上がりエッジまでの遅延です（1チャンネルの信号をトリガとして使用して次のチャンネルのゼロ交差を計測する）。計測結果は、チャンネル間ジッタを反映したヒストグラムにコンパイルされます。

キャリブレーション済みの TClk同期

前述のとおり、一般的なスキューは 200から 500ピコ秒の範囲になります。このスキューは、チャンネル間の高い位相確度が求められるアプリケーションには不十分である場合があります。そのような場合は、手動キャリブレーションが必要になります。手動キャリブレーションを行うと、デバイス間のスキューを 30ピコ秒に低減させることができます。図 17に示す LabVIEW フロントパネルは、PXI-5122 100 MS/秒デジタイザと PXI-5124 200 MS/秒デジタイザの間のスキューを示しています。スキューは約 15 ピコ秒で、チャンネル間ジッタは 12ピコ秒（実行値）です。これらの数字は、方形波の 10,000のゼロ交差から得られたものです。

図 17. キャリブレートされた PXI-5122（100 MS/秒）と PXI-5124（200 MS/秒）の 2つのデジタイザのTClk同期： 一般的なスキューは約 15ピコ秒（実行値）、チャンネル間ジッタは 12ピコ秒（実行値）。

図 18. 手動でキャリブレーションを行った、TClk同期されている PXI-5421任意波形発生器から得られた 10 MHz方形波の立ち下がりエッジ拡大図： スキューは約 20ピコ秒。

図 18は、手動キャリブレーションを行った、TClk同期されている 2つの PXI-5421任意波形発生器間のスキューを、CSA 8200を使って計測したものです。スキューは約 20ピコ秒であることに注目してくだ

さい。2つのデバイスから生成される波形は、10 MHzの方形波です。

手動キャリブレーションでは、PLL回路内の位相調整 DAC（図 8参照）を使って、各デバイスのサンプルクロックを互いに調整します。例えば 2つの任意波形発生器を同期する場合、二つの出力を外部の高速オシロスコープで確認し、1つの任意波形発生器上のサンプルクロックを、位相調整 DACを使ってもう一方に合わせるように調節します。この手動プロセスによって、複数の任意波形発生器間のスキューは数百ピコ秒から 30ピコ秒以下に低減させることができます。

2つのデジタイザを同期させる場合、低位相のノイズ信号を同じ長さの配線で各デジタイザに接続します。集録した二つの信号のスキューはソフトウェアで計測することができ、1つのデジタイザのサンプルクロックをもう一方に合わせて調整し、スキューを最小限に抑えることが可能です。この方法は、デジタル波形発生器/アナライザの同期にも採用されています。

サンプルクロック調整は、高分解能で実行することができます。PXI-5122、PXI-5421、PXI-6552 などの 100 MS/秒のデバイスでは、サンプルクロック遅延調整分解能は 10ピコ秒で、10ナノ秒の±1サンプルクロック周期に調整させることが可能です。PXI-5422や PXI-5124 などの 200 MS/秒デバイスでは、調整分解能は 5ピコ秒で 5ナノ秒の±1サンプルクロック周期に調整させることができます。そのため、デバイス間のスキューは高い確度で手動キャリブレーションすることができます。

参考文献

[1] Burns, Mark and Roberts, Gordon, An Introduction to Mixed-Signal IC Test and Measurement (Oxford University Press, New York), 2001 [2] Duraiappah, Lokesh, How to Generate Precise I/Q Signals (Evaluation Engineering Magazine) February 2003 [3] http://www.pxisa.org/specs.htm [4] http://www.pxisa.org/specs.htm [5] Roth Jr., Charles, Fundamentals of Logic Design (West Publishing Company, St. Paul, MN), 1992 [6] Duraiappah, Lokesh, National Instruments Synchronization and Memory Core- A Modern Architecture for Mixed Signal Test White Paper (National Instruments, Austin TX), 2003