Upload
heri-j-situmorang
View
255
Download
0
Embed Size (px)
DESCRIPTION
FPGA process
Citation preview
PowerPoint Presentation
Desain Sistem DigitalProses, variabel dan waitEko Setiawan
Process
Proses dengan sensitivity list hanya akan dieksekusi jika terdapat perubahan logika pada sensitivity listWait on dapat digunakan jika menginginkan proses hanya dieksekusi jika ada perubahan logika pada port atau signal tertentuWait on dan sensitivity list tidak boleh digunakan bersamaanBeberapa proses akan dieksekusi secara bersamaan (concurrent). Hanya kode di dalam proses yang dieksekusi secara sekuensial
ProcessNilai signal dalam proses hanya akan di-update jika proses sudah suspend. Signal and Variable
Dideklarasikan sebagai port i0 or not i1i0 and i1Kode VHDL:eq